DE102008005872A1 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

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Abstract

Eine Halbleitervorrichtung (1) besitzt in einer ersten Hauptoberfläche einen Graben (1b). Ein Isolierschicht-Feldeffektteil enthält eine in der ersten Hauptoberfläche ausgebildete Gate-Elektrode (12a). Eine Potentialfestsetzungselektrode (12b) füllt den Graben (1b) und besitzt ein Erweiterungsteil, das auf der ersten Hauptoberfläche so erweitert ist, dass seine Breite (w2) größer als die Breite (w1) des Grabens (1b) ist. Auf der ersten Hauptoberfläche ist eine Emitterelektrode ausgebildet und von der Gate-Elektrode (12a) elektrisch isoliert und mit der gesamten oberen Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode (12b) elektrisch verbunden. Somit können eine Halbleitervorrichtung, die die Zuverlässigkeit verbessern kann, um zu verhindern, dass eine Aluminiumspitze erzeugt wird, und ein Herstellungsverfahren dafür geschaffen werden.

Description

  • Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen und der Herstellungsverfahren dafür und insbesondere eine Halbleitervorrichtung, die die Zuverlässigkeit verbessern kann, um zu verhindern, dass eine Aluminiumspitze erzeugt wird, und ein Herstellungsverfahren dafür.
  • Als eine Leistungshalbleitervorrichtung als ein Schaltelement zum Ansteuern eines Motors und dergleichen wird in einem Gebiet einer Normalspannung von 300 V oder mehr hauptsächlich ein IGBT (Isolierschicht-Bipolartransistor) verwendet.
  • Als eine solche Leistungshalbleitervorrichtung ist ein Aufbau vorgeschlagen worden, in dem innerhalb von IGBT-Zellen zwei Arten Gräben, sowohl für einen Gate-Graben als auch für einen Nicht-Gate-Graben, vorgesehen sind, die mit einem leitenden Material gefüllt sind, das direkt mit einer Emitterelektrode verbunden ist, damit es dasselbe Potential wie die Emitterelektrode und nicht wie das Gate hat ( JP2002-353456 und WO 02/058160 ).
  • Insbesondere gemäß der JP2002-353456 werden die Gate-Elektrode des IGBT und die Füllschicht mit dem Emitterpotential in demselben Schritt ausgebildet.
  • Gemäß dem Herstellungsprozess werden in einem Substrat zunächst ein Graben für die Gate-Elektrode und ein Graben für die Füllschicht ausgebildet und wird zunächst eine Isolierlage so ausgebildet, dass sie eine Innenwand jedes der Gräben bedeckt. Daraufhin wird auf einer gesamten Oberfläche des Substrats eine leitende Schicht so ausgebildet, dass sie die Gräben füllt, und die leitende Schicht vollständig weggeätzt. Somit verbleibt die leitende Schicht nur in jedem der Gräben, wodurch die Gate-Elektrode und die Füllschicht ausgebildet werden.
  • Daraufhin wird auf einer gesamten Oberfläche des Substrats eine zweite Isolierlage so ausgebildet, dass sie die Gate-Elektrode und die Füllschicht bedeckt, und die zweite Isolierlage selektiv weggeätzt. Somit wird auf der zweiten Isolierlage ein Kontaktloch ausgebildet, das den Umfang der Füllschicht freilegt, wobei die zweite Isolierlage auf der Gate-Elektrode verbleibt. Wenn anschließend auf einer gesamten Oberfläche eine Emitterelektrode ausgebildet wird, wird die Emitterelektrode über das Kontaktloch mit der Füllschicht elektrisch verbunden und durch die zweite Isolierlage von der Gate-Elektrode elektrisch isoliert.
  • Somit werden die Gate-Elektrode des IGBT und die Füllschicht mit dem Emitterpotential in demselben Schritt ausgebildet.
  • Allerdings wird gemäß dem in der JP2002-353456 offenbarten Aufbau und Herstellungsverfahren zwischen der Füllschicht und der Grabeninnenwand ein dünner Zwischenraum erzeugt, wobei in diesem Teil eine Aluminiumspitze erzeugt wird, die die Zuverlässigkeit verringert. Dies wird im Folgenden beschrieben.
  • Gemäß dem in JP2002-353456 offenbarten Herstellungsverfahren werden im Allgemeinen in dem Ätzprozess zum Ausbilden des Kontaktlochs mehrere 10 der Dicke der zweiten Isolierlage durch Überätzen verarbeitet. Dieses Überätzen wird angesichts der Schwankung der Dicke der zweiten Isolierlage auf einer Wafer-Oberfläche und zwischen Wafer-Oberflächen und der Schwankung der Ätzgeschwindigkeit einer Ätzausrüstung ausgeführt.
  • Durch dieses Überätzen wird eine vorgegebene Menge der zwischen der Füllschicht und der Innenwandoberfläche des Grabens ausgebildeten ersten Isolierlage durch dieses Überätzen weggeätzt. Somit wird zwischen der Füllschicht und der Innenwandoberfläche des Grabens ein äußerst kleiner Zwischenraum so groß wie die Dicke einer Gate-Oxidlage erzeugt.
  • Außerdem wird außer der allgemeinen Reinigung des Kontaktlochteils unter Verwendung eines Säure- oder Alkalifluids die Oberfläche mit Flusssäure (HF) geätzt, um eine natürliche Oxidlage des freiliegenden Siliciumteils zu entfernen, bevor durch Sputtern oder dergleichen ein Metall mit hohem Schmelzpunkt ausgebildet wird, um durch den Kontakt mit Silicium ein Silicid auszubilden. Außerdem wird zu dieser Zeit des Ätzens eine vorgegebene Menge dieser ersten zwischen der Füllschicht und der Innenwandoberfläche des Grabens ausgebildeten Isolierlage weggeätzt. Somit wird die erste Isolierlage zwischen der Füllschicht und der Innenwandoberfläche des Grabens noch tiefer weggeätzt.
  • Der wie oben beschrieben erzeugte Zwischenraum ist so dünn wie eine Verarbeitungsdimension der fortgeschrittensten LSI (hoch integrierten Schaltung) und hat eine Schnittstruktur, die als ein in dem Kontaktloch erzeugtes Doppelkontaktloch betrachtet werden kann. Somit ist es selbst dann äußerst schwierig, diesen Zwischenraum mit einer Metalllage wie etwa einer Titanlage (Ti-Lage) als einer Sperrschicht zu füllen, wenn eine für die fortgeschrittenste LSI verwendete Sputter-Vorrichtung verwendet wird. Selbst dann, wenn eine Metalllage auf den Graben aufgetragen wird, ist es unvermeidlich, dass diese Lage verdünnt und ein Pinhole erzeugt wird.
  • Im Ergebnis werden das Aluminium als ein Emitterelektrodenmaterial und das Silicium als ein Substratmaterial durch die Metalllage mit einer niedrigen Sperreigenschaft durch eine Wärmebehandlung in dem folgenden Schritt oder durch eine Elektromigrationsreaktion, die erzeugt wird, wenn für einen normalen Elementbetrieb ein Strom angelegt wird, direkt zur Reaktion gebracht. Somit wird Silicium in Aluminium diffundiert, wobei sich das Aluminium gleichzeitig als eine Spitze in das Silicium einfrisst (d. h. eine Aluminiumspitze erzeugt wird), sodass die elektrischen Eigenschaften beträchtlich verschlechtert werden und die Langzeitzuverlässigkeit nicht aufrechterhalten werden kann.
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung, die die Zuverlässigkeit verbessern kann, um zu verhindern, dass eine Aluminiumspitze erzeugt wird, und ein Herstellungsverfahren dafür zu schaffen.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1 bzw. durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 6. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Eine Halbleitervorrichtung gemäß der Erfindung enthält ein Halbleitersubstrat, ein Element, eine Potentialfestsetzungs elektrode und eine erste Hauptelektrode. Das Halbleitersubstrat besitzt eine erste Hauptoberfläche und einen Graben in der ersten Hauptoberfläche. Das Element besitzt einen Isolierschicht-Feldeffektteil, der eine in der ersten Hauptoberfläche ausgebildete Gate-Elektrode enthält. Die Potentialfestsetzungselektrode füllt den Graben und besitzt auf der ersten Hauptoberfläche einen Erweiterungsteil, dessen Breite größer als die des Grabens ist. Die ersten Hauptelektroden sind auf der ersten Hauptoberfläche ausgebildet, gegenüber der Gate-Elektrode elektrisch isoliert und mit einer gesamten oberen Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode verbunden.
  • Ein Herstellungsverfahren einer Halbleitervorrichtung gemäß der Erfindung enthält die folgenden Schritte.
  • In einer Hauptoberfläche eines Halbleitersubstrats wird ein Graben ausgebildet. Auf der Hauptoberfläche wird eine leitende Schicht ausgebildet, um den Graben zu füllen. Es wird eine Potentialfestsetzungselektrode ausgebildet, die den Graben füllt und einen Erweiterungsteil besitzt, der auf der Hauptoberfläche so erweitert ist, dass seine Breite größer als die des Grabens ist, und es wird auf der Hauptoberfläche durch Strukturieren der leitenden Schicht eine Gate-Elektrode ausgebildet. Es werden Isolierschichten so ausgebildet, dass sie die Gate-Elektrode bedecken und den Erweiterungsteil der Potentialfestsetzungselektrode freiliegen. Es werden Hauptelektroden so ausgebildet, dass sie gegenüber der Gate-Elektrode elektrisch isoliert sind und mit der gesamten oberen Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode verbunden sind.
  • Da die Potentialfestsetzungselektrode gemäß der Erfindung auf der ersten Hauptoberfläche so erweitert ist, dass ihre Breite größer als die Grabenbreite ist, wird verhindert, dass zwi schen der Potentialfestsetzungselektrode und der Wandoberfläche des Grabens ein Zwischenraum erzeugt wird. Somit kann eine sehr zuverlässige Halbleitervorrichtung geschaffen werden.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • 1 eine schematische Schnittansicht der Konstruktion einer Halbleitervorrichtung gemäß Ausführungsform 1 der Erfindung;
  • 2–11 schrittweise schematische Schnittansichten eines Herstellungsverfahrens der Halbleitervorrichtung gemäß Ausführungsform 1 der Erfindung;
  • 12 eine schematische Schnittansicht eines Zustands, in dem zwischen der Potentialfestsetzungselektrode 12b und der Innenwandoberfläche des Grabens 1b ein Zwischenraum erzeugt wird;
  • 13 eine schematische Schnittansicht des Aufbaus, wenn der in 1 gezeigte Aufbau auf einen vertikalen PT-IGBT angewendet wird;
  • 14 eine schematische Schnittansicht des Aufbaus, wenn der in 1 gezeigte Aufbau auf einen vertikalen LPT-IGBT angewendet wird;
  • 15 eine schematische Schnittansicht des Aufbaus, wenn ein in 1 gezeigter Aufbau auf einen vertikalen NPT-IGBT angewendet wird;
  • 16 eine schematische Schnittansicht des Aufbaus, wenn ein in 1 gezeigter Aufbau auf einen vertikalen MOSFET angewendet wird;
  • 17 eine schematische Schnittansicht des Aufbaus, wenn der in 1 gezeigte Aufbau auf einen lateralen IGBT angewendet wird;
  • 18 eine schematische Schnittansicht des Aufbaus einer Halbleitervorrichtung mit einer planaren Gate-Struktur gemäß Ausführungsform 3 der Erfindung;
  • 19 eine schematische Schnittansicht des Aufbaus eines Ladungsträgerspeicher-IGBT als eine Halbleitervorrichtung gemäß Ausführungsform 4 der Erfindung;
  • 20 eine schematische Schnittansicht des Aufbaus eines MCT als eine Halbleitervorrichtung gemäß Ausführungsform 4 der Erfindung;
  • 21 eine schematische Schnittansicht des Aufbaus eines IEGT als eine Halbleitervorrichtung gemäß Ausführungsform 4 der Erfindung;
  • 22A eine schematische Draufsicht eines Beispiels, in dem die Form eines Emittergebiets geändert ist, wobei sie einen Zustand zeigt, in dem eine Emitterelektrode und das Emittergebiet elektrisch verbunden sind; und
  • 22B eine schematische Schnittansicht längs einer Linie XXIIB-XXIIB in 22A ist.
  • Im Folgenden werden anhand der Zeichnung Ausführungsformen der Erfindung beschrieben.
  • Ausführungsform 1
  • In 1 kann eine Halbleitervorrichtung gemäß der vorliegenden Ausführungsform auf einen vertikalen oder lateralen MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor), auf einen IGBT und dergleichen angewendet werden.
  • Es wird beispielhaft der Aufbau eines MOS-Gate-Teils auf einer Oberfläche des IGBT oder MOSFET mit einer Graben-Gate-Struktur beschrieben. Obgleich zur zweckmäßigen Beschreibung ein n-Kanal-MOS-Gate als Beispiel gewählt wird, sind der Aufbau und die Wirkung bei einem MOS-Gate eines entgegengesetzten Leitungstyps, d. h. eines p-Kanal-Typs, dieselben.
  • Zum Beispiel ist in einem aus Silicium ausgebildeten Halbleitersubstrat 1 ein n–-Gebiet 2 ausgebildet, das als ein Driftgebiet dient. Auf dem n–-Gebiet 2 auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats 1 ist z. B. ein p-Gebiet 3 ausgebildet, das als ein Basisgebiet dient. In dem p-Gebiet 3 ist auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats 1 selektiv ein n-Gebiet 4 ausgebildet, das als ein Emittergebiet (Source-Gebiet) dient.
  • In der ersten Hauptoberfläche des Halbleitersubstrats 1 ist ein Graben 1a so ausgebildet, dass er das n-Gebiet 4 und das p-Gebiet 3 durchdringt und das n–-Gebiet 2 erreicht. Außerdem ist in der ersten Hauptoberfläche des Halbleitersubstrats 1 dort, wo das n-Gebiet 4 nicht ausgebildet ist, ein Graben 1b so ausgebildet, dass er das p-Gebiet 3 durchdringt und das n–-Gebiet 2 erreicht. Eine aus einer Siliciumoxidlage ausgebildete Isolierlage 11 ist so ausgebildet, dass sie die In nenwandoberfläche jedes der Gräben 1a und 1b und die erste Hauptoberfläche des Halbleitersubstrats 1 bedeckt.
  • Im Graben 1a ist eine Gate-Elektrode 12a ausgebildet, die als eine Steuerelektrode dient. Die Gate-Elektroden 12a sind so ausgebildet, dass sie über das p-Gebiet 3, das zwischen dem n–-Gebiet 2 und dem n-Gebiet 4 liegt, und eine Isolierlage (Gate-Isolierlage) 11 einander gegenüberliegen. Somit ist aus der Gate-Elektrode 12a, aus der Isolierlage (Gate-Isolierlage) 11, aus dem n–-Gebiet 2, aus dem n-Gebiet 4 und aus dem p-Gebiet 3 der Isolierschicht-Feldeffektteil ausgebildet.
  • Die Gate-Elektrode 12a ist aus einem leitenden Material wie etwa z. B. aus einer mit Störstellen dotierten polykristallinen Siliciumschicht (im Folgenden als die dotierte Polysiliciumschicht bezeichnet) ausgebildet. Die Gate-Elektrode 12a ist nur im Graben 1a ausgebildet und steht aus dem Graben 1a nicht aus der ersten Hauptoberfläche des Halbleitersubstrats 1 nach oben vor.
  • In dem Graben 1b ist eine Potentialfestsetzungselektrode 12b ausgebildet. Die Potentialfestsetzungselektrode 12b ist z. B. aus einem leitenden Material wie etwa aus der dotierten Polysiliciumschicht ausgebildet. Die Potentialfestsetzungselektrode 12b besitzt einen Teil, der aus dem Graben 1b von der ersten Hauptoberfläche der Halbleitervorrichtung 1 nach oben vorsteht, wobei dieser vorstehende Teil einen Erweiterungsteil besitzt, der in Querrichtung (in der Richtung in der Ebene der ersten Hauptoberfläche) so erweitert ist, dass seine Breite w2 größer als die Breite w1 des Grabens 1b ist. Außerdem ist zwischen dem Erweiterungsteil der Potentialfestsetzungselektrode 12b und dem Halbleitersubstrat 1 die Isolierlage 11 angeordnet.
  • Auf der ersten Hauptoberfläche des Halbleitersubstrats 1 ist eine Isolierlage 13 ausgebildet, die etwa aus einer Siliciumoxidlage ausgebildet ist. Die Isolierlage 13 besitzt ein Kontaktloch 13a, das die Gate-Elektrode 12a bedeckt und die gesamte obere Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode 12b und einen Teil der ersten Hauptoberfläche des Halbleitersubstrats 1 freilegt. Auf der Isolierlage 13 ist eine Isolierlage 19 ausgebildet, die aus einer Siliciumoxidlage ausgebildet ist. Außerdem ist zwischen der Isolierlage 13 und dem Halbleitersubstrat 1 eine Isolierlage 11 angeordnet.
  • Auf den Isolierlagen 13 und 19 und auf dem Kontaktloch 13a ist eine Hauptelektrode ausgebildet, die als eine Emitterelektrode (oder als eine Source-Elektrode) dient. Die Hauptelektrode ist mit der gesamten oberen Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode 12b, die vom Kontaktloch 13a freiliegt, verbunden und durch die Isolierlagen 13 und 19 gegenüber der Gate-Elektrode 12a elektrisch isoliert.
  • Die Hauptelektrode besitzt Silicidschichten 14b und 16, eine Metallschicht 14a mit hohem Schmelzpunkt, eine Metallsperrschicht 15 und eine leitende Schicht 17. Die Silicidschicht 14b ist auf der gesamten oberen Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode 12b ausgebildet. Die Silicidschicht 16 ist auf der vom Kontaktloch 13a freiliegenden Oberfläche des Halbleitersubstrats 1 ausgebildet. Die Metallschicht 14a mit hohem Schmelzpunkt ist auf jeder der Isolierlagen 11, 13 und 19 ausgebildet. Die Metallsperrschicht 15 ist auf den Silicidschichten 14b und 16 und auf der Metallschicht 14a mit hohem Schmelzpunkt ausgebildet. Die leitende Schicht 17 ist auf der Metallsperrschicht 15 ausgebildet.
  • Da die Metallschicht 14a mit hohem Schmelzpunkt eine Titanschicht (Ti-Schicht) ist, die zur Zeit der Ausbildung des Silicids nicht reagiert hat, ist sie in vielen Fällen nicht vorhanden und selbst dann, wenn sie vorhanden ist, äußerst dünn. Die Silicidschichten 14b und 16 sind aus Titansilicid (TiSi2) ausgebildet. Die Metallsperrschicht 15 ist eine Metalllage oder eine Metallverbundlage, die ausgebildet ist, um die Reaktion zwischen dem Halbleitersubstrat 1 und der leitenden Schicht 17 zu verhindern, und ist aus einer Titannitridschicht (TiN-Schicht) ausgebildet. Die leitende Schicht 17 ist aus einem Material mit einem niedrigeren Schmelzpunkt als die Metallsperrschicht 15 und mit einem niedrigeren spezifischen Widerstand als die Metallschicht 14a mit hohem Schmelzpunkt und die Metallsperrschicht 15 ausgebildet. Wenn der Siliciumgehalt der leitenden Schicht 17 höher als 1% ist, reagiert die leitende Schicht 17 kaum mit dem Substratsilicium, was kein Problem ist, während sie, wenn die leitende Schicht 17 aus einem Material, das kaum einen Siliciumknollen erzeugt, d. h. aus einer Aluminium-Silicium-Legierung (AlSi-Legierung), die weniger als 1% Silicium enthält, oder aus reinem Aluminium ausgebildet ist, angesichts der im Folgenden beschriebenen Drahtkontaktierungseigenschaften die Eigenschaft hat, dass sie im Vergleich zu der Metallschicht 14a mit hohem Schmelzpunkt und zu der Metallsperrschicht 15 wahrscheinlich mit dem Siliciummaterial des Substrats reagiert.
  • Nachfolgend wird ein Herstellungsverfahren gemäß der vorliegenden Ausführungsform beschrieben.
  • In 2 werden auf der ersten Hauptoberfläche des Halbleitersubstrats 1 mit dem n–-Gebiet 2 das p-Gebiet 3 und das n-Gebiet 4 ausgebildet. Daraufhin werden in der ersten Hauptoberfläche des Halbleitersubstrats 1 der Graben 1a, der sowohl das n-Gebiet 4 als auch das p-Gebiet 3 durchdringt und das n–-Gebiet 2 erreicht, und der Graben 1b, der das p-Gebiet 3, in dem das n-Gebiet 4 nicht ausgebildet ist, durchdringt und das n–-Gebiet 2 erreicht, ausgebildet. Eine Isolierlage 11 wird so ausgebildet, dass sie die Innenwandoberfläche der Gräben 1a und 1b und die erste Hauptoberfläche des Halbleitersubstrats 1 bedeckt. Die Isolierlage 11 ist eine Siliciumoxidlage, die durch ein Wärmeoxidationsverfahren ausgebildet wird, eine Siliciumoxidlage oder eine Siliciumnitridlage, die durch ein CVD-Verfahren (Verfahren der Gasphasenabscheidung nach chemischem Verfahren) ausgebildet wird, oder eine Kombination der obigen Lagen.
  • In 3 wird auf der ersten Hauptoberfläche des Halbleitersubstrats 1 eine leitende Schicht 12 ausgebildet, die z. B. aus einer dotierten Polysiliciumlage ausgebildet wird, um die Gräben 1a und 1b zu füllen. Um die leitende Schicht 12 zu verdünnen, wird die gesamte leitende Schicht 12 in einigen Fällen als Ganzes zurückgeätzt.
  • In 4 wird durch eine allgemeine Chemiegraphietechnik ein Photoresist 21 aufgetragen und daraufhin freigelegt und entwickelt. Somit wird auf dem Graben 1b ein Resistmuster 21 mit einer größeren Breite als der Graben 1b ausgebildet.
  • In 5 wird die leitende Schicht 12 unter Verwendung des Resistmusters 21 als Maske durch Trockenätzen verarbeitet. Das Trockenätzen wird ausgeführt, bis wenigstens die Oberfläche der Isolierlage 11 freigelegt ist, wodurch die leitende Schicht 12 selektiv entfernt wird und die leitende Schicht 12a im Graben 1a und die leitende Schicht 12b direkt unter dem Resistmuster 21 verbleiben.
  • Die leitende Schicht 12a bleibt nur im Graben 1a, während die obere Oberfläche der leitenden Schicht 12a von der ersten Hauptoberfläche des Halbleitersubstrats 1 (d. h. in der Zeichnung von der ersten Hauptoberfläche nach unten) zurück gezogen wird. Durch die leitende Schicht 12a wird die Gate-Elektrode ausgebildet.
  • Die leitende Schicht 12b füllt den Graben 1b und steht aus dem Graben 1b so nach oben vor, dass sie höher als die erste Hauptoberfläche des Halbleitersubstrats 1 ist, wobei der vorstehende Teil so erweitert ist, dass seine Breite größer als die des Grabens 1b ist. Somit wird durch die leitende Schicht 12b die Potentialfestsetzungselektrode 12b ausgebildet.
  • Daraufhin wird das Resistmuster 21 durch Veraschen oder dergleichen entfernt.
  • In 6 wird die Isolierlage 13 so ausgebildet, dass sie die erste Hauptoberfläche des Halbleitersubstrats 1 bedeckt. Die Isolierlage 13 kann irgendeines einer PSG-Siliciumoxidlage (Phosphorsilikatglas-Siliciumoxidlage), BPSG-Siliciumoxidlage (Borphosphorsilikatglas-Siliciumoxidlage), BP-TEOS-Siliciumoxidlage (Borphosphor-Tetraethylorthosilikat-Siliciumoxidlage) sein.
  • In 7 wird die Isolierlage 13 durch eine Wärmebehandlung geschmolzen und ihre obere Oberfläche geglättet. Daraufhin wird durch ein Niederdruck-CVD-Verfahren und dergleichen eine Isolierlage 19 ausgebildet, die z. B. aus einer Siliciumoxidlage ausgebildet wird, um die Haftung mit einem Chemiegraphie-Photoresist zu verbessern. Daraufhin wird auf die Isolierlage 19 ein Photoresist 22 aufgetragen.
  • Die Isolierlage 19 wird nicht notwendig ausgebildet und der Photoresist 22 kann direkt auf die Isolierlage 13 aufgetragen werden.
  • In 8 wird der Photoresist 22 freigelegt und durch eine allgemeine Chemiegraphietechnik entwickelt und zu einer vor gegebenen Form strukturiert. Das Resistmuster 22 wird so strukturiert, dass es die Gate-Elektrode 12a bedeckt und die Potentialfestsetzungselektrode 12b und einen Umfangsteil davon öffnet.
  • Die Isolierlagen 19 und 13 werden unter Verwendung des Resistmusters als Maske durch Nassätzen verarbeitet und daraufhin durch Trockenätzen verarbeitet. Somit wird in den Isolierlagen 19 und 13 das Kontaktloch 13a ausgebildet, das die obere Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode 12b und die Oberfläche des Halbleitersubstrats 1 erreicht. Daraufhin wird das Resistmuster 22 durch Veraschen und dergleichen entfernt.
  • Die Isolierlagen 19 und 13 können nur durch Trockenätzen oder nur durch Nassätzen bei der Ausbildung des Kontaktlochs 13a verarbeitet werden.
  • In 9 wird eine Wärmebehandlung (Schmelzen) ausgeführt, um die Form des offenen Endes des Kontaktlochs 13a der Isolierlagen 19 und 13 abzurunden.
  • In 10 wird ein Metall 14 mit hohem Schmelzpunkt, das z. B. aus Titan hergestellt wird, so ausgebildet, dass es die gesamte Oberfläche bedeckt.
  • In 11 wird z. B. durch ein reaktives Sputter-Verfahren eine Metallsperrschicht 15 ausgebildet, die z. B. aus Titannitrid (TiN) hergestellt wird. Daraufhin wird das Metall 14 mit hohem Schmelzpunkt durch einen RTA-Prozess (einen schnellen thermischen Temperprozess) wie etwa durch ein Lampentempern durch die Metallsperrschicht 15 verarbeitet. Somit reagiert das Metall 14 mit hohem Schmelzpunkt mit dem Silicium der leitenden Schicht 12 oder des Halbleitersubstrats 1, wobei die aus dem Metall mit hohem Schmelzpunkt und aus Sili cium bestehenden Silicidschichten (TiSi2) 14b und 16 ausgebildet werden. Das heißt, an dem Kontaktteil zwischen dem Metall 14 mit hohem Schmelzpunkt und der leitenden Schicht 12 wird die Silicidschicht 14b ausgebildet und an dem Kontaktteil zwischen dem Metall 14 mit hohem Schmelzpunkt und dem Halbleitersubstrat 1 wird die Silicidschicht 16 ausgebildet.
  • Gleichzeitig reagiert das Metall 14 mit hohem Schmelzpunkt auf den Isolierlagen 11, 13 und 19 nicht und bleibt in einigen Fällen als Metallschicht 14a mit hohem Schmelzpunkt (z. B. Titanschicht), die nicht reagiert hat.
  • Anschließend wird auf der gesamten Oberfläche eine leitende Schicht 17 ausgebildet, die z. B. aus Aluminium hergestellt wird, und wird eine Wärmebehandlung ausgeführt, um die Metallsperrschicht 15, die leitende Schicht 17 und dergleichen zu stabilisieren, wodurch die in 1 gezeigte Halbleitervorrichtung gemäß der vorliegenden Ausführungsform fertiggestellt wird.
  • Da gemäß der vorliegenden Ausführungsform zwischen der Potentialfestsetzungselektrode 12b und der Innenwandoberfläche des Grabens 1b kein Zwischenraum erzeugt wird, kann die Halbleitervorrichtung sehr zuverlässig sein. Im Folgenden wird der Grund hierfür beschrieben.
  • In 12 wird in dem Fall, in dem die Potentialfestsetzungselektrode 12b nur im Graben 1b ausgebildet wird, wenn in der Isolierlage 13 das Kontaktloch 13a ausgebildet wird, die Isolierlage 11 zwischen der Potentialfestsetzungselektrode 12b und der Innenwandoberfläche des Grabens 1b ebenfalls weggeätzt. In diesem Fall wird zwischen der Potentialfestsetzungselektrode 12b und der Innenwandoberfläche des Grabens 1b ein äußerst kleiner Zwischenraum 50 ausgebildet.
  • Außerdem wird in einem Fall, in dem das Metall mit hohem Schmelzpunkt zum Ausbilden der Silicidschichten 14b und 16 durch Kontakt mit Silicium durch Sputtern oder dergleichen ausgebildet wird, die Oberfläche, bevor sie ausgebildet wird, mit Flusssäure weggeätzt, um eine natürliche Oxidationslage auf dem freiliegenden Siliciumteil zu entfernen. Durch dieses Ätzen kann die Isolierlage 11 noch tiefer geätzt werden.
  • Es ist äußerst schwierig, diesen wie oben beschrieben erzeugten äußerst kleinen Zwischenraum 50 mit dem Metall mit hohem Schmelzpunkt und mit der Metallsperrschicht 15 zu füllen. Ferner ist es selbst dann, wenn das Metall mit hohem Schmelzpunkt und die Metallsperrschicht 15 auf dem Graben 50 gebracht werden, um ihn zu bedecken, unvermeidlich, dass dessen Schichtdicke klein wird und ein Pinhole erzeugt wird.
  • Wenn in diesem Zustand eine Aluminiumschicht als leitende Schicht 17 ausgebildet wird, gelangt das Aluminium der leitenden Schicht 17 mit dem Silicium des Halbleitersubstrats 1 und mit dem Silicium der Potentialfestsetzungselektrode 12b direkt in Kontakt oder wird durch die Metalllage mit einer niedrigen Sperreigenschaft eine leitende Schicht 17 ausgebildet. Somit wird das Silicium in diesem Fall in das Aluminium diffundiert und frisst das Aluminium gleichzeitig das Silicium als eine Spitze weg (d. h., es wird eine Aluminiumspitze erzeugt), sodass die elektrischen Eigenschaften beträchtlich verschlechtert werden und die Langzeitzuverlässigkeit in einigen Fällen nicht aufrechterhalten werden kann.
  • Währenddessen besitzt die Potentialfestsetzungselektrode 12b gemäß der vorliegenden Ausführungsform, wie in 1 gezeigt ist, den Erweiterungsteil, der auf der ersten Hauptoberfläche so erweitert ist, dass seine Breite w2 größer als die Breite w1 des Grabens 1b ist. Somit bedeckt der Erweiterungsteil der Potentialfestsetzungselektrode 12b die Isolierlage 11 zwi schen der Innenwandoberfläche des Grabens 1b und der Potentialfestsetzungselektrode 12b. Somit kann zu der in 8 gezeigten Zeit des Ätzens zum Ausbilden des Kontaktlochs verhindert werden, dass die Isolierlage 11 zwischen der Innenwandoberfläche des Grabens 1b und der Potentialfestsetzungselektrode 12b weggeätzt wird. Da somit verhindert werden kann, dass der äußerst kleine Zwischenraum erzeugt wird, verschlechtert sich die Sperreigenschaft des Sperrmetalls auf diesem äußerst kleinen Zwischenraum nicht. Somit kann verhindert werden, dass das Aluminium der leitenden Schicht 17 mit dem Silicium des Halbleitersubstrats 1 und mit dem Silicium der Potentialfestsetzungselektrode 12b reagiert, sodass die Halbleitervorrichtung eine hohe Zuverlässigkeit haben kann.
  • Da die gesamte obere Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode 12b mit der Emitterelektrode verbunden ist, kann die Kontaktfläche zwischen der Potentialfestsetzungselektrode 12b und der Emitterelektrode zum größten Teil sichergestellt werden. Somit kann das Potential der Potentialfestsetzungselektrode 12b stabil auf GND festgesetzt werden.
  • Außerdem braucht die zu dem in 8 gezeigten Ausbilden des Kontaktlochs 13a erforderliche Verarbeitungsgenauigkeit nicht so hoch zu sein, da die gesamte obere Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode 12b mit der Emitterelektrode verbunden ist.
  • Falls ein Kontaktloch so ausgebildet wird, dass es nur einen Teil des Erweiterungsteils der Potentialfestsetzungselektrode 12b erreicht, muss die Breite des Grabens 1b für die Potentialfestsetzungselektrode 12b größer als die Breite des Grabens 1a für die Gate-Elektrode sein. Somit wird der Graben 1b in gewissem Umfang tiefer als der Graben 1a, wenn der Graben 1b und der Graben 1a in demselben Ätzprozess ausgebildet werden.
  • Im Ergebnis wird eine Konzentration des elektrischen Feldes erzeugt, wenn eine Hauptspannungsfestigkeit während der Aus-Zeit aufrechterhalten wird, was verursachen könnte, dass die Hauptspannungsfestigkeit abgesenkt wird.
  • Da die gesamte obere Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode 12b mit der Emitterelektrode in Kontakt ist, kann die Breite des Grabens 1b indessen gemäß der vorliegenden Ausführungsform genauso groß wie die des Grabens 1a sein. Somit kann die Konzentration des elektrischen Feldes bei Aufrechterhaltung der Hauptspannungsfestigkeit wie oben beschrieben verhindert werden und die Hauptspannungsfestigkeit hoch gehalten werden.
  • Außerdem kann das Potential des Halbleitersubstrats 1 durch die Potentialfestsetzungselektrode 12b festgesetzt und stabilisiert werden, da die Potentialfestsetzungselektrode 12b mit der Emitterelektrode elektrisch verbunden ist und dem Halbleitersubstrat 1 über die Isolierlage 11 gegenüberliegt, um eine Kapazität zu bilden.
  • Gemäß der vorliegenden Ausführungsform wird die Potentialfestsetzungselektrode 12b an einer Stelle eingebunden, an der Millionen oder Milliarden Zellengruppen in demselben Abstand wiederholt ausgebildet werden. Somit ist die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform für die die Hochintegration begleitende Miniaturisierung der Zellendimension geeignet.
  • Außerdem kann das zwischen angrenzenden Potentialfestsetzungselektroden 12b liegende p-Gebiet 3 gemäß der vorliegenden Ausführungsform selbst dann mit der Emitterelektrode elektrisch in Kontakt sein, wenn mehrere Potentialfestsetzungselektroden 12b angrenzend ausgebildet sind. Somit nimmt das zwischen angrenzenden Potentialfestsetzungselektroden 12b liegende p-Gebiet 3 elektrisch keinen schwebenden Zustand an, sodass es auf Massepotential ist.
  • Als ein Beispiel des Verfahrens zum Ausbilden der Schichtstruktur mit einer Titansilicidschicht (TiSi2-Schicht) 14b und mit einer Titannitridschicht (TiN-Schicht) 15, wie es in 1 gezeigt ist, wird eine Titanschicht (Ti-Schicht), die durch Sputtern auf Silicium ausgebildet wird, durch Lampentempern so verarbeitet, dass auf der Unterseite der Titanschicht, die in Kontakt mit dem Silicium ist, Titansilicid ausgebildet wird und dass auf der Oberseite der Titanschicht durch Reaktion mit dem Stickstoffgas in der Lampentemperatmosphäre Titannitrid ausgebildet wird. Die Titansilicidschicht auf der Unterseite ist vorgesehen, um die Ohmschen Eigenschaften zu verbessern, und das Titannitrid auf der Oberseite wird zu einem Sperrmetall. Gemäß dem obigen Verfahren zum Ausbilden der Titannitridschicht durch thermische Nitrierung unter Verwendung des Lampentemperns wird somit die Dicke der Titanschicht in die Silicidschicht auf der Unterseite und in die Titannitridschicht auf der Oberseite geteilt.
  • Wenn die Titannitridschicht dick sein muss, wird somit besonders bevorzugt, dass die Titannitridschicht durch ein reaktives Sputter-Verfahren ausgebildet wird. Wenn dieses Verfahren verwendet wird, wird eine Schichtstruktur erzeugt, die aus der Titansilicidschicht 14b, aus der reaktiven Titannitridschicht 15 und aus der Aluminiummaterialschicht 17 besteht. Die Aluminiummaterialschicht 17 enthält reines Aluminium, eine Aluminium-Silicium-Legierung (AlSi-Legierung), die weniger als 1% Silicium enthält, eine Aluminium-Kupfer-Legierung (AlCu-Legierung) und eine Aluminium-Silicium-Kupfer-Legierung (AlSiCu-Legierung).
  • Im Fall einer Bipolar-IC (integrierten Bipolarschaltung) und einer Leistungsvorrichtung wird als die Silicidschicht in einigen Fällen eine Platinsilicidschicht (PtSi-Schicht), d. h. eine Silicidschicht mit bevorzugteren Ohmschen Eigenschaften als Titansilicid, verwendet. In diesem Fall wird eine Schichtstruktur verwendet, die aus einer Platinsilicidschicht (PtSi-Schicht), aus einer Titanwolframschicht (TiW-Schicht) und aus einer Aluminiummaterialschicht besteht.
  • Ausführungsform 2
  • Der in 1 gezeigte Aufbau kann auf einen in 13 bis 15 gezeigten vertikalen IGBT, auf einen in 16 gezeigten vertikalen n-Kanal-MOSFET (im Folgenden als n-MOSFET bezeichnet) und auf einen in 17 gezeigten lateralen IGBT angewendet werden.
  • Vertikal bedeutet, dass ein Hauptstrom zwischen Elektroden fließt, die auf der ersten und auf der zweiten Hauptoberfläche eines Halbleitersubstrats ausgebildet sind. Dagegen bedeutet lateral, dass ein Hauptstrom zwischen Elektroden fließt, die auf der ersten Hauptoberfläche eines Halbleitersubstrats ausgebildet sind.
  • 13 zeigt den Aufbau in einem Fall, in dem der Aufbau in 1 auf einen vertikalen PT-IGBT (Durchgriffs-IGBT) angewendet wird. In diesem Aufbau sind auf der Seite der zweiten Hauptoberfläche des n–-Gebiets (n–-Driftgebiets) 2 des Halbleitersubstrats 1 aufeinanderfolgend ein n+-Gebiet (n+-Puffergebiet) 5 und ein p+-Gebiet (p+-Kollektorgebiet) 6 ausgebildet. Auf der zweiten Hauptoberfläche des Halbleitersubstrats 1 ist eine Hauptelektrode (Kollektorelektrode) 18 so ausgebildet, dass sie mit dem p+-Gebiet (p+-Kollektorgebiet) 6 in Kontakt steht.
  • Ferner zeigt 14 diesen Aufbau in einem Fall, in dem der Aufbau in 1 auf einen vertikalen LPT-IGBT (IGBT mit leichtem Durchgriff) angewendet wird. In diesem Aufbau sind auf der Seite der zweiten Hauptoberfläche des n–-Gebiets (n–-Driftgebiets) 2 des Halbleitersubstrats 1 ein n-Gebiet (n-Puffergebiet) 5 und ein p-Gebiet (p-Kollektorgebiet) 6 aufeinanderfolgend ausgebildet. Auf der zweiten Hauptoberfläche des Halbleitersubstrats 1 ist eine Hauptelektrode (Kollektorelektrode) 18 so ausgebildet, dass sie mit dem p-Gebiet (p-Kollektorgebiet) 6 in Kontakt steht.
  • 15 zeigt den Aufbau in einem Fall, in dem der Aufbau in 1 auf einen vertikalen NPT-IGBT (IGBT ohne Durchgriff) angewendet ist. In diesem Aufbau ist das p-Gebiet (p-Kollektorgebiet) 6 direkt auf der Seite der zweiten Hauptoberfläche des n–-Gebiets (n–-Driftgebiets) 2 des Halbleitersubstrats 1 ausgebildet. Die Hauptelektrode (Kollektorelektrode) 18 ist auf der zweiten Hauptoberfläche des Halbleitersubstrats 1 so ausgebildet, dass sie mit dem p-Gebiet (p-Kollektorgebiet) 6 in Kontakt steht.
  • In 16 ist in diesem Aufbau das n+-Gebiet (n+-Drain-Gebiet) 5 direkt auf der Seite der zweiten Hauptoberfläche des n–-Gebiets (n–-Driftgebiets) 2 des Halbleitersubstrats 1 ausgebildet. Die Hauptelektrode (Drain-Elektrode) 18 ist auf der zweiten Hauptoberfläche des Halbleitersubstrats 1 so ausgebildet, dass sie mit dem n+-Gebiet (n+-Drain-Gebiet) 5 in Kontakt steht.
  • In 17 ist in diesem Aufbau in dem n–-Gebiet (n–-Driftgebiet) 2 in der ersten Hauptoberfläche des Halbleitersubstrats 1 das n-Gebiet (n-Puffergebiet) 5 ausgebildet. Außerdem ist in dem n-Gebiet (n-Puffergebiet) 5 in der ersten Hauptoberfläche des Halbleitersubstrats 1 das p-Gebiet (p-Kollektorgebiet) 6 ausgebildet.
  • Auf der ersten Hauptoberfläche ist ein Hauptelektrodengebiet (Kollektorelektrodengebiet) so ausgebildet, dass es mit dem p-Gebiet (p-Kollektorgebiet) 6 in Kontakt steht. Die Hauptelektrode (Kollektorelektrode) hat eine Silicidschicht 16, die mit dem p-Gebiet (p-Kollektorgebiet) 6, mit dem Metall 14a mit hohem Schmelzpunkt, das nicht reagiert hat und das auf den Isolierlagen 11, 13 und 19 ausgebildet ist, mit der Metallsperrschicht 15, die auf der Silicidschicht 16 und auf dem Metall 14a mit hohem Schmelzpunkt ausgebildet ist, und mit der leitenden Schicht 18, die aus Aluminium auf der Metallsperrschicht 15 auf der ersten Hauptoberfläche des Halbleitersubstrats 1 ausgebildet ist, in Kontakt steht.
  • Der Aufbau des in 17 gezeigten lateralen IGBT kann so erhalten werden, dass der Aufbau des in 13 gezeigten vertikalen PT-IGBT lateral hergestellt wird. Ähnlich kann der in 1 gezeigte Aufbau auf den angewendet werden, in dem der in 14 gezeigte vertikale LPT-IGBT lateral hergestellt wird, und auf den, in dem der in 15 gezeigte vertikale NPT-IGBT lateral hergestellt wird.
  • Da der Aufbau abgesehen vom Obigen in den 13 bis 17 fast derselbe wie der in der in 1 gezeigten Ausführungsform 1 ist, sind dieselben Komponenten mit denselben Bezugszeichen bezeichnet und wird ihre Beschreibung nicht wiederholt.
  • Da die Potentialfestsetzungselektrode 12b in jedem der in den 13 bis 17 gezeigten Aufbauten auf der ersten Hauptoberfläche den Erweiterungsteil hat, dessen Breite w2 größer als die Breite w1 des Grabens 1b ist, kann ebenfalls verhindert werden, dass zwischen der Potentialfestsetzungselektrode 12b und dem Graben 1b ein Zwischenraum erzeugt wird, sodass die Halbleitervorrichtung mit hoher Zuverlässigkeit geschaffen werden kann.
  • Ausführungsform 3
  • Während in der in 1 gezeigten Ausführungsform 1 der Fall beschrieben worden ist, in dem das Gate des Isolierschicht-Feldeffektteils die Graben-Gate-Struktur besitzt, kann das Gate des Isolierschicht-Feldeffektteils eine planare Gate-Struktur haben. Im Folgenden wird der Aufbau beschrieben.
  • In 18 ist in dem aus Silicium ausgebildeten Halbleitersubstrat 1 ein n–-Gebiet 2 ausgebildet, das z. B. als ein Driftgebiet dient. Auf dem n–-Gebiet 2 auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats 1 ist z. B. selektiv ein p-Gebiet 3 ausgebildet, das als ein Basisgebiet dient. Auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats 1 ist im p-Gebiet 3 selektiv ein n-Gebiet 4 ausgebildet, das z. B. als ein Emittergebiet (Source-Gebiet) dient.
  • Auf der ersten Hauptoberfläche ist auf dem p-Gebiet 3, über eine Isolierlage (Gate-Isolierlage) 11 zwischen dem n-Gebiet 4 und dem n–-Gebiet 2 liegend, eine Gate-Elektrode 12a ausgebildet. Die Gate-Elektrode 12a ist auf der flachen ersten Hauptoberfläche ausgebildet und nicht in einem Graben ausgebildet. Die Isolierlage (Gate-Elektrode) 11 ist aus einer Siliciumoxidlage ausgebildet und die Gate-Elektrode 12a ist aus einem leitenden Nichtmetallmaterial wie etwa aus einer dotierten Polysiliciumschicht ausgebildet.
  • Durch die Gate-Elektrode 12a, durch die Isolierlage (Gate-Isolierlage) 11, durch das n–-Gebiet 2, durch das n-Gebiet 4 und durch das p-Gebiet 3 ist ein Isolierschicht-Feldeffektteil ausgebildet.
  • Da der Aufbau abgesehen vom Obigen in der vorliegenden Ausführungsform fast derselbe wie in der in 1 gezeigten Ausführungsform 1 ist, sind dieselben Komponenten mit denselben Bezugszeichen bezeichnet und wird ihre Beschreibung nicht wiederholt.
  • Da die Potentialfestsetzungselektrode 12b ähnlich der Ausführungsform 1 auf der ersten Hauptoberfläche ein Erweiterungsteil besitzt, dessen Breite größer als die des Grabens 1b ist, wird selbst dann, wenn das Gate des Isolierschicht-Feldeffektteils die planare Gate-Struktur hat, verhindert, dass zwischen der Potentialfestsetzungselektrode 12b und der Wandoberfläche des Grabens 1b ein Zwischenraum erzeugt wird, sodass eine sehr zuverlässige Halbleitervorrichtung geschaffen werden kann.
  • Der Aufbau der vorliegenden Ausführungsform kann ebenfalls auf den in den 13 bis 15 gezeigten vertikalen IGBT und auf den n 16 gezeigten vertikalen MOSFET und auf den in 17 gezeigten lateralen IGBT angewendet werden, die einen ähnlichen Aufbau wie in Ausführungsform 1 haben.
  • Ausführungsform 4
  • Während in den Ausführungsformen 1 bis 3 der IGBT und der MOSFET beschrieben worden sind, kann die Erfindung auf ein weiteres Element mit einem Isolierschicht-Feldeffektteil angewendet werden und auf einen Ladungsträgerspeicher-IGBT, -MCT (-MOS-gesteuerten Thyristor), -IEGT (-Gate-Transistor mit verbesserter Injektion) und dergleichen angewendet werden. Im Folgenden wird der Aufbau beschrieben.
  • In 19 unterscheidet sich ein Ladungsträgerspeicher-IGBT gemäß der vorliegenden Ausführungsform von dem in 13 gezeigten vertikalen PT-IGBT dadurch, dass zwischen dem n–- Gebiet 2 und dem p-Gebiet 3 eine n-CS-Schicht (n-Schicht gespeicherter Ladungsträger) 31 hinzugefügt ist.
  • Da der Aufbau des Ladungsträger-IGBT abgesehen von dem Obigen fast derselbe wie der in 13 gezeigte Aufbau ist, sind dieselben Komponenten mit denselben Bezugszeichen bezeichnet und wird ihre Beschreibung nicht wiederholt.
  • In 20 ist gemäß einem MCT in der vorliegenden Ausführungsform in dem z. B. aus Silicium ausgebildeten Halbleitersubstrat 1 ein n–-Gebiet 2 ausgebildet, das z. B. als ein Driftgebiet dient. Auf dem n–-Gebiet 2 sind auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats 1 aufeinanderfolgend ein p-Gebiet 3, das z. B. als ein Basisgebiet dient, und ein n-Gebiet 32, das z. B. als ein Katodengebiet dient, ausgebildet. In dem n-Gebiet 32 ist auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats 1 selektiv ein p+-Gebiet 33 ausgebildet, das z. B. als ein kurzes Emittergebiet dient.
  • In der ersten Hauptoberfläche des Halbleitersubstrats 1 ist ein Graben 1a so ausgebildet, dass er das p+-Gebiet 33, das n-Gebiet 32 und das p-Gebiet 3 durchdringt und das n–-Gebiet 2 erreicht. Außerdem ist in der ersten Hauptoberfläche des Halbleitersubstrats 1 dort, wo das p+-Gebiet 33 nicht ausgebildet ist, ein Graben 1b so ausgebildet, dass er das n-Gebiet 32 und das p-Gebiet 3 durchdringt und das n–-Gebiet 2 erreicht. Die Isolierlage 11, die z. B. auf einer Siliciumoxidlage ausgebildet ist, ist so ausgebildet, dass sie die Innenwandoberfläche jedes der Gräben 1a und 1b und die erste Hauptoberfläche des Halbleitersubstrats 1 bedeckt. Die Gate-Elektrode 12a ist im Graben 1a ausgebildet und die Potentialfestsetzungselektrode 12b ist im Graben 1b ausgebildet.
  • Da der Aufbau des MCT abgesehen vom Obigen fast derselbe wie der in 13 gezeigte Aufbau ist, sind dieselben Komponenten mit denselben Bezugszeichen bezeichnet und wird ihre Beschreibung nicht wiederholt.
  • In 21 unterscheidet sich ein IEGT gemäß der vorliegenden Ausführungsform von dem in 13 gezeigten vertikalen PT-IGBT dadurch, dass zwischen der Gate-Elektrode 12a und der Potentialfestsetzungselektrode 12b eine Gate-Verdünnungsstruktur hinzugefügt ist.
  • Die Gate-Verdünnungsstruktur hat wenigstens zwei Gräben 1c und Schein-Gates 12c, die die Gräben 1c füllen. Jeder der zwei Gräben 1c ist in der ersten Hauptoberfläche des Halbleitersubstrats 1 dort, wo das n-Gebiet 4 nicht ausgebildet ist, so ausgebildet, sodass er das p-Gebiet 3 durchdringt und das n–-Gebiet 2 erreicht. Die aus einer Siliciumoxidlage ausgebildete Isolierlage 11 ist auf der Innenwand jedes der zwei Gräben 1c ausgebildet.
  • Jeder der zwei Gräben 1c ist mit einem Schein-Gate 12c gefüllt. Das Schein-Gate 12c, das jeden der zwei Gräben 1c füllt, besitzt ein Erweiterungsteil, dessen Breite größer als die Breite des Grabens 1c ist. Die Erweiterungsteile angrenzender Schein-Gates 12c sind auf der ersten Hauptoberfläche des Halbleitersubstrats 1 verbunden, wodurch angrenzende Schein-Gates 12c dasselbe Potential haben. Das p-Gebiet 3, das zwischen zwei Gräben 1c liegt, ist in einem elektrisch schwebenden Zustand.
  • Die Isolierlagen 13 und 19 sind so ausgebildet, dass sie die Erweiterungsteile der zwei Schein-Gates 12c bedecken. Auf den Isolierlagen 13 und 19 ist eine Emitterelektrode ausgebildet.
  • Die Anzahl und der Abstand der Schein-Gates 12c in dem IEGT können gemäß den Charakteristiken (Hauptspannungsfestigkeitspegel, Stromdichte, Betriebsgeschwindigkeit und dergleichen) und der für den IEGT geforderten Struktur beliebig eingestellt werden.
  • Da der Aufbau des IEGT abgesehen von dem Obigen fast derselbe wie der in 13 gezeigte Aufbau ist, sind dieselben Komponenten mit denselben Bezugszeichen bezeichnet und wird ihre Beschreibung nicht wiederholt.
  • Somit wird sowohl in dem Ladungsträgerspeicher-IGBT als auch in dem Ladungsträgerspeicher-MCT und in dem Ladungsträgerspeicher-IEGT ähnlich der Ausführungsform 1 verhindert, dass zwischen der Potentialfestsetzungselektrode 12b und der Wandoberfläche des Grabens 1b ein Zwischenraum erzeugt wird, da die Potentialfestsetzungselektrode 12b auf der ersten Hauptoberfläche den Erweiterungsteil besitzt, dessen Breite größer als die Breite des Grabens 1b ist, wodurch eine sehr zuverlässige Halbleitervorrichtung geschaffen werden kann.
  • Es wird ein weiteres Beispiel mit einer anderen Form eines Emittergebiets beschrieben.
  • 22A und 22B zeigen ein Beispiel, in dem die Form des Emittergebiets geändert ist, wobei 22A eine schematische Draufsicht ist, die die elektrische Verbindung zwischen einer Emitterelektrode und dem Emittergebiet zeigt, und 22B eine schematische Schnittansicht längs der Linie XXIIB-XXIIB in 22A ist. In 22A sind ein n-Gebiet (Emittergebiet) 4 und ein p-Gebiet (Basisgebiet) 3 in Form von Streifen in der Richtung angeordnet, die die Erweiterungsrichtungen der Gräben 1a und 1b auf der ersten Hauptoberfläche des Halbleitersubstrats 1 (z. B. rechtwinklig) schneidet. Das heißt, wie durch dicke Linien in 22A gezeigt ist, ist das n- Gebiet (Emittergebiet) 4 in Form eines Bands ausgebildet, obgleich es in der Draufsicht durch Gräben 1a und 1b getrennt ist. Außerdem ist das p-Gebiet (Basisgebiet) 3 ebenfalls in Form eines Bands ausgebildet, obgleich es in der Draufsicht durch Gräben 1a und 1b getrennt ist.
  • Somit sind das n-Gebiet (Emittergebiet) 4 und das p-Gebiet (Basisgebiet) 3 auf der ersten Hauptoberfläche in der Draufsicht abwechselnd bandförmig ausgebildet und ist das bandförmige Gebiet des n-Gebiets (Emittergebiets) 4 nur mit Ausnahme der Gräben 1a und 1b aus dem n-Gebiet (Emittergebiet) 4 ausgebildet und ist das bandförmige Gebiet des p-Gebiets (Basisgebiets) 3 nur mit Ausnahme der Gräben 1a und 1b aus dem p-Gebiet (Emittergebiet) 3 ausgebildet.
  • Da das n-Gebiet (Emittergebiet) 4 und das p-Gebiet (Basisgebiet) 3 in Streifenform angeordnet sind, steht die Silicidschicht 16 sowohl mit dem n-Gebiet (Emittergebiet) 4 als auch mit dem p-Gebiet (Basisgebiet) 3 in Kontakt. Somit ist die Silicidschicht 16 gemäß der Emitterelektrode sowohl mit dem n-Gebiet (Emittergebiet) 4 als auch mit dem p-Gebiet (Basisgebiet) 3 elektrisch in Kontakt.
  • Obgleich in den obigen Ausführungsformen der Fall beschrieben wurde, dass das Material des Halbleitersubstrats 1 Silicium ist, ist das Material des Halbleitersubstrats 1 gemäß der Erfindung nicht auf das Siliciummaterial beschränkt und kann ein anderes Halbleitermaterial als Silicium oder ein aus einem Verbund von Silicium und einem anderen Element ausgebildetes Halbleitermaterial sein. Zum Beispiel enthält das Material des Halbleitersubstrats 1 ein Material mit breiter Bandlücke wie etwa Siliciumcarbid (SiC) oder Galliumnitrid (GaN) oder ein Verbundhalbleitermaterial wie etwa Siliciumgermanium (SiGe), Galliumarsenid (GaAs), Indiumphosphid (InP) oder Galliumaluminiumarsenid (GaAlAs) oder ein II-VI-Verbundhalblei termaterial wie etwa Diamant, Pylorit-Graphit, p-BN (Pylorit-Bornitrid), Cadmiumsulfid (CdS) oder Cadmiumselen, das ein Halbleitermaterial mit breiter Bandlücke ist, das aus einem Kohlenstoffelement ausgebildet ist.
  • Besonders vorteilhaft kann die Erfindung auf eine Leistungshalbleitervorrichtung angewendet werden.
  • Die in den obigen Ausführungsformen gezeigten Leitungstypen (p und n) können vertauscht sein.
  • Obgleich die Erfindung ausführlich beschrieben und veranschaulicht worden ist, soll dies selbstverständlich lediglich zur Erläuterung und als Beispiel dienen und nicht als Beschränkung verstanden werden, wobei der Umfang der Erfindung durch die beigefügten Ansprüche bestimmt ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (8)

  1. Halbleitervorrichtung, die umfasst: ein Halbleitersubstrat (1) mit einer ersten Hauptoberfläche und mit einem Graben (1b) in der ersten Hauptoberfläche; ein Element mit einem Isolierschicht-Feldeffektteil, der eine in der ersten Hauptoberfläche ausgebildete Gate-Elektrode (12a) enthält; eine Potentialfestsetzungselektrode (12b), die den Graben füllt und auf der ersten Hauptoberfläche ein Erweiterungsteil besitzt, dessen Breite größer als die des Grabens ist; und erste Hauptelektroden (14a, 14b, 15, 16, 17), die auf der ersten Hauptelektrode elektrisch isoliert von der Gate-Elektrode ausgebildet sind und mit einer gesamten oberen Oberfläche des Erweiterungsteils der Potentialfestsetzungselektrode verbunden sind.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Hauptelektrode enthält: erste Metalllagen (14b, 15); und eine zweite Metalllage (17), die auf den ersten Metalllagen ausgebildet ist und einen niedrigeren Schmelzpunkt als die ersten Metalllagen besitzt und mit dem Material des Halbleitersubstrats leichter als die ersten Metalllagen reagiert.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Element ein Bipolartransistor mit dem Isolierschicht-Feldeffektteil ist.
  4. Halbleitervorrichtung nach einem vorherigen Anspruch, dadurch gekennzeichnet, dass das Halbleitersubstrat eine zweite Hauptoberfläche besitzt, die der ersten Hauptoberfläche gegenüberliegt, und die Halbleitervorrichtung ferner eine zweite Hauptelektrode (18) umfasst, die auf der zweiten Hauptoberfläche ausgebildet ist, und das Element ein vertikales Element ist, in dem ein Hauptstrom zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode fließt.
  5. Halbleitervorrichtung nach einem vorherigen Anspruch, gekennzeichnet durch eine zweite Hauptelektrode (18), die auf der ersten Hauptoberfläche ausgebildet ist, wobei das Element ein laterales Element ist, in dem ein Hauptstrom zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode fließt.
  6. Verfahren zur Herstellung einer Halbleitervorrichtung, das die folgenden Schritte umfasst: Ausbilden eines Grabens (1b) in der Hauptoberfläche eines Halbleitersubstrats (1); Ausbilden einer leitenden Schicht (12) auf der Hauptoberfläche, sodass sie den Graben füllt; Ausbilden einer Potentialfestsetzungselektrode (12b) die den Graben füllt und ein Erweiterungsteil besitzt, das auf der Hauptoberfläche so erweitert ist, dass seine Breite größer als die des Grabens ist, und Ausbilden einer Gate-Elektrode (12a) auf der Hauptoberfläche durch Strukturieren der leitenden Schicht; Ausbilden von Isolierschichten (13, 19), sodass sie die Gate-Elektrode bedecken und den Erweiterungsteil der Potentialfestsetzungselektrode freilegen; und Ausbilden von Hauptelektroden (14a, 14b, 15, 16, 17), sodass sie von der Gate-Elektrode elektrisch isoliert sind und mit einer gesamten oberen Oberfläche des Erwei terungsteils der Potentialfestsetzungselektrode verbunden sind.
  7. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass der Schritt zum Ausbilden der Hauptelektroden die folgenden Schritte umfasst: Ausbilden erster Metalllagen (14b, 15), sodass sie mit dem Erweiterungsteil der Potentialfestsetzungselektrode in Kontakt sind; und Ausbilden einer zweiten Metalllage (17) mit einem niedrigeren Schmelzpunkt als die ersten Metalllagen, die mit dem Material des Halbleitersubstrats leichter als die erste Metalllage reagiert, auf den ersten Metalllagen.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 7, gekennzeichnet durch den Schritt des Ausführens einer Wärmebehandlung zum Stabilisieren der ersten und der zweiten Metalllagen.
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