JP5884557B2 - 半導体装置 - Google Patents
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Description
第1導電型(N)の半導体基板111と、
半導体基板111の表層に設けられた第2導電型(P)の半導体領域(ボディ領域)121と、
半導体基板111の表面において開口し、第2導電型の半導体領域(ボディ領域)121を貫通して設けられた複数のトレンチ131と、
トレンチ131の内壁に設けられたゲート絶縁膜132と、
トレンチ131の内部に埋め込まれたゲート電極133と、
第2導電型の半導体領域(ボディ領域)121内において個々のトレンチ131の開口部の周りに設けられた第1導電型(N+)の拡散層(エミッタ層)122と、
第2導電型の半導体領域(ボディ領域)121内において互いに隣接するトレンチ131の間に設けられた第2導電型(P+)の拡散層(コンタクト層)123と、
個々のトレンチ131の内部に埋め込まれたゲート電極133を覆う層間絶縁膜141と、
層間絶縁膜141が形成された半導体基板111上に形成されたバリアメタル層151及び上部電極161とを備えている。
半導体基板111の裏面には、下部電極(ドレイン電極)が形成されている(図示略)。
バリアメタル層151は例えば、TiN膜(上層)/Ti膜(下層)の積層膜からなる。なお、この積層膜において、下層のTi膜は半導体基板のSiと反応するため、実際にはTiSi膜となる。
例えば、層間絶縁膜141をなすBPSG膜(上層)141bの厚みは600nm程度、NSG膜(下層)141aの厚みは400nmである。この場合、バリアメタル層151及び上部電極(ソース電極)161の下地の表面凹凸差は1μm程度と無視できないレベルである。
上記パワー半導体装置においては、超音波接合の振動方向と層間絶縁膜による凹凸方向とが直交又はそれに近い状態となる。このような場合、超音波接合時において、凹凸部分にかかる応力が大きくなり、バリアメタル層と層間絶縁膜との間に剥離が生じたり、半導体装置に微小なクラックが生じるなどの恐れがある。
しかしながら、特許文献1に記載の構造は、工程が複雑となり、高コストである。特許文献2に記載の構造は、上部電極(ソース電極)の成膜時間が長くなり、高コストである。
第1導電型の半導体基板と、
前記半導体基板の表層に設けられた第2導電型の半導体領域と、
前記半導体基板の表面において開口し、前記半導体領域を貫通して設けられた複数のトレンチと、
前記トレンチの内壁に設けられたゲート絶縁膜と、
前記トレンチの内部に埋め込まれたゲート電極と、
前記第2導電型の半導体領域内において個々の前記トレンチの開口部の周りに設けられた第1導電型の拡散層と、
個々の前記トレンチの内部に埋め込まれた前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜が形成された前記半導体基板上に形成された上部電極とを備えた半導体装置であって、
前記第2導電型の半導体領域上には、互いに隣接する前記トレンチ上に形成された前記層間絶縁膜の間に、ダミー層が設けられたものである。
図面を参照して、本発明に係る第1実施形態のパワー半導体装置の構成について説明する。
図1は、本実施形態のパワー半導体装置の要部模式断面図である。図2A〜図2Eは本実施形態のパワー半導体装置の製造工程図である。
第1導電型(N)の半導体基板11と、
半導体基板11の表層に設けられた第2導電型(P)の半導体領域(ボディ領域)21と、
半導体基板11の表面において開口し、第2導電型の半導体領域(ボディ領域)21を貫通して設けられた複数のトレンチ31と、
トレンチ31の内壁に設けられたゲート絶縁膜32と、
トレンチ31の内部に埋め込まれたゲート電極33と、
第2導電型の半導体領域(ボディ領域)21内において個々のトレンチ31の開口部の周りに設けられた第1導電型(N+)の拡散層(エミッタ層)22と、
第2導電型の半導体領域(ボディ領域)21内において互いに隣接するトレンチ31の間に設けられた第2導電型(P+)の拡散層(コンタクト層)23と、
個々のトレンチ31の内部に埋め込まれたゲート電極33を覆う層間絶縁膜41と、
層間絶縁膜41が形成された半導体基板11上に形成されたバリアメタル層51及び上部電極(ソース電極)61とを備えている。
半導体基板11の裏面には、下部電極(ドレイン電極)が形成されている(図示略)。
ゲート絶縁膜32は例えば、シリコン酸化膜からなる。その厚みは例えば100nm程度である。
ゲート電極33は例えば、ポリシリコンからなる。
層間絶縁膜41は例えば、BPSG(Boron?Doped Phospho Silicate Glass)膜(上層)41b/NSG(None-doped Silicate Glass)膜(下層)41aの積層膜からなる。例えば、BPSG膜(上層)41bの厚みは600nm程度、NSG膜(下層)41aの厚みは400nm程度が好ましい。
下部電極(ドレイン電極)81は例えば、半導体基板11の裏面から見て、AlSi膜、Ti膜、Ni膜、及びAu膜が順次積層された積層膜からなる。
本実施形態では、ダミー層71はゲート電極33と同層により構成されている。ダミー層71は例えば、ポリシリコン膜により構成されている。
換言すれば、第2導電型の半導体領域(ボディ領域)21内において、平面視でダミー層71とトレンチ31上に形成された層間絶縁膜41との間に、第2導電型(P+)の拡散層(コンタクト層)23が形成されている。
ダミー層を設けない従来構成では、超音波接合の振動方向と層間絶縁膜による凹凸方向とが直交又はそれに近い状態となる。このような場合、超音波接合時において、凹凸部分にかかる応力が大きくなり、バリアメタル層と層間絶縁膜との間に剥離が生じたり、半導体装置に微小なクラックが生じるなどの恐れがある。
ダミー層71の厚みは例えば、層間絶縁膜41の厚みの0.2〜1.5倍程度が好ましく、0.5〜1.0倍程度が特に好ましい。
例えば、層間絶縁膜41をなすBPSG膜(上層)41bの厚みは600nm程度、NSG膜(下層)41aの厚みは400nmである場合、ダミー層71の厚みは200〜1000nm程度が好ましい。
例えば、ダミー層71の幅71Wは、トレンチ31のピッチ31Pの1/4程度、あるいはそれ以下が好ましい。
トレンチ31のピッチ31P:8μm、
トレンチ31の深さ31D:5μm、
ダミー層71の幅71W:2μm、
ダミー層71と層間絶縁膜41との離間距離72W:2μm。
次に、第2導電型の半導体領域(ボディ領域)21内に第1導電型(N+)の拡散層(エミッタ層)22を形成する。
次に、半導体基板11の表面において開口し、第1導電型(N+)の拡散層(エミッタ層)22及び第2導電型の半導体領域(ボディ領域)21を貫通する複数のトレンチ31を形成する。
次、酸化処理によって、トレンチ31の内壁を含み、基板11の全面にゲート絶縁膜32を形成する。
次に、基板11の全面にポリシリコン等のゲート電極材料膜30を成膜する。
上部電極(ソース電極)61としては例えば、Al電極を成膜する。
最後に、半導体基板11の裏面に、下部電極(ドレイン電極)を形成する(図示略)。下部電極(ドレイン電極)としては例えば、AlSi膜、Ti膜、Ni膜、及びAu膜の積層膜を成膜する。
本実施形態の方法では、ゲート電極材料によりダミー層71を形成しているので、工程の複雑化、工程数の増加、あるいは工程時間の増加を招くことがなく、低コストである。
図面を参照して、本発明に係る第2実施形態のパワー半導体装置の構成について説明する。
図3は、本実施形態のパワー半導体装置の要部模式断面図である。図4A〜図4Cは本実施形態のパワー半導体装置の製造工程図である。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明を省略する。
本実施形態のパワー半導体装置2は、第1実施形態のパワー半導体装置1のゲート電極材料からなるダミー層71の代わりに、層間絶縁膜41と同層により形成されたダミー層73を備えたものである。
すなわち、本実施形態のパワー半導体装置2において、第2導電型の半導体領域(ボディ領域)21上には、互いに隣接するトレンチ31上に形成された層間絶縁膜41の間に、層間絶縁膜41と同層により形成されたダミー層73が設けられている。
換言すれば、第2導電型の半導体領域(ボディ領域)21内において、平面視でダミー層73とトレンチ31上に形成された層間絶縁膜41との間に、第2導電型(P+)の拡散層(コンタクト層)23が形成されている。
ダミー層を設けない従来構成では、超音波接合の振動方向と層間絶縁膜による凹凸方向とが直交又はそれに近い状態となる。このような場合、超音波接合時において、凹凸部分にかかる応力が大きくなり、バリアメタル層と層間絶縁膜との間に剥離が生じたり、半導体装置に微小なクラックが生じるなどの恐れがある。
例えば、ダミー層73の幅73Wは、トレンチ31のピッチ31Pの1/4程度、あるいはそれ以下が好ましい。
トレンチ31のピッチ31P:8μm、
トレンチ31の深さ31D:5μm、
ダミー層73の幅73W:2μm、
ダミー層73と層間絶縁膜41との離間距離74W:2μm。
次に、第2導電型の半導体領域(ボディ領域)21内に第1導電型(N+)の拡散層(エミッタ層)22を形成する。
次に、半導体基板11の表面において開口し、第1導電型(N+)の拡散層(エミッタ層)22及び第2導電型の半導体領域(ボディ領域)21を貫通する複数のトレンチ31を形成する。
次、酸化処理によって、トレンチ31の内壁を含み、基板11の全面にゲート絶縁膜32を形成する。
次に、基板11の全面にゲート電極材料を成膜した後、ドライエッチング等によりパターニングして、トレンチ31の内部にゲート電極33を形成する。
次に、基板11の全面に、AP−CVD法等により層間絶縁膜41を成膜する。層間絶縁膜41としては例えば、BPSG膜(上層)41b/NSG膜(下層)41aの積層膜を成膜する。
次に、第2導電型の半導体領域(ボディ領域)21内において、平面視でダミー層73とトレンチ31上に形成された層間絶縁膜41との間に、第2導電型(P+)の拡散層(コンタクト層)23を形成する。
上部電極(ソース電極)61としては例えば、Al電極を成膜する。
最後に、半導体基板11の裏面に、下部電極(ドレイン電極)を形成する(図示略)。下部電極(ドレイン電極)としては例えば、AlSi膜、Ti膜、Ni膜、及びAu膜の積層膜を成膜する。
本実施形態の方法では、層間絶縁膜41によりダミー層73を形成しているので、工程の複雑化、工程数の増加、あるいは工程時間の増加を招くことがなく、低コストである。
11 第1導電型の半導体基板
21 第2導電型の半導体領域(ボディ領域)
22 第1導電型の拡散層(エミッタ層)
23 第2導電型の拡散層(コンタクト層)
30 ゲート電極材料膜
31 トレンチ
32 ゲート絶縁膜
33 ゲート電極
41 層間絶縁膜
51 バリアメタル層
61 上部電極(ソース電極)
71、73 ダミー層
Claims (4)
- 第1導電型の半導体基板と、
前記半導体基板の表層に設けられた第2導電型の半導体領域と、
前記半導体基板の表面において開口し、前記半導体領域を貫通して設けられた複数のトレンチと、
前記トレンチの内壁に設けられたゲート絶縁膜と、
前記トレンチの内部に埋め込まれたゲート電極と、
前記第2導電型の半導体領域内において個々の前記トレンチの開口部の周りに設けられた第1導電型の拡散層と、
個々の前記トレンチの内部に埋め込まれた前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜が形成された前記半導体基板上に形成された上部電極とを備えた半導体装置であって、
前記第2導電型の半導体領域上には、互いに隣接する前記トレンチ上に形成された前記層間絶縁膜の間に、ダミー層が設けられ、
前記ダミー層の下方には前記トレンチ及び前記ゲート電極が形成されていない半導体装置。
- 前記第2導電型の半導体領域内において互いに隣接する前記トレンチの間に設けられた第2導電型の拡散層をさらに備えた請求項1に記載の半導体装置。
- 前記ダミー層は、前記ゲート電極と同層からなる請求項1又は2に記載の半導体装置。
- 前記ダミー層は、前記層間絶縁膜と同層からなる請求項1又は2に記載の半導体装置。
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