JP6347442B2 - 炭化珪素半導体装置の製造方法 - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 153
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 152
- 239000004065 semiconductor Substances 0.000 title claims description 125
- 238000004519 manufacturing process Methods 0.000 title claims description 67
- 238000000034 method Methods 0.000 title claims description 56
- 239000000758 substrate Substances 0.000 claims description 73
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 72
- 239000010936 titanium Substances 0.000 claims description 64
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 50
- 238000001312 dry etching Methods 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 28
- 229910052759 nickel Inorganic materials 0.000 claims description 22
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 17
- 229910052719 titanium Inorganic materials 0.000 claims description 17
- 238000001039 wet etching Methods 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 9
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 6
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 6
- 239000011259 mixed solution Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 138
- 239000011229 interlayer Substances 0.000 description 28
- 239000012535 impurity Substances 0.000 description 21
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 229910021334 nickel silicide Inorganic materials 0.000 description 16
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 239000000356 contaminant Substances 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 9
- 210000000746 body region Anatomy 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Description
この発明は、炭化珪素半導体装置の製造方法および炭化珪素半導体装置に関する。
従来、パワーデバイスとして用いられる半導体デバイスには、半導体材料としてシリコン（Ｓｉ）を用いたものや炭化珪素（ＳｉＣ）を用いたものがある。ＳｉＣは、Ｓｉに比較して熱伝導度が３倍、最大電界強度が１０倍、電子のドリフト速度が２倍という物性値を有している。このため、ＳｉＣを用いた半導体デバイス（ＳｉＣ半導体デバイスすなわち炭化珪素半導体装置）は、ワイドギャップ半導体などと称され、絶縁破壊電圧が高く、低損失で、高温動作可能なパワーデバイスとして、近年その応用が研究されている。
炭化珪素半導体装置の中でも、パワーＭＯＳＦＥＴやＩＧＢＴにおいては、おもて面側の基板とのオーミックコンタクトを得るために、ニッケルシリサイド（Ｎｉシリサイド、Ｎｉ2Ｓｉ）を一般的に用いる。ニッケルシリサイドの形成に際しては、たとえば、ＳｉＣ基板のおもて面側に所望の不純物層を形成した後、ゲート酸化膜を形成し、ポリシリコンのパターン形成をする。つぎに、層間絶縁膜を形成した後、コンタクトが必要な箇所をエッチングにより開口させる。その後、スパッタもしくは蒸着によりＮｉ膜を形成し、急速加熱処理をおこなうことによってニッケルシリサイドを形成する。
図６は、炭化珪素半導体装置の製造に際して、従来の方法によりニッケルシリサイドを形成した状態の断面を模式的に示す説明図である。図６に示すように、従来の方法により、ニッケルシリサイド膜６０２を設けるため、層間絶縁膜６０１の上や側壁にニッケル（Ｎｉ、図６における符号６０２ａを参照）がある状態で加熱処理をすると、ニッケルが層間絶縁膜６０１中に拡散し、ゲート−ソース間短絡不良が起こってしまうという不具合があった。また、従来の方法により、層間絶縁膜６０１の上や側壁にニッケルがある状態で加熱処理をすると、金属汚染物質や水分など（図６における符号６０３を参照）がゲート酸化膜６０４に侵入して、ゲート酸化膜６０４が劣化してしまうという不具合があった。
ニッケルが層間絶縁膜６０１中に拡散することによる不具合を回避するためには、フォトリソグラフィーを用いてコンタクト孔６０５を設けたコンタクト部分のみにニッケルを残すようなプロセスをおこなうことが考えられるが、このようなプロセスを実施する際には、アライメントや寸法のずれを考慮せねばならない。このため、このようなプロセスを実施する製造方法では、炭化珪素半導体装置を安定的に製造することが困難であり、実用性に劣る。また、フォトリソグラフィーを用いてコンタクト部分のみにニッケルを残すようなプロセスをおこなった場合にも、金属汚染物質や水分などがゲート酸化膜６０４に侵入することによるゲート酸化膜６０４の劣化に対しては効果がない。
図６において、符号６０６はＳｉＣ基板、符号６０７はＳｉＣエピタキシャル層を示している。また、図６において、符号６０８はｐチャネル層、符号６０９はｎ+ソース層、符号６１０はｐ+コンタクト層を示している。また、図６において、符号６１１はドープトポリシリコン膜を示している。
従来、これらの不具合を解決するため、たとえば窒化チタン（ＴｉＮ）を用いて形成したＴｉＮ膜などのような、金属や水分を遮蔽する遮蔽膜を設ける技術があった。具体的には、たとえば、コンタクト孔６０５の開口をおこなった後に、反応性スパッタなどの方法によって、ＴｉＮ膜を１００ｎｍ程度の厚みでＳｉＣ基板の全面に形成し、シリサイド化させたい部分のみ、ドライエッチングにより窓開けする。その後、ニッケルの成膜と加熱処理とをおこなう。これにより、ニッケルが層間絶縁膜６０１に拡散することを防止できることに加えて、金属汚染物質や水分などのゲート酸化膜６０４への侵入も防ぐことができる。
関連する技術として、従来、第１導電型の半導体基板上の第１導電型の第１炭化珪素半導体層内の第２導電型のボディ領域と、ボディ領域内の第１導電型の不純物領域と、第１炭化珪素半導体層上の第１導電型の第２炭化珪素半導体層と、第２炭化珪素半導体層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、不純物領域に接続された第１オーミック電極と、半導体基板裏面の第２オーミック電極とを備えた半導体素子において、ボディ領域が、第１ボディ領域および第２ボディ領域を含み、第１ボディ領域の平均不純物濃度が第２ボディ領域の平均不純物濃度の２倍以上であり、不純物領域の底面が第１ボディ領域の底面より深くに位置するようにした技術があった（たとえば、下記特許文献１を参照）。
しかしながら、上述したように、金属や水分を遮蔽する遮蔽膜を設けた炭化珪素半導体装置を製造する従来の製造方法は、ＴｉＮ膜が一様に成膜できている理想的な場合のみに有効な製造方法であって、実現性に劣るという問題があった。具体的には、以下に示すような問題があった。
図７および図８は、従来の製造方法による炭化珪素半導体装置の問題点を示す説明図である。図７および図８において、上記の図６と同一部分は同一符号で示す。図７においては、従来の製造方法による炭化珪素半導体装置の製造に際して、ＴｉＮ膜７０２を成膜した状態の炭化珪素半導体装置の断面を模式的に示している。
図７に示すように、実際には、ドープトポリシリコン膜６１１やコンタクト孔６０５などの下地の段差に起因して生じる段差部分７０１があり、局所的にＴｉＮ膜７０２の厚さ（膜厚）が不充分な箇所ができてしまう。この段差部分７０１にも充分なＴｉＮ膜７０２の膜厚を確保するためには、ＴｉＮ膜７０２の膜厚を厚くする必要がある。
図８においては、従来の製造方法による炭化珪素半導体装置の製造に際して、ＴｉＮ膜７０２の膜厚を厚く成膜した状態の炭化珪素半導体装置の断面を模式的に示している。図８に示すように、段差部分７０１にも充分なＴｉＮ膜７０２の膜厚を確保するためにＴｉＮ膜７０２全体の膜厚を厚くした場合、ドライエッチングにより除去対象部分のＴｉＮ膜７０２を除去するためには、厚くした分、薄い場合よりも多くエッチングする必要がある。
このため、従来の炭化珪素半導体装置の製造方法は、コンタクト孔６０５によって露出されたＳｉＣ基板すなわち不純物層も削れてしまい、エッチングダメージが生じるという問題があった。また、従来の炭化珪素半導体装置の製造方法は、エッチングダメージが生じることにより、コンタクト抵抗が上昇してしまうという問題があった。
このように、従来の炭化珪素半導体装置の製造方法は、コンタクト抵抗の上昇を抑え、かつ、ゲート−ソース間短絡不良やゲート酸化膜の特性劣化を防止することが難しいという問題があった。
この発明は、上述した従来技術による問題点を解消するため、コンタクト抵抗を上昇させることなく、ゲート−ソース間短絡不良やゲート酸化膜の特性劣化を防止することができる炭化珪素半導体装置の製造方法および炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、炭化珪素からなる半導体基板のおもて面側に、ゲート酸化膜を形成する工程と、前記ゲート酸化膜のおもて面側にゲート電極を形成する工程と、前記ゲート電極のおもて面側、および、前記ゲート酸化膜のうち当該ゲート電極に覆われずに露出する部分に絶縁膜を形成する工程と、前記絶縁膜を開口し前記半導体基板に到達するコンタクト孔を設ける工程と、前記半導体基板のおもて面側全体にチタンを用いて形成されるチタン膜を成膜する工程と、前記チタン膜のおもて面側に、金属および水分を遮蔽する遮蔽膜を成膜する工程と、前記コンタクト孔底面の前記遮蔽膜をドライエッチングにより除去する工程と、前記コンタクト孔底面の前記チタン膜をウェットエッチングにより除去する工程と、前記半導体基板のおもて面側全体、および、前記半導体基板の裏面側全体に、ニッケルによって形成されるニッケル膜を成膜する工程と、前記ニッケル膜が成膜された前記半導体基板全体を加熱する工程と、を含んだことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記遮蔽膜が、窒化チタンを用いて形成されていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記チタン膜の厚さが、５０ｎｍ〜１５０ｎｍであることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記遮蔽膜の厚さが、１５０ｎｍ〜1μｍであることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記遮蔽膜をドライエッチングにより除去する工程は、終点検出によりドライエッチングを停止することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記遮蔽膜をドライエッチングにより除去する工程は、所定のエッチング時間の間、ドライエッチングをおこなうことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記チタン膜をウェットエッチングにより除去する工程は、アンモニア水と過酸化水素水の混合液を用いることを特徴とする。
上述した課題を解決し、目的を達成するため、この発明にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基板のおもて面側に、ゲート酸化膜とゲート電極を備え、該ゲート電極を覆う層間絶縁膜を備えたＭＯＳ型の炭化珪素半導体装置において、前記層間絶縁膜の上面および側面をチタン膜および該チタン膜上の窒化チタン膜が覆い、前記窒化チタン膜上に形成された表面電極が前記半導体基板のコンタクト孔でニッケルシリサイドと接していることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上記の発明において、前記チタン膜の厚さが、５０ｎｍ〜１５０ｎｍであることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上記の発明において、前記窒化チタン膜の厚さが、１５０ｎｍ〜１μｍであることを特徴とする。
この発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置によれば、コンタクト抵抗を上昇させることなく、ゲート−ソース間短絡不良やゲート酸化膜の特性劣化を防止することができる炭化珪素半導体装置を提供することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置の好適な実施の形態を詳細に説明する。
（縦型ＭＯＳＦＥＴの構成）
まず、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造する炭化珪素半導体装置（ＳｉＣ半導体デバイス）を実現する、縦型ＭＯＳＦＥＴの構成について説明する。図１は、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造する縦型ＭＯＳＦＥＴの構成を示す説明図である。図１においては、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造した炭化珪素半導体装置の最終的な形態として、縦型ＭＯＳＦＥＴの断面を模式的に示している。
まず、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造する炭化珪素半導体装置（ＳｉＣ半導体デバイス）を実現する、縦型ＭＯＳＦＥＴの構成について説明する。図１は、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造する縦型ＭＯＳＦＥＴの構成を示す説明図である。図１においては、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造した炭化珪素半導体装置の最終的な形態として、縦型ＭＯＳＦＥＴの断面を模式的に示している。
図１において、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造した炭化珪素半導体装置としての縦型ＭＯＳＦＥＴ１００は、ｎ+型ＳｉＣ基板１０１のおもて面側（図１における紙面上側）に設けられたｎ-型ＳｉＣエピタキシャル層１０２を備えている。ｎ+型ＳｉＣ基板１０１およびｎ-型ＳｉＣエピタキシャル層１０２は、エピタキシャル基板１１５を形成する。
この実施の形態においては、ｎ+型ＳｉＣ基板１０１およびｎ-型ＳｉＣエピタキシャル層１０２によって形成されるエピタキシャル基板１１５によって、この発明にかかる実施の形態の、炭化珪素からなる半導体基板を実現することができる。ｎ+型ＳｉＣ基板１０１は、この発明にかかる実施の形態のｎ+ドレイン層を実現する。ｎ-型ＳｉＣエピタキシャル層１０２は、この発明にかかる実施の形態のｎ-ドリフト層を実現する。
エピタキシャル基板１１５のおもて面側、すなわち、ｎ-型ＳｉＣエピタキシャル層１０２のおもて面側には、ｐチャネル層１０３が設けられている。ｐチャネル層１０３は、ｎ-型ＳｉＣエピタキシャル層１０２のおもて面側の一部に、互いに間隔をあけて、所定のパターンで設けられている。
ｐチャネル層１０３のおもて面側には、ｎ+ソース層１０４とｐ+コンタクト層１０５とが設けられている。ｎ+ソース層１０４とｐ+コンタクト層１０５とは、ｐチャネル層１０３のおもて面側において、隣接して設けられている。ｎ+ソース層１０４、ｐ+コンタクト層１０５は、エピタキシャル基板１１５のおもて面側に露出した状態で設けられている。ｐチャネル層１０３は、ｎ+ソース層１０４およびｐ+コンタクト層１０５が設けられた部分を除く一部が、エピタキシャル基板１１５のおもて面側に露出した状態で設けられている。ｐチャネル層１０３、ｎ+ソース層１０４、ｐ+コンタクト層１０５は、たとえば、イオン注入により形成することができる。
ｐチャネル層１０３、ｎ+ソース層１０４、ｐ+コンタクト層１０５が形成された、エピタキシャル基板１１５のおもて面側には、ゲート酸化膜１０６が設けられている。ゲート酸化膜１０６は、互いに間隔をあけて設けられた隣り合うｐチャネル層１０３、当該隣り合うｐチャネル層１０３の間のｎ-型ＳｉＣエピタキシャル層１０２、および、当該隣り合うｐチャネル層１０３における各ｐチャネル層１０３に設けられたｎ+ソース層１０４に接して設けられている。
ゲート酸化膜１０６のおもて面側には、ゲート酸化膜１０６側から順に、ドープトポリシリコン膜１０７、層間絶縁膜１０８が設けられている。層間絶縁膜１０８は、ドープトポリシリコン膜１０７を覆うようにして、ゲート酸化膜１０６のおもて面側に設けられている。層間絶縁膜１０８は、この発明にかかる実施の形態の絶縁膜を実現する。
また、層間絶縁膜１０８が形成された、エピタキシャル基板１１５のおもて面側には、コンタクト１０９が設けられている。コンタクト１０９は、たとえば、ｎ+型ＳｉＣ基板１０１のおもて面側に形成された層間絶縁膜１０８をエッチングしてコンタクト孔１１０を開口させ、当該コンタクト孔１１０に金属材料を埋め込むことによって形成することができる。
層間絶縁膜１０８のおもて面側には、チタン膜（Ｔｉ膜）１１１および窒化チタン膜（ＴｉＮ膜）１１２が設けられている。Ｔｉ膜１１１は、チタン（Ｔｉ）を用いて形成され、たとえば、１００ｎｍの厚みで成膜されている。また、ＴｉＮ膜１１２は、窒化チタン（ＴｉＮ）を用いて形成され、たとえば、４００ｎｍの厚みで成膜されている。Ｔｉ膜１１１およびＴｉＮ膜１１２は、コンタクト孔１１０内には設けられていない。
エピタキシャル基板１１５のおもて面側には、ニッケルシリサイド層１１３が設けられている。ニッケルシリサイド層１１３は、ｎ+ソース層１０４におけるＴｉ膜１１１およびＴｉＮ膜１１２に覆われていない部分、および、ｐ+コンタクト層１０５を覆うように設けられている。また、ニッケルシリサイド層１１３は、エピタキシャル基板１１５の裏面側、すなわち、ｎ+型ＳｉＣ基板１０１の裏面側に設けられている。ニッケルシリサイド層１１３は、ｎ+型ＳｉＣ基板１０１の裏面側全体に設けられている。
ニッケルシリサイド層１１３が設けられたエピタキシャル基板１１５のおもて面側、および裏面には、電極となる金属膜１１４（１１４ａ、１１４ｂ）が設けられている。エピタキシャル基板１１５（ｎ-型ＳｉＣエピタキシャル層１０２）のおもて面側に設けられた金属膜１１４（１１４ａ）は、表面電極を実現する。エピタキシャル基板１１５（ｎ+型ＳｉＣ基板１０１）の裏面側に設けられた金属膜１１４（１１４ｂ）は、裏面電極を実現する。
（炭化珪素半導体装置の製造方法）
つぎに、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法について説明する。図２、図３、図４および図５は、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造する縦型ＭＯＳＦＥＴ１００の一部を示す説明図である。
つぎに、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法について説明する。図２、図３、図４および図５は、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によって製造する縦型ＭＯＳＦＥＴ１００の一部を示す説明図である。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法による縦型ＭＯＳＦＥＴ１００の製造に際しては、まず、ｎ+型ＳｉＣ基板１０１のおもて面側に、ｎ-型ＳｉＣエピタキシャル層１０２を形成して、エピタキシャル基板１１５を形成する。ｎ-型ＳｉＣエピタキシャル層１０２は、たとえば、エピタキシャル成長によって形成する。ｎ-型ＳｉＣエピタキシャル層１０２は、たとえば、１５μｍの厚さで形成する。図２においては、ｎ+型ＳｉＣ基板１０１のおもて面側にｎ-型ＳｉＣエピタキシャル層１０２を形成して、エピタキシャル基板１１５を形成した状態を示している。
つぎに、ｎ+型ＳｉＣ基板１０１上にｎ-型ＳｉＣエピタキシャル層１０２を堆積してなるエピタキシャル基板１１５のおもて面側（ｎ-型ＳｉＣエピタキシャル層１０２側）に、ｐチャネル層１０３、ｎ+ソース層１０４およびｐ+コンタクト層１０５を形成する。図３においては、図２に示した状態につづいて、エピタキシャル基板１１５のおもて面側（ｎ-型ＳｉＣエピタキシャル層１０２側）に、ｐチャネル層１０３、ｎ+ソース層１０４およびｐ+コンタクト層１０５を形成した状態を示している。
ｐチャネル層１０３は、ｎ-型ＳｉＣエピタキシャル層１０２に対して、当該ｎ-型ＳｉＣエピタキシャル層１０２のおもて面側から不純物を添加（ドーピング）することによって形成する。具体的には、ｐチャネル層１０３は、ｎ-型ＳｉＣエピタキシャル層１０２に対して、当該ｎ-型ＳｉＣエピタキシャル層１０２のおもて面側から、ｐ型不純物をイオン注入することによって形成することができる。ｐ型不純物としては、たとえば、ボロン（Ｂ）などを用いることができる。
ｎ+ソース層１０４およびｐ+コンタクト層１０５は、それぞれ、ｐチャネル層１０３に対して、当該ｐチャネル層１０３のおもて面側から不純物を添加することによって形成する。具体的には、ｎ+ソース層１０４は、ｐチャネル層１０３に対して、当該ｐチャネル層１０３のおもて面側から、ｎ型不純物をイオン注入することによって形成することができる。ｎ型不純物としては、たとえば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いることができる。
また、具体的には、ｐ+コンタクト層１０５は、ｐチャネル層１０３に対して、当該ｐチャネル層１０３のおもて面側から、ｐ型不純物をイオン注入することによって形成することができる。ｐ型不純物としては、たとえば、ｐチャネル層１０３と同様に、ボロン（Ｂ）などを用いることができる。
ｐチャネル層１０３、ｎ+ソース層１０４およびｐ+コンタクト層１０５の形成に際しては、イオン注入などによって不純物を添加した後、ｐチャネル層１０３、ｎ+ソース層１０４およびｐ+コンタクト層１０５となる領域にそれぞれ不純物が添加されたｎ+型ＳｉＣ基板１０１に対して熱処理をおこなう。これにより、ｐチャネル層１０３、ｎ+ソース層１０４およびｐ+コンタクト層１０５に注入された不純物が活性化される。熱処理は、たとえば、１８００℃においておこなう。
つぎに、ｐチャネル層１０３、ｎ+ソース層１０４およびｐ+コンタクト層１０５が形成されたｎ-型ＳｉＣエピタキシャル層１０２（エピタキシャル基板１１５）のおもて面側に、ゲート酸化膜１０６を形成する。そして、ゲート酸化膜１０６のおもて面側に、ドープトポリシリコン膜１０７を形成する。例えば、ゲート酸化膜１０６の幅がドープトポリシリコン膜１０７幅より広くなるように形成する。ゲート酸化膜１０６およびドープトポリシリコン膜１０７の形成方法については、公知の各種の技術を用いて容易に実現可能であるため、説明を省略する。
つぎに、ドープトポリシリコン膜１０７が形成されたｎ-型ＳｉＣエピタキシャル層１０２（エピタキシャル基板１１５）のおもて面側に、層間絶縁膜１０８を形成する。層間絶縁膜１０８は、端部が、ドープトポリシリコン膜１０７の外側であってゲート酸化膜１０６のおもて面側に接触するように形成する。図４においては、図３に示した状態につづいて、図３に示したエピタキシャル基板１１５（ｎ-型ＳｉＣエピタキシャル層１０２）のおもて面側に、ゲート酸化膜１０６、ドープトポリシリコン膜１０７、層間絶縁膜１０８およびコンタクト孔１１０を形成した状態を示している。
これにより、ドープトポリシリコン膜１０７は、ゲート酸化膜１０６と層間絶縁膜１０８とに覆われ、密閉された状態とされる。その後、コンタクト孔１１０を形成する。層間絶縁膜１０８およびコンタクト孔１１０の形成方法については、公知の各種の技術を用いて容易に実現可能であるため、説明を省略する。コンタクト孔１１０を形成することにより、ｎ+ソース層１０４のおもて面側の一部およびｐ+コンタクト層１０５が、コンタクト孔１１０内において露出される。
つぎに、層間絶縁膜１０８のおもて面側に、Ｔｉ膜１１１を形成する。Ｔｉ膜１１１は、たとえば、１００ｎｍの厚さとなるように、層間絶縁膜１０８のおもて面側にＴｉを成膜することによって形成する。さらに、Ｔｉ膜１１１のおもて面側に、ＴｉＮ膜１１２を形成する。ＴｉＮ膜１１２は、たとえば、４００ｎｍの厚さとなるように、Ｔｉ膜１１１のおもて面側にＴｉＮを成膜することによって形成する。
つぎに、Ｔｉ膜１１１の形成およびＴｉＮ膜１１２の形成によってコンタクト孔１１０内に成膜されたＴｉＮ膜１１２およびＴｉ膜１１１を除去する。この実施の形態においては、先に、コンタクト孔１１０内に成膜されたＴｉＮ膜１１２をドライエッチングにより除去し、つぎに、コンタクト孔１１０内に成膜されたＴｉ膜１１１をウェットエッチングにより除去する。図５においては、図４に示した状態につづいて、コンタクト孔１１０内に成膜されたＴｉＮ膜１１２およびＴｉ膜１１１を除去した状態を示している。
コンタクト孔１１０内に成膜されたＴｉＮ膜１１２およびＴｉ膜１１１を除去することにより、ｐ+コンタクト層１０５のおもて面側が露出される。また、コンタクト孔１１０内に成膜されたＴｉＮ膜１１２およびＴｉ膜１１１を除去することにより、ｎ+ソース層１０４のおもて面側の一部が露出される。
すなわち、コンタクト孔１１０内に成膜されたＴｉＮ膜１１２およびＴｉ膜１１１を除去することにより、Ｔｉ膜１１１は、ゲート酸化膜１０６および層間絶縁膜１０８を、エピタキシャル基板１１５（ｎ-型ＳｉＣエピタキシャル層１０２）のおもて面側から覆い、端部がゲート酸化膜１０６の外側においてｎ+ソース層１０４に接した状態とされる。また、コンタクト孔１１０内に成膜されたＴｉＮ膜１１２およびＴｉ膜１１１を除去することにより、ＴｉＮ膜１１２は、Ｔｉ膜１１１のおもて面側にのみ成膜された状態とされる。
具体的に、コンタクト孔１１０内に成膜されたＴｉＮ膜１１２は、たとえば、Ｃｌ2／ＢＣｌ3ガスによりドライエッチングをおこなうことによって除去することができる。ドライエッチングは、コンタクト孔１１０内に成膜されたＴｉＮ膜１１２が除去されることにより当該ＴｉＮ膜１１２の下層に成膜されたＴｉ膜１１１が出てきた（露出された）時点を、ドライエッチングによるエッチングの終点として検出し、当該終点を検出した時点で停止する。
コンタクト孔１１０内に成膜されたＴｉＮ膜１１２の除去に際しては、たとえば、エッチング（ドライエッチング）中の発光波形に基づいて、当該発光波形の中からＴｉＮを示す発光波形がなくなった時点をエッチングの終点として検出することができる。この方法によれば、エッチングに際して、発光するエッチングガスの強度または生成する反応生成物の発光強度の変化に基づいて、ドライエッチングによるエッチングの終点を定めることができる。
具体的には、ドライエッチングによるエッチングの終点は、たとえば、ドライエッチングに用いるプラズマ光における特定波長の発光強度が、ＴｉＮ膜１１２のエッチングの進行にともなって変化することを利用して、ドライエッチング処理中にプラズマ光からの特定波長の発光強度の変化を検出し、この検出結果に基づいて特定の膜（ＴｉＮ膜１１２）のエッチング終点を検出することができる。
また、コンタクト孔１１０内に成膜されたＴｉＮ膜１１２の除去に際しては、所定のエッチング時間の間、ドライエッチングをおこなう、いわゆる時間指定エッチングをおこなうことによりＴｉＮ膜１１２を除去するようにしてもよい。時間指定エッチングにおいては、たとえば、ドライエッチングを開始した時点などの所定の開始時点から、あらかじめ規定した所定のエッチング時間が経過した時点を、ドライエッチングによるエッチングの終点として検出する。
具体的には、ドライエッチング装置のチャンバー内におけるプラズマ（放電）の発生を開始してからの経過時間を計時し、当該経過時間が所定のエッチング時間に達した時点でドライエッチングを停止することができる。所定のエッチング時間は、たとえば、事前に実験などをおこない、あらかじめＴｉＮのエッチングレートを調べることによって設定することができる。開始時点は、プラズマ（放電）の発生を開始した時点に限るものではなく、たとえば、ＴｉＮのエッチングレートの調査方法などに応じて適宜設定することができる。
Ｔｉ膜１１１は、ドライエッチングに際して、ストッパ膜の役割を果たす。Ｔｉ膜１１１は、５０ｎｍ〜１５０ｎｍの厚さで成膜することにより、十分にドライエッチングのストッパ膜の役割を果たすことができる。ＴｉＮ膜１１２は、被覆性の悪い段差部分でも充分な遮蔽効果を出すため、１５０ｎｍ〜1μｍの厚さで成膜する必要がある。
ウェットエッチングは、ドライエッチングと比較してエッチングされる母材（この実施の形態においてはエピタキシャル基板１１５）に与えるダメージが少ない。このため、コンタクト孔１１０内に成膜されたＴｉ膜１１１、すなわち、ｎ-型ＳｉＣエピタキシャル層１０２（より具体的にはｎ+ソース層１０４（ｎ+ソース層１０４のおもて面側の一部）およびｐ+コンタクト層１０５）に直接成膜されたＴｉ膜１１１をウェットエッチングによって除去することにより、コンタクト孔１１０内に成膜されたＴｉ膜１１１を除去するためのエッチングによってエピタキシャル基板１１５が削られることを防止できる。
コンタクト孔１１０内に成膜されたＴｉ膜１１１の除去に際しては、たとえば、アンモニア水と過酸化水素水の混合液を用いてウェットエッチングをおこなう。コンタクト孔１１０内に成膜されたＴｉ膜１１１を、アンモニア水と過酸化水素水の混合液を用いたウェットエッチングによって除去することにより、ｎ+ソース層１０４およびｐ+コンタクト層１０５にダメージを与えることなく、コンタクト孔１１０内に成膜されたＴｉ膜１１１を確実に除去することができる。
つぎに、コンタクト孔１１０内に成膜されたＴｉ膜１１１をウェットエッチングによって除去した後、エピタキシャル基板１１５のおもて面側および裏面全面にニッケルを用いてニッケル膜を成膜する。そして、ニッケル膜が成膜されたエピタキシャル基板１１５に対して、高速加熱処理をおこなう。これにより、ニッケル膜がシリサイド化され、ニッケルシリサイド層１１３を形成することができる。その後、エピタキシャル基板１１５のおもて面および裏面のそれぞれに、表面電極および裏面電極となる金属膜１１４（１１４ａ、１１４ｂ）を成膜する。これにより、上記の図１に示した縦型ＭＯＳＦＥＴ１００が完成する。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法により製造した縦型ＭＯＳＦＥＴ１００は、上記のように、コンタクト孔１１０内に成膜されたＴｉ膜１１１を除去するためのエッチングによってＳｉＣ基板（エピタキシャル基板１１５）が削られることを防止できる。これにより、不純物層が削られたり、ダメージが入ったりすることがないので、良好なコンタクト１０９特性を得ることができる。
なお、上述した実施の形態においては、この発明にかかる遮蔽膜をＴｉＮ膜１１２によって実現する例について説明したが、この発明にかかる遮蔽膜はＴｉＮによって形成されたＴｉＮ膜１１２に限るものではない。この発明にかかる遮蔽膜は、ニッケルの拡散防止および金属汚染物質や水分の侵入を防止する機能を果たす、ＴｉＮ以外の他の材料を用いて形成してもよい。
また、上述した実施の形態においては、この発明にかかる炭化珪素半導体装置の製造方法によって製造する炭化珪素半導体装置を、縦型ＭＯＳＦＥＴ１００によって実現する場合について例示したが、この発明にかかる炭化珪素半導体装置は縦型ＭＯＳＦＥＴ１００によって実現されるものに限らない。この発明にかかる炭化珪素半導体装置は、縦型ＭＯＳＦＥＴ１００に代えて、縦型ＩＧＢＴなどの他の炭化珪素半導体装置にも適用してもよい。
以上説明したように、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法は、炭化珪素からなる半導体基板を実現するエピタキシャル基板１１５のおもて面側に、ゲート酸化膜１０６を形成し、当該ゲート酸化膜１０６のおもて面側にゲート電極を実現するドープトポリシリコン膜１０７を形成する。つぎに、ドープトポリシリコン膜１０７のおもて面側、および、ゲート酸化膜１０６のうちドープトポリシリコン膜１０７に覆われずにおもて面側に露出する部分に、絶縁膜を実現する層間絶縁膜１０８を形成して、層間絶縁膜１０８を開口しエピタキシャル基板１１５に到達するコンタクト孔１１０を設ける。さらに、エピタキシャル基板１１５のおもて面側全体にＴｉを用いて形成されるＴｉ膜１１１を成膜し、当該Ｔｉ膜１１１のおもて面側に、金属および水分を遮蔽する遮蔽膜であるＴｉＮ膜１１２を成膜する。
そして、コンタクト孔１１０底面のＴｉＮ膜１１２をドライエッチングにより除去した後、コンタクト孔１１０底面のＴｉ膜１１１をウェットエッチングにより除去する。その後、エピタキシャル基板１１５のおもて面側全体、および、エピタキシャル基板１１５の裏面側全体に、ニッケルによって形成されるニッケル膜を成膜し、ニッケル膜が成膜されたエピタキシャル基板１１５全体を加熱してニッケルシリサイドを形成することにより炭化珪素半導体装置を実現する縦型ＭＯＳＦＥＴ１００を製造することを特徴としている。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、層間絶縁膜１０８やゲート酸化膜１０６をＴｉＮ膜１１２で保護して、Ｎｉが層間絶縁膜１０８に拡散することを防止するとともに、金属汚染物質や水分などのゲート酸化膜１０６への侵入を防止することができる。また、ＴｉＮ膜１１２の成膜に先立って、エピタキシャル基板１１５のおもて面側全体にＴｉ膜１１１を成膜し、コンタクト孔１１０底面のＴｉＮ膜１１２をドライエッチングにより除去した後に、コンタクト孔１１０底面のＴｉ膜１１１をウェットエッチングにより除去することにより、ｎ+ソース層１０４およびｐ+コンタクト層１０５にダメージを与えることなく、ｐ+コンタクト層１０５を露出させることができる。
すなわち、ｎ+ソース層１０４の一部およびｐ+コンタクト層１０５を露出させるためにコンタクト孔１１０底面のＴｉＮ膜１１２をドライエッチングにより除去する場合にも、Ｔｉ膜１１１がストッパ膜の役割を果たすため、ｎ+ソース層１０４およびｐ+コンタクト層１０５にダメージを与えることなく、コンタクト孔１１０底面のＴｉＮ膜１１２のみを除去することができ、かつ、コンタクト孔１１０内のＴｉをウェットエッチングで除去することにより、エッチングでｎ+型ＳｉＣ基板１０１が削られることなく、ｎ+ソース層１０４、ｐ+コンタクト層１０５を露出させることができる。これにより、ｎ+ソース層１０４、ｐ+コンタクト層１０５が削られたり、ｐ+コンタクト層１０５、ｎ+ソース層１０４などの不純物層にダメージが入ったりすることを防止することができ、良好なコンタクト１０９（オーミックコンタクト１０９）特性を得ることができる。
このように、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、Ｎｉの層間絶縁膜１０８への拡散や金属汚染物質や水分などのゲート酸化膜１０６への侵入を防止するとともに、不純物層を劣化させることなくｎ+ソース層１０４の一部およびｐ+コンタクト層１０５を露出させることができる。そして、これによって、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、コンタクト１０９抵抗を上昇させることなく、ゲート−ソース間の短絡不良や、ゲート酸化膜１０６の特性劣化を防止することができる炭化珪素半導体装置を製造することができる。
また、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法は、ＴｉＮを用いて形成されているＴｉＮ膜１１２によってこの発明にかかる遮蔽膜を実現することを特徴としている。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、遮蔽膜をＴｉＮによって形成することにより、金属汚染物質や水分などがゲート酸化膜１０６に侵入することを効果的に防止することができる。そして、金属汚染物質や水分などのゲート酸化膜１０６への侵入を防止することにより、ゲート酸化膜１０６の劣化を防止することができる。これにより、コンタクト１０９抵抗を上昇させることなく、ゲート−ソース間の短絡不良や、ゲート酸化膜１０６の特性劣化を防止することができる炭化珪素半導体装置を製造することができる。
また、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法は、Ｔｉ膜１１１の厚さが、５０ｎｍ〜１５０ｎｍであることを特徴としている。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、Ｔｉ膜１１１の厚さを５０ｎｍ〜１５０ｎｍとすることにより、遮蔽膜であるＴｉＮ膜１１２が一様に（均一な厚さで）成膜できていない場合にも、遮蔽膜をドライエッチングにより除去する工程に際しての、Ｔｉ膜１１１によるストッパ膜の役割を確実に果たすことができ、エッチングダメージの発生を防止することができる。これにより、コンタクト１０９抵抗を上昇させることなく、ゲート−ソース間の短絡不良や、ゲート酸化膜１０６の特性劣化を防止することができる炭化珪素半導体装置を製造することができる。
また、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法は、遮蔽膜（たとえばＴｉＮ膜１１２）の厚さが、１５０ｎｍ〜1μｍであることを特徴としている。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、遮蔽膜の厚さを１５０ｎｍ〜１μｍとすることにより、被覆性の悪い段差部分でも充分な遮蔽効果を発揮させることができる。これにより、金属汚染物質や水分などがゲート酸化膜１０６に侵入することを確実に防止することができる。
また、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法は、終点検出によりドライエッチングを停止することを特徴としている。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、終点検出によりドライエッチングを停止することによって、ドライエッチングの対象となるＴｉＮ膜１１２の成膜状態に応じて、当該ＴｉＮ膜１１２を確実に除去することができる。すなわち、実際の炭化珪素半導体装置（縦型ＭＯＳＦＥＴ１００）の製造に際して、ＴｉＮ膜１１２の成膜状態が炭化珪素半導体装置ごとに完全に一致していない場合にも、コンタクト孔１１０内のＴｉＮ膜１１２を確実に除去することができる。
これにより、ｎ+ソース層１０４の一部およびｐ+コンタクト層１０５を確実に露出させることができ、コンタクト１０９抵抗を上昇させることなく、ゲート−ソース間の短絡不良や、ゲート酸化膜１０６の特性劣化を防止することができる炭化珪素半導体装置を製造することができる。
また、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法においては、終点検出によりドライエッチングを停止する方法に代えて、所定のエッチング時間の間、ドライエッチングをおこなうことにより、ＴｉＮ膜１１２などの遮蔽膜を除去するようにしてもよい。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、所定のエッチング時間の間、ドライエッチングをおこなうことにより、製造工程の管理がおこないやすくなり、たとえば、製造者の経験などに左右されることなく、縦型ＭＯＳＦＥＴ１００などの炭化珪素半導体装置を安定して量産することができる。
また、この発明にかかる実施の形態の炭化珪素半導体装置の製造方法は、Ｔｉ膜１１１をウェットエッチングにより除去する工程は、アンモニア水と過酸化水素水の混合液を用いることを特徴としている。
この発明にかかる実施の形態の炭化珪素半導体装置の製造方法によれば、コンタクト孔１１０内に成膜されたＴｉを、アンモニア水と過酸化水素水の混合液を用いたウェットエッチングによって除去することにより、ｎ+ソース層１０４およびｐ+コンタクト層１０５にダメージを与えることなく、コンタクト孔１１０内に成膜されたＴｉ膜１１１を確実に除去することができる。これにより、ｎ+ソース層１０４の一部およびｐ+コンタクト層１０５を確実に露出させることができ、コンタクト１０９抵抗を上昇させることなく、ゲート−ソース間の短絡不良や、ゲート酸化膜１０６の特性劣化を防止することができる炭化珪素半導体装置を製造することができる。
以上のように、この発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置は、パワーデバイスとして用いられる半導体デバイスである炭化珪素半導体装置の製造方法および炭化珪素半導体装置に有用であり、特に、おもて面側の基板とのオーミックコンタクトを得るために、ニッケルシリサイドを用いるパワーＭＯＳＦＥＴやＩＧＢＴなどの半導体デバイスである炭化珪素半導体装置の製造方法および炭化珪素半導体装置に適している。
１００ 縦型ＭＯＳＦＥＴ
１０１ ｎ+型ＳｉＣ基板
１０２ ｎ-型ＳｉＣエピタキシャル層
１０３ ｐチャネル層
１０４ ｎ+ソース層
１０５ ｐ+コンタクト層
１０６ ゲート酸化膜
１０７ ドープトポリシリコン膜
１０８ 層間絶縁膜
１０９ コンタクト
１１０ コンタクト孔
１１１ Ｔｉ膜
１１２ ＴｉＮ膜
１１３ ニッケルシリサイド層
１１４、１１４ａ 金属膜（表面電極）
１１４、１１４ｂ 金属膜（裏面電極）
１１５ エピタキシャル基板
１０１ ｎ+型ＳｉＣ基板
１０２ ｎ-型ＳｉＣエピタキシャル層
１０３ ｐチャネル層
１０４ ｎ+ソース層
１０５ ｐ+コンタクト層
１０６ ゲート酸化膜
１０７ ドープトポリシリコン膜
１０８ 層間絶縁膜
１０９ コンタクト
１１０ コンタクト孔
１１１ Ｔｉ膜
１１２ ＴｉＮ膜
１１３ ニッケルシリサイド層
１１４、１１４ａ 金属膜（表面電極）
１１４、１１４ｂ 金属膜（裏面電極）
１１５ エピタキシャル基板
Claims (4)
- 炭化珪素からなる半導体基板のおもて面側に、ゲート酸化膜を形成する工程と、
前記ゲート酸化膜のおもて面側にゲート電極を形成する工程と、
前記ゲート電極のおもて面側、および、前記ゲート酸化膜のうち当該ゲート電極に覆われずに露出する部分に絶縁膜を形成する工程と、
前記絶縁膜を開口し前記半導体基板に到達するコンタクト孔を設ける工程と、
前記半導体基板のおもて面側全体にチタンを用いて形成されるチタン膜を成膜する工程と、
前記チタン膜のおもて面側に、窒化チタンを前記チタン膜の厚さよりも厚く成膜する工程と、
前記コンタクト孔底面の前記窒化チタンをドライエッチングにより除去する工程と、
前記コンタクト孔底面の前記チタン膜をウェットエッチングにより除去する工程と、
前記半導体基板のおもて面側全体、および、前記半導体基板の裏面側全体に、ニッケルによって形成されるニッケル膜を成膜する工程と、
前記ニッケル膜が成膜された前記半導体基板全体を加熱する工程と、
を含んだことを特徴とする炭化珪素半導体装置の製造方法。 - 前記窒化チタンをドライエッチングにより除去する工程は、終点検出によりドライエッチングを停止することを特徴とする、請求項１に記載の炭化珪素半導体装置の製造方法。
- 前記窒化チタンをドライエッチングにより除去する工程は、所定のエッチング時間の間、ドライエッチングをおこなうことを特徴とする、請求項１に記載の炭化珪素半導体装置の製造方法。
- 前記チタン膜をウェットエッチングにより除去する工程は、アンモニア水と過酸化水素水の混合液を用いることを特徴とする、請求項１〜３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
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| JP (1) | JP6347442B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106152728A (zh) * | 2016-07-08 | 2016-11-23 | 韦睿轩 | 一种气瓶干燥加热装置 |
| JP2019083293A (ja) * | 2017-10-31 | 2019-05-30 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP6836545B2 (ja) * | 2018-05-11 | 2021-03-03 | 株式会社東芝 | 半導体装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05251404A (ja) * | 1992-03-04 | 1993-09-28 | Nec Corp | 絶縁体層のドライエッチング方法 |
| JP3221480B2 (ja) * | 1997-08-22 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3593965B2 (ja) * | 2000-09-26 | 2004-11-24 | 日産自動車株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2002184986A (ja) * | 2000-12-13 | 2002-06-28 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JP2004342892A (ja) * | 2003-05-16 | 2004-12-02 | Matsushita Electric Ind Co Ltd | ドライエッチング方法 |
| JP4741343B2 (ja) * | 2004-11-29 | 2011-08-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN101395701B (zh) * | 2006-03-22 | 2010-06-02 | 三菱电机株式会社 | 电力用半导体器件 |
| JP5564890B2 (ja) * | 2008-12-16 | 2014-08-06 | 住友電気工業株式会社 | 接合型電界効果トランジスタおよびその製造方法 |
| JP2012094555A (ja) * | 2009-02-18 | 2012-05-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP5560595B2 (ja) * | 2009-06-18 | 2014-07-30 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2012054378A (ja) * | 2010-09-01 | 2012-03-15 | Renesas Electronics Corp | 半導体装置 |
| JP5694119B2 (ja) * | 2010-11-25 | 2015-04-01 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| JP5884557B2 (ja) * | 2012-03-02 | 2016-03-15 | トヨタ自動車株式会社 | 半導体装置 |
| JP6086360B2 (ja) * | 2012-04-27 | 2017-03-01 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置の製造方法 |
| JP5792701B2 (ja) * | 2012-09-24 | 2015-10-14 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2014107345A (ja) * | 2012-11-26 | 2014-06-09 | Mitsubishi Electric Corp | 炭化珪素ショットキバリアダイオードの製造方法 |
| JP5889171B2 (ja) * | 2012-12-04 | 2016-03-22 | 三菱電機株式会社 | 炭化珪素半導体装置及びその製造方法 |
-
2014
- 2014-08-19 JP JP2014166912A patent/JP6347442B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016046273A (ja) | 2016-04-04 |
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