JP2012054378A - 半導体装置 - Google Patents

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Tatsuhiro Seki
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Abstract

【課題】トレンチゲート型パワーＭＯＳＦＥＴのゲート電極の微細化に伴って、トレンチ底部の曲率が大きくなり、その部分に電界が集中し、ゲート酸化膜（絶縁膜）の劣化が起きる。このゲート絶縁膜の劣化は、Ｎチャネル型パワーＭＯＳＦＥＴの場合、ゲート側バイアスが負である場合に起こりやすく、Ｐチャネル型パワーＭＯＳＦＥＴの場合、ゲート側バイアスが正である場合に起こりやすい。
【解決手段】本願発明は、絶縁ゲート型パワー系トランジスタ等をチップ内に具備する半導体装置であって、ゲート保護素子は双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なるように、複数の濃度の異なるＰ型不純物領域（またはＰ型不純物領域）を有する。
【選択図】図２

Description

本発明は、半導体装置（または半導体集積回路装置）におけるサージ電圧保護技術に適用して有効な技術に関する。
日本特開平１０−６５１５７号公報（特許文献１）には、Ｐチャネル型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、フィールド酸化膜上にＮ＋ＰＮ＋型ツェナー保護素子を設ける技術が開示されている。
日本特開２００６−３２４５７０号公報（特許文献２）または、これに対応する米国特許公開２００９−２３０４６７号公報（特許文献３）には、埋め込みフィールドプレートを有するパワーＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、ゲート絶縁膜の静電破壊を防止するための保護ダイオードと埋め込みフィールドプレートを同層のポリシリコン層で形成する技術が開示されている。
特開平１０−６５１５７号公報 特開２００６−３２４５７０号公報 米国特許公開２００９−２３０４６７号公報
本願発明者が、トレンチゲート型パワーＭＯＳＦＥＴの微細化について検討したところによると、トレンチゲート型パワーＭＯＳＦＥＴのゲート電極の微細化に伴って、トレンチ底部の曲率が大きくなり、その結果、その部分に電界が集中し、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流等により、ゲート酸化膜（絶縁膜）の劣化が起きることが、明らかとなった。このゲート絶縁膜の劣化は、Ｎチャネル型パワーＭＯＳＦＥＴの場合、多数キャリアが電子であるため、ゲート側バイアスが負である場合に起こりやすい。
一方、Ｐチャネル型パワーＭＯＳＦＥＴの場合、多数キャリアがホールであるため、ゲート側バイアスが正である場合に起こりやすい。
本願発明は、これらの課題を解決するためになされたものである。
本発明の目的は、信頼性の高い半導体装置の製造プロセスを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一つの発明は、絶縁ゲート型パワー系トランジスタおよび、そのゲート保護素子をチップ内に具備する半導体装置であって、前記ゲート保護素子は複数段のＰＮ接合を有する双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なり、前記双方向ツェナーダイオードは、（１）ソース側第１導電型領域、（２）前記ソース側第１導電型領域と、ほぼ同一不純物濃度を有し、回路的にゲートにより近い部分に形成されたゲート側第１導電型領域、（３）前記ソース側第１導電型領域および前記ゲート側第１導電型領域の間に直列接続され、前記ソース側第１導電型領域との間でソース側ＰＮ接合を形成し、前記ゲート側第１導電型領域との間でゲート側ＰＮ接合を形成する第２導電型領域とを有し、前記第２導電型領域の両端部は相互に濃度が異なるものである。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、絶縁ゲート型パワー系トランジスタおよび、そのゲート保護素子をチップ内に具備する半導体装置であって、前記ゲート保護素子は複数段のＰＮ接合を有する双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なり、前記双方向ツェナーダイオードは、（１）ソース側第１導電型領域、（２）前記ソース側第１導電型領域と、ほぼ同一不純物濃度を有し、回路的にゲートにより近い部分に形成されたゲート側第１導電型領域、（３）前記ソース側第１導電型領域および前記ゲート側第１導電型領域の間に直列接続され、前記ソース側第１導電型領域との間でソース側ＰＮ接合を形成し、前記ゲート側第１導電型領域との間でゲート側ＰＮ接合を形成する第２導電型領域とを有し、前記第２導電型領域の両端部は相互に濃度が異なるようにしたので、ゲート絶縁膜のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）による劣化を有効に防止することができる。
本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの模式上面図である。 図１のＡ−Ｂ断面（実線部分）にほぼ対応するデバイス模式断面図である。 図１のゲート保護素子の拡大上面図である。 図１のＡ−Ｂ断面（実線部分）にほぼ対応し、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造（シングルゲート構造）およびゲート保護素子（１次元短絡型）を含むデバイスチップの模式断面図である。 図４のゲート保護素子の拡大上面図である。 図１のＡ−Ｂ断面（実線部分）にほぼ対応し、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造（シングルゲート構造）およびゲート保護素子（２次元型）を含むデバイスチップの模式断面図である。 図６のゲート保護素子（２次元多濃度型）の拡大上面図である。 図６のゲート保護素子の変形例（２次元短絡型）の拡大上面図である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（エピタキシャルウエハ準備工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ウエル導入およびＬＯＣＯＳシリコン酸化膜形成工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（トレンチ形成工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ゲート酸化膜形成およびドープトポリシリコン膜成膜工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ゲート加工工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（非ドープポリシリコン膜成膜、加工、およびボロンイオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ソース、チャネルストップ、およびＥＳＤ保護ツェナーダイオード等への砒素イオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ＥＳＤ保護ツェナーダイオード等への付加的なボロンイオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（層間絶縁膜成膜およびコンタクトホール等開口工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（コンタクトホール等の延長およびボディコンタクト領域へのボロン等のイオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（表面メタル成膜、加工、バックグラインディング、および裏面メタル成膜工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（エピタキシャルウエハ準備工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（ウエル導入及びＬＯＣＯＳ絶縁膜形成工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（トレンチ形成工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（Ｒｅｓｕｒｆゲート絶縁膜形成および同非ドープポリシリコン膜成膜工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（全面Ｐ型不純物イオン注入および選択的Ｎ型不純物イオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（第１層ポリシリコン膜加工工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（Ｒｅｓｕｒｆゲート絶縁膜エッチバック工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（真性ゲート絶縁膜形成および真性ゲート用ドープトポリシリコン膜成膜工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（真性ゲート用ドープトポリシリコン膜成膜加工工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（Ｐボディ領域すなわちチャネル領域へのボロンイオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（ソース、チャネルストップ、およびＥＳＤ保護ツェナーダイオード等への砒素イオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（ＥＳＤ保護ツェナーダイオード等への付加的なボロンイオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（層間絶縁膜成膜およびコンタクトホール等開口工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（コンタクトホール等の延長およびボディコンタクト領域へのボロン等のイオン注入工程）である。 本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（表面メタル成膜、加工、バックグラインディング、および裏面メタル成膜工程）である。 本願の前記一実施の形態の半導体装置における図２に対応する絶縁ゲート型パワー系トランジスタの他の一例であるＩＧＢＴのデバイス構造およびゲート保護素子（１次元多濃度型）を含むデバイスチップのデバイス模式断面図である。 本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｎチャネルトランジスタ用両端Ｎ領域＆多濃度型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。 本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｎチャネルトランジスタ用両端Ｐ領域＆多濃度型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。 本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｐチャネルトランジスタ用両端Ｎ領域＆多濃度型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。 本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｐチャネルトランジスタ用両端Ｐ領域＆多濃度型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。 本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｎチャネルトランジスタ用オーミック連結型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。 本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｐチャネルトランジスタ用オーミック連結型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。 本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｎチャネルトランジスタ用両端Ｎ領域＆短絡型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。 本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｐチャネルトランジスタ用短絡型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
１．以下を含む半導体装置：
（ａ）半導体チップ；
（ｂ）前記半導体チップに形成された絶縁ゲート型パワー系トランジスタ；
（ｃ）前記半導体チップに形成され、前記絶縁ゲート型パワー系トランジスタのゲート端子およびソース端子間に接続されたゲート保護素子、
ここで、前記ゲート保護素子は複数段のＰＮ接合を有する双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート端子側がマイナスバイアスされたときの耐圧と、そのゲート端子側がプラスバイアスされたときの耐圧とは相互に異なり、前記双方向ツェナーダイオードは以下を含む：
（ｘ１）ソース側第１導電型領域；
（ｘ２）前記ソース側第１導電型領域と、ほぼ同一不純物濃度を有し、回路的に前記ゲート端子により近い部分に形成されたゲート側第１導電型領域；
（ｘ３）前記ソース側第１導電型領域および前記ゲート側第１導電型領域の間に直列接続され、前記ソース側第１導電型領域との間でソース側ＰＮ接合を形成し、前記ゲート側第１導電型領域との間でゲート側ＰＮ接合を形成する第２導電型領域、
ここで、前記第２導電型領域の両端部は相互に濃度が異なる。
２．前記１項の半導体装置において、前記絶縁ゲート型パワー系トランジスタがＮチャネル型であるときは、前記双方向ツェナーダイオードは、そのゲート端子側がプラスバイアスされたときの耐圧と比較して、そのゲート端子側がマイナスバイアスされたときの耐圧は低くされており、前記絶縁ゲート型パワー系トランジスタがＰチャネル型であるときは、そのゲート端子側がマイナスバイアスされたときの耐圧と比較して、そのゲート端子側がプラスバイアスされたときの耐圧は低くされている。
３．前記１または２項の半導体装置において、前記双方向ツェナーダイオードは、一体のポリシリコン膜によって構成されている。
４．前記３項の半導体装置において、前記双方向ツェナーダイオードを構成する前記ポリシリコン膜と、前記絶縁ゲート型パワー系トランジスタのポリシリコン真性ゲート電極を構成するポリシリコン膜とは、層が異なる。
５．前記１から４項のいずれか一つの半導体装置において、前記双方向ツェナーダイオードの両端部は、Ｎ型領域である。
６．前記１から５項のいずれか一つの半導体装置において、前記双方向ツェナーダイオードは、１次元型である。
７．前記１から５項のいずれか一つの半導体装置において、前記双方向ツェナーダイオードは、２次元型であり、前記双方向ツェナーダイオードを構成する各領域は丸みを帯びた平面形状を呈する。
８．前記１から７項のいずれか一つの半導体装置において、前記第２導電型領域は、濃度の異なる二つの領域から構成されている。
９．前記１から８項のいずれか一つの半導体装置において、前記絶縁ゲート型パワー系トランジスタは、絶縁ゲート型パワー系ＭＯＳＦＥＴである。
１０．前記１から８項のいずれか一つの半導体装置において、前記絶縁ゲート型パワー系トランジスタは、ＩＧＢＴである。
１１．以下を含む半導体装置：
（ａ）半導体チップ；
（ｂ）前記半導体チップに形成された絶縁ゲート型パワー系トランジスタ；
（ｃ）前記半導体チップに形成され、前記絶縁ゲート型パワー系トランジスタのゲートおよびソース間に接続されたゲート保護素子、
ここで、前記ゲート保護素子は、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なり、前記ゲート保護素子は以下を含む：
（ｘ１）複数段のＰＮ接合を有する双方向ツェナーダイオード；
（ｘ２）前記双方向ツェナーダイオードとともに、オーミック配線により、前記ゲートおよびソース間に直列接続された他のツェナーダイオード。
１２．前記１１項の半導体装置において、前記絶縁ゲート型パワー系トランジスタがＮチャネル型であるときは、前記ゲート保護素子は、そのゲート端子側がプラスバイアスされたときの耐圧と比較して、そのゲート端子側がマイナスバイアスされたときの耐圧は低くされており、前記絶縁ゲート型パワー系トランジスタがＰチャネル型であるときは、そのゲート端子側がマイナスバイアスされたときの耐圧と比較して、そのゲート端子側がプラスバイアスされたときの耐圧は低くされている。
１３．前記１１または１２項の半導体装置において、前記双方向ツェナーダイオードと前記他のツェナーダイオードの前記オーミック配線により相互に接続された領域は、相互に分離している。
１４．前記１１または１２項の半導体装置において、前記双方向ツェナーダイオードと前記他のツェナーダイオードの前記オーミック配線により相互に接続された領域は、相互に連結して、ＰＮ接合を形成している。
１５．前記１１から１４項のいずれか一つの半導体装置において、前記双方向ツェナーダイオードと前記他のツェナーダイオードは、単一層のポリシリコン膜によって構成されている。
１６．前記１１から１５項のいずれか一つの半導体装置において、前記双方向ツェナーダイオードと前記他のツェナーダイオードを構成する前記ポリシリコン膜と、前記絶縁ゲート型パワー系トランジスタのポリシリコン真性ゲート電極を構成するポリシリコン膜とは、層が異なる。
１７．前記１１から１６項のいずれか一つの半導体装置において、前記双方向ツェナーダイオードは、１次元型である。
１８．前記１１から１６項のいずれか一つの半導体装置において、前記双方向ツェナーダイオードは、２次元型であり、前記双方向ツェナーダイオードを構成する各領域は丸みを帯びた平面形状を呈する。
１９．前記１１から１８項のいずれか一つの半導体装置において、前記絶縁ゲート型パワー系トランジスタは、絶縁ゲート型パワー系ＭＯＳＦＥＴである。
２０．前記１１から１８項のいずれか一つの半導体装置において、前記絶縁ゲート型パワー系トランジスタは、ＩＧＢＴである。
２１．前記１４から２０項のいずれか一つの半導体装置において、前記ゲート保護素子の両端部は、Ｎ型領域である。
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「トランジスタ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願においては、「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとする。
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
６．本願において、「パワー系半導体」というときは、数ワット以上の電力を扱うことができる半導体デバイスを言う。パワー系半導体の内、パワー系ＭＯＳＦＥＴ、パワー系ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等は、「絶縁ゲート型パワー系トランジスタ」の範疇に属する。従って、通常のパワーＭＯＳＦＥＴは、全てこれに含まれる。
パワーＭＯＳＦＥＴの内、表面がソースで裏面がドレインとなる構造のものを縦型パワーＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ）という。
この縦型パワーＭＯＳＦＥＴの内、「トレンチゲートパワーＭＯＳＦＥＴ」とは、通常、半導体基板のデバイス面（第１の主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向（縦方向）にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側（第２の主面側）がドレインとなる。なお、ゲート電極の主要部（電極引き出し部以外の部分）の一部は、トレンチ外にはみ出しても良い。
トレンチゲートパワーＭＯＳＦＥＴの内、「トレンチ内ダブルゲート型パワーＭＯＳＦＥＴ」は、トレンチ内のゲート電極（真性ゲート電極）の下方に、リサーフゲート（Ｒｅｓｕｒｆ Ｇａｔｅ）すなわち（埋め込み）フィールドプレート電極を有するものを言う。製法上の問題から、トレンチ内に於いてはゲート電極（真性ゲート電極）とフィールドプレート電極（フィールドプレートゲート電極）を分離する場合（ダブルゲート分離型構造）が多いが、ゲート電極とフィールドプレート電極を一体にした構造（ダブルゲート一体型構造）もトレンチ内ダブルゲート型パワーＭＯＳＦＥＴに属するものとする。なお、ダブルゲート分離型構造は、更に、フィールドプレートゲート電極の電位を真性ゲート電極と同じにした（トレンチ外で真性ゲート電極に接続）「ゲート接続型」と、フィールドプレートゲート電極の電位をソース電極と同じにした（トレンチ外でソース電極に接続）「ソース接続型」に分類される。
ここで「フィールドプレート電極」とは、ゲート電極のドレイン側端部近傍に集中する急峻な電位勾配を分散させる働きを有する電極で、通常、ソース電極またはゲート電極に電気的に接続されている。通常、このフィールドプレート電極とドリフト領域の界面は、ゲート絶縁膜（真性ゲート絶縁膜）よりも厚い絶縁膜で構成されている。
本願において、埋め込みフィールドプレート電極（リサーフゲート）を有さない、通常のパワー系トレンチＭＯＳＦＥＴを「シングルゲート型トレンチＭＯＳＦＥＴ」という。
また、ＩＧＢＴは、純構造的には、縦型パワーＭＯＳＦＥＴのドレイン側にドレイン領域とは異なる導電型のコレクタ層を付加したものであるが、構成要素の縦型パワーＭＯＳＦＥＴのソースは、実用的には「エミッタ」と呼ばれるが、本願においては、特に「エミッタ」と予備必要があるときを除き、元の縦型パワーＭＯＳＦＥＴの呼称、すなわち、「ソース」を使用し、「ソース」、「ソース領域」、「ソース電極」等と呼ぶ。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
１．本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造およびゲート保護素子（１次元多濃度型）の説明（主に図１から図３）
このセクションでは、シングルゲート型トレンチＭＯＳＦＥＴを例にとり具体的に、デバイス構造を説明するが、特に平面図においては、セル領域および、その周辺領域の関係を説明するために、トレンチの数を実際のもの（実際のトレンチ数は、数百から数千程度である）よりもずっと少なくしている。また、緩衝領域の説明のため、セル領域の面積と比較して、緩衝領域の面積を実際よりもずっと大きくして示している。
なお、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴ（セクション６参照）に関しても、その平面レイアウトは、基本的にシングルゲート型トレンチＭＯＳＦＥＴと同じであるので、相違する部分は、断面図において説明する。
図１は本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの模式上面図である。図２は図１のＡ−Ｂ断面（実線部分）にほぼ対応するデバイス模式断面図である。図３は図１のゲート保護素子の拡大上面図である。これらに基づいて、本願の一実施の形態の半導体装置の一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造およびゲート保護素子（１次元多濃度型）を説明する。
まず、ゲート保護素子１４が組み込まれたトレンチＭＯＳＦＥＴのチップ平面レイアウト（チップ上面レイアウト）を図１（適宜、図２参照）に基づいて、説明する。図１に示すように、半導体チップ２（半導体基板１）の表面１ａの最外周には、環状のメタルガードリング２８（たとえば、アルミニウム系メタルガードリング等）があり、その内側には、環状のＮ型チャネルストップ領域１７（Ｎ型ソース領域１６と同時に導入された領域）がある。更に、これらの内側には、１または２以上のフィールドリミッティングリング５（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）またはフローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）が設けられており、このフィールドリミッティングリング５の内側のチップ中央部に、セル領域３６が設けられている。フィールドリミッティングリング５とセル領域３６の間は、若干複雑な環状のPウエル領域４で埋められており、セル領域３６の周辺部は、内部領域とは異なる構造の緩衝領域３７となっている。この緩衝領域３７を挟んで、その外側がチップ周辺領域３８である。
セル領域３６および緩衝領域３７には、網目状にトレンチ６が設けられており、その中には、ゲート絶縁膜７を介して比較的薄いスラブ（Ｓｌａｂ）状のトレンチゲート電極、すなわち、ポリシリコンゲート電極９（たとえば、第１層ポリシリコン膜８）が埋め込まれている。ポリシリコンゲート電極９は第１層ポリシリコン引き出し部１１により、トレンチ６の外部に引き出されており、周辺の第１層ポリシリコン配線１２の部分でメタル＆ポリシリコン間接続孔４１を介して、メタルゲート配線３９と接続されて、メタルゲート電極２７（ゲートパッド）に至る。
セル領域３６において、網目状のトレンチ６間のアクティブ領域４０（セル領域のうちトレンチではない部分）には、Ｐ型ボディコンタクト領域２３が設けられており、その周辺にはＮ型ソース領域１６（ＩＧＢＴの場合はエミッタ領域とも言う）が設けられている。Ｐ型ボディコンタクト領域２３には、メタルソース電極２６（ソースパッド）が接続されており、先のゲート保護素子１４は、ゲート側コンタクト部２０ｇを介してメタルゲート電極２７（ゲート端子）と、ソース側コンタクト部２０ｓを介して、メタルソース電極２６（ソース端子）と接続されている。
次に、基本的断面構造を図２に基づいて説明する。図２に示すように、半導体基板すなわち基板層１ｓは、たとえば、比較的高濃度の単結晶Ｎ型シリコン基板であり、その裏面１ｂには、ドレインメタル電極２９が設けられている。基板層１ｓの表面には、比較的低濃度のＮ型シリコンエピタキシ層１ｅ（ドリフト領域１０）が設けられており、Ｎ型シリコンエピタキシ層１ｅの表面領域の内、チップ周辺領域３８においては、Pウエル領域４、５、およびＰ型周辺コンタクト領域２４（たとえば、Ｐ型ボディコンタクト領域２３と同時に形成）が設けられている。一方、Ｎ型シリコンエピタキシ層１ｅの表面領域の内、セル領域３６の全面とその周辺に渡って、チャネル領域を構成するＰボディ領域１５（Ｐ型ボディ領域）が形成されている。チップ周辺領域３８のＮ型シリコンエピタキシ層１ｅの表面上には、フィールド絶縁膜３が形成されており、その上には、層間絶縁膜１９が形成されている。緩衝領域３７におけるトレンチ内には、周辺ダミーポリシリコンゲート電極９ｐが設けられており、セル領域３６周辺での耐圧の劣化を防止している。
次に、図３に基づいて（図１及び図２を参照）、図１及び図２に示すゲート保護素子１４（保護用ダイオード、静電保護素子、サージ保護素子）の詳細構造の一例を説明する。図３に示すように、ゲート保護素子１４は、たとえば、第２層ポリシリコン膜から形成された一体の双方向ツェナーダイオード４２であり、ゲート側コンタクト部２０ｇ側から、それぞれ柱状のＮ型高濃度領域１４ｎ＋＋、Ｐ型中濃度領域１４ｐ＋、Ｐ型高濃度領域１４ｐ＋＋が循環的に繰り返し連結されており、最後はＮ型高濃度領域１４ｎ＋＋であり、そこでソース側コンタクト部２０ｓとなっている。従って、図１及び図２において、メタルゲート電極２７（ゲート端子）が、メタルソース電極２６（ソース端子）と比較して、負バイアスされたときの双方向ツェナーダイオード４２の耐圧は、逆方向電圧が印加されたときの耐圧よりも、相当程度低くなる。このように、ゲート保護素子１４の耐圧特性が印加バイアス方向に関して非対称になっているので、ゲート絶縁膜のＥＳＤによる劣化を有効に防止することができる。
なお、双方向ツェナーダイオード４２の両端がＮ型高濃度領域となっているので、アルミニウム系メタル電極２６，２７とのコンタクト抵抗を低減することができるメリットがある。このことは、両端がＮ型高濃度領域となっている以下の諸例において同じである。
２．本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造（シングルゲート構造）等におけるゲート保護素子の幾何学的変形例１（１次元短絡型）の説明（主に図４および図５）
このセクションでは、セクション１で説明したゲート保護素子１４等の変形例を説明する。
図４は図１のＡ−Ｂ断面（実線部分）にほぼ対応し、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造（シングルゲート構造）およびゲート保護素子（１次元短絡型）を含むデバイスチップの模式断面図である。図５は図４のゲート保護素子の拡大上面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造（シングルゲート構造）等におけるゲート保護素子の幾何学的変形例１（１次元短絡型）を説明する。
図４及び図５に示すように、セクション１と同様に、ゲート保護素子１４は、たとえば、第２層ポリシリコン膜から形成された一体の双方向ツェナーダイオード４２であり、ゲート側コンタクト部２０ｇ側から、それぞれ柱状のＮ型高濃度領域１４ｎ＋＋、Ｐ型中濃度領域１４ｐ＋が循環的に繰り返し連結されており、最後はＮ型高濃度領域１４ｎ＋＋であり、そこでソース側コンタクト部２０ｓとなっている。このままでは、ゲート保護素子１４の耐圧特性が印加バイアス方向に関して対称になってしまうので、たとえば、図４および図５に示すように、アルミニウム系配線等の一部を利用して、ソース側コンタクト及び短絡部３０、短絡部３５において、隣接するＮ型高濃度領域１４ｎ＋＋およびＰ型中濃度領域１４ｐ＋を短絡することで、非対称性を持たせている。このため、メタルゲート電極２７（ゲート端子）が、メタルソース電極２６（ソース端子）と比較して、負バイアスされたときの双方向ツェナーダイオード４２の耐圧は、逆方向電圧が印加されたときの耐圧よりも、相当程度低くなる。このように、ゲート保護素子１４の耐圧特性が印加バイアス方向に関して非対称になっているので、ゲート絶縁膜のＥＳＤによる劣化を有効に防止することができる。
尚、図４、図５では短絡部３５に接続しているＮ型高濃度領域１４ｎ＋＋とＰ型中濃度領域１４ｐ＋の拡散層の部分は接合されているが、この接合部分は切り離してもよい。
３．本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造等におけるゲート保護素子の幾何学的変形例２（２次元型）の説明（主に図６から図８）
このセクションで説明するゲート保護素子１４は、セクション１及び２で説明した１次元型の変形例である。このことは、以下の図７及び図８のＣ−Ｄ断面が段数を除いて（なお、段数は現実には１次元のものと同様であるが、図示の都合上、段数を少なめに表示している）、構造的に、図３及び図５にそれぞれ対応していることから理解できる。このように２次元化することによって、コーナ部に十分に大きいＲを持たせることができ、ダイオード動作の安定化が期待できる。
図６は図１のＡ−Ｂ断面（実線部分）にほぼ対応し、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造（シングルゲート構造）およびゲート保護素子（２次元型）を含むデバイスチップの模式断面図である。図７は図６のゲート保護素子（２次元多濃度型）の拡大上面図である。図８は図６のゲート保護素子の変形例（２次元短絡型）の拡大上面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造等におけるゲート保護素子の幾何学的変形例２（２次元型）を説明する。
（１）図３のゲート保護素子の２次元化変形例（主に図６及び図７）
図６及び図７に示すように、ゲート保護素子１４は、たとえば、第２層ポリシリコン膜から形成された一体の双方向ツェナーダイオード４２であり、ゲート側コンタクト部２０ｇ側から、それぞれ柱状のＮ型高濃度領域１４ｎ＋＋、Ｐ型中濃度領域１４ｐ＋、Ｐ型高濃度領域１４ｐ＋＋が同心円的に、循環的に繰り返し連結されており、中心部はＮ型高濃度領域１４ｎ＋＋であり、そこでソース側コンタクト部２０ｓとなっている。従って、図１及び図２において、メタルゲート電極２７（ゲート端子）が、メタルソース電極２６（ソース端子）と比較して、負バイアスされたときの双方向ツェナーダイオード４２の耐圧は、逆方向電圧が印加されたときの耐圧よりも、相当程度低くなる。このように、ゲート保護素子１４の耐圧特性が印加バイアス方向に関して非対称になっているので、ゲート絶縁膜のＥＳＤによる劣化を有効に防止することができる。
（２）図５のゲート保護素子の２次元化変形例（主に図８）
図８に示すように、ゲート保護素子１４は、たとえば、第２層ポリシリコン膜から形成された一体の双方向ツェナーダイオード４２であり、ゲート側コンタクト部２０ｇ側から、それぞれ柱状のＮ型高濃度領域１４ｎ＋＋、Ｐ型中濃度領域１４ｐ＋が循環的に繰り返し連結されており、中央部はＮ型高濃度領域１４ｎ＋＋であり、そこでソース側コンタクト部２０ｓとなっている。このままでは、ゲート保護素子１４の耐圧特性が印加バイアス方向に関して対称になってしまうので、たとえば、図４および図５に示すように、アルミニウム系配線等の一部を利用して、ソース側コンタクト及び短絡部３０、短絡部３５において、隣接するＮ型高濃度領域１４ｎ＋＋およびＰ型中濃度領域１４ｐ＋を短絡することで、非対称性を持たせている。このため、メタルゲート電極２７（ゲート端子）が、メタルソース電極２６（ソース端子）と比較して、負バイアスされたときの双方向ツェナーダイオード４２の耐圧は、逆方向電圧が印加されたときの耐圧よりも、相当程度低くなる。このように、ゲート保護素子１４の耐圧特性が印加バイアス方向に関して非対称になっているので、ゲート絶縁膜のＥＳＤによる劣化を有効に防止することができる。
４．本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造等におけるゲート保護素子の非幾何学的変形例の説明（主に図３６から図４３）
このセクションでは、セクション１からセクション３で説明したゲート保護素子１４を含む模式的な断面構造の各種の非幾何学的バリエーションを種々検討する。
図３６は本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｎチャネルトランジスタ用両端Ｎ領域＆多濃度型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。図３７は本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｎチャネルトランジスタ用両端Ｐ領域＆多濃度型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。図３８は本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｐチャネルトランジスタ用両端Ｎ領域＆多濃度型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。図３９は本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｐチャネルトランジスタ用両端Ｐ領域＆多濃度型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。図４０は本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｎチャネルトランジスタ用オーミック連結型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。図４１は本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｐチャネルトランジスタ用オーミック連結型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。図４２は本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｎチャネルトランジスタ用両端Ｎ領域＆短絡型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。図４３は本願の前記一実施の形態の半導体装置の各種例であるパワーＭＯＳＦＥＴのデバイス構造等（たとえば、図２、図３４、及び図３５）におけるゲート保護素子の非幾何学的変形例（Ｐチャネルトランジスタ用短絡型）を説明するためのゲート保護用ツェナーダイオード等の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造等におけるゲート保護素子の各種の非幾何学的変形例を説明する。
（１）Ｎチャネル用多濃度型一体ポリシリコン双方向ツェナーダイオードによるゲート保護素子（主に図３６及び図３７）
図３６は、両端が図３のゲート保護素子１４（双方向ツェナーダイオード４２）を模式的に示した断面図である。
しかし、この構造は、適当な置換操作を施すことによって、ほぼ等価な構造を構成することができる。たとえば、その一つが、図３７に示すものである。この図３７のものと、図３６を比較すると、両端がＮ型高濃度領域となっている点で、図３７のものの方が、接触抵抗が小さいメリットがある。
（２）Ｐチャネル用多濃度型一体ポリシリコン双方向ツェナーダイオードによるゲート保護素子（主に図３８及び図３９）
Ｎチャネル型トランジスタに対するゲート保護素子では、メタルゲート電極２７（ゲート端子）が、メタルソース電極２６（ソース端子）と比較して、正バイアスされたときの双方向ツェナーダイオード４２の耐圧が、逆方向電圧が印加されたときの耐圧よりも、相当程度低くなるようにする必要がある。従って、図３８に示すように、ゲート保護素子１４は、たとえば、第２層ポリシリコン膜から形成された一体の双方向ツェナーダイオード４２であり、ソース側コンタクト部２０ｓ側から、それぞれ柱状のＮ型高濃度領域１４ｎ＋＋、Ｐ型中濃度領域１４ｐ＋、Ｐ型高濃度領域１４ｐ＋＋が循環的に繰り返し連結されており、最後はＮ型高濃度領域１４ｎ＋＋であり、そこでゲート側コンタクト部２０ｇとなっている。
しかし、この構造は、適当な置換操作を施すことによって、ほぼ等価な構造を構成することができる。たとえば、その一つが、図３９に示すものである。この図３９のものと、図３８を比較すると、両端がＮ型高濃度領域となっている点で、図３８のものの方が、接触抵抗が小さいメリットがある。
（３）Ｎ＆Ｐチャネル用分離ツェナーダイオード相互オーミック連結型ゲート保護素子（主に図４０及び図４１）
ゲート保護素子１４の構成法としては、このセクションの（１）、（２）に示したものばかりでなく、図４０に示すように（Ｎチャネル用分離ツェナーダイオード相互オーミック連結型ゲート保護素子）、ゲート保護素子１４を単一の双方向ツェナーダイオード４２とするのではなく、電圧印加方向に関して特性が対称な一つの双方向ツェナーダイオード４２と単数又は複数の他のツェナーダイオード４３ａ，４３ｂ（単一のＰＮ接合を有するツェナーダイオードは、常に、電圧印加方向に関して非対称である）を相互にオーミック相互連結部４４でオーッミックに連結することにより直列接続することで構成することもできる。なお、他のツェナーダイオード４３ａ，４３ｂの代わりに、電圧印加方向に関して特性が対称な別の双方向ツェナーダイオードを用いることもできる。
なお、Ｐチャネル用分離ツェナーダイオード相互オーミック連結型ゲート保護素子１４の構成としては、図４１を例示することができる。
（４）Ｎ＆Ｐチャネル用一体ポリシリコン双方向ツェナーダイオード部分短絡型ゲート保護素子（主に図４２及び図４３）
図４２は、両端が図５のゲート保護素子１４（双方向ツェナーダイオード４２）を模式的に示した断面図である。
しかし、この構造は、適当な置換操作を施すことによって、ほぼ等価な構造を構成することができる。たとえば、その一つが、図４３に示すものである。この図４３のものと、図４２を比較すると、両端がＮ型高濃度領域となっている点で、図４２のものの方が、接触抵抗が小さいメリットがある。
（５）２次元型ゲート保護素子に関する考察（図６から図８を参照）
本セクションの（１）から（４）に示したものは、ほぼそのままの形で、図３又は図５のような１次元型のゲート保護素子とすることもできるほか、図６から図８のような２次元型とすることもできる。
５．本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造（シングルゲート構造）およびゲート保護素子（１次元多濃度型）に対応するウエハプロセスの説明（主に図９から図１９）
このセクションでは、セクション１のデバイス構造を例にとって、具体的に説明するが、以下のプロセスは、ここまでに説明したその他のデバイス構造及びそれらの組み合わせに対しても、ほぼそのまま適用できることは言うまでもない。
図９は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（エピタキシャルウエハ準備工程）である。図１０は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ウエル導入およびＬＯＣＯＳシリコン酸化膜形成工程）である。図１１は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（トレンチ形成工程）である。図１２は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ゲート酸化膜形成およびドープトポリシリコン膜成膜工程）である。図１３は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ゲート加工工程）である。図１４は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（非ドープポリシリコン膜成膜、加工、およびボロンイオン注入工程）である。図１５は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ソース、チャネルストップ、およびＥＳＤ保護ツェナーダイオード等への砒素イオン注入工程）である。図１６は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（ＥＳＤ保護ツェナーダイオード等への付加的なボロンイオン注入工程）である。図１７は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（層間絶縁膜成膜およびコンタクトホール等開口工程）である。図１８は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（コンタクトホール等の延長およびボディコンタクト領域へのボロン等のイオン注入工程）である。図１９は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの図２に対応する各ウエハプロセスステップにおけるデバイス断面図（表面メタル成膜、加工、バックグラインディング、および裏面メタル成膜工程）である。これらに基づいて、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造（シングルゲート構造）およびゲート保護素子（１次元多濃度型）に対応するウエハプロセスを説明する。
先ず、図９に示すように、比較的比抵抗の低い単結晶Ｎ型シリコン基板１ｓ（たとえばＣＺ結晶）に、作製しようとするパワーＭＯＳＦＥＴのソースドレイン耐圧（ＢＶｄｓｓ）に応じた厚みを有し、比較的比抵抗の高いＮ型エピタキシ層１ｅを成長させたエピタキシウエハ１を準備する。単結晶Ｎ型シリコン基板１ｓの比抵抗は、たとえば、１から１０ミリΩｃｍ程度であり、ウエハ１の口径は、たとえば、２００φ程度である。なお、ウエハ１の口径は、この他、１００φ、１５０φ、３００φ、４５０φ等のいずれであっても良い。Ｎ型エピタキシ層１ｅの厚さ及び、その比抵抗は、ソースドレイン耐圧に依存するが、４０ボルト程度のソースドレイン耐圧について例示すると、厚さは、たとえば４から６マイクロメートル程度であり、比抵抗は、たとえば０．４から０．８Ωｃｍ程度である。通常、エピタキシ層の厚さ（マイクロメートル）は、耐圧値（ボルト）の１/１０程度が目安とされている。
次に図１０に示すように、たとえばレジスト膜をマスクとして、ウエハ１の表面１ａに、たとえば、ボロンをイオン注入することにより、Pウエル領域４およびP型フィールドリミッティングリング５を形成する。このときのドーズ量としては、たとえば５ｘ１０１２から１ｘ１０１４ｃｍ−２程度、打ち込みエネルギとしては、たとえば１０から１００ｋｅＶ程度を例示することができる。続いて、たとえばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方式等により、フィールド絶縁膜３（たとえば、厚さ２００ｎｍ程度）を形成する。
次に図１１に示すように、たとえば、通常のリソグラフィによりパターニングしたトレンチ加工用マスク（たとえばハードマスク）等を用いて、異方性ドライエッチング等により、トレンチ６を形成する。ドライエッチング用のガス系としては、たとえば、Ｃｌ２，Ｏ２系、ＨＢｒ系などを例示することができる。
次に図１２に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば、熱酸化等により、ゲート酸化膜７（たとえば、厚さ５０ｎｍ程度）を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、ウエハ１の表面１ａのほぼ全面に、たとえば厚さ６００ｎｍ程度の高濃度リンドープポリシリコン膜８（第１層ポリシリコン膜）を成膜する。
次に図１３に示すように、たとえば、通常のリソグラフィによりパターニングしたゲート加工用マスク（たとえばレジスト膜）等を用いたドライエッチング（エッチングのガス系としては、たとえばＳＦ６等を例示することができる）等により、高濃度リンドープポリシリコン膜８をパターニングするとともに、エッチバック処理を施すことにより、第１層ポリシリコン配線１２、第１層ポリシリコン引き出し部１１、ポリシリコンゲート電極９、周辺ダミーポリシリコンゲート電極９ｐ等を形成する。
次に、ウエハ１の表面１ａのほぼ全面に、たとえば、ＣＶＤ等により、薄いシリコン酸化膜（たとえば厚さ１０ｎｍ程度）を成膜した後（この膜は薄いので表示しない）、図１４に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば、ＣＶＤ等により、ノンドープポリシリコン膜１８（第２層ポリシリコン膜）成膜した後、ゲート保護素子１４となるべき部分に、たとえばパターニングされたレジスト膜をマスクとしたイオン注入により、Ｐ型不純物をドープする。このときのイオン注入条件としては、イオン種：たとえばＢＦ２、ドーズ量：たとえば１ｘ１０１３から１ｘ１０１４ｃｍ−２程度、注入エネルギ：たとえば１０から１００ｋｅＶ程度を例示することができる。続いて、通常のリソグラフィにより、パターニングしたポリシリコン膜加工用マスク（たとえばレジスト膜）等を用いたドライエッチング（エッチングのガス系としては、たとえばＳＦ６等を例示することができる）等により、第２層ポリシリコン膜１８のパターニングを行う。更に、ウエハ１の表面１ａのＰボディ領域１５（チャネル領域）となるべき部分に、レジスト膜等をマスクとして、イオン注入を実施する。このときのイオン注入条件としては、イオン種：たとえばボロン、ドーズ量：たとえば１ｘ１０１２から５ｘ１０１３ｃｍ−２程度、注入エネルギ：たとえば５０から２００ｋｅＶ程度を例示することができる。
次に図１５に示すように、レジスト膜等をマスクとして、イオン注入を実施することにより、Ｎ型ソース領域１６、Ｎ型チャネルストップ領域１７、ゲート保護素子１４のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護用ポリシリコンツェナーダイオード（Ｐｏｌｙｓｉｌｉｃｏｎ Ｚｅｎｅｒ Ｄｉｏｄｅ）のＮ型高濃度領域１４ｎ＋＋（たとえば、図３６，３８，４０および４２）等を形成する。このときのイオン注入条件としては、イオン種：たとえば砒素、ドーズ量：たとえば１ｘ１０１５から１ｘ１０１６ｃｍ−２程度、注入エネルギ：たとえば１０から１５０ｋｅＶ程度を例示することができる。
次に図１６に示すように、レジスト膜等をマスクとして、付加的なイオン注入を実施することにより、付加注入された部分が、ゲート保護素子１４のＥＳＤ保護用ポリシリコンツェナーダイオードのＰ型高濃度領域１４ｐ＋＋（たとえば、図３６及び図４３）となり、Ｐ型部分のうち、付加注入されなかった部分がＰ型中濃度領域１４ｐ＋（たとえば、図３６及び図４３）となる。このときのイオン注入条件としては、イオン種：たとえばボロン、ドーズ量：たとえば１．５ｘ１０１５から２ｘ１０１６ｃｍ−２程度、注入エネルギ：たとえば１０から１５０ｋｅＶ程度を例示することができる。
次に図１７に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば、ＣＶＤ等により、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の層間絶縁膜１９（厚さは、たとえば２５０から４５０ｎｍ程度）を成膜する。層間絶縁膜１９は酸化シリコン系絶縁膜を主要な要素とするものが好適であり、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の単体膜、これらとＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜またはＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜との複合膜等も好適である。次に、通常のリソグラフィにより、ウエハ１の表面１ａ上にレジスト膜等のパターンを形成し、当該パターンをマスクとして、異方性ドライエッチングを実行することにより、コンタクトホール２１、接続ビア２２等を形成する。その後、不要になったレジスト膜等を除去する。
次に図１８に示すように、層間絶縁膜１９をマスクとして、異方性ドライエッチング（シリコンエッチング）を実行することにより、コンタクトホール２１、接続ビア２２等を下方に（たとえば、０．３５マイクロメートル程度）延長する。続いて、不要な部分をレジスト膜等の被覆した状態で、コンタクトホール２１等を通して、イオン注入を実行することにより、Ｐ型ボディコンタクト領域２３およびＰ型周辺コンタクト領域２４を導入する。このときのイオン注入条件としては、イオン種：たとえばボロン（またはＢＦ２）、ドーズ量：たとえば１ｘ１０１５から５ｘ１０１６ｃｍ−２程度、注入エネルギ：たとえば２０から２００ｋｅＶ程度を例示することができる。
次に、たとえばスパッタリング成膜により、前記コンタクトホール２１（コンタクト溝）の内面、およびウエハ１のデバイス面１ａのほぼ全面に、たとえば、下層のＴｉ膜（たとえば、厚さ４０ｎｍ程度）および上層のＴｉＮ膜（たとえば、厚さ１００ｎｍ程度）等からなるバリアメタル膜を形成する。バリアメタル膜としては、ここに示したＴｉ/ＴｉＮ系のほか、ＴｉＷその他が好適なものとして例示することができる。
次に、図１９に示すように、たとえばスパッタリング成膜により、前記コンタクトホール２１の内面、およびウエハ１のデバイス面１ａのほぼ全面に、たとえば、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系ソースメタル膜（たとえば、厚さ３．５から５．５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系ソースメタル膜およびバリアメタル膜からなるソースメタル電極をパターニングすることにより、メタルソース電極またはソースパッド２６（またはソース端子）、メタルゲート電極２７（ゲートパッド又はゲート端子）、メタルガードリング２８等を形成する。
その後、必要に応じて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布する。次に、通常のリソグラフィによって、ソースパッド開口、ゲートパッド開口に対応する部分のファイナルパッシベーション膜を除去する。
次に、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、たとえば、５００から９００マイクロメータ程度のウエハ厚を必要により、たとえば３００から３０マイクロメータ程度に薄膜化する。その後、裏面電極２９を、たとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ１を個々のチップ２に分割する。
６．本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）に対応するウエハプロセスの説明（主に図２０から図３４）
このセクションのデバイス構造は、ダブルゲート構造という以外は、セクション１の例と同じであり、ＥＳＤ保護素子に関しては，本願に示した他の例をほぼそのまま適用できることは言うまでもない。
ダブルゲート構造においては、シングルゲート構造と比較して、リサーフ（Ｒｅｓｕｒｆ）効果により、エピタキシャル層の比抵抗を若干低めにできるメリットがある（たとえば、オン抵抗を下げることができる）。
図２０は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（エピタキシャルウエハ準備工程）である。図２１は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（ウエル導入及びＬＯＣＯＳ絶縁膜形成工程）である。図２２は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（トレンチ形成工程）である。図２３は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（Ｒｅｓｕｒｆゲート絶縁膜形成および同非ドープポリシリコン膜成膜工程）である。図２４は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（全面Ｐ型不純物イオン注入および選択的Ｎ型不純物イオン注入工程）である。図２５は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（第１層ポリシリコン膜加工工程）である。図２６は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（Ｒｅｓｕｒｆゲート絶縁膜エッチバック工程）である。図２７は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（真性ゲート絶縁膜形成および真性ゲート用ドープトポリシリコン膜成膜工程）である。図２８は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（真性ゲート用ドープトポリシリコン膜成膜加工工程）である。図２９は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（Ｐボディ領域すなわちチャネル領域へのボロンイオン注入工程）である。図３０は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（ソース、チャネルストップ、およびＥＳＤ保護ツェナーダイオード等への砒素イオン注入工程）である。図３１は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（ＥＳＤ保護ツェナーダイオード等への付加的なボロンイオン注入工程）である。図３２は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（層間絶縁膜成膜およびコンタクトホール等開口工程）である。図３３は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（コンタクトホール等の延長およびボディコンタクト領域へのボロン等のイオン注入工程）である。図３４は本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴ（絶縁ゲート型パワー系トランジスタ）のデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）を含むデバイスチップの各ウエハプロセスステップにおけるデバイス断面図（表面メタル成膜、加工、バックグラインディング、および裏面メタル成膜工程）である。これらに基づいて、本願の前記一実施の形態の半導体装置の前記一例であるパワーＭＯＳＦＥＴのデバイス構造の変形例（ダブルゲート構造）およびゲート保護素子（１次元多濃度型）に対応するウエハプロセスを説明する。
先ず、図２０に示すように、比較的比抵抗の低い単結晶Ｎ型シリコン基板１ｓ（たとえばＣＺ結晶）に、作製しようとするパワーＭＯＳＦＥＴのソースドレイン耐圧（ＢＶｄｓｓ）に応じた厚みを有し、比較的比抵抗の高いＮ型エピタキシ層１ｅを成長させたエピタキシウエハ１を準備する。単結晶Ｎ型シリコン基板１ｓの比抵抗は、たとえば、１から１０ミリΩｃｍ程度であり、ウエハ１の口径は、たとえば、２００φ程度である。なお、ウエハ１の口径は、この他、１００φ、１５０φ、３００φ、４５０φ等のいずれであっても良い。Ｎ型エピタキシ層１ｅの厚さ及び、その比抵抗は、ソースドレイン耐圧に依存するが、４０ボルト程度のソースドレイン耐圧について例示すると、厚さは、たとえば４から６マイクロメートル程度であり、比抵抗は、たとえば０．３から０．６Ωｃｍ程度（セクション５のシングルゲートと比較して若干低め）である。通常、エピタキシ層の厚さ（マイクロメートル）は、耐圧値（ボルト）の１/１０程度が目安とされている。
次に図２１に示すように、たとえばレジスト膜をマスクとして、ウエハ１の表面１ａに、たとえば、ボロンをイオン注入することにより、Pウエル領域４およびP型フィールドリミッティングリング５を形成する。このときのドーズ量としては、たとえば５ｘ１０１２から１ｘ１０１４ｃｍ−２程度、打ち込みエネルギとしては、たとえば１０から１００ｋｅＶ程度を例示することができる。続いて、たとえばＬＯＣＯＳ方式等により、フィールド絶縁膜３（たとえば、厚さ２００ｎｍ程度）を形成する。
次に図２２に示すように、たとえば、通常のリソグラフィによりパターニングしたトレンチ加工用マスク（たとえばハードマスク）等を用いて、異方性ドライエッチング等により、トレンチ６を形成する。ドライエッチング用のガス系としては、たとえば、Ｃｌ２，Ｏ２系、ＨＢｒ系などを例示することができる。
次に図２３に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば、熱酸化等により、ゲート酸化膜７（たとえば、厚さ５０ｎｍ程度）よりも厚い、リサーフゲート絶縁膜３２（フィールドプレート周辺絶縁膜）を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、ウエハ１の表面１ａのほぼ全面に、たとえば厚さ６００ｎｍ程度のノンドープポリシリコン膜８（第１層ポリシリコン膜）を成膜する。
次に図２４に示すように、第１層ポリシリコン膜８の全面に、イオン注入によるドーピングを実施する。このときのイオン注入条件としては、イオン種：たとえばＢＦ２、ドーズ量：たとえば１ｘ１０１３から１ｘ１０１４ｃｍ−２程度、注入エネルギ：たとえば１０から１００ｋｅＶ程度を例示することができる。続いて、Ｎ型不純物をドープすべき部分８ｎ（第１層ポリシリコン膜のＮ型部分となるべき部分）以外の部分、すなわち、第１層ポリシリコン膜のＰ型部分８ｐとなるべき部分をレジスト膜等で被覆した状態で、イオン注入によるドーピングを実施する。このときのイオン注入条件としては、イオン種：たとえば砒素、ドーズ量：たとえば１ｘ１０１５から１ｘ１０１６ｃｍ−２程度、注入エネルギ：たとえば１０から１００ｋｅＶ程度を例示することができる。
次に図２５に示すように、たとえば、通常のリソグラフィによりパターニングしたゲート加工用マスク（たとえばレジスト膜）等を用いたドライエッチング（エッチングのガス系としては、たとえばＳＦ６等を例示することができる）等により、第１層ポリシリコン膜８ｎ，８ｐをパターニングするとともに、たとえばトレンチ６の上半部分程度までエッチバック処理を施すことにより、第１層ポリシリコン配線１２、第１層ポリシリコン引き出し部１１、埋め込みフィールドプレート３１、周辺埋め込みフィールドプレート３１ｐ等を形成する。
次に図２６に示すように、たとえば、弗酸系の酸化シリコン膜エッチング液等により、ウエットエッチングすることにより、フィールドプレート電極３１の上端部およびトレンチ６のＳｉ側壁が露出する程度まで、フィールドプレート周辺絶縁膜３２を除去する。
次に、図２７に示すように、たとえば、熱酸化等により、厚さ５０ｎｍ程度のゲート絶縁膜７（酸化シリコン膜）を形成する。なお、このとき同時に、フィールドプレート電極３１とゲート電極間の絶縁膜（厚さ１００ｎｍ程度）が形成される。続いて、トレンチ６内およびウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、Ｎ＋トレンチゲート電極９（トレンチゲートポリシリコン層）となるべき、たとえば厚さ６００ｎｍ程度の高濃度リンドープポリシリコン層１８（第２層のポリシリコン膜）を形成する。
次に図２８に示すように、たとえば、通常のリソグラフィによりパターニングしたゲート加工用マスク（たとえばレジスト膜）等を用いたドライエッチング（エッチングのガス系としては、たとえばＳＦ６等を例示することができる）等により、高濃度リンドープポリシリコン膜８をパターニングするとともに、エッチバック処理を施すことにより、第２層ポリシリコン配線１３、第２層ポリシリコン引き出し部３３、ポリシリコンゲート電極９等を形成する。
次に図２９に示すように、ウエハ１の表面１ａのＰボディ領域１５（チャネル領域）となるべき部分に、レジスト膜等をマスクとして、イオン注入を実施する。このときのイオン注入条件としては、イオン種：たとえばボロン、ドーズ量：たとえば１ｘ１０１２から５ｘ１０１３ｃｍ−２程度、注入エネルギ：たとえば５０から２００ｋｅＶ程度を例示することができる。
次に図３０に示すように、レジスト膜等をマスクとして、イオン注入を実施することにより、Ｎ型ソース領域１６、Ｎ型チャネルストップ領域１７、ゲート保護素子１４のＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護用ポリシリコンツェナーダイオード（Ｐｏｌｙｓｉｌｉｃｏｎ Ｚｅｎｅｒ Ｄｉｏｄｅ）のＮ型高濃度領域１４ｎ＋＋（たとえば、図３６，３８，４０および４２）等を形成する。このときのイオン注入条件としては、イオン種：たとえば砒素、ドーズ量：たとえば１ｘ１０１５から１ｘ１０１６ｃｍ−２程度、注入エネルギ：たとえば１０から１５０ｋｅＶ程度を例示することができる。
次に図３１に示すように、レジスト膜等をマスクとして、付加的なイオン注入を実施することにより、付加注入された部分が、ゲート保護素子１４のＥＳＤ保護用ポリシリコンツェナーダイオードのＰ型高濃度領域１４ｐ＋＋（たとえば、図３６及び図４３）となり、Ｐ型部分のうち、付加注入されなかった部分がＰ型中濃度領域１４ｐ＋（たとえば、図３６及び図４３）となる。このときのイオン注入条件としては、イオン種：たとえばボロン、ドーズ量：たとえば１．５ｘ１０１５から２ｘ１０１６ｃｍ−２程度、注入エネルギ：たとえば１０から１５０ｋｅＶ程度を例示することができる。
次に図３２に示すように、ウエハ１の表面１ａのほぼ全面に、たとえば、ＣＶＤ等により、ＰＳＧ膜等の層間絶縁膜１９（厚さは、たとえば２５０から４５０ｎｍ程度）を成膜する。層間絶縁膜１９は酸化シリコン系絶縁膜を主要な要素とするものが好適であり、ＰＳＧ膜のほか、ＢＰＳＧ膜等の単体膜、これらとＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜またはＴＥＯＳ膜との複合膜等も好適である。次に、通常のリソグラフィにより、ウエハ１の表面１ａ上にレジスト膜等のパターンを形成し、当該パターンをマスクとして、異方性ドライエッチングを実行することにより、コンタクトホール２１、接続ビア２２等を形成する。その後、不要になったレジスト膜等を除去する。
次に図３３に示すように、層間絶縁膜１９をマスクとして、異方性ドライエッチング（シリコンエッチング）を実行することにより、コンタクトホール２１、接続ビア２２等を下方に（たとえば、０．３５マイクロメートル程度）延長する。続いて、不要な部分をレジスト膜等の被覆した状態で、コンタクトホール２１等を通して、イオン注入を実行することにより、Ｐ型ボディコンタクト領域２３およびＰ型周辺コンタクト領域２４を導入する。このときのイオン注入条件としては、イオン種：たとえばボロン（またはＢＦ２）、ドーズ量：たとえば１ｘ１０１５から５ｘ１０１６ｃｍ−２程度、注入エネルギ：たとえば２０から２００ｋｅＶ程度を例示することができる。
次に、図３４に示すように、たとえばスパッタリング成膜により、前記コンタクトホール２１の内面、およびウエハ１のデバイス面１ａのほぼ全面に、たとえば、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系ソースメタル膜（たとえば、厚さ３．５から５．５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系ソースメタル膜およびバリアメタル膜からなるソースメタル電極をパターニングすることにより、メタルソース電極またはソースパッド２６（またはソース端子）、メタルゲート電極２７（ゲートパッド又はゲート端子）、メタルガードリング２８等を形成する。
その後、必要に応じて、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布する。次に、通常のリソグラフィによって、ソースパッド開口、ゲートパッド開口に対応する部分のファイナルパッシベーション膜を除去する。
次に、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、たとえば、５００から９００マイクロメータ程度のウエハ厚を必要により、たとえば３００から３０マイクロメータ程度に薄膜化する。その後、裏面電極２９を、たとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ１を個々のチップ２に分割する。
なお、埋め込みフィールドプレート３１（周辺埋め込みフィールドプレート）は、メタルソース電極２６またはメタルゲート電極２７と同層のメタル層によって、ソース電極又はゲート電極と同じ電位に電気的に接続されている。ソース電極に接続した場合は、ゲート容量が小さくなり、高速スイッチングなどの用途に好適である。一方、ゲート電極に接続した場合は、埋め込みフィールドプレート３１と真性ゲート９の間の絶縁膜を薄くできる（製造容易）メリットがある。
７．本願の前記一実施の形態の半導体装置における絶縁ゲート型パワー系トランジスタの他の一例であるＩＧＢＴのデバイス構造およびゲート保護素子（１次元多濃度型）の説明（主に図３５、図１及び図３を参照）
このセクションでは、上面レイアウトが図１とほぼ同じであって、ゲート保護素子１４の構造が、図３とほぼ同じ例について、絶縁ゲート型パワー系トランジスタがＮチャネル型パンチスルーＩＧＢＴである場合の具体例を説明する。しかし、ゲート保護素子１４の構造等については、本願に示す他の例もそのまま適用できることは言うまでもない。また、同様に、ノンパンチスルーＩＧＢＴである場合にも、ほぼそのまま適用できることは言うまでもない。
図３５は本願の前記一実施の形態の半導体装置における図２に対応する絶縁ゲート型パワー系トランジスタの他の一例であるＩＧＢＴのデバイス構造およびゲート保護素子（１次元多濃度型）を含むデバイスチップのデバイス模式断面図である。これらに基づいて（図１及び図３を参照）、本願の前記一実施の形態の半導体装置における絶縁ゲート型パワー系トランジスタの他の一例であるＩＧＢＴのデバイス構造およびゲート保護素子（１次元多濃度型）を説明する。
図３５に示すように、半導体チップ２（半導体基板１）の表面１ａの最外周には、環状のメタルガードリング２８（たとえば、アルミニウム系メタルガードリング等）があり、その内側には、環状のＮ型チャネルストップ領域１７（Ｎ型ソース領域１６すなわちエミッタ領域と同時に導入された領域）がある。更に、これらの内側には、１または２以上のフィールドリミッティングリング５（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）またはフローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）が設けられており、このフィールドリミッティングリング５の内側のチップ中央部に、セル領域３６が設けられている。フィールドリミッティングリング５とセル領域３６の間は、若干複雑な環状のPウエル領域４で埋められており、セル領域３６の周辺部は、内部領域とは異なる構造の緩衝領域３７となっている。この緩衝領域３７を挟んで、その外側がチップ周辺領域３８である。
セル領域３６および緩衝領域３７には、網目状にトレンチ６（図１）が設けられており、その中には、ゲート絶縁膜７を介して比較的薄いスラブ（Ｓｌａｂ）状のトレンチゲート電極、すなわち、ポリシリコンゲート電極９（たとえば、第１層ポリシリコン膜８）が埋め込まれている。ポリシリコンゲート電極９は第１層ポリシリコン引き出し部１１により、トレンチ６の外部に引き出されており、周辺の第１層ポリシリコン配線１２の部分でメタル＆ポリシリコン間接続孔４１（図１）を介して、メタルゲート配線３９（図１）と接続されて、メタルゲート電極２７（ゲートパッド）に至る。
セル領域３６において、網目状のトレンチ６間のアクティブ領域４０（セル領域のうちトレンチではない部分）には、Ｐ型ボディコンタクト領域２３が設けられており、その周辺にはＮ型ソース領域１６（ＩＧＢＴの場合はエミッタ領域とも言う）が設けられている。Ｐ型ボディコンタクト領域２３には、メタルソース電極２６（ソースパッドまたはエミッタパッド）が接続されており、先のゲート保護素子１４は、ゲート側コンタクト部２０ｇを介してメタルゲート電極２７（ゲート端子）と、ソース側コンタクト部２０ｓを介して、メタルソース電極２６（ソース端子）と接続されている。
更に、チップ２の裏面のコレクタ層１ｓは、たとえば、比較的高濃度のＰ型シリコン領域であり、その裏面１ｂ側には、ドレインメタル電極２９（ＩＧＢＴの場合はコレクタ電極とも言う）が設けられている。コレクタ層１ｓの表面側には、比較的低濃度のＮ型シリコンエピタキシ層１ｅ（ドリフト領域１０）が設けられており、このＮ型ドリフト領域１０とコレクタ層１ｓの間には、Ｎ型ドリフト領域１０よりも高濃度のＮ型バッファ層３４（フィールドストップ層）が設けられている。
Ｎ型シリコンエピタキシ層１ｅの表面領域の内、チップ周辺領域３８においては、Pウエル領域４、５、およびＰ型周辺コンタクト領域２４（たとえば、Ｐ型ボディコンタクト領域２３と同時に形成）が設けられている。一方、Ｎ型シリコンエピタキシ層１ｅの表面領域の内、セル領域３６の全面とその周辺に渡って、チャネル領域を構成するＰボディ領域１５（Ｐ型ボディ領域）が形成されている。チップ周辺領域３８のＮ型シリコンエピタキシ層１ｅの表面上には、フィールド絶縁膜３が形成されており、その上には、層間絶縁膜１９が形成されている。緩衝領域３７におけるトレンチ内には、周辺ダミーポリシリコンゲート電極９ｐが設けられており、セル領域３６周辺での耐圧の劣化を防止している。
なお、製法に関しては、セクション５と基本的に同様であるが、Ｎ型シリコンエピタキシ層１ｅと同程度の不純物濃度のウエハを用意して、表面側のデバイス構造の形成を進めた後、バックグラインディング後に、裏面からイオン注入などによって、Ｎ型バッファ層３４およびコレクタ層１ｓを導入するのが一般的である。
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にＮチャネル型デバイスについて、具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型デバイスにも、ほぼそのまま適用できることは言うまでもない。
また、前記実施の形態では、主に単体デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、これらの絶縁ゲート型パワー系トランジスタを組み込んだ複合半導体チップ（半導体装置）にも、ほぼそのまま適用できることは言うまでもない。
更に、前記実施の形態では、主にシリコン系デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＣ系，ＳｉＮ系などのその他の系統に属する基板材料を使用したデバイスにも、ほぼそのまま適用できることは言うまでもない。
なお、前記実施の形態では、主に表面側メタルとして、アルミニウムを主要な成分とするメタル層を主要な構成要素とする電極（アルミニウム系電極）を用いたデバイスを具体的に説明したが、本発明はそれに限定されるものではなく、タングステン系電極等のその他の電極金属を使用したデバイスにも、ほぼそのまま適用できることは言うまでもない。
１ ウエハ（半導体基板）
１ａ （ウエハまたは半導体基板の）表面
１ｂ （ウエハまたは半導体基板の）裏面
１ｅ （ウエハまたは半導体基板の）エピタキシ層
１ｓ （ウエハまたは半導体基板の）基板層（またはＩＧＢＴのコレクタ層）
２ 半導体チップ（またはウエハ上のチップ領域）
３ フィールド絶縁膜
４ Pウエル領域
５ フィールドリミッティングリング
６ トレンチ
７ ゲート絶縁膜
８ 第１層ポリシリコン膜
８ｎ 第１層ポリシリコン膜のＮ型部分
８ｐ 第１層ポリシリコン膜のＰ型部分
９ ポリシリコンゲート電極
９ｐ 周辺ダミーポリシリコンゲート電極
１０ ドリフト領域
１１ 第１層ポリシリコン引き出し部
１２ 第１層ポリシリコン配線
１３ 第２層ポリシリコン配線
１４ ゲート保護素子（保護用ダイオード、静電保護素子、サージ保護素子）
１４ｎ＋ （ポリシリコンダイオードの）Ｎ型中濃度領域
１４ｎ＋＋ （ポリシリコンダイオードの）Ｎ型高濃度領域
１４ｐ＋ （ポリシリコンダイオードの）Ｐ型中濃度領域
１４ｐ＋＋ （ポリシリコンダイオードの）Ｐ型高濃度領域
１５ Ｐボディ領域（チャネル領域）
１６ Ｎ型ソース領域（またはＩＧＢＴのエミッタ領域）
１７ Ｎ型チャネルストップ領域
１８ 第２層ポリシリコン膜
１９ 層間絶縁膜
２０ｇ ゲート側コンタクト部
２０ｓ ソース側コンタクト部
２１ コンタクトホール
２２ 接続ビア
２３ Ｐ型ボディコンタクト領域
２４ Ｐ型周辺コンタクト領域
２５ 表面メタル電極膜
２６ メタルソース電極またはソースパッド（またはソース端子）
２７ メタルゲート電極（ゲートパッド又はゲート端子）
２８ メタルガードリング
２９ メタル裏面ドレイン電極膜
３０ ソース側コンタクト及び短絡部
３１ 埋め込みフィールドプレート
３１ｐ 周辺埋め込みフィールドプレート
３２ フィールドプレート周辺絶縁膜（リサーフゲート絶縁膜）
３３ 第２層ポリシリコン引き出し部
３４ ＩＧＢＴのバッファ層
３５ 短絡部
３６ セル領域
３７ 緩衝領域
３８ 周辺領域
３９ メタルゲート配線
４０ アクティブ領域（セル領域のうちトレンチではない部分）
４１ メタル＆ポリシリコン間接続孔
４２ 双方向ツェナーダイオード
４３ａ，４３ｂ 他のツェナーダイオード
４４ オーミック相互連結部

Claims (20)

  1. 以下を含む半導体装置：
    （ａ）半導体チップ；
    （ｂ）前記半導体チップに形成された絶縁ゲート型パワー系トランジスタ；
    （ｃ）前記半導体チップに形成され、前記絶縁ゲート型パワー系トランジスタのゲート端子およびソース端子間に接続されたゲート保護素子、
    ここで、前記ゲート保護素子は複数段のＰＮ接合を有する双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート端子側がマイナスバイアスされたときの耐圧と、そのゲート端子側がプラスバイアスされたときの耐圧とは相互に異なり、前記双方向ツェナーダイオードは以下を含む：
    （ｘ１）ソース側第１導電型領域；
    （ｘ２）前記ソース側第１導電型領域と、ほぼ同一不純物濃度を有し、回路的に前記ゲート端子により近い部分に形成されたゲート側第１導電型領域；
    （ｘ３）前記ソース側第１導電型領域および前記ゲート側第１導電型領域の間に直列接続され、前記ソース側第１導電型領域との間でソース側ＰＮ接合を形成し、前記ゲート側第１導電型領域との間でゲート側ＰＮ接合を形成する第２導電型領域、
    ここで、前記第２導電型領域の両端部は相互に濃度が異なる。
  2. 前記１項の半導体装置において、前記絶縁ゲート型パワー系トランジスタがＮチャネル型であるときは、前記双方向ツェナーダイオードは、そのゲート端子側がプラスバイアスされたときの耐圧と比較して、そのゲート端子側がマイナスバイアスされたときの耐圧は低くされており、前記絶縁ゲート型パワー系トランジスタがＰチャネル型であるときは、そのゲート端子側がマイナスバイアスされたときの耐圧と比較して、そのゲート端子側がプラスバイアスされたときの耐圧は低くされている。
  3. 前記２項の半導体装置において、前記双方向ツェナーダイオードは、一体のポリシリコン膜によって構成されている。
  4. 前記３項の半導体装置において、前記双方向ツェナーダイオードを構成する前記ポリシリコン膜と、前記絶縁ゲート型パワー系トランジスタのポリシリコン真性ゲート電極を構成するポリシリコン膜とは、層が異なる。
  5. 前記４項の半導体装置において、前記双方向ツェナーダイオードの両端部は、Ｎ型領域である。
  6. 前記５項の半導体装置において、前記双方向ツェナーダイオードは、１次元型である。
  7. 前記５項の半導体装置において、前記双方向ツェナーダイオードは、２次元型であり、前記双方向ツェナーダイオードを構成する各領域は丸みを帯びた平面形状を呈する。
  8. 前記７項の半導体装置において、前記第２導電型領域は、濃度の異なる二つの領域から構成されている。
  9. 前記８項の半導体装置において、前記絶縁ゲート型パワー系トランジスタは、絶縁ゲート型パワー系ＭＯＳＦＥＴである。
  10. 前記８項の半導体装置において、前記絶縁ゲート型パワー系トランジスタは、ＩＧＢＴである。
  11. 以下を含む半導体装置：
    （ａ）半導体チップ；
    （ｂ）前記半導体チップに形成された絶縁ゲート型パワー系トランジスタ；
    （ｃ）前記半導体チップに形成され、前記絶縁ゲート型パワー系トランジスタのゲートおよびソース間に接続されたゲート保護素子、
    ここで、前記ゲート保護素子は、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なり、前記前記ゲート保護素子は以下を含む：
    （ｘ１）複数段のＰＮ接合を有する双方向ツェナーダイオード；
    （ｘ２）前記双方向ツェナーダイオードとともに、オーミック配線により、前記ゲートおよびソース間に直列接続された他のツェナーダイオード。
  12. 前記１１項の半導体装置において、前記絶縁ゲート型パワー系トランジスタがＮチャネル型であるときは、前記ゲート保護素子は、そのゲート端子側がプラスバイアスされたときの耐圧と比較して、そのゲート端子側がマイナスバイアスされたときの耐圧は低くされており、前記絶縁ゲート型パワー系トランジスタがＰチャネル型であるときは、そのゲート端子側がマイナスバイアスされたときの耐圧と比較して、そのゲート端子側がプラスバイアスされたときの耐圧は低くされている。
  13. 前記１２項の半導体装置において、前記双方向ツェナーダイオードと前記他のツェナーダイオードの前記オーミック配線により相互に接続された領域は、相互に分離している。
  14. 前記１２項の半導体装置において、前記双方向ツェナーダイオードと前記他のツェナーダイオードの前記オーミック配線により相互に接続された領域は、相互に連結して、ＰＮ接合を形成している。
  15. 前記１４項の半導体装置において、前記双方向ツェナーダイオードと前記他のツェナーダイオードは、単一層のポリシリコン膜によって構成されている。
  16. 前記１５項の半導体装置において、前記双方向ツェナーダイオードと前記他のツェナーダイオードを構成する前記ポリシリコン膜と、前記絶縁ゲート型パワー系トランジスタのポリシリコン真性ゲート電極を構成するポリシリコン膜とは、層が異なる。
  17. 前記１６項の半導体装置において、前記双方向ツェナーダイオードは、１次元型である。
  18. 前記１６項の半導体装置において、前記双方向ツェナーダイオードは、２次元型であり、前記双方向ツェナーダイオードを構成する各領域は丸みを帯びた平面形状を呈する。
  19. 前記１８項の半導体装置において、前記絶縁ゲート型パワー系トランジスタは、絶縁ゲート型パワー系ＭＯＳＦＥＴである。
  20. 前記１８項の半導体装置において、前記絶縁ゲート型パワー系トランジスタは、ＩＧＢＴである。
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