DE102005008495B4 - Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip - Google Patents

Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip Download PDF

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Abstract

Verfahren zu Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil umfassend: Bereitstellen eines Halbleiter-Wafers, wobei das Wafer eine erste Schicht (100) mit einem ersten Leitfähigkeitstyp und eine zweite Schicht (102) mit einem zweiten Leitfähigkeitstyp aufweist, die über der ersten Schicht (100) liegt; Ausbilden eines ersten Trench (402) in dem Wafer, wobei der erste Trench (402) mit einer Schnittlinie zusammenfällt, die einen Chip (70) in dem Wafer begrenzt, wobei der Boden des ersten Trench (402) in der zweiten Schicht (102) liegt; Einführen eines Dotierungsmittels des ersten Leitfähigkeitstyps durch einen Boden des ersten Trench (402), um einen Bereich des ersten Leitfähigkeitstyps zu bilden, der sich von dem Boden des ersten Trench (402) zu der ersten Schicht (100) erstreckt; Ausbilden einer Isolierschicht (182) in dem ersten Trench (402) und über der Oberfläche der zweiten Schicht (102) des zweiten Leitfähigkeitstyps; Ausbilden einer Kantenbegrenzungs-Metallschicht (184A) über der Isolierschicht (182) in dem ersten...

Description

  • Die Erfindung bezieht sich auf Leistungs-Trench-Gate-MOSFETs mit überlegenen Ein-Widerstands- und Durchbruchs-Charakteristiken, und insbesondere auf Trench-MOSFETs, die für einen Hochfrequenzbetrieb geeignet sind. Die Erfindung bezieht sich auch auf ein Verfahren zur Herstellung solch eines MOSFETs.
  • Einige Metall-Isolator-Halbleiter-(MIS)-Bauteile umfassen ein Gate, das in einem Trench angeordnet ist, der sich von der Oberfläche eines Halbleitersubstrats (beispielsweise Silicium) nach unten erstreckt. Der Stromfluss in solch einem Bauteil ist primär vertikal und als Resultat können die Zellen dichter gepackt werden. Wenn alles andere gleich ist, erhöht dies die Stromführungsfähigkeit und reduziert den Ein-Widerstand des Bauteils. Bauteile, die in der allgemeinen Kategorie von MIS-Bauteilen enthalten sind, umfassen Metall-Oxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs), Bipolar-Transis-toren mit isoliertem Gate (IGBTs) und MOS-Gate-Thyristoren.
  • In einem MIS-Bauteil wird über einem Substrat eines ersten Leitfähigkeitstyps eine epitaxiale (”epi”) Schicht eines zweiten Leitfähigkeitstyps angeordnet. Ein Trench wird in der Epitaxialschicht ausgebildet und ein Gate ist in dem Trench angeordnet und von der Epitaxialschicht durch eine Oxid- oder andere Isolierschicht getrennt.
  • Um die Gate-zu-Drain-Kapazität Cgd auf ein Minimum herabzusetzen, wird eine dicke Isolierschicht, vorzugsweise Oxid, auf dem Boden des Trench ausgebildet. Der Trench ist mit einer relativ dicken Schicht aus beispielsweise Nitrid ausgekleidet, und die Nitridschicht wird direkt geätzt, um die Nitridschicht von dem Boden des Trench zu entfernen. An diesem Punkt wird ein Dotierungsmittel des ersten Leitfähigkeitstyps durch den Boden des Trench implantiert, um einen Drain-Drift-Bereich zu bilden, der sich von dem Trenchboden zu dem Substrat erstreckt.
  • Die dicke Isolierschicht kann in verschiedenen Weisen ausgebildet werden. Eine Oxid- oder andere Isolierschicht kann beispielsweise durch chemische Abscheidung aus der Dampfphase (CVD) abgeschieden werden, und die dicke Isolierschicht kann zurückgeätzt werden, bis nur ein ”Pfropfen” auf dem Boden des Trench zurückbleibt. Eine Oxidschicht kann thermisch auf dem Boden des Trench ausgebildet werden. Ein Abscheidungsverfahren kann in solch einer Weise ausgeführt werden, dass das abgeschiedene Material (beispielsweise Oxid) sich vorzugsweise auf dem Silicium an dem Boden des Trench abscheidet, im Gegensatz zu dem Material (beispielsweise Nitrid), welches die Seitenwände des Trench auskleidet.
  • Nachdem die dicke Isolierschicht auf dem Boden des Trench ausgebildet worden ist, wird das Material, das die Seitenwände des Trench auskleidet, entfernt. Eine relativ dünne Gateoxidschicht wird auf den Seitenwänden des Trench ausgebildet, und der Trench wird mit einem leitfähigen Gate-Material, beispielsweise dotiertem Polysilicium, gefüllt.
  • Die Veröffentlichung von Braun, J. et al: Novel Trench Gate Structure Developments Set the Benchmark fro Next Generation Power MOSFET Switching Performance”, vorgelegt bei der PCIM Europe 2003 Intern. Conf. und Ausstellung, 20–22. Mai, Nürnberg, befasst sich mit effizienteren Stromversorgungen, insbesondere durch MOSFETs. Es wird ein Trench-W-Gate gesteuerter Leistungs-MOSFET (WMOSFET) offenbart, der eine Reduktion in der Gate-Drain-Kapazität liefern soll, ohne den Widerstand zwischen Drain und Source negativ zu beeinflussen. Um die Dynamik des Leistungs-MOSFETs zu verbessern, wenn er bei hohen Schaltfrequenzen arbeitet, wird ein Leistungs-MOSFET mit einem dicken Bodenoxid vorgeschlagen, bei dem die Gate-Ladung, die zum Einschalten des Bauteiles notwendig ist, und auch die Schaltübergänge des Leistungs-MOSFETs reduziert sein sollen.
  • Es ist Aufgabe der Erfindung, einen Kanten-Begrenzungsbereich in einer integrierten Bauweise herzustellen.
  • Dazu ist das erfindungsgemäße Verfahren in der in Anspruch 1 und 30 angegebenen Weise charakterisiert, während der erfindungsgemäße Chip in Anspruch 13, 21 und 28 angegeben ist. Vorteilhafte Ausgestaltungen sind jeweils in den Unteransprüchen chrakterisiert.
  • Bei der Erfindung wird einen Kanten Begrenzungsbereich unter Verwendung von im Wesentlichen denselben Verfahrensschritten hergestellt, die verwendet werden, um den Trench und den Drain-Drift-Bereich herzustellen.
  • Nach einem weiteren Aspekt der Erfindung umfasst ein Kanten-Begrenzungsbereich eines MIS-Bauteils eine Vielzahl von Begrenzungstrenchs und eine Bereich des ersten Leitfähigkeitstyps, der sich von dem Boden der Trenchs zu dem Substrat erstreckt. Jeder der Begrenzungstrenchs enthält ein leitfähiges Material, und eine Metallschicht verbindet das Polysilicium in jedem Begrenzungstrench mit einem Kontaktbereich auf dem Mesa neben dem Trench.
  • Ausführungsbeispiele der Erfindung werden nun unter Bezugnahme auf die Zeichnungen beschrieben, in denen:
  • 1A–1G ein Verfahren zur Herstellung eines Drain-Drift-Bereichs durch Implantieren eines Dotierungsmittels zwischen den Trench-Seitenwand-Abstandsstücken und durch den Boden des Trench zeigen;
  • 1H–1J ein Verfahren zur Herstellung einer dicken Bodenoxidschicht durch Abscheiden eines Oxids zwischen den Trench-Seitenwand-Abstandsstücken zeigen;
  • 2 einen MIS-Bauteil entsprechend dieser Erfindung zeigt;
  • 3A und 3B zeigen, wie die Erfindung die Erzeugung eines Rand-Abschlussbereiches in einem MIS-Bauteil vereinfacht;
  • 4 einen Kanten-Begrenzungsbereich für einen MOSFET gemäß der Erfindung zeigt;
  • 5A–5G ein Verfahren zur Herstellung des Kanten-Begrenzungsbereiches von 27 zeigen;
  • 6 ein zweites Ausführungsbeispiel des Ergänzungsbereichs gemäß der Erfindung zeigt;
  • 7 ein drittes Ausführungsbeispiel eines Kanten-Begrenzungsbereichs gemäß der Erfindung zeigt;
  • 8 eine Querschnittsdarstellung eines Kanten-Begrenzungsbereichs eines MOSFET's gemäß einem Aspekt der Erfindung ist;
  • 9 eine Querschnittsdarstellung eines alternativen Kanten-Begrenzungsbereichs eines MOSFET's gemäß der Erfindung ist; und
  • 10 eine Querschnittsdarstellung eines anderen, alternativen Kanten-Begrenzungsbereichs eines MOSFET's gemäß der Erfindung ist.
  • 2 zeigt ein typisches MIS-Bauteil 70 entsprechend dieser Erfindung. Das MIS-Bauteil 70 ist ein MOSFET, es könnte jedoch auch ein anderer Typ von MIS-Bauteil sein, beispielsweise ein bipolarer Transistor mit isoliertem Gate (IGBT) oder ein MOS-Gate-Thyristor.
  • Das MIS-Bauteil 70 ist in einer epitaxialen (”epi”) Schicht 102 ausgebildet, die im Allgemeinen mit einer P-Typ-Verunreinigung dotiert ist und die auf der Oberseite eines N+-Substrats 100 liegt. Das N+-Substrat 100, welches das Drain des Bauteils bildet, kann einen spezifischen Widerstand von 5 × 10–4 Ohm-cm bis 5 × 10–3 Ohm-cm beispielsweise haben, und die P-Epitaxialschicht 102 kann mit Bor bis zu einer Konzentration von 1 × 1015 cm–3 bis 5 × 1017 cm–3 dotiert sein. Das N+-Substrat 100 ist typischerweise etwa 200 μm (Mikron) dick, und die Epitaxialschicht 102 könnte von 2 μm bis 5 μm (2 Mikron bis 5 Mikron) dick sein.
  • Der Trench 110 ist in der P-Epitaxialschicht 102 ausgebildet, wobei der Trench 110 mit einer Gateoxidschicht 170 ausgekleidet und mit Polysilicium gefüllt ist, das als Gate 174 dient. Ein N+-Sourcebereich 178 und ein P+-Körperkontaktbereich 180 sind an der Oberfläche der P-Epitaxialschicht 102 ausgebildet. Der restliche Teil der P-Epitaxialschicht 102 bildet eine P-Typ-Basis oder -Körper 103. Der Körper 103 bildet einen Übergang mit dem N+-Substrat 100, der im Wesentlichen mit der Grenzfläche zwischen der P-Epitaxialschicht 102 und dem N+-Substrat 100 zusammenfällt.
  • Der elektrische Kontakt zu dem N+-Source-Bereich 178 und dem P+-Körperkontaktbereich 180 wird durch eine Metallschicht 184 hergestellt. Eine Bor-Phosphor-Silicat-Glas(BPSG)-Schicht 182 isoliert das Gate 174 von der Metallschicht 184. Das Gate 174 wird elektrisch in der dritten Dimension außerhalb der Ebene der Zeichnung kontaktiert.
  • Gemäß dieser Erfindung umfasst das Drain des Bauteils 70 (a) einen N-Typ-Drain-Drift-Bereich 116, der sich zwischen dem Boden des Trench 110 und dem N+-Substrat 100 erstreckt, und (b) einen dicken Bodenoxidbereich 150, der in dem Trench 110 angrenzend an den Drain-Drift-Bereich 116 ausgebildet ist. Ein Übergang 105 zwischen dem N-Drain-Drift-Bereich 116 und dem P-Körper 103 erstreckt sich zwischen dem N+-Substrat 100 und dem Trench 110. Der N-Drain-Drift-Bereich 116 kann beispielsweise mit Phosphor bis zu einer Konzentration von 5 × 1015 cm–3 bis 5 × 1017 cm–3 dotiert sein.
  • Wie in 3A gezeigt ist, gibt es keine Notwendigkeit für eine separate P-Typ-Diffusion in dem Abschlussbereich des MOSFETs, da die P-Epitaxialschicht 102 sich zu dem N+-Substrat 100 erstreckt, außer, wo die N-Drain-Drift-Bereiche 116 angeordnet sind. 3B zeigt den Abschlussbereich eines herkömmlichen MOSFETs, der eine P-Typ-Diffusion 75 umfasst. Die Eliminierung der P-Typ-Abschluss-Diffusion oder des Feldrings reduziert die Anzahl der Maskierungsschritte. Beispielsweise werden in dem hier beschriebenen Verfahren nur fünf Maskierungsschritte benötigt.
  • Die 1A–1J sind Querschnittsdarstellungen, die ein Ausführungsbeispiel eines Verfahrens zur Herstellung eines Trench-MOSFET zeigen. Wie in 1A gezeigt ist, beginnt das Verfahren damit, dass eine leicht dotierte P-Epitaxialschicht 102 (typischerweise etwa 6 bis 8 μm dick) auf einem stark dotierten N+-Substrat 100 gezogen wird. Ein Pufferoxid 104 (beispielsweise 10 nm–20 nm (100–200 Å) dick) wird thermisch durch Trockenoxidation bei 950 C während 10 Minuten auf der P-Epitaxialschicht 102 ausgebildet. Wie in 1B gezeigt ist, wird eine Nitridschicht 106 (beispielsweise 20 nm–30 nm (200–300 Å) dick) durch chemische Abscheidung aus der Dampfphase (CVD) auf dem Pufferoxid 104 abgeschieden. Unter Verwendung eines normalen Photolithographieverfahrens und einer ersten (Trench) Maske werden die Nitridschicht 106 und das Pufferoxid 104 bemustert, um eine Öffnung 108 zu bilden, wo ein Trench angeordnet werden soll. Wie in 1C gezeigt ist, wird ein Trench 110 durch die Öffnung 108 üblicherweise unter Verwendung eines Trockenplasmaätzverfahrens, beispielsweise eines Ätzverfahrens mit reaktiven Ionen (RIE) geätzt. Der Trench 110 kann etwa 0,5–1,2 μm breit und etwa 1–2 μm tief sein.
  • Ein zweites Pufferoxid 112 (beispielsweise 10 nm–20 nm (100–200 Å) wird thermisch auf der Seitenwand und dem Boden des Trench 110 ausgebildet, wie in 1D gezeigt ist. Eine dicke Nitridschicht 114 (beispielsweise 100 nm–200 nm (1000–2000 Å)) wird konform durch CVD auf der Seitenwand und dem Boden des Trench 110 und auch auf der Oberseite der Nitridschicht 106 abgeschieden, wie in 1E gezeigt ist. Die Nitridschicht 114 wird unter Verwendung eines trockenen Richtungs-Plasmaätzverfahrens, beispielsweise ein RIE, geätzt, wobei ein Ätzmittel verwendet wird, das eine hohe Selektivität für die Nitridschicht 118 über das Oxid hat. Die Nitridätzung lässt Abstandsstücke 115 von der Nitridschicht 114 entlang den Seitenwänden des Trench 110 stehen, während das Pufferoxid 112 an dem zentralen Bodenteil des Trench 110 freigelegt wird, wie in 1F gezeigt ist. Es ist möglich, dass die Nitridschicht 114 übermäßig bis zu einem solchen Maße geätzt wird, dass die Nitridschicht 106 von der Oberseite des Pufferoxids 104 entfernt wird.
  • Während die Seitenwand-Abstandsstücke 115 an ihrer Stelle belassen werden, wird ein N-Typ-Dotierungsmittel durch das Pufferoxid 112 an dem Boden des Trench 110 implantiert, um einen N-Drain-Drift-Bereich 116 (1G) zu erzeugen. Beispielsweise kann Phosphor mit einer Dosis von 1 × 1013 cm–2 bis 1 × 1014 cm–2 und einer Energie von 300 keV bis 3,0 MeV implantiert werden. Um eine signifikante Diffusion des Phosphor und die daraus folgende Ausdehnung des N-Drain-Drift-Bereichs 116 zu vermeiden, wird die Wärmebelastung, der die Struktur danach ausgesetzt wird, auf ein Äquivalent von etwa 950°c für 60 Minuten beschränkt, oder die Struktur kann einer schnellen thermischen Temperung (RTA) bei 1050°C für 90 Sekunden unterworfen werden. In jedem Fall behält der N-Drain-Drift-Bereich 116 im Wesentlichen die kompakte Form bei, die in 1G gezeigt ist. Vorzugsweise ist in der Querschnittsdarstellung von 12G wenigstens 75% und vorzugsweise 90% des N-Drain-Drift-Bereichs 116 direkt unterhalb des Trench 110 angeordnet.
  • Ausbildung eines dicken Bodenoxids
  • Wie in 1H dargestellt ist, wird eine dicke Isolierschicht 150 abgeschieden. Das Abscheidungsverfahren wird als nicht-konformes Verfahren ausgewählt, wodurch der Trench 110 gefüllt wird und ein Überfließen auf die obere Oberfläche der P-Epitaxialschicht 102 stattfindet. Die dicke Isolierschicht 150 kann beispielsweise ein Niedrigtemperaturoxid (LTO), ein durch chemische Abscheidung aus der Dampfphase (CVD) erzeugtes Oxid, ein Phosphorsilicatglas (PSG), ein Bor-Phosphorsilicatglas (BPSG) oder ein anderes Isoliermaterial sein. In der folgenden Beschreibung wird angenommen, dass die Isolierschicht 150 eine CVD-Oxidschicht ist.
  • Die Oxidschicht 150 wird in den Trench 110 zurückgeätzt, typischerweise durch Durchführung einer Nassätzung mit einem Ätzmittel, das eine hohe Selektivität für Oxid über das Nitrid hat. Die Oxidschicht 150 wird geätzt, bis nur etwa 0,1–0,2 μm in dem Trench 110 übrig bleiben, wie in 1I gezeigt ist, wobei eine dicke Bodenoxidschicht 151 gebildet wird.
  • Die Nitridschicht 106 und die Abstandsstücke 115 werden entfernt typischerweise durch Durchführung einer Nassätzung mit einem Ätzmittel, das eine hohe Selektivität für Nitrid über Oxid hat. Das Pufferoxid 104 und der freiliegende Teil des Pufferoxids 112 werden typischerweise nassgeätzt. Diese Nassätzung entfernt einen kleinen, jedoch unsignifikanten Teil der dicken Oxidschicht 151. Die resultierende Struktur ist in 13C gezeigt, wobei die dicke Oxidschicht 151 an dem Boden des Trench 110 übrig bleibt.
  • 4 zeigt den MOSFET 70 von 2 angrenzend an einen Kanten-Begrenzungsbereich 400. Der Kanten-Begrenzungsbereich 400 umfasst einen Halb-Trench 402a, der sich zu einer Kante 406 des Chips erstreckt. Ein N-Bereich 408 erstreckt sich von dem Halb-Trench 402a durch die P-Epitaxialschicht 102 zu der N-Epitaxialschicht 252 nach unten. Die P-Epitaxialschicht 102 enthält eine P-Körper-Schicht 176. Eine Source-Metallschicht 184a, die mit der N+-Quelle und dem P-Körper des MOSFET 70 Kontakt hat, erstreckt sich über die BSPG-Schicht 182 in den Halb-Trench 402a, hört jedoch kurz vor der Kante 406 auf, wo eine Gefahr eines elektrischen Kontakts mit dem Drain über die oben erwähnten Strom-Leckpfade besteht. In dieser Struktur wirkt ein Teil der Source-Metallschicht 184a, der sich in den Kanten-Begrenzungsbereich 400 erstreckt, als Feldplatte für den Übergang zwischen dem N-Bereich 408 und der P-Epitaxialschicht 102, wobei die elektrischen Kraftlinien aufgespreizt werden und ein Durchbruch über diesen Übergang hinweg verhindert wird.
  • Die 5A–5E zeigen ein Verfahren zur Herstellung des Kanten-Begrenzungsbereichs 400 ohne Verfahrensschritte zusätzlich zu denen, die zur Herstellung des MOSFET 70 erforderlich sind. Das Verfahren läuft im Allgemeinen parallel zu dem oben beschriebenen Verfahren ab, beispielsweise zu dem in den 1A–1G gezeigten Verfahren. Wie in 5A gezeigt ist, beginnt das Verfahren mit der N-Epitaxialschicht 252 und der P-Epitaxialschicht 102, die über dem N+-Substrat 100 liegt. Die Pufferoxidschicht 104 wird auf der P-Epitaxialschicht 102 ausgebildet.
  • Wie in 5B gezeigt ist, wird eine Nitridschicht 106 auf der Pufferoxidschicht 104 abgeschieden. Die Nitridschicht 106 und die Pufferoxidschicht 104 werden unter Verwendung von 30 fotolithografischen Verfahren bemustert, und eine Öffnung 410 wird in der Nitridschicht 106 und der Pufferoxidschic hat 104 ausgebildet. Die Öffnung 410 fällt mit der Schnittlinie zwischen angrenzenden Chips zusammen. Diese kann gleichzeitig mit dem in 1B gezeigten Schritt ausgeführt werden.
  • Wie in 5C gezeigt ist, werden ein weiterer Trench 402 durch die Öffnung 410 in der P-Epitaxialschicht 102 geätzt. Diese kann gleichzeitig mit dem in 1C gezeigten Schritt ausgeführt werden.
  • 5D zeigt das Aufwachsen der zweiten Pufferoxidschicht 412 in dem Trench 402. Dies kann gleichzeitig mit dem Aufwachsen der Pufferoxidschicht 112, was in 1D gezeigt ist, ausgeführt werden.
  • Wenn der Drain-Drift-Bereich implantiert wird, was in 1G gezeigt ist, wird beispielsweise der Trench 402 exponiert gelassen und das Dotierungsmittel tritt in die P-Epitaxialschicht 102 ein. In jeder der oben beschriebenen Vorgehensweisen wird das Dotierungsmittel implantiert und/oder die fundierte, um den N-Typ-Bereich 408 zu bilden, der sich von dem Boden des Trench 402 zu der N-Epitaxialschicht 252 erstreckt. Dieses Stadium des Verfahrens ist in 55E gezeigt. Eine dicke Bodenoxidschicht wird in dem bereiten Trench 402 ausgebildet. Daher werden die Nitrid-Abstandsteile 115 nicht an den Seitenwänden des weiteren Trench 402 ausgebildet (s. 1E und 1F), und das N-Typ-Dotierungsmittel wird unter Verwendung der Nitridschicht 106 als Maske implantiert.
  • An einem späteren Punkt des Verfahrens kann eine BPSG-Schicht 182 abgeschieden und bemustert werden, um die Gate-Elektroden im dem aktiven Bereich des Bauteils abzudecken. Dies wird gefolgt von der Abscheidung der Metallschicht 184. Diese Schichten werden auch in dem breiten Trench 402 abgeschieden. Die Metallschicht 184 wird bemustert, um sie in Source-Metall- und Gate-Metall-Schichten aufzutrennen, der Teil der Source-Metall-Schicht 184a in dem mittleren Bereich des weiten Trench 402 wird ebenfalls geätzt, wodurch sich die in 5F gezeigte Struktur ergibt. Dies wird durch normales fotolithografisches Bemustern und Ätzen erreicht. Als ein Resultat erstreckt sich die Source-Metall-Schicht 184a in den weiten Trench 402.
  • Nachdem die BPSG-Schicht 182 und die Metallschicht 184 abgeschieden worden sind, kann eine Passivierungsschicht (nicht gezeigt) abgeschieden werden, um die Oberfläche des Bauteils zu schützen.
  • Nachdem diese Verfahren durchgeführt worden sind, wird der Chip an der Mitte des weiten Trench 402, beispielsweise an der gestrichelten Linie 409 in 5F, abgesägt.
  • Dies ergibt die Struktur, die in 5G gezeigt ist, wobei der Sägeschnitt einen Halb-Trench 402a erzeugt, der an der Kante 406 liegt, die durch den Sägeschnitt ausgebildet wird. Wie dargestellt ist, erstrecken sich die BPSG-Schicht 182 und die Metall-Schicht 184a von der Oberfläche der P-Epitaxialschicht 102 in den Halb-Trench 402a. In diesem Ausführungsbeispiel wurde eine P-Körper-Schicht 162 in die P-Epitaxialschicht 102 implantiert und diffundiert, dies ist jedoch optional.
  • Die 6 und 7 zeigen zwei alternative Ausführungsbeispiele. In dem in 6 gezeigten Ausführungsbeispiel wird eine Öffnung 416 in der BPSG-Schicht 182 und einer zweiten Pufferoxid-Schicht 412 ausgebildet, und ein Kantensegment 184b wird von der Metallschicht 184a getrennt. Diese Schritte werden vorzugsweise gleichzeitig mit der Bemusterung der BPSG-Schicht 182 bzw. der Metall-Schicht 184 ausgeführt. Das Metall der Schicht 184 fließt in die Öffnung 416, wobei ein ohmscher Kontakt mit dem N-Bereich 408 hergestellt wird. Das Kantensegment 184b ist daher auf das Drain-Potential vorgespannt, und die seitliche Trennung zwischen der Source-Metall-Schicht 184a und dem Kantensegment 184b muss groß genug sein, um die Source-zu-Drain-Spannung 20 aushalten zu können. Wenn eine Passivierungsschicht später abgeschieden wird, fließt sie in den Spalt zwischen der Source-Metall-Schicht 184a und dem Kantensegment 184b.
  • Das in 7 gezeigte Ausführungsbeispiel ist ähnlich wie das Ausführungsbeispiel von 6 mit der Ausnahme, dass ein N+-Bereich 414 auf dem Boden des Halb-Trench 402a ausgebildet wird, um 25 den ohmschen Kontakt zwischen den Kantensegment 184b und dem N-Bereich 408 zu verstärken. Der N+-Bereich 414 kann zusammen mit den N+-Source-Bereichen implantiert werden.
  • 8 zeigt den MOSFET 70 von 2 angrenzend an einen Kanten-Begrenzungsbereich 500. In diesem Ausführungsbeispiel wird eine N-Epitaxialschicht 252 auf dem N+-Substrat 100 ausgebildet, und eine P-Epitaxialschicht 102 wird auf einer N-Epitaxialschicht 252 ausgebildet.
  • Der Kanten-Begrenzungsbereich 500 umfasst vier Begrenzungs-Trenchs 502, 504, 506 und 508. Ein N-Bereich 510 erstreckt sich von dem Boden von jedem der Trenchs 502, 504, 506 und 508 zu der N-Epitaxialschicht 252. Jeder der Begrenzungs-Trenchs 502, 504, 506 und 508 ist mit einer Oxidschicht 512 ausgekleidet und mit Polysilicium 514 ausgefüllt. In den P-Epitaxialbereich 102 5 liegen rechts von jedem der Begrenzungs-Trenchs 502, 504, 506 bzw. 508 P+-Bereiche 516, 518, 520 und 522. Metall-Schichten 524, 526, 528 und 530 verbinden das Polysilicium 514 in jedem der Begrenzungs-Trenchs 502, 504, 506 und 508 mit den P+-Bereichen 516, 518, 520 bzw. 522 durch Öffnungen in der BPSG-Schicht 182. Das Polysilicium 514 in jedem der Begrenzungs-Trenchs 502, 504, 506 und 508 und den P+-Bereichen 516, 518, 520 und 522 kann elektrisch anschlusslos sein. Die Begrenzungs-Trenchs 502, 504, 506 und 508 sind so dargestellt, dass sie eine dicke Bodenoxidschicht haben, wie in 2 gezeigt ist.
  • In anderen Ausführungsbeispielen kann der Kanten-Begrenzungsbereich gemäß dieser Erfindung weniger oder mehr als vier Begrenzungs-Trenchs enthalten. In jedem Ausführungsbeispiel ist jede der Metall-Schichten in elektrischen Kontakt mit dem Polysilicium in einem der Begrenzungs-Trenchs und mit dem Mesa angrenzend an diesen Begrenzungs-Trench. Wenn es beispielsweise zwei Begrenzungs-Trenchs gibt, wäre die Metallschicht, die in elektrischem Kontakt mit dem Polysilicium in dem ersten Trench ist, in elektrischem Kontakt mit dem Mesa in der P-Epitaxialschicht 102 zwischen dem ersten und dem zweiten Begrenzungs-Trench, und die Metall-Schicht, die in elektrischem Kontakt mit dem Polysilicium in dem zweiten Begrenzungs-Trench ist, wäre in elektrischem Kontakt mit der P-Epitaxialschicht 102 auf der gegenüberliegenden Seite des zweiten Begrenzungs-Trench.
  • Typischerweise ist das N+-Substrat 100, welches den Drain des MOSFET 70 darstellt, in Bezug auf die N+-Source-Bereiche 178 positiv vorgespannt. Wie oben festgestellt wurde, sind in vielen Fällen die Source-Bereiche geerdet und der Drain ist auf eine positive Spannung vorgespannt. Jeder N+-Source-Bereich 178 ist an den P-Körper 103 über den P+-Bereich 180 und die Source-Metall-Schicht 184 gekoppelt. Daher wird die Source-zu-Drain-Spannung des Chips zwischen den Stufen über den Begrenzungs-Trenchs 502, 504, 506 und 508 verteilt oder heruntergestuft. Da das Polysilicium, das jeden der Trenchs 502, 504, 506 und 508 füllt, ungebunden ist, wirken die Trenchs zusammen als Spannungsteile.
  • Der Kanten-Begrenzungsbereich 500 kann in denselben Verfahrensschritten hergestellt werden, die zur Herstellung des MOSFET 70 verwendet werden mit der Ausnahme, dass in dem Bereich des Kanten-Begrenzungsbereichs 500 keine Öffnung in der Maske vorhanden sind, die zur Ausbildung der N+-Source-Bereiche 178 verwendet wird, und die BPSG-Schicht 182 so bemustert wird, dass über den Begrenzungs-Trenchs 502, 504, 506 und 508 und zwischen den Begrenzungs-Trenchs 502, 504, 506 und 508 Öffnungen ausgebildet werden, wie in 8 gezeigt ist. Die P+-Bereiche 516, 518, 5 520 und 522 können durch die Öffnungen in der BPSG-Schicht 182 zwischen den Begrenzungs-Trenchs 502, 504, 506 und 508 implantiert werden. Zusätzlich wird die Source-Metall-Schicht bemustert, um die Metallschichten 524, 526, 528 und 530 zu bilden.
  • Die Prinzipien dieser Erfindung sind auf andere als die in 8 gezeigten Strukturen anwendbar. In einigen Ausführungsbeispielen können die Trenchs einen implantierten Drain-Drift-Bereich jedoch keine dicke Bodenoxidschicht aufweisen. Solch ein Ausführungsbeispiel ist in 8 gezeigt, wo der Trench des MOSFET 80 und die Begrenzungs-Trenchs 502, 504, 506 und 508 in dem Kanten-Begrenzungsbereich 600 kein dickes Bodenoxid enthalten.
  • Darüber hinaus sind die Prinzipien dieser Erfindung auf Bauteile anwendbar, die keinen implantierten Drain-Drift-Bereich enthalten. 10 zeigt einen herkömmlichen Trench-MOSFET 90 und einen Kanten-Begrenzungsbereich 700, die in einer N-Epitaxialschicht 92 ausgebildet sind, die über einem N+-Substrat 100 liegt. Ein P-Körper-Bereich 94 wird typischerweise in die N-Epitaxialschicht 92 bis zu einem Niveau nahe dem Boden des Trench implantiert und eindiffundiert, und die N+-Source-Bereiche 178 und P+-Körper-Kontaktbereiche 180 werden in dem P-Körperbereich 94 ausgebildet. Wiederum stufen das Polysilicium in jedem der Begrenzungs-Trenchs 502, 504, 506 und 508 und die Teile des P-Körperbereichs 94, die daran angrenzen, den Spannungsabfall zwischen der Source und dem Drain in Stufen herab.
  • Während mehrere spezielle Ausführungsbeispiele dieser Erfindung beschrieben worden sind, sind diese Ausführungsbeispiele nur zur Erläuterung. Es ist für den Durchschnittsfachmann verständlich, dass zahlreiche zusätzliche Ausführungsbeispiele entsprechend den breiten Prinzipien dieser Erfindung hergestellt werden können. Beispielsweise können, während die oben beschriebenen Ausführungsbeispiele N-Kanal-MOSFETs sind, P-Kanal-MOSFETs entsprechend dieser Erfindung dadurch hergestellt werden, dass die Leitfähigkeiten der verschiedenen Bereiche in dem MOSFET umgekehrt werden.

Claims (32)

  1. Verfahren zu Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil umfassend: Bereitstellen eines Halbleiter-Wafers, wobei das Wafer eine erste Schicht (100) mit einem ersten Leitfähigkeitstyp und eine zweite Schicht (102) mit einem zweiten Leitfähigkeitstyp aufweist, die über der ersten Schicht (100) liegt; Ausbilden eines ersten Trench (402) in dem Wafer, wobei der erste Trench (402) mit einer Schnittlinie zusammenfällt, die einen Chip (70) in dem Wafer begrenzt, wobei der Boden des ersten Trench (402) in der zweiten Schicht (102) liegt; Einführen eines Dotierungsmittels des ersten Leitfähigkeitstyps durch einen Boden des ersten Trench (402), um einen Bereich des ersten Leitfähigkeitstyps zu bilden, der sich von dem Boden des ersten Trench (402) zu der ersten Schicht (100) erstreckt; Ausbilden einer Isolierschicht (182) in dem ersten Trench (402) und über der Oberfläche der zweiten Schicht (102) des zweiten Leitfähigkeitstyps; Ausbilden einer Kantenbegrenzungs-Metallschicht (184A) über der Isolierschicht (182) in dem ersten Trench (402); Ätzen einer Öffnung in der Kantenbegrenzungs-Metallschicht (184A) an einem Boden des ersten Trench (402), wobei die Schnittlinie die Öffnung schneidet; und Zersägen des Wafers bei der Schnittlinie.
  2. Verfahren nach Anspruch 1, umfassend die Ausbildung eines zweiten Trench in einem aktiven Bereich des Chips (70), wobei, während der erste Trench (402) ausgebildet wird, ein Boden des zweiten Trench in der zweiten Schicht (102) liegt.
  3. Verfahren nach Anspruch 2, umfassend Einführen eines Dotierungsmittels des ersten Leitfähigkeitstyps durch einen Boden des zweiten Trench, während ein Dotierungsmittel des ersten Leitfähigkeitstyps durch einen Boden des ersten Trench (402) eingeführt wird, um einen Drain-Drift-Bereich des ersten Leitfähigkeitstyps zu bilden, der sich von dem Boden des zweiten Trench zu der ersten Schicht (100) erstreckt.
  4. Verfahren nach Anspruch 3, umfassend Ausbilden eines Source-Bereichs des ersten Leitfähigkeitstyps angrenzend an den zweiten Trench und die Oberfläche der zweiten Schicht (102).
  5. Verfahren nach Anspruch 4, umfassend Einführen eines leitfähigen Materials in den zweiten Trench, um ein Gate zu bilden.
  6. Verfahren nach Anspruch 5, worin das Ausbilden der Isolierschicht das Abscheiden einer Isolierschicht umfasst, die über dem Gate liegt, und sich in dem ersten Trench (402) erstreckt.
  7. Verfahren nach Anspruch 6, umfassend Ausbilden einer Source-Metallschicht (184) über der Oberfläche der zweiten Schicht (102), wobei die Source-Metallschicht (184) in elektrischem Kontakt mit dem Source-Bereich ist.
  8. Verfahren nach Anspruch 7, worin die Source-Metallschicht (184) in elektrischem Kontakt mit der Kantenbegrenzungs-Metallschicht (184A) steht.
  9. Verfahren nach Anspruch 8, worin die Kantenbegrenzungs-Metallschicht (184A) über einem Übergang des Bereichs des ersten Leitfähigkeitstyps liegt.
  10. Verfahren nach Anspruch 7, umfassend Ausbilden einer Öffnung (416) in der Isolierschicht (182) an einem Boden des ersten Trench (402).
  11. Verfahren nach Anspruch 10, umfassend Ausbilden eines Metall-Kantensegments (184B), wobei das Metall-Kantensegment (184B) an die Schnittlinie angrenzt und elektrisch von der – Metall-Kantenschicht (184A) isoliert ist, wobei das Metall-Kantensegment sich in die Öffnung (416) in der Isolierschicht (182) erstreckt, um einen elektrischen Kontakt mit dem Bereich (408) des ersten Leitfähigkeitstyps zu machen.
  12. Verfahren nach Anspruch 11, umfassend Ausbilden eines stark dotierten Bereichs (414) des ersten Leitfähigkeitstyps in dem Bereich (408) des ersten Leitfähigkeitstyps, wobei das Kantensegment (184B) in elektrischem Kontakt mit dem stark dotierten Bereich (414) des ersten Leitfähigkeitstyps ist.
  13. Halbleiter-Chip umfassend ein Trench-MIS-Bauteil, wobei der Chip eine erste Schicht (100) eines ersten Leitfähigkeitstyps und eine zweite Schicht (102) eines zweiten Leitfähigkeitstyps, die über der ersten Schicht (100) liegt, umfasst, wobei der Chip einen Kanten-Begrenzungsbereich (400) umfasst, der aufweist: einen Halb-Trench (402), der in der zweiten Schicht (102) angrenzend an eine Kante (406) des Chips ausgebildet ist; einen Bereich (408) des ersten Leitfähigkeitstyps, der sich von einem Boden des ersten Halb-Trench (402A) zu der ersten Schicht (102) erstreckt; eine Isolierschicht (182), die von dem Boden des Halb-Trench (402A) wegführt, sich an einer Wand des Halb-Trench (402A) nach oben und über eine Oberfläche der zweiten Schicht (102) erstreckt; und eine Source-Metallschicht (184A) über der Isolierschicht (182), wobei die Source-Metallschicht (184A) sich von einer Stelle in dem Halb-Trench (402A) und über eine Oberfläche der zweiten Schicht (102) erstreckt, wobei die Source-Metallschicht (184A) in elektrischem Kontakt mit einem Source-Bereich des MIS-Bauteils ist, wobei eine Kante der Source-Metallschicht (184A) in dem Halb-Trench (402A) seitlich von der Kante (406) des Chips beabstandet ist.
  14. Chip nach Anspruch 13, ferner umfassend: einen Trench, der in der zweiten Schicht (102) in einem aktiven Bereich des Chips liegt; einen Drain-Drift-Bereich des ersten Leitfähigkeitstyps, der sich von einem Boden des Trench zu der ersten Schicht (100) erstreckt; und ein leitfähiges Gate in dem Trench, wobei die Isolierschicht (182) sich von einer Stelle oberhalb des Trench und in den Halb-Trench (402A) erstreckt.
  15. Chip nach Anspruch 14, worin der Source-Bereich angrenzend an den Trench angeordnet ist.
  16. Chip nach Anspruch 13, umfassend ein Metall-Kantensegment (184B), das in dem Halb-Trench (402A) angrenzend an die Kante (406) des Chips angeordnet ist, wobei das Metall-Kantensegment (184B) elektrisch von der Source-Metallschicht (184A) isoliert ist und in elektrischem Kontakt mit dem Bereich (408) des ersten Leitfähigkeitstyps steht.
  17. Chip nach Anspruch 13, worin das Metall-Kantensegment (184B) in elektrischem Kontakt mit dem Bereich (408) des ersten Leitfähigkeitstyps durch eine Öffnung (416) in der Isolierschicht (182) an dem Boden des Halb-Trench (184A) steht.
  18. Chip nach Anspruch 17, umfassend einen stark dotierten Bereich (414) des ersten Leitfähigkeitstyps in dem Bereich (408) des ersten Leitfähigkeitstyps und in Kontakt mit dem Metall-Kantensegment (184B).
  19. Chip nach Anspruch 13, worin die zweite Schicht (102) eine Epitaxialschicht des zweiten Leitfähigkeitstyps aufweist.
  20. Chip nach Anspruch 19, worin die erste Schicht (100) ein Substrat und eine Epitaxialschicht des ersten Leitfähigkeitstyps umfasst, die über dem Substrat liegt.
  21. Halbleiterchip enthaltend MIS-Bauteil, wobei der Chip eine erste Schicht (100) eines ersten Leitfähigkeitstyps aufweist, die unter einer zweiten Schicht (102) eines zweiten Leitfähigkeitstyps entgegengesetzt zu dem ersten Leitfähigkeitstyp liegt, wobei der Chip ferner umfasst: einen aktiven Bereich, der ein MIS-Bauteil (80) umfasst, wobei der MIS-Bauteil umfasst: einen aktiven Trench, der ein leitfähiges Gate-Material umfasst und sich von einer Oberfläche der zweiten Schicht (102) nach unten erstreckt, wobei ein Boden des aktiven Trench in der zweiten Schicht (102) liegt, einen Source-Bereich des zweiten Leitfähigkeitstyps in der zweiten Schicht (102), wobei der Source-Bereich angrenzend an die Oberfläche des Chips und an eine Seitenwand des aktiven Trench liegt; und ein Drain-Drift-Bereich des zweiten Leitfähigkeitstyps, der sich von dem Boden des aktiven Trench zu der ersten Schicht (100) nach unten erstreckt; und einen Kanten-Begrenzungsbereich (600) angrenzend an eine Kante des Chips umfassend: wenigstens einen ersten und einen zweiten Begrenzungs-Trench (502, 504, 506, 508), wobei jeder der Begrenzungs-Trenchs (502, 504, 506, 508) sich von der Oberfläche des Chips nach unten erstreckt, wobei jeder der Begrenzungs-Trenchs (502, 504, 506, 508) ein leitfähiges Material umfasst, und einen Boden in der zweiten Schicht (102) hat, wobei das leitfähige Material in jedem der Begrenzungs-Trechs (502, 504, 506, 508) von der zweiten Schicht (102) durch eine dielektrische Schicht (512) getrennt ist, die die Seitenwände und den Boden der Begrenzungs-Trenchs (502, 504, 506, 508) auskleidet; einen Bereich (510) des zweiten Leitfähigkeitstyps, der sich von einem Boden von jedem der Begrenzungs-Trenchs (502, 504, 506, 508) zu der ersten Schicht (100) erstreckt; wenigstens eine erste und eine zweite Metallschicht (524, 526, 528, 530) über der Oberfläche des Chips, wobei die erste Metallschicht (524) elektrisch mit dem leitfähigen Material in dem ersten Begrenzungs-Trench (502) und mit einem Abschnitt der zweiten Schicht (102) in einem Mesa zwischen dem ersten und dem zweiten Begrenzungs-Trench (502, 504) verbunden ist, wobei die zweite Metallschicht (526) elektrisch mit dem leitfähigen Material in dem zweiten Begrenzungs-Trench (504) und einem Abschnitt der zweiten Schicht (102) in einem Bereich auf einer Seite des zweiten Begrenzungs-Trench (504) gegenüber der Mesa verbunden ist, wobei die leitfähigen Materialien in den Begrenzungs-Trenchs (502, 504, 506, 508) elektrisch voneinander und von dem Source-Bereich isoliert sind.
  22. Halbleiter-Chip nach Anspruch 21, worin das leitfähige Material in dem ersten und dem zweiten Begrenzungs-Trench (502, 504) elektrisch unverbunden ist.
  23. Halbleiter-Chip nach Anspruch 21, worin die erste Schicht (100) ein Substrat und eine erste Epitaxialschicht aufweist, die über dem Substrat liegt.
  24. Halbleiter-Chip nach Anspruch 23, worin die erste Schicht (100) eine zweite Epitaxialschicht des ersten Leitfähigkeitstyps umfasst, die auf der Oberseite der ersten Epitaxialschicht ausgebildet ist.
  25. Halbleiter-Chip nach Anspruch 21, worin das leitfähige Material Polysilicium umfasst.
  26. Halbleiter-Chip nach Anspruch 21, worin die dielektrische Schicht, die jeden der Begrenzungs-Trenchs (502, 504, 506, 508) auskleidet, einen dicken Abschnitt an dem Boden des Trench aufweist.
  27. Halbleiter-Chip nach Anspruch 21, umfassend erste und zweite Kontaktbereiche (516, 518, 520, 522) der zweiten Leitfähigkeit an der Oberfläche der zweiten Schicht (102), wobei die ersten und zweiten Kontaktbereiche (516, 518, 520, 522) mit einem Dotierungsmittel des ersten Leitfähigkeitstyps bis zu einer Dotierungskonzentration dotiert sind, die größer ist als eine Dotierungskonzentration der zweiten Schicht (102), wobei der erste Kontaktbereich (516) angrenzend an eine Grenzfläche zwischen der ersten Metallschicht (524) und der zweiten Schicht (102) angeordnet ist, und der zweite Kontaktbereich (518) angrenzend an eine Grenzfläche zwischen der zweiten Metallschicht (528) und der zweiten Schicht (102) angeordnet ist.
  28. Halbleiter-Chip enthaltend einen MIS-Bauteil, wobei der Chip eine erste Schicht (92, 100) eines ersten Leitfähigkeitstyps, die unter einer zweiten Schicht (102) eines zweiten Leitfähigkeitstyps liegt, die einen Körperbereich (94) hat, der einen zweiten Leitfähigkeitstyps entgegengesetzt zu dem ersten Leitfähigkeitstyp aufweist und der über der ersten Schicht (92, 100) liegt, wobei der Chip ferner umfasst: eine Vielzahl von Trenchs, wobei die Trenchs aktive Trenchs und Begrenzungs-Trenchs (502, 504, 506, 508) umfassen, wobei jeder der Trenchs sich von einer Oberfläche des Chips durch den Körperbereich (94) nach unten erstreckt und einen Boden hat, der in der ersten Schicht (92, 100) liegt; eine Vielzahl Mesas, die zwischen den Trenchs und zwischen einem der Begrenzungs-Trenchs (502, 504, 506, 508) und einer Kante des Chips liegen; einen aktiven Bereich, der einen MIS-Bauteil (90) umfasst, wobei der MIS-Bauteil umfasst: einen aktiven Trench, der ein leitfähiges Gate-Material umfasst; einen Source-Bereich des ersten Leitfähigkeitstyps, der angrenzend an die Oberfläche des Chips und an eine Seitenwand des aktiven Trench liegt; und einen Kanten-Begrenzungsbereich (700) angrenzend an eine Kante des Chips umfassend: wenigstens einen ersten und einen zweiten Begrenzungs-Trench (502, 504, 506, 508), wobei jeder der Begrenzungs-Trenchs (502, 504, 506, 508) ein leitfähiges Material umfasst, wobei das leitfähige Material in jedem der Begrenzungs-Trenchs (502, 504, 506, 508) von dem Körperbereich (94) und der zweiten Schicht (102) durch eine dielektrische Schicht (512) getrenntist, die die Seitenwände und den Boden des Begrenzungs-Trenchs (502, 504, 506, 508) auskleiden; wenigstens eine erste und eine zweite Metallschicht (524, 526, 528, 530) oberhalb der Oberfläche des Chips, wobei die erste Metallschicht (524) elektrisch mit dem leitfähigen Material in dem ersten Begrenzungs-Trench (502) und einem ersten Abschnitt des Körperbereichs (94) in einen Mesa zwischen dem ersten und dem zweiten Begrenzungs-Trench (502, 504) verbunden ist, wobei die zweite Metallschicht (526) elektrisch mit dem leitfähigen Material in dem zweiten Begrenzungs-Trench (502) und mit einem zweiten Abschnitt des Körperbereichs (94) in einem zweiten Mesa auf einer Seite des zweiten Begrenzungs-Trench (504) gegenüber von dem Mesa verbunden ist, wobei die leitfähigen Materialien in den Begrenzungs-Trenchs (502, 504, 506, 508) elektrisch voneinander und von dem Source-Bereich isoliert sind.
  29. Halbleiter-Chip nach Anspruch 28, worin jeder der ersten und zweiten Mesas einen stark dotierten Kontaktbereich (516, 518, 520, 522) des zweiten Leitfähigkeitstyps an einer Oberfläche des Chips aufweist, wobei die erste und die zweite Metallschichten (524, 526, 528, 530) in Kontakt mit den stark dotierten Kontaktbereichen (516, 518, 520, 522) in der ersten bzw. der zweiten Mesa sind.
  30. Verfahren zur Herstellung eines Halbleiter-Chips, der einen MIS-Bauteil enthält, umfassend: Bereitstellen eines Halbleiter-Substrats (100); Ausbilden einer Epitaxialschicht (94) eines ersten Leitfähigkeitstyps auf dem Substrat (100), wobei das Substrat eine Netto-Dotierungsintegration des Leitfähigkeitstyps entgegengesetzt zu der des ersten Leitfähigkeitstyps hat; Ätzen einer Vielzahl von Trenchs in die Epitaxialschicht (94), wodurch eine Vielzahl von Mesas zwischen den Trenchs und zwischen einem der Trenchs und einer Kante des Chips gebildet werden, wobei die Trenchs sich von einer Oberfläche der Epitaxialschicht erstrecken und Böden in der Epitaxialschicht (94) haben, wobei die Trenchs aktive Trenchs und Begrenzungs-Trenchs (502, 504, 506, 508) umfassen, wobei die Mesas aktive Mesas zwischen den aktiven Trenchs und Begrenzungs-Mesas zwischen einem der Trenchs und der Kante des Chips umfassen; Einführen eines Dotierungsmittels des zweiten Leitfähigkeitstyps durch die Böden der aktiven Trenchs und der Begrenzungs-Trenchs (502, 504, 506, 508), um Bereiche des zweiten Leitfähigkeitstyps zu bilden, der sich zwischen jedem der Trenchs und dem Substrat erstreckt; Ausbilden einer Oxidschicht (512) auf den Wänden der Trenchs; Ausfüllen der Trenchs mit einem leitfähigen Material (514); Implantieren eines Dotierungsmittels des zweiten Leitfähigkeitstyps in die Schicht, um Source-Bereiche angrenzend an die aktiven Trenchs zu bilden, während das Dotierungsmittel daran gehindert wird, in die Schicht an Stellen angrenzend an die Begrenzungs-Trenchs (502, 504, 506, 508) einzudringen; Ausbilden einer dielektrischen Schicht (182) über der Oberfläche der ersten Schicht; Maskieren und Ätzen der dielektrischen Schicht (182), um Öffnungen über den Source-Bereiche, den Begrenzungs-Trenchs (502, 504, 506, 508) und den Begrenzungs-Mesas zu bilden; Abscheiden einer Metallschicht über der dielektrischen Schicht (182) und den Öffnungen; Maskieren und Ätzen der Metallschicht, um eine Source-Metallschicht (184), die sich in die Öffnungen über den Source-Bereichen erstreckt, und eine Vielzahl von Kantenbegrenzungs-Metallschichten (524, 526, 528, 530) zu bilden, wobei die Kantenbegrenzungs-Metallschichten (524, 526, 528, 530) elektrisch voneinander isoliert sind, und wobei die Kantenbegrenzungs-Metallschichten (524, 526, 528, 530) sich in eine der Öffnungen über den Begrenzungs-Trenchs (502, 504, 506, 508) und eine der Öffnungen über den Begrenzungs-Mesas und über das leitfähige Material in einem der Begrenzungs-Trenchs (524, 526, 528, 530) erstrecken.
  31. Verfahren nach Anspruch 30, umfassend Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps durch die Öffnungen in der dielektrischen Schicht (182) über den Begrenzungs-Mesas, um Kontaktbereiche (516, 518, 520, 522) zu bilden.
  32. Verfahren nach Anspruch 30, worin das Bereitstellen eines Halbleiter-Substrats das Ausbilden einer zweiten Epitaxialschicht des zweiten Leitfähigkeitstyps auf einem Halbleiter-Teil des zweiten Leitfähigkeitstyps umfasst.
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