DE10297177B4 - Verfahren zur Herstellung eines Graben-FETs mit selbstausgerichteter Source und selbstausgerichtetem Kontakt - Google Patents
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Abstract
Description
- Gebiet der Erfindung
- Diese Erfindung bezieht auf einen neuartigen Herstellungsprozess für Niederspannungs-MOSFETs vom Graben-Typ.
- Hintergrund der Erfindung
- Niederspannungs-MOSFETs vom Graben-Typ sind gut bekannt. Bei heutigen Bauteilen ist das Herstellungsverfahren aufgrund der Kontaktätzung und der Verwendung von flachen Implantaten kompliziert. So bestehen hinsichtlich der Kontaktätzung Probleme hinsichtlich einer unvollständigen Silizium-Ätzung und der Bedeckung von Stufen mit Metall und aufgrund einer unvollständigen Füllung des Grabens. Weiterhin führen flache Implantate in tiefe Kontakte Fehler ein, die den BVdss-Wert des Bauteils verringern.
- Weiterhin ist bei Niederspannungs-MOSFET's vom Grabentyp der Einschaltwiderstand (RDSON) sehr stark von dem Kanalbeitrag abhängig, der mehr als 40% des Gesamtwertes von RDSON beträgt. Somit ist eine Vergrößerung der Kanaldichte und eine Verringerung der Kanallänge wünschenswert, um RDSON zu verringern. Eine Vergrößerung der Zellendichte ruft jedoch Komplikationen bei der Konstruktion des Bauteils und bei dem Herstellungsprozess hervor.
- Weiterhin wird bei dem Herstellungsprozess jeder der Gräben mit einer leitenden Polysilizium-Gate-Masse gefüllt und durch ein Oxid abgedeckt, das die Source-Elektrode von dem Polysilizium-Gate isoliert. Dieses Oxid ist üblicherweise ein aufgewachsenes Oxid. Es wurde festgestellt, dass Herstellungsprobleme als Ergebnis der aufgewachsenen Oxid-Kappe auftreten.
- Aus der
US 5 514 604 A ist ein Leistungs-Bauteil der im Oberbegriff des Anspruchs 1 genannten Art bekannt, bei dem in einem Halbleiterplättchen aus SiC, das einen Driftbereich eines ersten Leitungstyps und einen oberhalb des Driftbereichs gebildeten Kanalbereich eines zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps aufweist, eine Vielzahl von mit Abstand voneinander angeordneten Gräben angeordnet ist, die teilweise mit einem leitenden Füllmaterial gefüllt sind, das eine Gate-Elektrode bildet. Hierbei erstreckt sich jedoch das Füllmaterial lediglich über einen Teil der Dicke des Kanalbereichs und unterhalb der über dem Kanalbereich angeordneten leitenden Bereiche. - Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Leistungsbauteils der eingangs genannten Art zu schaffen, bei dem die Kompliziertheit der Herstellung verringert und weiterhin der Wert des Einschaltwiderstandes RDSON verringert ist.
- Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Schritte gelöst.
- Ein Leistungsbauteil weist vorzugsweise die folgenden Merkmale auf:
- • ein verdicktes Boden-Oxid in den Gräben;
- • einen vereinfachten Stromflusspfad;
- • keine Source in dem Abschlussbereich;
- • keine Kontaktätzung in das Silizium (um kritische Source-Ausrichtungs- und Metall-Stufen-Abdeckungsprobleme zu beseitigen);
- • eine abgeschiedene Oxid-Kappe über den Oberseiten der Polysilizium-Gates in den Gräben.
- Weiterhin ist in dem aktiven Bereich die Source-/Gate-Überlappung lediglich durch Diffusionen definiert, und die Gateoxid-Schichten in den Gräben werden gegenüber dem Polysilizium-Ätzplasma und gegenüber Source-Implantationsschäden abgeschirmt.
- Gemäß einem bedeutsamen Merkmal der Erfindung ist das zur Abdeckung der leitenden Polysilizium-Gates in den Gräben verwendete Oxid ein abgeschiedenes Oxid anstelle eines aufgewachsenen Oxids.
- Die resultierende Struktur weist eine verringerte Herstellungskompliziertheit, einen niedrigeren Wert von RDSON, eine kleinere Halbleiterplättchengröße für den gleichen Strom und eine verbesserte Herstellungsausbeute auf.
- Kurze Beschreibung der Zeichnungen
-
1 ist ein Querschnitt eines kleinen Teils des aktiven Bereiches eines bekannten Bauteils mit einer aufgewachsenen Oxid-Abdeckung der Polysilizium-Gates. -
2 ist ein Querschnitt eines kleinen Teils des Abschlussbereiches des bekannten Bauteils nach1 . -
3 ist ein Querschnitt der1 mit einem Silizid auf dem Gate-Polysilizium. -
4 ist ein Querschnitt ähnlich dem nach1 , wobei die Merkmale der vorliegenden Erfindung ein abgeschiedenes Oxid auf dem Polysilizium in den Gräben einschließen. -
5 ist ein Querschnitt des Abschlussbereiches für das Bauteil nach4 . -
6 ist ein Querschnitt einer modifizierten Abschlussstruktur für das Bauteil nach4 . - Ausführliche Beschreibung der bevorzugten Ausführungsformen
- Es wird zunächst auf die
1 und2 Bezug genommen, in denen ein bekannter Graben-MOSFET gezeigt ist. So ist ein N+-Substrat10 gezeigt. Das Substrat10 enthält auf seiner Unterseite eine Drain-Elektrode, die nicht gezeigt ist, und es weist eine epitaxial aufgewachsene N–-Driftschicht11 auf, das auf dem Substrat aufgewachsen ist. - Eine Hauptbereichs-Diffusion
12 vom P-Leitungstyp ist in dem N–-Driftbereich11 ausgebildet, und eine N+-Sourceschicht9 ist in dem Bereich12 eindiffundiert. Gräben13 ,14 sind in den P-Hauptbereich12 eingeätzt und mit einem Gateoxid15 bzw.16 ausgekleidet und mit leitenden Polysilizium-Gates17 bzw.18 gefüllt. Die Oberseiten der Polysiliziumbereiche17 ,18 wurden mit thermisch aufgewachsenen Oxid-Kappen abgedeckt und sind von einer TEOS-Isolierschicht20 bedeckt. Eine Gate-Elektrode21 (2 ) ist mit allen Polysilizium-Elementen17 ,18 verbunden (Verbindung nicht gezeigt). - Ein Kontaktgraben
25 wird in der gezeigten Weise gebildet, und eine P+-Kontaktdiffusion26 wird am Boden der Gräben25 gebildet. Schließlich wird ein Source-Metall30 auf der Oberseite der Halbleiterscheibe abgeschieden und getrennt, um außerdem einen Gate-Metallkontakt31 (2 ) zu bilden, der mit der Gate-Elektrode21 in Kontakt steht. Die aufgewachsenen Oxid-Kappen oberhalb des Polysiliziums17 und18 isolierten das Polysilizium17 und18 von dem Source-Metall30 . Diese aufgewachsene Oxid-Kappe war eine Quelle von Ausfällen. - Die gezeigte Struktur bildet einen lateralen Kanal mit der Abmessung Xch, einen effektiven Kanal mit der Länge L'ch; und einen Kanal mit der Länge Lch (
2 ). - Im Betrieb ist die Durchbruchspannung des Bauteils durch die Kanallängen Xch und L'ch, durch die Kontaktätzung und durch die Notwendigkeit von flachen N+- und P+-Implantaten
25 bzw.26 begrenzt. - Weiterhin ist die Kanallänge Lch merklich größer als die maximale Verarmungsbreite, aufgrund der Beschränkungen, die sich für die Durchbruchspannung BV aufgrund der Kontaktherstellungsfolge ergeben. Die Kontaktausrichtung ist ein kritischer Prozessparameter und die Abdeckung von Stufen mit Metall stellt ein Problem dar.
-
3 zeigt eine Verbesserung des Bauteils nach den1 und2 , bei der die Oberseiten der Polysilizium-Grabenfüllungen17 und18 durch Metall-Silizid-Schichten40 bzw.41 abgedeckt sind, wodurch der effektive laterale Gate-Widerstand zu einem Gate-Anschluss verringert wird. Weiterhin wird bewirkt, dass das Gateoxid15 ,16 an den Böden45 bzw.46 der Gräben13 bzw.14 verdickt ist. Weiterhin wird in3 eine dickere Hartmaske verwendet, und die Vertiefung an der Mitte des Polysilizium-Füllmaterials reicht nicht unter die Hartmaske. Weiterhin ist in3 die Source-/Gate-Überlappung, die den Qg-Wert des Bauteils bestimmt, lediglich durch Diffusionen definiert. Schließlich ist das Gateoxid15 ,16 gegenüber dem Polysilizium-Ätzplasma und gegenüber dem Source-Implantierungsplasma abgeschirmt. - Die
4 und5 zeigen die modifizierte Struktur und das Verfahren, das in der vorliegenden Erfindung enthalten ist. Es ist zu erkennen, dass die verdickten Oxide45 und46 am Boden verwendet werden, und zwar ebenso wie die Silizid-Gate-Elemente40 und41 (die in6 fortgelassen sind). Die Source9 erstreckt sich jedoch nicht in den Abschluss (5 ), und es gibt keine Kontaktätzung in das Silizium (wodurch kritische Source-Ausrichtungs- und Stufen-Metallabdeckungsprobleme vermieden werden). Weiterhin wird ein vereinfachter Stromflusspfad geschaffen. - Von Bedeutung ist, dass die Oxid-Kappe
20 oberhalb des Polysiliziums17 und18 (die Silizid-Schicht40 ,41 kann entfernt werden) ein abgeschiedenes Oxid ist, vorzugsweise LD-TEOS mit einer Dicke von 4000 × 10–10 m, das zurückgeätzt wird, damit es ungefähr glatt mit der Silizium-Oberfläche abschließt. - Ein Verfahren gemäß der vorliegenden Erfindung, das zur Herstellung eines Bauteils verwendet wurde, verwendet die folgenden grundlegenden Schritte:
- 1. Ein Fülloxid, das auf der Oberfläche eines N–-Driftbereiches (Bereich
11 nach den4 und5 ) einer Halbleiterscheibe oder eines Chips mit einer Dicke von ungefähr 240 × 10–10 m aufgewachsen wurde. - 2. Ein Kanal-Implantat vom P-Leitungstyp wird in der Oberseite des N–-Driftbereiches
11 gebildet. - 3. Nitrid wird auf der Oberseite des Kanal-Implantats vom P-Leitungstyp bis zu einer Dicke von ungefähr 3500 × 10–10 m abgeschieden
- 4. Eine aktive Maske wird oberhalb der Bauteiloberfläche gebildet, und ein Abschlussgraben (in den
1 –5 nicht gezeigt, jedoch in6 gezeigt) kann bis zu einer Tiefe von 0,7 Mikrometer gebildet werden. - 5. Ein Kanal-Eintreibvorgang zum Eintreiben des P-Implantats wird bei ungefähr 1100°C über ungefähr 30 Minuten ausgeführt, wodurch der P-Kanalbereich
12 gebildet wird. - 6. Ein Feldoxidationsschritt wird ausgeführt, wobei ein Oxid bis zu einer Dicke von ungefähr 5000 × 10–10 m gebildet wird.
- 7. Eine Grabenmaske für den aktiven Bereich wird gebildet, um Gräben
17 ,18 bis zu einer Tiefe von 1,1 Mikrometer und einer Breite von 0,4 Mikrometern zu ätzen. Andere Grabenabmessungen können verwendet werden. - 8. Ein Opferoxid (450 × 10–10 m) und eine Ätzung wird dann ausgeführt.
- 9. Ein Fülloxid von 240 × 10–10 m wird dann aufgewachsen, gefolgt von einer Gatenitrid-Abscheidung über den Wänden der Gräben und über die oberen Mess- oder Hochflächen zwischen den Wänden.
- 10. Eine trockene Nitridätzung entfernt dann das Nitrid von den Grabenböden.
- 11. Ein Oxid
45 wird dann in den Grabenböden bis zu 2000 × 10–10 m aufgewachsen. - 12. Das Nitrid auf den vertikalen Grabenwänden wird durch eine Masse Nitrid-Ätzung entfernt.
- 13. Die freigelegten Grabenwände erhalten dann ein aufgewachsenes Gateoxid
15 ,16 . - 14. Polysilizium wird als Nächstes über der Halbleiterscheibe und in die Gräben bis zu einer Dicke von 5000 × 10–10 m abgeschieden.
- 15. Eine POCI-Abscheidung erfolgt dann, und sie wird eingetrieben, um die Polysilizium-Massen
17 und18 leitend zu machen. - 16. Das Polysilizium wird dann geätzt, wodurch eine Vertiefung unterhalb der Silizium-Oberfläche mit einer Tiefe von ungefähr 0,15 Mikrometern (± 0,1 Mikrometern) gebildet wird.
- 17. Als Nächstes wird ein Polyoxid bis zu ungefähr 450 × 10–10 m gebildet.
- 18. Eine Oxid-auf-Nitrid-Ätzung wird dann ausgeführt, und Nitrid wird lateral um ungefähr 1000 × 10–10 m zurückgezogen, um die Ecken der Mesas zwischen den Gräben für eine Source-Implantation freizulegen.
- 19. Nach einer AME-Oxid-Ätzung wird eine Arsen-Quellenimplantation ausgeführt, um die N+-Sourcebereiche
9 zu bilden. - 20. Danach wird gemäß einem wichtigen Merkmal der Erfindung eine eine niedrige Dichte aufweisende TEOS-Abscheidung bis zu einer Dicke von ungefähr 4000 × 10–10 m ausgeführt, um die Oxidstopfen
20 in den4 und5 zu bilden. Es ist wichtig, dass die Oxidstopfen nicht aufgewachsen sondern abgeschieden werden, was zu einem Bauteil mit verbesserter Zuverlässigkeit führt. - 21. Danach wird ein Source-Eintreiben mit einer Oxidation gefolgt von einer Kontaktmaske vorgesehen. Es sei bemerkt, dass die Sourcen eine kurze laterale Erstreckung haben und sich tief in den Graben und hauptsächlich entlang des Gateoxids, nicht des Kappenoxids erstrecken.
- 22. Auf diese Schritte folgt eine SP+-Implantation und ein Eintreiben.
- 23. Nach einem Vormetall-Reinigungsschritt erfolgt eine FM-Zerstäubung, eine Metallmaske und ein Aluminiumätzen.
- 24. Übliche Abschlussschritte werden dann verwendet, gefolgt von einem (nicht gezeigten) Rückseitenmetall, das auf der Unterseite der N+-Halbleiterscheibe
10 gebildet wird. -
6 zeigt einen modifizierten Abschluss (einen Grabenabschluss) für das Bauteil4 , der durch den vorstehenden Prozess hergestellt wird. In4 weisen Bauteile, die denen nach4 ähnlich sind, die gleichen Bezugsziffern auf. - Es ist in
6 zu erkennen, dass die Stopfen20 eindeutig zurückversetzt wurden (Schritte 18 und 19) um eine laterale Sourcebereichs-Kontaktoberfläche zum Sourcemetall30 zu schaffen. Weiterhin hat der neuartige Abschluss einen Abschlussgraben100 , der im vorstehenden Schritt 4 gebildet wurde, der durch ein Feldoxid101 bedeckt ist, das im Schritt 7 gebildet wurde, eine leitende Polysilizium-Feldplatte102 , die in den Schritten 14–16 gebildet wurde, und eine abgeschiedene TEOS-Schicht103 , die im vorstehenden Schritt 20 gebildet wurde. - Die neuartigen Strukturen nach den
3 ,4 ,5 und6 ermöglichen eine Vergrößerung der Graben-Zellendichte und eine Verringerung der Kanallänge Lch für den gleichen Wert von BV verglichen mit dem bekannten Bauteil nach den1 und2 sowie eine kompaktere Kanalstruktur.
Claims (1)
- Verfahren zur Herstellung eines Bauteils mit den folgenden grundlegenden Schritten: a) Ein Fülloxid wird auf der Oberfläche eines N–-Driftbereiches (
11 ) einer Halbleiterscheibe oder eines Chips mit einer Dicke von ungefähr; 240 × 10–10 m aufgewachsen. b) Ein Kanal-Implantat vom P-Leitungstyp wird in der Oberseite des N–-Driftbereiches (11 ) gebildet. c) Nitrid wird auf der Oberseite des Kanal-Implantats vom P-Leitungstyp bis zu einer Dicke von ungefähr 3500 × 10–10 m abgeschieden. d) Eine aktive Maske wird oberhalb der Bauteiloberfläche gebildet, und ein Abschlussgraben kann bis zu einer Tiefe von 0,7 Mikrometer gebildet werden. e) Ein Kanal-Eintreibvorgang zum Eintreiben des P-Implantats wird bei ungefähr 1100°C über ungefähr 30 Minuten ausgeführt, wodurch ein P-Kanalbereich (12 ) gebildet wird. f) Ein Feldoxidationsschritt wird ausgeführt, wobei ein Oxid bis zu einer Dicke von ungefähr 5000 × 10–10 m gebildet wird. g) Eine Grabenmaske für den aktiven Bereich wird gebildet. h) Ein Opferoxid von 450 × 10–10 m wird gebildet und eine Ätzung wird dann ausgeführt. i) Ein Fülloxid von 240 × 10–10 m wird dann aufgewachsen, gefolgt von einer Gatenitrid-Abscheidung über den Wänden der Gräben und über die oberen Mesa oder Hochflächen zwischen den Wänden. j) Eine trockene Nitridätzung entfernt dann das Nitrid von den Grabenböden. k) Ein Oxid (45 ) wird dann in den Grabenböden bis zu 2000 × 10–10 m aufgewachsen. l) Das Nitrid auf den vertikalen Grabenwänden wird durch eine Masse Nitrid-Ätzung entfernt. m) Die freigelegten Grabenwände erhalten dann ein aufgewachsenes Gateoxid (15 ,16 ). n) Polysilizium wird als Nächstes über der Halbleiterscheibe und in die Gräben bis zu einer Dicke von 5000 × 10–10 m abgeschieden. o) Eine POCI-Abscheidung erfolgt dann, und sie wird eingetrieben, um Polysilizium-Massen (17 ,18 ) leitend zu machen. p) Das Polysilizium wird dann geätzt, wodurch eine Vertiefung unterhalb der Silizium-Oberfläche mit einer Tiefe von ungefähr 0,15 Mikrometern (±0,1 Mikrometern) gebildet wird. q) Als Nächstes wird ein Polyoxid bis zu ungefähr 450 × 10–10 m gebildet. r) Eine Oxid-auf-Nitrid-Ätzung wird dann ausgeführt, und Nitrid wird lateral um ungefähr 1000 × 10–10 m zurückgezogen, um die Ecken der Mesas zwischen den Gräben für eine Source-Implantation freizulegen. s) Nach einer AME-Oxid-Ätzung wird eine Arsen-Quellenimplantation ausgeführt, um N+-Sourcebereiche (9 ) zu bilden. t) Danach wird eine eine niedrige Dichte aufweisende TEOS-Abscheidung bis zu einer Dicke von ungefähr 4000 × 10–10 m ausgeführt, um Oxidstopfen (20 ) zu bilden, wobei die Oxidstopfen (20 ) abgeschieden werden. u) Danach wird ein Source-Eintreiben mit einer Oxidation gefolgt von einer Kontaktmaske vorgesehen, wobei die Sourcen eine kurze laterale Erstreckung haben und sich tief in den Graben und hauptsächlich entlang des Gateoxids, nicht des Kappenoxids erstrecken. v) Auf diese Schritte folgt eine SP+-Implantation und ein Eintreiben. w) Nach einem Vormetall-Reinigungsschritt erfolgen eine FM-Zerstäubung, eine Metallmaske und ein Aluminiumätzen. x) Gefolgt von einem Bilden eines Rückseitenmetalls auf der Unterseite einer N+-Halbleiterscheibe (10 ).
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---|---|---|---|
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Publication Number | Publication Date |
---|---|
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10297177.3T Expired - Lifetime DE10297177B4 (de) | 2001-09-05 | 2002-09-03 | Verfahren zur Herstellung eines Graben-FETs mit selbstausgerichteter Source und selbstausgerichtetem Kontakt |
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Country | Link |
---|---|
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Families Citing this family (74)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3939195B2 (ja) * | 2002-05-13 | 2007-07-04 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
US7161208B2 (en) * | 2002-05-14 | 2007-01-09 | International Rectifier Corporation | Trench mosfet with field relief feature |
JP2004022941A (ja) * | 2002-06-19 | 2004-01-22 | Toshiba Corp | 半導体装置 |
US7323402B2 (en) * | 2002-07-11 | 2008-01-29 | International Rectifier Corporation | Trench Schottky barrier diode with differential oxide thickness |
US7557395B2 (en) * | 2002-09-30 | 2009-07-07 | International Rectifier Corporation | Trench MOSFET technology for DC-DC converter applications |
US6987305B2 (en) * | 2003-08-04 | 2006-01-17 | International Rectifier Corporation | Integrated FET and schottky device |
US7098105B2 (en) * | 2004-05-26 | 2006-08-29 | Micron Technology, Inc. | Methods for forming semiconductor structures |
JP4860122B2 (ja) * | 2004-06-25 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4894141B2 (ja) * | 2004-07-23 | 2012-03-14 | 富士電機株式会社 | 半導体装置の製造方法 |
US7442976B2 (en) | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
US7371641B2 (en) * | 2004-10-29 | 2008-05-13 | International Rectifier Corporation | Method of making a trench MOSFET with deposited oxide |
US20060197148A1 (en) * | 2005-02-04 | 2006-09-07 | Hsu Hsiu-Wen | Trench power moset and method for fabricating the same |
US9685524B2 (en) | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
US7888721B2 (en) | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
US7768051B2 (en) * | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
US20070075364A1 (en) * | 2005-09-30 | 2007-04-05 | Analog Power Intellectual Properties Limited | Power MOSFETs and methods of making same |
KR100730466B1 (ko) * | 2005-12-29 | 2007-06-19 | 매그나칩 반도체 유한회사 | 트렌치 트랜지스터 및 그의 제조 방법 |
US7829941B2 (en) | 2006-01-24 | 2010-11-09 | Alpha & Omega Semiconductor, Ltd. | Configuration and method to form MOSFET devices with low resistance silicide gate and mesa contact regions |
US7807536B2 (en) * | 2006-02-10 | 2010-10-05 | Fairchild Semiconductor Corporation | Low resistance gate for power MOSFET applications and method of manufacture |
US7473976B2 (en) | 2006-02-16 | 2009-01-06 | Fairchild Semiconductor Corporation | Lateral power transistor with self-biasing electrodes |
US8409954B2 (en) | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
US7319256B1 (en) * | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
US9437729B2 (en) | 2007-01-08 | 2016-09-06 | Vishay-Siliconix | High-density power MOSFET with planarized metalization |
US7948033B2 (en) * | 2007-02-06 | 2011-05-24 | Semiconductor Components Industries, Llc | Semiconductor device having trench edge termination structure |
KR100847308B1 (ko) * | 2007-02-12 | 2008-07-21 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법. |
US7564099B2 (en) * | 2007-03-12 | 2009-07-21 | International Rectifier Corporation | Monolithic MOSFET and Schottky diode device |
US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
US8368126B2 (en) * | 2007-04-19 | 2013-02-05 | Vishay-Siliconix | Trench metal oxide semiconductor with recessed trench material and remote contacts |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US9484451B2 (en) * | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
KR100970282B1 (ko) * | 2007-11-19 | 2010-07-15 | 매그나칩 반도체 유한회사 | 트렌치 mosfet 및 그 제조방법 |
US20100013009A1 (en) * | 2007-12-14 | 2010-01-21 | James Pan | Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance |
JP5612268B2 (ja) | 2008-03-28 | 2014-10-22 | 株式会社東芝 | 半導体装置及びdc−dcコンバータ |
US8101497B2 (en) | 2008-09-11 | 2012-01-24 | Micron Technology, Inc. | Self-aligned trench formation |
KR101051809B1 (ko) * | 2009-02-17 | 2011-07-25 | 매그나칩 반도체 유한회사 | 고전압 소자 및 그의 제조방법 |
US8143125B2 (en) * | 2009-03-27 | 2012-03-27 | Fairchild Semiconductor Corporation | Structure and method for forming a salicide on the gate electrode of a trench-gate FET |
DE112009004978B4 (de) * | 2009-04-28 | 2020-06-04 | Mitsubishi Electric Corp. | Leistungshalbleitervorrichtung |
KR101230680B1 (ko) * | 2009-04-30 | 2013-02-07 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
US8264066B2 (en) * | 2009-07-08 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Liner formation in 3DIC structures |
US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
CN102013398B (zh) * | 2009-09-04 | 2012-12-26 | 中芯国际集成电路制造(上海)有限公司 | 功率mos管制造方法 |
US9431530B2 (en) | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
CN101777514B (zh) * | 2010-02-03 | 2012-12-05 | 香港商莫斯飞特半导体有限公司 | 一种沟槽型半导体功率器件及其制备方法 |
US8853770B2 (en) * | 2010-03-16 | 2014-10-07 | Vishay General Semiconductor Llc | Trench MOS device with improved termination structure for high voltage applications |
US8928065B2 (en) * | 2010-03-16 | 2015-01-06 | Vishay General Semiconductor Llc | Trench DMOS device with improved termination structure for high voltage applications |
JP2011243948A (ja) * | 2010-04-22 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US20120168819A1 (en) * | 2011-01-03 | 2012-07-05 | Fabio Alessio Marino | Semiconductor pillar power MOS |
US8502302B2 (en) | 2011-05-02 | 2013-08-06 | Alpha And Omega Semiconductor Incorporated | Integrating Schottky diode into power MOSFET |
US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
US9614043B2 (en) * | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
CN103426738B (zh) | 2012-05-17 | 2018-05-18 | 恩智浦美国有限公司 | 具有边缘端部结构的沟槽半导体器件及其制造方法 |
US8896047B2 (en) * | 2012-05-22 | 2014-11-25 | Infineon Technologies Ag | Termination arrangement for vertical MOSFET |
US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
JP6284314B2 (ja) | 2012-08-21 | 2018-02-28 | ローム株式会社 | 半導体装置 |
JP6577558B2 (ja) * | 2012-08-21 | 2019-09-18 | ローム株式会社 | 半導体装置 |
US9496391B2 (en) * | 2013-03-15 | 2016-11-15 | Fairchild Semiconductor Corporation | Termination region of a semiconductor device |
JP2015023251A (ja) * | 2013-07-23 | 2015-02-02 | ソニー株式会社 | 多層配線基板およびその製造方法、並びに半導体製品 |
JP6440989B2 (ja) | 2013-08-28 | 2018-12-19 | ローム株式会社 | 半導体装置 |
JP6541862B2 (ja) * | 2013-08-28 | 2019-07-10 | ローム株式会社 | 半導体装置 |
US10395970B2 (en) * | 2013-12-05 | 2019-08-27 | Vishay-Siliconix | Dual trench structure |
US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
WO2016011674A1 (zh) | 2014-07-25 | 2016-01-28 | 苏州东微半导体有限公司 | 功率mos晶体管及其制造方法 |
CN107078161A (zh) | 2014-08-19 | 2017-08-18 | 维西埃-硅化物公司 | 电子电路 |
KR102098996B1 (ko) | 2014-08-19 | 2020-04-08 | 비쉐이-실리코닉스 | 초접합 금속 산화물 반도체 전계 효과 트랜지스터 |
US9673314B2 (en) | 2015-07-08 | 2017-06-06 | Vishay-Siliconix | Semiconductor device with non-uniform trench oxide layer |
WO2017149624A1 (ja) * | 2016-02-29 | 2017-09-08 | 新電元工業株式会社 | パワー半導体装置及びパワー半導体装置の製造方法 |
CN106711047A (zh) * | 2016-12-05 | 2017-05-24 | 西安龙腾新能源科技发展有限公司 | 低压超结mosfet自对准工艺方法 |
US10242918B2 (en) | 2017-02-08 | 2019-03-26 | International Business Machines Corporation | Shallow trench isolation structures and contact patterning |
US10236340B2 (en) | 2017-04-28 | 2019-03-19 | Semiconductor Components Industries, Llc | Termination implant enrichment for shielded gate MOSFETs |
US10374076B2 (en) | 2017-06-30 | 2019-08-06 | Semiconductor Components Industries, Llc | Shield indent trench termination for shielded gate MOSFETs |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
US5514604A (en) * | 1993-12-08 | 1996-05-07 | General Electric Company | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making |
DE19638439A1 (de) * | 1996-09-19 | 1998-04-02 | Siemens Ag | Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement |
US5801417A (en) * | 1988-05-17 | 1998-09-01 | Advanced Power Technology, Inc. | Self-aligned power MOSFET device with recessed gate and source |
WO2001008226A2 (en) * | 1999-07-22 | 2001-02-01 | Koninklijke Philips Electronics N.V. | Cellular trench-gate field-effect transistors |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
US5910669A (en) | 1992-07-24 | 1999-06-08 | Siliconix Incorporated | Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof |
JPH07235672A (ja) * | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
US5641694A (en) * | 1994-12-22 | 1997-06-24 | International Business Machines Corporation | Method of fabricating vertical epitaxial SOI transistor |
US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
US6001678A (en) * | 1995-03-14 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
TW344130B (en) * | 1995-10-11 | 1998-11-01 | Int Rectifier Corp | Termination structure for semiconductor device and process for its manufacture |
US6236099B1 (en) * | 1996-04-22 | 2001-05-22 | International Rectifier Corp. | Trench MOS device and process for radhard device |
KR100225409B1 (ko) * | 1997-03-27 | 1999-10-15 | 김덕중 | 트렌치 디-모오스 및 그의 제조 방법 |
US6163052A (en) * | 1997-04-04 | 2000-12-19 | Advanced Micro Devices, Inc. | Trench-gated vertical combination JFET and MOSFET devices |
JP3976374B2 (ja) * | 1997-07-11 | 2007-09-19 | 三菱電機株式会社 | トレンチmosゲート構造を有する半導体装置及びその製造方法 |
US5998835A (en) * | 1998-02-17 | 1999-12-07 | International Business Machines Corporation | High performance MOSFET device with raised source and drain |
US6194741B1 (en) | 1998-11-03 | 2001-02-27 | International Rectifier Corp. | MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance |
US6351018B1 (en) * | 1999-02-26 | 2002-02-26 | Fairchild Semiconductor Corporation | Monolithically integrated trench MOSFET and Schottky diode |
DE19908809B4 (de) * | 1999-03-01 | 2007-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung |
US6413822B2 (en) * | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
KR100399583B1 (ko) * | 1999-11-29 | 2003-09-26 | 한국전자통신연구원 | 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법 |
US6864532B2 (en) * | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
US6437386B1 (en) * | 2000-08-16 | 2002-08-20 | Fairchild Semiconductor Corporation | Method for creating thick oxide on the bottom surface of a trench structure in silicon |
US6309929B1 (en) * | 2000-09-22 | 2001-10-30 | Industrial Technology Research Institute And Genetal Semiconductor Of Taiwan, Ltd. | Method of forming trench MOS device and termination structure |
TW543146B (en) * | 2001-03-09 | 2003-07-21 | Fairchild Semiconductor | Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge |
TW583747B (en) * | 2003-03-06 | 2004-04-11 | Advanced Power Electronics Cor | High density trench power MOSFET structure and method thereof |
US6987305B2 (en) * | 2003-08-04 | 2006-01-17 | International Rectifier Corporation | Integrated FET and schottky device |
US6977208B2 (en) * | 2004-01-27 | 2005-12-20 | International Rectifier Corporation | Schottky with thick trench bottom and termination oxide and process for manufacture |
US7081388B2 (en) * | 2004-03-01 | 2006-07-25 | International Rectifier Corporation | Self aligned contact structure for trench device |
US7560787B2 (en) * | 2005-12-22 | 2009-07-14 | Fairchild Semiconductor Corporation | Trench field plate termination for power devices |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
US5801417A (en) * | 1988-05-17 | 1998-09-01 | Advanced Power Technology, Inc. | Self-aligned power MOSFET device with recessed gate and source |
US5514604A (en) * | 1993-12-08 | 1996-05-07 | General Electric Company | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making |
DE19638439A1 (de) * | 1996-09-19 | 1998-04-02 | Siemens Ag | Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement |
WO2001008226A2 (en) * | 1999-07-22 | 2001-02-01 | Koninklijke Philips Electronics N.V. | Cellular trench-gate field-effect transistors |
Also Published As
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