JP3939195B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、トレンチ構造を有するＭＯＳ ＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)が形成された半導体装置の製造方法、およびこの製造方法により得られる半導体装置に関する。
【０００２】
【従来の技術】
ＭＯＳ ＦＥＴ（ＭＯＳ型電界効果型トランジスタ）を有する半導体装置には、トレンチ構造を有するものがある。このような半導体装置では、トレンチの深さ方向に沿ってソース領域およびチャネル領域が配されており、素子の微細化および消費電力の低減が図られている。
図５は、従来の製造方法により得られたトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
【０００３】
シリコン基板５１の表面には、Ｎ-エピタキシャル層５２が形成されており、Ｎ-エピタキシャル層５２の上には、拡散領域６５が形成されている。拡散領域６５を貫通してＮ-エピタキシャル層５２の厚さ方向途中に至るトレンチ５４が、一定間隔ごとに形成されている。トレンチ５４の内部には、ポリシリコンからなるゲート電極５５が配されており、ゲート電極５５を取り囲むようにゲート酸化膜５６が設けられている。
【０００４】
拡散領域６５の表層部には、Ｎ+ソース領域５７およびＰ+ベース領域５８が形成されており、拡散領域６５の残部はＰ-チャネル領域５３となっている。Ｎ+ソース領域５７はトレンチ５４の周辺（縁部）に形成されている。Ｐ+ベース領域５８は隣接する２つのＮ+ソース領域５７の間に形成されており、Ｐ-チャネル領域５３に接続されている。
トレンチ５４の上方を覆うように酸化シリコンからなる絶縁膜５９が形成されている。絶縁膜５９は、平面視においてトレンチ５４の周辺（Ｎ+ソース領域５７の上）にも存在する。隣接する２つの絶縁膜５９の間は、コンタクトホール６０となっている。拡散領域６５および絶縁膜５９の上には、アルミニウムなどの金属からなる電極膜６１が形成されている。電極膜６１は、コンタクトホール６０内を埋めるように配されている。
【０００５】
以上の半導体装置の動作時には、電流は、Ｎ+ソース領域５７からＰ-チャネル領域５３中をゲート酸化膜５６に沿って、シリコン基板５１側へと流れる。
図６は、図５の半導体装置の製造方法を説明するための図解的な断面図である。
先ず、シリコン基板５１の上にＮ-エピタキシャル層５２が形成される。そして、Ｎ-エピタキシャル層５２の表層部にＰ型への制御のための不純物を導入してＰ-チャネル領域５３を形成する。その後、Ｐ+ベース領域５８およびトレンチ５４を形成する。Ｐ+ベース領域５８とトレンチ５４とは、これらのうちどちらが先に形成されてもよいが、以下、Ｐ+ベース領域５８を先に形成する場合について説明する。
【０００６】
Ｐ-チャネル領域５３の上に、Ｐ+ベース領域５８に対応する部分に開口（以下、「ベース領域形成用開口」という。）７０を有するマスク層７１が形成される。そして、このベース領域形成用開口７０を介して、Ｐ-チャネル領域５３に不純物が注入および拡散されることによりＰ+ベース領域５８が形成される（図６（ａ））。その後、マスク層７１は除去される。続いて、同様の手法により、開口を有する他のマスク層を用いて、Ｎ+ソース領域５７が形成される。
【０００７】
次に、Ｐ-チャネル領域５３の上に、トレンチ５４に対応する部分に開口（以下、「トレンチ形成用開口」という。）７２を有する第１レジスト膜７３が形成される。そして、このトレンチ形成用開口７２を介して、Ｎ+ソース領域５７、Ｐ-チャネル領域５３、およびＮ-エピタキシャル層５２の上部がエッチングされることによりトレンチ５４が形成される（図６（ｂ））。その後、第１レジスト膜７３が除去され、トレンチ５４の内壁面が熱酸化されて、ゲート酸化膜５６が形成される。
【０００８】
次に、トレンチ５４を埋めるようにポリシリコン膜が形成される。そして、このポリシリコン膜に不純物が導入されて、このポリシリコン膜が導電化され、ゲート電極５５が形成される。ゲート電極５５の上面は、Ｐ+ベース領域５８およびＮ+ソース領域５７の表面と面一にされる。
続いて、以上の工程を経たシリコン基板５１上に全面に、酸化シリコン膜７６が形成される。そして、この酸化シリコン膜７６の上に、コンタクトホール６０に対応する部分に開口７４を有する第２レジスト膜７５が形成される（図６（ｃ））。この第２レジスト膜７５の開口７４を介した酸化シリコン膜７６のエッチングにより、コンタクトホール６０が形成される。酸化シリコン膜７６の残部は、絶縁膜５９となる。第２レジスト膜７５が除去された後、以上の工程を経たシリコン基板５１上に電極膜６１が形成されて図５に示す半導体装置が得られる。
【０００９】
ベース領域形成用開口７０やトレンチ形成用開口７２は、ステッパ（露光装置）を用いたリソグラフィ技術により形成される。このため、トレンチ形成用開口７２は、Ｐ+ベース領域５８に対してトレンチ５４が所定の位置に形成されるように位置合わせ（アライメント）されて形成される。
また、コンタクトホール６０を形成するための開口７４は、トレンチ５４（ゲート電極５５）の上方を回避するように位置合わせされて形成される。
【００１０】
図５を参照して、Ｐ+ベース領域５８はゲート酸化膜５６と間隔をあけて配されていなければならないので、ベース領域形成用開口７０は、所定位置のＰ+ベース領域５８とゲート酸化膜５６との間隔に等しい拡散マージンＭｄ内の精度で位置合わせされる。また、絶縁膜５９は、ゲート電極５５と電極膜６１との間のいずれの部分にも存在していなければならないので、コンタクトホール６０は、所定位置のコンタクトホール６０とゲート電極５５との間隔に等しいコンタクトマージンＭｃ内の精度で位置合わせされる。
【００１１】
【発明が解決しようとする課題】
ところが、近年、パワーＭＯＳ ＦＥＴにおいては、低消費電力の要請からセルピッチの微細化が進んでおり、拡散マージンＭｄやコンタクトマージンＭｃも小さくなってきている。一方、上述の製造方法では、露光装置による露光時に、たとえば、０．３μｍ程度の位置ずれが生ずることは避けられない。このような理由により、トレンチ構造を有する微細なＭＯＳ ＦＥＴを上記の方法で形成することが困難になってきている。
【００１２】
そこで、この発明の目的は、トレンチ構造を有する微細なＭＯＳ ＦＥＴが形成された半導体装置を製造することができる半導体装置の製造方法を提供することである。
この発明の他の目的は、微細化が可能なトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置を提供することである。
【００１３】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、半導体基板の表層部に形成された第１導電型のチャネル領域と、このチャネル領域を貫通して形成されたトレンチの縁部に形成された第２導電型のソース領域と、上記半導体基板の表層部に形成され上記ソース領域に隣接した第１導電型のベース領域とを備えたＭＯＳ型電界効果型トランジスタを有する半導体装置を製造するための方法であって、チャネル領域を形成するために、半導体基板の表層部に第１導電型への制御のための不純物を導入する工程と、上記チャネル領域が形成された半導体基板上に、ベース領域に対応したベース領域形成用開口およびトレンチに対応したトレンチ形成用開口を有するマスク層を形成する工程と、ベース領域を形成するために、上記マスク層のベース領域形成用開口を介して上記チャネル領域の表層部に第１導電型への制御のための不純物を導入する工程と、上記マスク層のトレンチ形成用開口を介して上記半導体基板の表層部をエッチングすることにより、上記チャネル領域を貫通するトレンチを形成する工程と、このトレンチの内壁面にゲート絶縁膜を形成する工程と、上記トレンチ内から上記トレンチ形成用開口内の下部に渡る領域および上記ベース領域形成用開口内の下部にポリシリコン膜を形成する工程と、上記ポリシリコン膜に不純物を導入して、上記ポリシリコン膜を導電化する工程と、上記ポリシリコン膜のうち、上記トレンチ内のポリシリコン膜の上部、上記トレンチ形成用開口内のポリシリコン膜、および上記ベース領域形成用開口内のポリシリコン膜を酸化させて酸化シリコン膜を形成するポリシリコン膜酸化工程と、このポリシリコン膜酸化工程の後、上記トレンチ形成用開口内および上記ベース領域形成用開口内で、上記酸化シリコン膜の上にレジストを形成する工程と、このレジストをマスクとして上記マスク層をエッチングして、上記ベース領域と上記トレンチとの間にソース領域に対応するソース領域形成用開口を形成する工程と、ソース領域を形成するために、上記ソース領域形成用開口を介して、上記チャネル領域の表層部に第２導電型への制御のための不純物を導入する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１４】
この発明によれば、半導体基板表層部におけるベース領域およびトレンチの位置は、マスク層に形成されたベース領域形成用開口およびトレンチ形成用開口によって決定される。したがって、たとえば、ベース領域を先に形成し、その後にトレンチを形成する場合、トレンチはベース領域に対して所定の位置に正確に形成される。同様に、トレンチを先に形成し、その後にベース領域を形成する場合、ベース領域はトレンチに対して所定の位置に正確に形成される。トレンチ形成用開口とトレンチとは、連続した内側壁面を有する１つの凹所を形成する。
【００１５】
ベース領域を形成する際は、たとえば、トレンチ形成用開口をレジストなどで一時的に塞いで、ベース領域形成用開口を介して不純物を導入してもよい。同様に、トレンチを形成する際は、たとえば、ベース領域形成用開口をレジストなどで一時的に塞いで、半導体基板の表層部をエッチングしてもよい。ベース領域またはトレンチを形成した後、これらのレジストは除去すればよい。
以上のように、この半導体装置の製造方法において、ベース領域およびトレンチは、自動的に位置合わせ（セルフアライン）され、正確な位置合わせをする工程は不要である。したがって、トレンチ構造を有する微細なＭＯＳ ＦＥＴが形成された半導体装置を製造することができる。
【００１７】
ポリシリコン膜は、たとえば、シリコン基板上に全面に形成した後、トレンチ内、トレンチ形成用開口内の下部、およびベース領域形成用開口の下部を残して、エッチングにより除去することにより、これらの領域に形成することとしてもよい。
ポリシリコン膜を酸化させる工程により、トレンチの上部からトレンチ形成用開口の下部に渡る部分には、酸化シリコン膜が形成される。後の工程で、この酸化シリコン膜の上部を覆うように電極膜を形成すると、ゲート電極と電極膜との間にこの酸化シリコン膜が介在することになる。したがって、この酸化シリコンを絶縁膜とすることができる。電極膜は、隣接した２つの絶縁膜の間をコンタクトホールとして、ソース領域に接続されるように形成することができる。
【００１８】
不純物が導入されて導電化されたポリシリコン膜のうち、トレンチ内にあるものは、一部酸化されずにポリシリコンのまま残る。このポリシリコンは、ゲート電極となる。
ゲート電極および絶縁膜は、ともにトレンチ形成用開口とトレンチとにより形成される凹所内に形成されたポリシリコン膜から得られる。したがって、絶縁膜は、ゲート電極のちょうど真上に形成されることになり、絶縁膜の側面は、トレンチの内部から外部に渡ってトレンチの内側壁面に沿って延びることになる。
【００１９】
このように、絶縁膜は、トレンチに対して自動的に位置合わせされて形成される。したがって、コンタクトホールは、トレンチ等に対して自動的に位置合わせされて形成される。
さらに、ソース領域形成用開口は、マスク層の開口部（ベース領域形成用開口およびトレンチ形成用開口）と非開口部とが反転するようにして形成されるので、ソース領域の位置も、マスク層により決定される。したがって、ソース領域は、ベース領域やトレンチに対して、自動的に位置合わせされて形成される。
【００２０】
以上のように、この半導体装置の製造方法において、ベース領域、トレンチ、ソース領域、および絶縁膜（コンタクトホール）は、自動的に位置合わせされ、正確な位置合わせをする工程は不要である。したがって、トレンチ構造を有する微細なＭＯＳ ＦＥＴが形成された半導体装置を製造することができる。
マスク層は、トレンチを形成する工程で用いられるエッチング媒体に対する耐性を有するものとすることができ、たとえば、請求項２記載のように酸化シリコンからなるものであってもよい。この場合、たとえば、ドライエッチングによりトレンチを形成することができる。
【００２１】
請求項３記載の発明は、半導体基板の表層部に形成された第１導電型のチャネル領域と、このチャネル領域を貫通して形成されたトレンチの縁部に形成された第２導電型のソース領域と、上記半導体基板の表層部に形成され上記ソース領域に隣接した第１導電型のベース領域と、上記トレンチの内側壁に形成されたゲート絶縁膜と、上記トレンチ内において、上記ゲート絶縁膜を挟んで上記チャネル領域に対向するように配されたゲート電極と、このゲート電極の上方において上記トレンチの内部から外部に渡って配され、上記ゲート絶縁膜において上記トレンチの底部と反対側の端部から突出した絶縁膜であって、上記トレンチの内部から外部に渡って上記トレンチの内側壁面に沿って延びる側面であって、上記トレンチの内部と外部との移行部近傍において、同一平面上にのる側面を有する絶縁膜とを含むことを特徴とする半導体装置である。
【００２２】
請求項１記載の半導体装置の製造方法により、この半導体装置を製造することができ、請求項１記載の半導体装置の製造方法と同様の効果を奏することができる。
【００２３】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係るトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
シリコン基板１の表面には、Ｎ-エピタキシャル層２が形成されており、Ｎ-エピタキシャル層２の上には、拡散領域３０が形成されている。拡散領域３０を貫通してＮ-エピタキシャル層２の厚さ方向途中に至るトレンチ１７が、一定間隔ごとに形成されている。各トレンチ１７は、図１の紙面に垂直な方向に互いにほぼ平行に延びている。
【００２４】
トレンチ１７の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極２６が配されている。ゲート電極２６を取り囲むようにゲート酸化膜１８が設けられている。
拡散領域３０の表層部には、Ｎ+ソース領域２５およびＰ+ベース領域１４が形成されており、拡散領域３０の残部はＰ-チャネル領域４となっている。Ｎ+ソース領域２５はトレンチ１７の周辺（縁部）に形成されており、Ｐ+ベース領域１４は両側にＮ+ソース領域２５が隣接するように形成されている。Ｐ+ベース領域１４は、Ｐ-チャネル領域４に接続されている。
【００２５】
Ｐ+ベース領域１４は、Ｎ+ソース領域２５より厚さが厚い。すなわち、Ｐ-チャネル領域４は、Ｎ+ソース領域２５に隣接する部分より、Ｐ+ベース領域１４に隣接する部分で薄くなっている。また、Ｐ+ベース領域１４およびＮ+ソース領域２５は、Ｐ-チャネル領域４と比べて、不純物濃度が高くされていて、抵抗が低くなっている。以上のような構成により、このＭＯＳ ＦＥＴをスイッチとして使用した場合、スイッチをオフにしたときに生じる逆起電流（サージ電流）は、抵抗が低いＰ+ベース領域１４を含む部分を流れる。これにより、半導体素子が発熱して破壊に至る事態が回避される。すなわち、このＭＯＳ ＦＥＴは、高いＬ負荷耐量を有する。
【００２６】
ゲート電極２６の上方には、酸化シリコンからなる絶縁膜２８が形成されている。絶縁膜２８は、トレンチ１７の内部から外部に渡る領域に形成されている。絶縁膜２８の側面２８ａは、段差等を有しておらずトレンチ１７の内部から外部に渡ってトレンチ１７の内側壁面に沿って延びている。隣接する２つの絶縁膜２８の間は、コンタクトホール３１となっている。拡散領域３０および絶縁膜２８の上には、金属電極膜２７が形成されている。金属電極膜２７は、コンタクトホール３１内を埋めるように配されており、コンタクトホール３１内に露出した拡散領域３０と接している。
【００２７】
以上の半導体装置の動作時には、電流は、Ｎ+ソース領域２５からＰ-チャネル領域４中をゲート酸化膜１８に沿って、シリコン基板１側へと流れる。
図２、図３、および図４は、図１の半導体装置の製造方法を説明するための図解的な断面図である。
先ず、シリコン基板１の上に、Ｎ-エピタキシャル層２が形成される。そして、このＮ-エピタキシャル層２が形成されたシリコン基板１が加熱されて、Ｎ-エピタキシャル層２の表層部に熱酸化膜３が形成される。熱酸化膜３の厚さは、たとえば、１００〜１０００Å程度である。
【００２８】
そして、この熱酸化膜３を介してＮ-エピタキシャル層２の表層部にボロンイオンが注入されて、Ｐ-チャネル領域４が形成される。この状態が、図２（ａ）に示されている。ボロンイオンを注入する際、ボロンイオンを加速するエネルギーは、たとえば、１００ｋｅＶ程度であり、ボロンイオンの濃度は、たとえば、１×１０13〜１０×１０13ａｔｏｍｓ／ｃｍ 2 である。
次に、熱酸化膜３の上に、たとえば、ＣＶＤ(Chemical Vapor Deposition)法により酸化シリコン膜５が形成される。酸化シリコン膜５の厚さは、たとえば、１０００〜１００００Åである。熱酸化膜３と酸化シリコン膜５とは、一体の酸化シリコン膜６となる。さらに、酸化シリコン膜６の上に、リソグラフィにより所定位置に開口８，９が形成された第１レジスト膜７が形成される。開口８と開口９とは、図２において紙面に垂直な方向に延びている。
【００２９】
そして、第１レジスト膜７の開口８，９を介して、酸化シリコン膜６がエッチングされる。これにより、酸化シリコン膜６には、開口８に対応する部分にベース領域形成用開口１０が形成され、開口９に対応する部分にトレンチ形成用開口１１が形成される。ベース領域形成用開口１０とトレンチ形成用開口１１とは、交互に配されている。
ベース領域形成用開口１０およびトレンチ形成用開口１１の底部には、Ｐ-チャネル領域４が露出する。この状態が、図２（ｂ）に示されている。ベース領域形成用開口１０およびトレンチ形成用開口１１の幅は、たとえば、０．４〜０．６μｍ程度である。その後、第１レジスト膜７が除去される。
【００３０】
次に、リソグラフィにより所定位置に開口１２が形成された第２レジスト膜１３が形成される。これにより、ベース領域形成用開口１０が開口１２内に位置し、トレンチ形成用開口１１が第２レジスト膜１３により塞がれるようにされる。
続いて、開口１２内のベース領域形成用開口１０を介して、Ｐ-チャネル領域４の表層部にボロンイオンが注入されて、Ｐ+ベース領域１４が形成される（図２（ｃ））。この際、酸化シリコン膜６は、Ｐ-チャネル領域４において、ベース領域形成用開口１０に対応する部分以外にボロンイオンが注入されるのを防ぐマスクとして機能する。注入するボロンイオンの密度は、たとえば、１×１０15〜１０×１０15ａｔｏｍｓ／ｃｍ 2 である。その後、第２レジスト膜１３は除去される。
【００３１】
次に、リソグラフィにより所定位置に開口１５が形成された第３レジスト膜１６が形成される。これにより、トレンチ形成用開口１１が開口１５内に位置し、ベース領域形成用開口１０が第３レジスト膜１６により塞がれるようにされる。続いて、開口１５内のトレンチ形成用開口１１を介したエッチングにより、Ｐ-チャネル領域４を貫通しＮ-エピタキシャル層２の厚さ方向途中（Ｎ-エピタキシャル層２上部）に至るトレンチ１７が形成される（図３（ｄ））。トレンチ１７の深さは、Ｐ-チャネル領域４の厚さ等によって決定され、たとえば、０．５〜３．０μｍにされる。エッチングは、たとえば、ドライエッチングによるものとすることができる。この場合、酸化シリコン膜６は、エッチング媒体に対する耐性を有して、トレンチ形成用開口１１に対応する部分以外の部分をエッチング媒体から保護するハードマスクとして機能する。
【００３２】
トレンチ形成用開口１１とトレンチ１７とは、ほぼ同一平面に沿う連続した内側壁面を有する１つの凹所を形成する。その後、第３レジスト膜１６は除去される。
次に、以上の工程を経たシリコン基板１が加熱されて、トレンチ１７の内表面近傍に熱酸化によるゲート酸化膜１８が形成される。このとき、同時に、ベース領域形成用開口１０に露出したＰ+ベース領域１４の表面近傍が熱酸化される。
【００３３】
その後、たとえば、ＣＶＤ法により、以上の工程を経たシリコン基板１の上にポリシリコン膜１９が形成される。ポリシリコン膜１９は、トレンチ１７、トレンチ形成用開口１１、およびベース領域形成用開口１０を埋めるように形成される。続いて、ベース領域形成用開口１０内の下部、トレンチ１７内、およびトレンチ形成用開口１１内の下部を残して、ポリシリコン膜１９がエッチングにより除去される。この状態が、図３（ｅ）に示されている。そして、ポリシリコン膜１９に不純物が注入されて、ポリシリコン膜１９が導電化される。
【００３４】
次に、以上の工程を経たシリコン基板１が酸化処理されて、ベース領域形成用開口１０内およびトレンチ形成用開口１１内のポリシリコン膜１９の全体、および、トレンチ１７内のポリシリコン膜１９の上部が酸化される（図３（ｆ））。これにより、Ｐ+ベース領域１４表面近傍の熱酸化膜、酸化されたポリシリコン膜１９および酸化シリコン膜６は、一体の酸化シリコン膜２０となる。酸化シリコン膜２０には、ベース領域形成用開口１０およびトレンチ形成用開口１１に対応する部分に、それぞれ凹所２１，２２が形成されることになる。トレンチ１７内に酸化されずに残ったポリシリコン膜１９は、ゲート電極２６となる。
【００３５】
その後、酸化シリコン膜２０の表面を完全に覆うように、第４レジスト膜２３が形成される。続いて、第４レジスト膜２３がエッチバックされ、第４レジスト膜２３が凹所２１，２２内にのみ存在する状態にされる（図４（ｇ））。
そして、凹所２１，２２内の第４レジスト膜２３をマスクとして、酸化シリコン膜２０がエッチングされる。エッチングは、たとえば、ドライエッチング（たとえば、反応性イオンエッチング（ＲＩＥ））によるものとすることができる。これにより、酸化シリコン膜２０にソース領域形成用開口２４が形成される。すなわち、ソース領域形成用開口２４は、酸化シリコン膜６（図２（ｂ）参照）における開口部（ベース領域形成用開口１０およびトレンチ形成用開口１１）と非開口部とを反転するようにして、ベース領域１４とトレンチ１７との間に厳密に位置合わせされた状態で形成される。
【００３６】
この状態で、ソース領域形成用開口２４内には、トレンチ１７とＰ+ベース領域１４との間のＰ-チャネル領域４が露出している。また、酸化シリコン膜２０は、ゲート電極２６の上方とＰ+ベース領域１４の上方とに存在している。
続いて、このソース領域形成用開口２４を介して、Ｐ-チャネル領域４の表層部にＮ型への制御のための不純物が注入され、以上の工程を経たシリコン基板１がアニールされることにより、Ｎ+ソース領域２５が形成される。その後、第４レジスト膜２３が除去される。この状態が図４（ｈ）に示されている。
【００３７】
次に、リソグラフィにより、所定の位置に開口３２を有する第５レジスト膜２９が形成される。これにより、ゲート電極２６上方の酸化シリコン膜２０が第５レジスト膜２９に覆われ、かつ、Ｐ+ベース領域１４上方の酸化シリコン膜２０が開口３２内に露出するようにされる（図４（ｉ））。
そして、露出したＰ+ベース領域１４上方の酸化シリコン膜２０が、たとえば、ウェットエッチングにより除去される。その後、第５レジスト膜２９が除去される。さらに、以上の工程を経たシリコン基板１上に、金属電極膜２７が形成される。ゲート電極２６上方の酸化シリコン膜２０は、ゲート電極２６と金属電極膜２７との間に介在する絶縁膜２８となる。このようにして、図１に示す半導体装置が得られる。
【００３８】
絶縁膜２８は、上述のようにトレンチ１７およびトレンチ形成用開口１１内に形成されたポリシリコン膜２０の一部が酸化されることにより得られる。このため、絶縁膜２８の側面２８ａはトレンチ１７の内側壁面が延びる方向（シリコン基板１にほぼ垂直な方向）に沿って延びており、段差等を有していない。
以上の製造方法において、Ｐ+ベース領域１４およびトレンチ１７の位置は、それぞれ、酸化シリコン膜６に形成されたベース領域形成用開口１０およびトレンチ形成用開口１１によって決定される（図２（ｃ）および図３（ｄ）参照）。ベース領域形成用開口１０およびトレンチ形成用開口１１の位置は、第１レジスト膜７の開口８，９により決定される（図２（ｂ）参照）。
【００３９】
また、図４（ｇ）と図４（ｈ）との比較から理解されるように、Ｎ+ソース領域２５は、ベース領域形成用開口１０（凹所２１）とトレンチ形成用開口１１（凹所２２）との間に存在する酸化シリコン膜６（酸化シリコン膜２０）に対応する部分に形成される。したがって、Ｎ+ソース領域２５の位置も、酸化シリコン膜６のベース領域形成用開口１０およびトレンチ形成用開口１１の形成位置によって決定される。
【００４０】
さらに、絶縁膜２８の位置（コンタクトホール３１の位置）は、酸化シリコン膜６のトレンチ形成用開口１１によって決定される。
したがって、Ｐ+ベース領域１４、トレンチ１７、Ｎ+ソース領域２５、および絶縁膜２８（コンタクトホール３１）の相対的な位置関係は、すべて、単一の酸化シリコン膜６によって決定され、それぞれの形成時に個別の位置合わせを必要としない。すなわち、Ｐ+ベース領域１４、トレンチ１７、Ｎ+ソース領域２５、および絶縁膜２８（コンタクトホール３１）は、自動的に位置合わせ（セルフアライン）される。
【００４１】
第２レジスト膜１３の開口１２は、ベース領域形成用開口１０およびトレンチ形成用開口１１に対して位置合わせして形成されねばならない（図２（ｃ）参照）。しかし、開口１２は、開口１２の端部が、ベース領域形成用開口１０とトレンチ形成用開口１１との間に存在する酸化シリコン膜６上に位置するように形成されればよい。このため、開口１２の位置合わせのマージンは、従来の製造方法における拡散マージンＭｄやコンタクトマージンＭｃ（図５参照）と比べて大きい。このように、開口１２を形成する際、高い精度の位置合わせは要求されない。
【００４２】
同様に、第３レジスト膜１６の開口１５（図３（ｄ））や第５レジスト膜２９の開口３２（図４（ｉ）参照）の位置合わせのマージンも大きい。
また、第４レジスト膜２３は、エッチング厚さを制御するだけで、図４（ｇ）に示すように、凹所２１，２２内にのみ存在するようにでき、横方向の位置合わせは不要である。
以上のように、この半導体装置の製造方法によれば、正確な位置合わせをする工程を要しないので、トレンチ構造を有する微細なＭＯＳ ＦＥＴが形成された半導体装置を製造することができる。これにより、たとえば、従来のステッパ（露光装置）を用いて０．４μｍルールで素子を形成する場合でも、セル集積度（単位面積あたりのセル数）を従来の３〜５倍程度と飛躍的に向上させることができる。
【００４３】
たとえば、トレンチ１７の幅およびＰ+ベース領域１４の幅を、それぞれ０．４μｍに設計した場合、本発明に係る半導体装置の製造方法によれば、たとえば、セルピッチ幅を１．５〜２．０μｍにすることができる。セルが微細化されると、単位面積あたりのＰ-チャネル領域４の数および幅を増やすことができ、チャネル面積を大きくすることができる。これにより、チャネル抵抗を低減でき、半導体装置のＯＮ抵抗を低減できる。
【００４４】
本発明の実施形態の説明は以上の通りであるが、本発明は、別の形態でも実施できる。
たとえば、以上の実施形態は、Ｎ型チャネルＭＯＳ ＦＥＴが形成された半導体装置の場合であるが、Ｐ型チャネルＭＯＳ ＦＥＴが形成された半導体装置であってもよい。
また、以上の実施形態においては、先にＰ+ベース領域１４を形成（図２（ｃ））した後、トレンチ１７を形成（図３（ｄ））しているが、先に、トレンチ１７を形成した後、Ｐ+ベース領域１４を形成してもよい。
【００４５】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２】図１の半導体装置の製造方法における最初の工程群を説明するための図解的な断面図である。
【図３】図２に示す工程群に続く工程群を説明するための図解的な断面図である。
【図４】図３に示す工程群に続く工程群を説明するための図解的な断面図である。
【図５】従来の製造方法により得られたトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
【図６】図５の半導体装置の製造方法を説明するための図解的な断面図である。
【符号の説明】
１ シリコン基板
２ Ｎ-エピタキシャル
４ Ｐ-チャネル領域
６ 酸化シリコン膜
７ 第１レジスト膜
１０ ベース領域形成用開口
１１ トレンチ形成用開口
１３ 第２レジスト膜
１４ Ｐ+ベース領域
１６ 第３レジスト膜
１７ トレンチ
１８ ゲート酸化膜
１９ ポリシリコン膜
２３ 第４レジスト膜
２４ ソース領域形成用開口
２５ Ｎ+ソース領域
２８ 絶縁膜
２８ａ 絶縁膜の側面
【発明の属する技術分野】
この発明は、トレンチ構造を有するＭＯＳ ＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)が形成された半導体装置の製造方法、およびこの製造方法により得られる半導体装置に関する。
【０００２】
【従来の技術】
ＭＯＳ ＦＥＴ（ＭＯＳ型電界効果型トランジスタ）を有する半導体装置には、トレンチ構造を有するものがある。このような半導体装置では、トレンチの深さ方向に沿ってソース領域およびチャネル領域が配されており、素子の微細化および消費電力の低減が図られている。
図５は、従来の製造方法により得られたトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
【０００３】
シリコン基板５１の表面には、Ｎ-エピタキシャル層５２が形成されており、Ｎ-エピタキシャル層５２の上には、拡散領域６５が形成されている。拡散領域６５を貫通してＮ-エピタキシャル層５２の厚さ方向途中に至るトレンチ５４が、一定間隔ごとに形成されている。トレンチ５４の内部には、ポリシリコンからなるゲート電極５５が配されており、ゲート電極５５を取り囲むようにゲート酸化膜５６が設けられている。
【０００４】
拡散領域６５の表層部には、Ｎ+ソース領域５７およびＰ+ベース領域５８が形成されており、拡散領域６５の残部はＰ-チャネル領域５３となっている。Ｎ+ソース領域５７はトレンチ５４の周辺（縁部）に形成されている。Ｐ+ベース領域５８は隣接する２つのＮ+ソース領域５７の間に形成されており、Ｐ-チャネル領域５３に接続されている。
トレンチ５４の上方を覆うように酸化シリコンからなる絶縁膜５９が形成されている。絶縁膜５９は、平面視においてトレンチ５４の周辺（Ｎ+ソース領域５７の上）にも存在する。隣接する２つの絶縁膜５９の間は、コンタクトホール６０となっている。拡散領域６５および絶縁膜５９の上には、アルミニウムなどの金属からなる電極膜６１が形成されている。電極膜６１は、コンタクトホール６０内を埋めるように配されている。
【０００５】
以上の半導体装置の動作時には、電流は、Ｎ+ソース領域５７からＰ-チャネル領域５３中をゲート酸化膜５６に沿って、シリコン基板５１側へと流れる。
図６は、図５の半導体装置の製造方法を説明するための図解的な断面図である。
先ず、シリコン基板５１の上にＮ-エピタキシャル層５２が形成される。そして、Ｎ-エピタキシャル層５２の表層部にＰ型への制御のための不純物を導入してＰ-チャネル領域５３を形成する。その後、Ｐ+ベース領域５８およびトレンチ５４を形成する。Ｐ+ベース領域５８とトレンチ５４とは、これらのうちどちらが先に形成されてもよいが、以下、Ｐ+ベース領域５８を先に形成する場合について説明する。
【０００６】
Ｐ-チャネル領域５３の上に、Ｐ+ベース領域５８に対応する部分に開口（以下、「ベース領域形成用開口」という。）７０を有するマスク層７１が形成される。そして、このベース領域形成用開口７０を介して、Ｐ-チャネル領域５３に不純物が注入および拡散されることによりＰ+ベース領域５８が形成される（図６（ａ））。その後、マスク層７１は除去される。続いて、同様の手法により、開口を有する他のマスク層を用いて、Ｎ+ソース領域５７が形成される。
【０００７】
次に、Ｐ-チャネル領域５３の上に、トレンチ５４に対応する部分に開口（以下、「トレンチ形成用開口」という。）７２を有する第１レジスト膜７３が形成される。そして、このトレンチ形成用開口７２を介して、Ｎ+ソース領域５７、Ｐ-チャネル領域５３、およびＮ-エピタキシャル層５２の上部がエッチングされることによりトレンチ５４が形成される（図６（ｂ））。その後、第１レジスト膜７３が除去され、トレンチ５４の内壁面が熱酸化されて、ゲート酸化膜５６が形成される。
【０００８】
次に、トレンチ５４を埋めるようにポリシリコン膜が形成される。そして、このポリシリコン膜に不純物が導入されて、このポリシリコン膜が導電化され、ゲート電極５５が形成される。ゲート電極５５の上面は、Ｐ+ベース領域５８およびＮ+ソース領域５７の表面と面一にされる。
続いて、以上の工程を経たシリコン基板５１上に全面に、酸化シリコン膜７６が形成される。そして、この酸化シリコン膜７６の上に、コンタクトホール６０に対応する部分に開口７４を有する第２レジスト膜７５が形成される（図６（ｃ））。この第２レジスト膜７５の開口７４を介した酸化シリコン膜７６のエッチングにより、コンタクトホール６０が形成される。酸化シリコン膜７６の残部は、絶縁膜５９となる。第２レジスト膜７５が除去された後、以上の工程を経たシリコン基板５１上に電極膜６１が形成されて図５に示す半導体装置が得られる。
【０００９】
ベース領域形成用開口７０やトレンチ形成用開口７２は、ステッパ（露光装置）を用いたリソグラフィ技術により形成される。このため、トレンチ形成用開口７２は、Ｐ+ベース領域５８に対してトレンチ５４が所定の位置に形成されるように位置合わせ（アライメント）されて形成される。
また、コンタクトホール６０を形成するための開口７４は、トレンチ５４（ゲート電極５５）の上方を回避するように位置合わせされて形成される。
【００１０】
図５を参照して、Ｐ+ベース領域５８はゲート酸化膜５６と間隔をあけて配されていなければならないので、ベース領域形成用開口７０は、所定位置のＰ+ベース領域５８とゲート酸化膜５６との間隔に等しい拡散マージンＭｄ内の精度で位置合わせされる。また、絶縁膜５９は、ゲート電極５５と電極膜６１との間のいずれの部分にも存在していなければならないので、コンタクトホール６０は、所定位置のコンタクトホール６０とゲート電極５５との間隔に等しいコンタクトマージンＭｃ内の精度で位置合わせされる。
【００１１】
【発明が解決しようとする課題】
ところが、近年、パワーＭＯＳ ＦＥＴにおいては、低消費電力の要請からセルピッチの微細化が進んでおり、拡散マージンＭｄやコンタクトマージンＭｃも小さくなってきている。一方、上述の製造方法では、露光装置による露光時に、たとえば、０．３μｍ程度の位置ずれが生ずることは避けられない。このような理由により、トレンチ構造を有する微細なＭＯＳ ＦＥＴを上記の方法で形成することが困難になってきている。
【００１２】
そこで、この発明の目的は、トレンチ構造を有する微細なＭＯＳ ＦＥＴが形成された半導体装置を製造することができる半導体装置の製造方法を提供することである。
この発明の他の目的は、微細化が可能なトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置を提供することである。
【００１３】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、半導体基板の表層部に形成された第１導電型のチャネル領域と、このチャネル領域を貫通して形成されたトレンチの縁部に形成された第２導電型のソース領域と、上記半導体基板の表層部に形成され上記ソース領域に隣接した第１導電型のベース領域とを備えたＭＯＳ型電界効果型トランジスタを有する半導体装置を製造するための方法であって、チャネル領域を形成するために、半導体基板の表層部に第１導電型への制御のための不純物を導入する工程と、上記チャネル領域が形成された半導体基板上に、ベース領域に対応したベース領域形成用開口およびトレンチに対応したトレンチ形成用開口を有するマスク層を形成する工程と、ベース領域を形成するために、上記マスク層のベース領域形成用開口を介して上記チャネル領域の表層部に第１導電型への制御のための不純物を導入する工程と、上記マスク層のトレンチ形成用開口を介して上記半導体基板の表層部をエッチングすることにより、上記チャネル領域を貫通するトレンチを形成する工程と、このトレンチの内壁面にゲート絶縁膜を形成する工程と、上記トレンチ内から上記トレンチ形成用開口内の下部に渡る領域および上記ベース領域形成用開口内の下部にポリシリコン膜を形成する工程と、上記ポリシリコン膜に不純物を導入して、上記ポリシリコン膜を導電化する工程と、上記ポリシリコン膜のうち、上記トレンチ内のポリシリコン膜の上部、上記トレンチ形成用開口内のポリシリコン膜、および上記ベース領域形成用開口内のポリシリコン膜を酸化させて酸化シリコン膜を形成するポリシリコン膜酸化工程と、このポリシリコン膜酸化工程の後、上記トレンチ形成用開口内および上記ベース領域形成用開口内で、上記酸化シリコン膜の上にレジストを形成する工程と、このレジストをマスクとして上記マスク層をエッチングして、上記ベース領域と上記トレンチとの間にソース領域に対応するソース領域形成用開口を形成する工程と、ソース領域を形成するために、上記ソース領域形成用開口を介して、上記チャネル領域の表層部に第２導電型への制御のための不純物を導入する工程とを含むことを特徴とする半導体装置の製造方法である。
【００１４】
この発明によれば、半導体基板表層部におけるベース領域およびトレンチの位置は、マスク層に形成されたベース領域形成用開口およびトレンチ形成用開口によって決定される。したがって、たとえば、ベース領域を先に形成し、その後にトレンチを形成する場合、トレンチはベース領域に対して所定の位置に正確に形成される。同様に、トレンチを先に形成し、その後にベース領域を形成する場合、ベース領域はトレンチに対して所定の位置に正確に形成される。トレンチ形成用開口とトレンチとは、連続した内側壁面を有する１つの凹所を形成する。
【００１５】
ベース領域を形成する際は、たとえば、トレンチ形成用開口をレジストなどで一時的に塞いで、ベース領域形成用開口を介して不純物を導入してもよい。同様に、トレンチを形成する際は、たとえば、ベース領域形成用開口をレジストなどで一時的に塞いで、半導体基板の表層部をエッチングしてもよい。ベース領域またはトレンチを形成した後、これらのレジストは除去すればよい。
以上のように、この半導体装置の製造方法において、ベース領域およびトレンチは、自動的に位置合わせ（セルフアライン）され、正確な位置合わせをする工程は不要である。したがって、トレンチ構造を有する微細なＭＯＳ ＦＥＴが形成された半導体装置を製造することができる。
【００１７】
ポリシリコン膜は、たとえば、シリコン基板上に全面に形成した後、トレンチ内、トレンチ形成用開口内の下部、およびベース領域形成用開口の下部を残して、エッチングにより除去することにより、これらの領域に形成することとしてもよい。
ポリシリコン膜を酸化させる工程により、トレンチの上部からトレンチ形成用開口の下部に渡る部分には、酸化シリコン膜が形成される。後の工程で、この酸化シリコン膜の上部を覆うように電極膜を形成すると、ゲート電極と電極膜との間にこの酸化シリコン膜が介在することになる。したがって、この酸化シリコンを絶縁膜とすることができる。電極膜は、隣接した２つの絶縁膜の間をコンタクトホールとして、ソース領域に接続されるように形成することができる。
【００１８】
不純物が導入されて導電化されたポリシリコン膜のうち、トレンチ内にあるものは、一部酸化されずにポリシリコンのまま残る。このポリシリコンは、ゲート電極となる。
ゲート電極および絶縁膜は、ともにトレンチ形成用開口とトレンチとにより形成される凹所内に形成されたポリシリコン膜から得られる。したがって、絶縁膜は、ゲート電極のちょうど真上に形成されることになり、絶縁膜の側面は、トレンチの内部から外部に渡ってトレンチの内側壁面に沿って延びることになる。
【００１９】
このように、絶縁膜は、トレンチに対して自動的に位置合わせされて形成される。したがって、コンタクトホールは、トレンチ等に対して自動的に位置合わせされて形成される。
さらに、ソース領域形成用開口は、マスク層の開口部（ベース領域形成用開口およびトレンチ形成用開口）と非開口部とが反転するようにして形成されるので、ソース領域の位置も、マスク層により決定される。したがって、ソース領域は、ベース領域やトレンチに対して、自動的に位置合わせされて形成される。
【００２０】
以上のように、この半導体装置の製造方法において、ベース領域、トレンチ、ソース領域、および絶縁膜（コンタクトホール）は、自動的に位置合わせされ、正確な位置合わせをする工程は不要である。したがって、トレンチ構造を有する微細なＭＯＳ ＦＥＴが形成された半導体装置を製造することができる。
マスク層は、トレンチを形成する工程で用いられるエッチング媒体に対する耐性を有するものとすることができ、たとえば、請求項２記載のように酸化シリコンからなるものであってもよい。この場合、たとえば、ドライエッチングによりトレンチを形成することができる。
【００２１】
請求項３記載の発明は、半導体基板の表層部に形成された第１導電型のチャネル領域と、このチャネル領域を貫通して形成されたトレンチの縁部に形成された第２導電型のソース領域と、上記半導体基板の表層部に形成され上記ソース領域に隣接した第１導電型のベース領域と、上記トレンチの内側壁に形成されたゲート絶縁膜と、上記トレンチ内において、上記ゲート絶縁膜を挟んで上記チャネル領域に対向するように配されたゲート電極と、このゲート電極の上方において上記トレンチの内部から外部に渡って配され、上記ゲート絶縁膜において上記トレンチの底部と反対側の端部から突出した絶縁膜であって、上記トレンチの内部から外部に渡って上記トレンチの内側壁面に沿って延びる側面であって、上記トレンチの内部と外部との移行部近傍において、同一平面上にのる側面を有する絶縁膜とを含むことを特徴とする半導体装置である。
【００２２】
請求項１記載の半導体装置の製造方法により、この半導体装置を製造することができ、請求項１記載の半導体装置の製造方法と同様の効果を奏することができる。
【００２３】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係るトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
シリコン基板１の表面には、Ｎ-エピタキシャル層２が形成されており、Ｎ-エピタキシャル層２の上には、拡散領域３０が形成されている。拡散領域３０を貫通してＮ-エピタキシャル層２の厚さ方向途中に至るトレンチ１７が、一定間隔ごとに形成されている。各トレンチ１７は、図１の紙面に垂直な方向に互いにほぼ平行に延びている。
【００２４】
トレンチ１７の内部には、不純物の導入により導電化されたポリシリコンからなるゲート電極２６が配されている。ゲート電極２６を取り囲むようにゲート酸化膜１８が設けられている。
拡散領域３０の表層部には、Ｎ+ソース領域２５およびＰ+ベース領域１４が形成されており、拡散領域３０の残部はＰ-チャネル領域４となっている。Ｎ+ソース領域２５はトレンチ１７の周辺（縁部）に形成されており、Ｐ+ベース領域１４は両側にＮ+ソース領域２５が隣接するように形成されている。Ｐ+ベース領域１４は、Ｐ-チャネル領域４に接続されている。
【００２５】
Ｐ+ベース領域１４は、Ｎ+ソース領域２５より厚さが厚い。すなわち、Ｐ-チャネル領域４は、Ｎ+ソース領域２５に隣接する部分より、Ｐ+ベース領域１４に隣接する部分で薄くなっている。また、Ｐ+ベース領域１４およびＮ+ソース領域２５は、Ｐ-チャネル領域４と比べて、不純物濃度が高くされていて、抵抗が低くなっている。以上のような構成により、このＭＯＳ ＦＥＴをスイッチとして使用した場合、スイッチをオフにしたときに生じる逆起電流（サージ電流）は、抵抗が低いＰ+ベース領域１４を含む部分を流れる。これにより、半導体素子が発熱して破壊に至る事態が回避される。すなわち、このＭＯＳ ＦＥＴは、高いＬ負荷耐量を有する。
【００２６】
ゲート電極２６の上方には、酸化シリコンからなる絶縁膜２８が形成されている。絶縁膜２８は、トレンチ１７の内部から外部に渡る領域に形成されている。絶縁膜２８の側面２８ａは、段差等を有しておらずトレンチ１７の内部から外部に渡ってトレンチ１７の内側壁面に沿って延びている。隣接する２つの絶縁膜２８の間は、コンタクトホール３１となっている。拡散領域３０および絶縁膜２８の上には、金属電極膜２７が形成されている。金属電極膜２７は、コンタクトホール３１内を埋めるように配されており、コンタクトホール３１内に露出した拡散領域３０と接している。
【００２７】
以上の半導体装置の動作時には、電流は、Ｎ+ソース領域２５からＰ-チャネル領域４中をゲート酸化膜１８に沿って、シリコン基板１側へと流れる。
図２、図３、および図４は、図１の半導体装置の製造方法を説明するための図解的な断面図である。
先ず、シリコン基板１の上に、Ｎ-エピタキシャル層２が形成される。そして、このＮ-エピタキシャル層２が形成されたシリコン基板１が加熱されて、Ｎ-エピタキシャル層２の表層部に熱酸化膜３が形成される。熱酸化膜３の厚さは、たとえば、１００〜１０００Å程度である。
【００２８】
そして、この熱酸化膜３を介してＮ-エピタキシャル層２の表層部にボロンイオンが注入されて、Ｐ-チャネル領域４が形成される。この状態が、図２（ａ）に示されている。ボロンイオンを注入する際、ボロンイオンを加速するエネルギーは、たとえば、１００ｋｅＶ程度であり、ボロンイオンの濃度は、たとえば、１×１０13〜１０×１０13ａｔｏｍｓ／ｃｍ 2 である。
次に、熱酸化膜３の上に、たとえば、ＣＶＤ(Chemical Vapor Deposition)法により酸化シリコン膜５が形成される。酸化シリコン膜５の厚さは、たとえば、１０００〜１００００Åである。熱酸化膜３と酸化シリコン膜５とは、一体の酸化シリコン膜６となる。さらに、酸化シリコン膜６の上に、リソグラフィにより所定位置に開口８，９が形成された第１レジスト膜７が形成される。開口８と開口９とは、図２において紙面に垂直な方向に延びている。
【００２９】
そして、第１レジスト膜７の開口８，９を介して、酸化シリコン膜６がエッチングされる。これにより、酸化シリコン膜６には、開口８に対応する部分にベース領域形成用開口１０が形成され、開口９に対応する部分にトレンチ形成用開口１１が形成される。ベース領域形成用開口１０とトレンチ形成用開口１１とは、交互に配されている。
ベース領域形成用開口１０およびトレンチ形成用開口１１の底部には、Ｐ-チャネル領域４が露出する。この状態が、図２（ｂ）に示されている。ベース領域形成用開口１０およびトレンチ形成用開口１１の幅は、たとえば、０．４〜０．６μｍ程度である。その後、第１レジスト膜７が除去される。
【００３０】
次に、リソグラフィにより所定位置に開口１２が形成された第２レジスト膜１３が形成される。これにより、ベース領域形成用開口１０が開口１２内に位置し、トレンチ形成用開口１１が第２レジスト膜１３により塞がれるようにされる。
続いて、開口１２内のベース領域形成用開口１０を介して、Ｐ-チャネル領域４の表層部にボロンイオンが注入されて、Ｐ+ベース領域１４が形成される（図２（ｃ））。この際、酸化シリコン膜６は、Ｐ-チャネル領域４において、ベース領域形成用開口１０に対応する部分以外にボロンイオンが注入されるのを防ぐマスクとして機能する。注入するボロンイオンの密度は、たとえば、１×１０15〜１０×１０15ａｔｏｍｓ／ｃｍ 2 である。その後、第２レジスト膜１３は除去される。
【００３１】
次に、リソグラフィにより所定位置に開口１５が形成された第３レジスト膜１６が形成される。これにより、トレンチ形成用開口１１が開口１５内に位置し、ベース領域形成用開口１０が第３レジスト膜１６により塞がれるようにされる。続いて、開口１５内のトレンチ形成用開口１１を介したエッチングにより、Ｐ-チャネル領域４を貫通しＮ-エピタキシャル層２の厚さ方向途中（Ｎ-エピタキシャル層２上部）に至るトレンチ１７が形成される（図３（ｄ））。トレンチ１７の深さは、Ｐ-チャネル領域４の厚さ等によって決定され、たとえば、０．５〜３．０μｍにされる。エッチングは、たとえば、ドライエッチングによるものとすることができる。この場合、酸化シリコン膜６は、エッチング媒体に対する耐性を有して、トレンチ形成用開口１１に対応する部分以外の部分をエッチング媒体から保護するハードマスクとして機能する。
【００３２】
トレンチ形成用開口１１とトレンチ１７とは、ほぼ同一平面に沿う連続した内側壁面を有する１つの凹所を形成する。その後、第３レジスト膜１６は除去される。
次に、以上の工程を経たシリコン基板１が加熱されて、トレンチ１７の内表面近傍に熱酸化によるゲート酸化膜１８が形成される。このとき、同時に、ベース領域形成用開口１０に露出したＰ+ベース領域１４の表面近傍が熱酸化される。
【００３３】
その後、たとえば、ＣＶＤ法により、以上の工程を経たシリコン基板１の上にポリシリコン膜１９が形成される。ポリシリコン膜１９は、トレンチ１７、トレンチ形成用開口１１、およびベース領域形成用開口１０を埋めるように形成される。続いて、ベース領域形成用開口１０内の下部、トレンチ１７内、およびトレンチ形成用開口１１内の下部を残して、ポリシリコン膜１９がエッチングにより除去される。この状態が、図３（ｅ）に示されている。そして、ポリシリコン膜１９に不純物が注入されて、ポリシリコン膜１９が導電化される。
【００３４】
次に、以上の工程を経たシリコン基板１が酸化処理されて、ベース領域形成用開口１０内およびトレンチ形成用開口１１内のポリシリコン膜１９の全体、および、トレンチ１７内のポリシリコン膜１９の上部が酸化される（図３（ｆ））。これにより、Ｐ+ベース領域１４表面近傍の熱酸化膜、酸化されたポリシリコン膜１９および酸化シリコン膜６は、一体の酸化シリコン膜２０となる。酸化シリコン膜２０には、ベース領域形成用開口１０およびトレンチ形成用開口１１に対応する部分に、それぞれ凹所２１，２２が形成されることになる。トレンチ１７内に酸化されずに残ったポリシリコン膜１９は、ゲート電極２６となる。
【００３５】
その後、酸化シリコン膜２０の表面を完全に覆うように、第４レジスト膜２３が形成される。続いて、第４レジスト膜２３がエッチバックされ、第４レジスト膜２３が凹所２１，２２内にのみ存在する状態にされる（図４（ｇ））。
そして、凹所２１，２２内の第４レジスト膜２３をマスクとして、酸化シリコン膜２０がエッチングされる。エッチングは、たとえば、ドライエッチング（たとえば、反応性イオンエッチング（ＲＩＥ））によるものとすることができる。これにより、酸化シリコン膜２０にソース領域形成用開口２４が形成される。すなわち、ソース領域形成用開口２４は、酸化シリコン膜６（図２（ｂ）参照）における開口部（ベース領域形成用開口１０およびトレンチ形成用開口１１）と非開口部とを反転するようにして、ベース領域１４とトレンチ１７との間に厳密に位置合わせされた状態で形成される。
【００３６】
この状態で、ソース領域形成用開口２４内には、トレンチ１７とＰ+ベース領域１４との間のＰ-チャネル領域４が露出している。また、酸化シリコン膜２０は、ゲート電極２６の上方とＰ+ベース領域１４の上方とに存在している。
続いて、このソース領域形成用開口２４を介して、Ｐ-チャネル領域４の表層部にＮ型への制御のための不純物が注入され、以上の工程を経たシリコン基板１がアニールされることにより、Ｎ+ソース領域２５が形成される。その後、第４レジスト膜２３が除去される。この状態が図４（ｈ）に示されている。
【００３７】
次に、リソグラフィにより、所定の位置に開口３２を有する第５レジスト膜２９が形成される。これにより、ゲート電極２６上方の酸化シリコン膜２０が第５レジスト膜２９に覆われ、かつ、Ｐ+ベース領域１４上方の酸化シリコン膜２０が開口３２内に露出するようにされる（図４（ｉ））。
そして、露出したＰ+ベース領域１４上方の酸化シリコン膜２０が、たとえば、ウェットエッチングにより除去される。その後、第５レジスト膜２９が除去される。さらに、以上の工程を経たシリコン基板１上に、金属電極膜２７が形成される。ゲート電極２６上方の酸化シリコン膜２０は、ゲート電極２６と金属電極膜２７との間に介在する絶縁膜２８となる。このようにして、図１に示す半導体装置が得られる。
【００３８】
絶縁膜２８は、上述のようにトレンチ１７およびトレンチ形成用開口１１内に形成されたポリシリコン膜２０の一部が酸化されることにより得られる。このため、絶縁膜２８の側面２８ａはトレンチ１７の内側壁面が延びる方向（シリコン基板１にほぼ垂直な方向）に沿って延びており、段差等を有していない。
以上の製造方法において、Ｐ+ベース領域１４およびトレンチ１７の位置は、それぞれ、酸化シリコン膜６に形成されたベース領域形成用開口１０およびトレンチ形成用開口１１によって決定される（図２（ｃ）および図３（ｄ）参照）。ベース領域形成用開口１０およびトレンチ形成用開口１１の位置は、第１レジスト膜７の開口８，９により決定される（図２（ｂ）参照）。
【００３９】
また、図４（ｇ）と図４（ｈ）との比較から理解されるように、Ｎ+ソース領域２５は、ベース領域形成用開口１０（凹所２１）とトレンチ形成用開口１１（凹所２２）との間に存在する酸化シリコン膜６（酸化シリコン膜２０）に対応する部分に形成される。したがって、Ｎ+ソース領域２５の位置も、酸化シリコン膜６のベース領域形成用開口１０およびトレンチ形成用開口１１の形成位置によって決定される。
【００４０】
さらに、絶縁膜２８の位置（コンタクトホール３１の位置）は、酸化シリコン膜６のトレンチ形成用開口１１によって決定される。
したがって、Ｐ+ベース領域１４、トレンチ１７、Ｎ+ソース領域２５、および絶縁膜２８（コンタクトホール３１）の相対的な位置関係は、すべて、単一の酸化シリコン膜６によって決定され、それぞれの形成時に個別の位置合わせを必要としない。すなわち、Ｐ+ベース領域１４、トレンチ１７、Ｎ+ソース領域２５、および絶縁膜２８（コンタクトホール３１）は、自動的に位置合わせ（セルフアライン）される。
【００４１】
第２レジスト膜１３の開口１２は、ベース領域形成用開口１０およびトレンチ形成用開口１１に対して位置合わせして形成されねばならない（図２（ｃ）参照）。しかし、開口１２は、開口１２の端部が、ベース領域形成用開口１０とトレンチ形成用開口１１との間に存在する酸化シリコン膜６上に位置するように形成されればよい。このため、開口１２の位置合わせのマージンは、従来の製造方法における拡散マージンＭｄやコンタクトマージンＭｃ（図５参照）と比べて大きい。このように、開口１２を形成する際、高い精度の位置合わせは要求されない。
【００４２】
同様に、第３レジスト膜１６の開口１５（図３（ｄ））や第５レジスト膜２９の開口３２（図４（ｉ）参照）の位置合わせのマージンも大きい。
また、第４レジスト膜２３は、エッチング厚さを制御するだけで、図４（ｇ）に示すように、凹所２１，２２内にのみ存在するようにでき、横方向の位置合わせは不要である。
以上のように、この半導体装置の製造方法によれば、正確な位置合わせをする工程を要しないので、トレンチ構造を有する微細なＭＯＳ ＦＥＴが形成された半導体装置を製造することができる。これにより、たとえば、従来のステッパ（露光装置）を用いて０．４μｍルールで素子を形成する場合でも、セル集積度（単位面積あたりのセル数）を従来の３〜５倍程度と飛躍的に向上させることができる。
【００４３】
たとえば、トレンチ１７の幅およびＰ+ベース領域１４の幅を、それぞれ０．４μｍに設計した場合、本発明に係る半導体装置の製造方法によれば、たとえば、セルピッチ幅を１．５〜２．０μｍにすることができる。セルが微細化されると、単位面積あたりのＰ-チャネル領域４の数および幅を増やすことができ、チャネル面積を大きくすることができる。これにより、チャネル抵抗を低減でき、半導体装置のＯＮ抵抗を低減できる。
【００４４】
本発明の実施形態の説明は以上の通りであるが、本発明は、別の形態でも実施できる。
たとえば、以上の実施形態は、Ｎ型チャネルＭＯＳ ＦＥＴが形成された半導体装置の場合であるが、Ｐ型チャネルＭＯＳ ＦＥＴが形成された半導体装置であってもよい。
また、以上の実施形態においては、先にＰ+ベース領域１４を形成（図２（ｃ））した後、トレンチ１７を形成（図３（ｄ））しているが、先に、トレンチ１７を形成した後、Ｐ+ベース領域１４を形成してもよい。
【００４５】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２】図１の半導体装置の製造方法における最初の工程群を説明するための図解的な断面図である。
【図３】図２に示す工程群に続く工程群を説明するための図解的な断面図である。
【図４】図３に示す工程群に続く工程群を説明するための図解的な断面図である。
【図５】従来の製造方法により得られたトレンチ構造を有するＭＯＳ ＦＥＴが形成された半導体装置の構造を示す図解的な断面図である。
【図６】図５の半導体装置の製造方法を説明するための図解的な断面図である。
【符号の説明】
１ シリコン基板
２ Ｎ-エピタキシャル
４ Ｐ-チャネル領域
６ 酸化シリコン膜
７ 第１レジスト膜
１０ ベース領域形成用開口
１１ トレンチ形成用開口
１３ 第２レジスト膜
１４ Ｐ+ベース領域
１６ 第３レジスト膜
１７ トレンチ
１８ ゲート酸化膜
１９ ポリシリコン膜
２３ 第４レジスト膜
２４ ソース領域形成用開口
２５ Ｎ+ソース領域
２８ 絶縁膜
２８ａ 絶縁膜の側面
Claims (3)
- 半導体基板の表層部に形成された第１導電型のチャネル領域と、このチャネル領域を貫通して形成されたトレンチの縁部に形成された第２導電型のソース領域と、上記半導体基板の表層部に形成され上記ソース領域に隣接した第１導電型のベース領域とを備えたＭＯＳ型電界効果型トランジスタを有する半導体装置を製造するための方法であって、
チャネル領域を形成するために、半導体基板の表層部に第１導電型への制御のための不純物を導入する工程と、
上記チャネル領域が形成された半導体基板上に、ベース領域に対応したベース領域形成用開口およびトレンチに対応したトレンチ形成用開口を有するマスク層を形成する工程と、
ベース領域を形成するために、上記マスク層のベース領域形成用開口を介して上記チャネル領域の表層部に第１導電型への制御のための不純物を導入する工程と、
上記マスク層のトレンチ形成用開口を介して上記半導体基板の表層部をエッチングすることにより、上記チャネル領域を貫通するトレンチを形成する工程と、
このトレンチの内壁面にゲート絶縁膜を形成する工程と、
上記トレンチ内から上記トレンチ形成用開口内の下部に渡る領域および上記ベース領域形成用開口内の下部にポリシリコン膜を形成する工程と、
上記ポリシリコン膜に不純物を導入して、上記ポリシリコン膜を導電化する工程と、
上記ポリシリコン膜のうち、上記トレンチ内のポリシリコン膜の上部、上記トレンチ形成用開口内のポリシリコン膜、および上記ベース領域形成用開口内のポリシリコン膜を酸化させて酸化シリコン膜を形成するポリシリコン膜酸化工程と、
このポリシリコン膜酸化工程の後、上記トレンチ形成用開口内および上記ベース領域形成用開口内で、上記酸化シリコン膜の上にレジストを形成する工程と、
このレジストをマスクとして上記マスク層をエッチングして、上記ベース領域と上記トレンチとの間にソース領域に対応するソース領域形成用開口を形成する工程と、
ソース領域を形成するために、上記ソース領域形成用開口を介して、上記チャネル領域の表層部に第２導電型への制御のための不純物を導入する工程とを含むことを特徴とする半導体装置の製造方法。 - 上記マスク層が、酸化シリコンからなることを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体基板の表層部に形成された第１導電型のチャネル領域と、
このチャネル領域を貫通して形成されたトレンチの縁部に形成された第２導電型のソース領域と、
上記半導体基板の表層部に形成され上記ソース領域に隣接した第１導電型のベース領域と、
上記トレンチの内側壁に形成されたゲート絶縁膜と、
上記トレンチ内において、上記ゲート絶縁膜を挟んで上記チャネル領域に対向するように配されたゲート電極と、
このゲート電極の上方において上記トレンチの内部から外部に渡って配され、上記ゲート絶縁膜において上記トレンチの底部と反対側の端部から突出した絶縁膜であって、上記トレンチの内部から外部に渡って上記トレンチの内側壁面に沿って延びる側面であって、上記トレンチの内部と外部との移行部近傍において、同一平面上にのる側面を有する絶縁膜とを含むことを特徴とする半導体装置。
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