JPH06267985A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06267985A JPH06267985A JP5056253A JP5625393A JPH06267985A JP H06267985 A JPH06267985 A JP H06267985A JP 5056253 A JP5056253 A JP 5056253A JP 5625393 A JP5625393 A JP 5625393A JP H06267985 A JPH06267985 A JP H06267985A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【目的】 MOS FET に関し，寄生容量と寄生抵抗を低減
することを目的とする。 【構成】 支持基板 4上の絶縁膜 3内に所期のゲート長
より大きい下側ゲート 2が形成され，該下側ゲート上に
下側ゲート絶縁膜31を介して素子形成層 1が形成された
SOI 基板上に, 上側ゲート絶縁膜 6 ,上側ゲート用導電
膜 7 ,ストッパ膜8 ,上層絶縁膜 9を被着する工程と，
次いで, 該SOI 基板上の上側ゲート形成位置の両側に該
上側ゲート絶縁膜 7に届く溝を形成し，該溝内の素子形
成層に不純物を導入してソースドレイン領域12を形成す
る工程と，次いで, ストッパ膜 8が露出するまで異方性
エッチングを行い該溝を該絶縁膜 3に届くまで掘り下
げ，上側ゲートに自己整合して下側ゲート 2を形成する
工程と, 次いで, 該溝内に該下側ゲートと絶縁膜(13)を
介して導電物質15を埋め込み, 該導電物質によりソー
ス, ドレイン電極引き出しを行う工程とを有するように
構成する。
することを目的とする。 【構成】 支持基板 4上の絶縁膜 3内に所期のゲート長
より大きい下側ゲート 2が形成され，該下側ゲート上に
下側ゲート絶縁膜31を介して素子形成層 1が形成された
SOI 基板上に, 上側ゲート絶縁膜 6 ,上側ゲート用導電
膜 7 ,ストッパ膜8 ,上層絶縁膜 9を被着する工程と，
次いで, 該SOI 基板上の上側ゲート形成位置の両側に該
上側ゲート絶縁膜 7に届く溝を形成し，該溝内の素子形
成層に不純物を導入してソースドレイン領域12を形成す
る工程と，次いで, ストッパ膜 8が露出するまで異方性
エッチングを行い該溝を該絶縁膜 3に届くまで掘り下
げ，上側ゲートに自己整合して下側ゲート 2を形成する
工程と, 次いで, 該溝内に該下側ゲートと絶縁膜(13)を
介して導電物質15を埋め込み, 該導電物質によりソー
ス, ドレイン電極引き出しを行う工程とを有するように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特にSOI(Silicon on Insulator) 構造のMOS FET
の製法に関する。
係り，特にSOI(Silicon on Insulator) 構造のMOS FET
の製法に関する。
【０００２】半導体集積回路の性能向上のためには, 高
速性能の優れた半導体素子の形成が要求される。そのた
めには, 寄生容量や寄生抵抗を低減する必要がある。特
に，大電流駆動の可能なダブルゲートMOS FET において
は, その高速特性を十分に引き出させるためには上下の
ゲートのオーバラップによる寄生容量を削減する必要が
ある。
速性能の優れた半導体素子の形成が要求される。そのた
めには, 寄生容量や寄生抵抗を低減する必要がある。特
に，大電流駆動の可能なダブルゲートMOS FET において
は, その高速特性を十分に引き出させるためには上下の
ゲートのオーバラップによる寄生容量を削減する必要が
ある。
【０００３】
【従来の技術】従来構造のMOS FET では, ソース, ドレ
イン電極は真性トランジスタ領域（チャネル形成領域）
の外側のシリコン(Si)領域を高濃度化してソースドレイ
ン領域を形成し，その上にポリシリコン膜等を堆積して
引き出していた。
イン電極は真性トランジスタ領域（チャネル形成領域）
の外側のシリコン(Si)領域を高濃度化してソースドレイ
ン領域を形成し，その上にポリシリコン膜等を堆積して
引き出していた。
【０００４】ところが, この高濃度ソースドレイン領域
は結局寄生部分であり，寄生抵抗を発生させていた。こ
の事情は貼り合わせによるSOI 基板を用いた場合でも同
様である。
は結局寄生部分であり，寄生抵抗を発生させていた。こ
の事情は貼り合わせによるSOI 基板を用いた場合でも同
様である。
【０００５】さらに, 貼り合わせによるSOI 基板を用い
たダブルゲートMOS FET では, 上下のゲートの位置合わ
せは光学的な装置に依存しているため, 位置合わせ余裕
を加えた分だけ下側のゲートを大きくしなければならな
かった。このために, 下側のゲートの余分な部分によっ
て寄生容量が発生し, 回路特性を劣化させる原因となっ
ていた。
たダブルゲートMOS FET では, 上下のゲートの位置合わ
せは光学的な装置に依存しているため, 位置合わせ余裕
を加えた分だけ下側のゲートを大きくしなければならな
かった。このために, 下側のゲートの余分な部分によっ
て寄生容量が発生し, 回路特性を劣化させる原因となっ
ていた。
【０００６】
【発明が解決しようとする課題】従来構造のSOI 基板を
用いたMOS FET では, ソース, ドレイン電極引き出し部
分（ソースドレイン領域および電極とのコンタクト
部））による寄生抵抗は避けることはできなかった。勿
論, SOI 構造でない通常のMOS FET では，この寄生抵抗
の他に素子と基板との間の寄生容量も存在する。
用いたMOS FET では, ソース, ドレイン電極引き出し部
分（ソースドレイン領域および電極とのコンタクト
部））による寄生抵抗は避けることはできなかった。勿
論, SOI 構造でない通常のMOS FET では，この寄生抵抗
の他に素子と基板との間の寄生容量も存在する。
【０００７】また，貼り合わせSOI 基板を用いたダブル
ゲートMOS FET では, 上下のゲートの大きさを揃えるこ
とにより，ゲートのオーバラップによる寄生容量の発生
を抑制することはできなかった。
ゲートMOS FET では, 上下のゲートの大きさを揃えるこ
とにより，ゲートのオーバラップによる寄生容量の発生
を抑制することはできなかった。
【０００８】本発明はMOS FET の寄生容量と寄生抵抗を
低減することを目的とする。
低減することを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は， １）支持基板 4上の絶縁膜 3内に所期のゲート長より大
きい下側ゲート 2が形成され，該下側ゲート上に下側ゲ
ート絶縁膜31を介して素子形成層 1が形成されたSOI 基
板上に, 上側ゲート絶縁膜 6 ,上側ゲート用導電膜 7 ,
研磨およびエッチングに対するストッパ膜 8 ,上層絶縁
膜 9を被着する工程と，次いで, 該SOI 基板上の上側ゲ
ート形成位置の両側に該上側ゲート絶縁膜 7に届く溝を
形成し，該溝内の素子形成層に不純物を導入してソース
ドレイン領域12を形成する工程と，次いで, ストッパ膜
8が露出するまで異方性エッチングを行い該溝を該絶縁
膜 3に届くまで掘り下げ，上側ゲートに自己整合して下
側ゲート 2を形成する工程と, 次いで, 該溝内に該下側
ゲートと絶縁膜(13)を介して導電物質15を埋め込み,該
導電物質によりソース, ドレイン電極引き出しを行う工
程とを有する半導体装置の製造方法，あるいは ２）支持基板 4上の絶縁膜 3を介して素子形成層 1が形
成されたSOI 基板上に,ゲート絶縁膜 6 ,ゲート用導電
膜 7, 研磨およびエッチングのストッパ膜 8, 上層絶縁
膜 9を被着する工程と，次いで, 該SOI 基板上のゲート
形成位置の両側に該ゲート絶縁膜 7に届く溝を形成し，
該溝内の素子形成層に不純物を導入してソースドレイン
領域12を形成する工程と，次いで, ストッパ膜 8が露出
するまで異方性エッチングを行い該溝を該絶縁膜 3に届
くまで掘り下げる工程と, 次いで，該溝内に導電物質15
を埋め込み, 該導電物質によりソース, ドレイン電極引
き出しを行う工程とを有する半導体装置の製造方法によ
り達成される。
きい下側ゲート 2が形成され，該下側ゲート上に下側ゲ
ート絶縁膜31を介して素子形成層 1が形成されたSOI 基
板上に, 上側ゲート絶縁膜 6 ,上側ゲート用導電膜 7 ,
研磨およびエッチングに対するストッパ膜 8 ,上層絶縁
膜 9を被着する工程と，次いで, 該SOI 基板上の上側ゲ
ート形成位置の両側に該上側ゲート絶縁膜 7に届く溝を
形成し，該溝内の素子形成層に不純物を導入してソース
ドレイン領域12を形成する工程と，次いで, ストッパ膜
8が露出するまで異方性エッチングを行い該溝を該絶縁
膜 3に届くまで掘り下げ，上側ゲートに自己整合して下
側ゲート 2を形成する工程と, 次いで, 該溝内に該下側
ゲートと絶縁膜(13)を介して導電物質15を埋め込み,該
導電物質によりソース, ドレイン電極引き出しを行う工
程とを有する半導体装置の製造方法，あるいは ２）支持基板 4上の絶縁膜 3を介して素子形成層 1が形
成されたSOI 基板上に,ゲート絶縁膜 6 ,ゲート用導電
膜 7, 研磨およびエッチングのストッパ膜 8, 上層絶縁
膜 9を被着する工程と，次いで, 該SOI 基板上のゲート
形成位置の両側に該ゲート絶縁膜 7に届く溝を形成し，
該溝内の素子形成層に不純物を導入してソースドレイン
領域12を形成する工程と，次いで, ストッパ膜 8が露出
するまで異方性エッチングを行い該溝を該絶縁膜 3に届
くまで掘り下げる工程と, 次いで，該溝内に導電物質15
を埋め込み, 該導電物質によりソース, ドレイン電極引
き出しを行う工程とを有する半導体装置の製造方法によ
り達成される。
【００１０】
【作用】図１(A) 〜(E) は本発明の原理説明図(1) ，図
２(F) 〜(I) は本発明の原理説明図(2) ，図３(J),(K)
は本発明の原理説明図(3）である。
２(F) 〜(I) は本発明の原理説明図(2) ，図３(J),(K)
は本発明の原理説明図(3）である。
【００１１】図１(A) において， 1は貼り合わせSOI 基
板の素子形成層 (Si単結晶), 2 はダブルゲートの下側
ゲートでポリシリコン膜, 3はSOI 基板の絶縁膜で酸化
(シリコン) 膜 (SiO2膜), 4 はSOI 基板支持基板(Si
単結晶) である。
板の素子形成層 (Si単結晶), 2 はダブルゲートの下側
ゲートでポリシリコン膜, 3はSOI 基板の絶縁膜で酸化
(シリコン) 膜 (SiO2膜), 4 はSOI 基板支持基板(Si
単結晶) である。
【００１２】素子分離領域にはフィールド酸化膜32が形
成され，素子分離領域に囲まれた素子形成領域内におい
て, SOI 絶縁膜 3内に下側ゲート 2が形成され，その上
に下側ゲート絶縁膜として酸化膜31が形成されている。
成され，素子分離領域に囲まれた素子形成領域内におい
て, SOI 絶縁膜 3内に下側ゲート 2が形成され，その上
に下側ゲート絶縁膜として酸化膜31が形成されている。
【００１３】図１(B) において，基板上に上側ゲート絶
縁膜 6と, 上側ゲート用ポリシリコン膜 7と, 研磨およ
びエッチングに対するストッパ膜として窒化 (シリコ
ン) 膜(Si3N4膜) 8 と, 上層酸化膜 9を堆積する。
縁膜 6と, 上側ゲート用ポリシリコン膜 7と, 研磨およ
びエッチングに対するストッパ膜として窒化 (シリコ
ン) 膜(Si3N4膜) 8 と, 上層酸化膜 9を堆積する。
【００１４】図１(C) において，ゲートの両側が開口さ
れたマスク 5を用いて, ゲートの両側をポリシリコン膜
7まで異方性エッチングにより除去する。次いで，基板
上全面に薄い注入スルーの酸化膜10を堆積した後, LDD
(LightlyDoped Drain)用のイオン種11を注入し，熱処理
を行いLDD 領域12を形成する。
れたマスク 5を用いて, ゲートの両側をポリシリコン膜
7まで異方性エッチングにより除去する。次いで，基板
上全面に薄い注入スルーの酸化膜10を堆積した後, LDD
(LightlyDoped Drain)用のイオン種11を注入し，熱処理
を行いLDD 領域12を形成する。
【００１５】次いで, 基板表面をストッパ膜 8が露出す
るまで異方性エッチングを行い, 溝を絶縁膜 3に届くま
で掘り下げる。図１(D) において，基板全面にSiO2膜13
を形成する。
るまで異方性エッチングを行い, 溝を絶縁膜 3に届くま
で掘り下げる。図１(D) において，基板全面にSiO2膜13
を形成する。
【００１６】図１(E) において，レジスト14をエッチン
グで形成した溝内に充填し，エッチングによって酸化膜
31より酸化膜13の厚さの分だけ高く残して除去する。図
２(F) において，等方性エッチングにより，酸化膜13の
露出部を除去する。
グで形成した溝内に充填し，エッチングによって酸化膜
31より酸化膜13の厚さの分だけ高く残して除去する。図
２(F) において，等方性エッチングにより，酸化膜13の
露出部を除去する。
【００１７】図２(G) において，レジスト14を除去す
る。図２(H) において，溝を埋めて基板上に, ソースド
レイン領域と同じ導電型の不純物をドープしたポリシリ
コン膜15を堆積する。
る。図２(H) において，溝を埋めて基板上に, ソースド
レイン領域と同じ導電型の不純物をドープしたポリシリ
コン膜15を堆積する。
【００１８】図２(I) において，ポリシリコン膜15を窒
化膜 8をストッパとして研磨して除去する。図３(J),
(K) は工程図１(E) において，レジスト14を酸化膜31よ
り酸化膜13の厚さの分だけ高く残して除去する理由を説
明する図である。
化膜 8をストッパとして研磨して除去する。図３(J),
(K) は工程図１(E) において，レジスト14を酸化膜31よ
り酸化膜13の厚さの分だけ高く残して除去する理由を説
明する図である。
【００１９】ソースドレイン電極引き出しのため, 酸化
膜13は図２(F) のエッチングで除去されなければならな
い。しかし，この際，下側ゲートのポリシリコン膜 2
と, ソースドレイン電極引き出し用ポリシリコン膜15と
が接触しないように下側ゲート酸化膜31と酸化膜13が切
断されないようにしなければならない。
膜13は図２(F) のエッチングで除去されなければならな
い。しかし，この際，下側ゲートのポリシリコン膜 2
と, ソースドレイン電極引き出し用ポリシリコン膜15と
が接触しないように下側ゲート酸化膜31と酸化膜13が切
断されないようにしなければならない。
【００２０】図２(F) のエッチングが等方性であれば,
図２(K) のようにレジスト14を下側ゲート酸化膜31より
酸化膜13の厚さの分かあるいはそれ以上高く残しておけ
ば，下側ゲート酸化膜31と酸化膜13の接続を保つことが
できる。
図２(K) のようにレジスト14を下側ゲート酸化膜31より
酸化膜13の厚さの分かあるいはそれ以上高く残しておけ
ば，下側ゲート酸化膜31と酸化膜13の接続を保つことが
できる。
【００２１】以上の工程により形成されたMOS FET は,
ソース, ドレインからの電極引き出しはチャネル形成領
域から高濃度ポリシリコンによって直接行われるため，
接続領域の寄生抵抗を低減できる。また, ダブルゲート
MOS FET の下側ゲートは上側ゲート形成のマスクにより
画定されるため上下のゲートは略同じ大きさに形成する
ことができ，上下ゲートのオーバラップによる寄生容量
を低減でき, ダブルゲートMOS FET の本来の特性である
高速性能を十分に引き出すことができる。
ソース, ドレインからの電極引き出しはチャネル形成領
域から高濃度ポリシリコンによって直接行われるため，
接続領域の寄生抵抗を低減できる。また, ダブルゲート
MOS FET の下側ゲートは上側ゲート形成のマスクにより
画定されるため上下のゲートは略同じ大きさに形成する
ことができ，上下ゲートのオーバラップによる寄生容量
を低減でき, ダブルゲートMOS FET の本来の特性である
高速性能を十分に引き出すことができる。
【００２２】
【実施例】図４(A) 〜(E) は本発明の一実施例を説明す
る断面図(1) ，図５(F) 〜(I) は本発明の一実施例を説
明する断面図(2) ，図６(J) 〜(L) は本発明の一実施例
を説明する断面図(3），図７(M),(N) は本発明の一実施
例を説明する断面図(4）である。
る断面図(1) ，図５(F) 〜(I) は本発明の一実施例を説
明する断面図(2) ，図６(J) 〜(L) は本発明の一実施例
を説明する断面図(3），図７(M),(N) は本発明の一実施
例を説明する断面図(4）である。
【００２３】この実施例では貼り合わせSOI 基板による
ダブルゲートMOS FET について説明する。図４(A) にお
いて，ボロン(B) を1E14cm-3ドープしたp-Si基板 1に選
択酸化の際のストレス緩衝用のパッド酸化膜を形成し,
選択酸化法によりシリコン側の厚さが 500Åになるよう
にフィールド酸化膜32を形成する。その後, パッド酸化
膜を除去し下側ゲート酸化膜31を形成し，その上に厚さ
2000Åの下側ゲート用ポリシリコン膜 2を堆積し, ゲー
トイオン種としてボロンイオン(B+ ) をエネルギー15 K
eV,ドーズ量3.5E15 cm2で注入し, ドライ酸素中で 850
℃, 10分間熱処理を行う。
ダブルゲートMOS FET について説明する。図４(A) にお
いて，ボロン(B) を1E14cm-3ドープしたp-Si基板 1に選
択酸化の際のストレス緩衝用のパッド酸化膜を形成し,
選択酸化法によりシリコン側の厚さが 500Åになるよう
にフィールド酸化膜32を形成する。その後, パッド酸化
膜を除去し下側ゲート酸化膜31を形成し，その上に厚さ
2000Åの下側ゲート用ポリシリコン膜 2を堆積し, ゲー
トイオン種としてボロンイオン(B+ ) をエネルギー15 K
eV,ドーズ量3.5E15 cm2で注入し, ドライ酸素中で 850
℃, 10分間熱処理を行う。
【００２４】次いで，マスク16を用いて, ポリシリコン
膜 2をエッチングし幅3000Åの下側ゲートを形成する。
図４(B) において，ゲート 2が十分埋まる厚さの酸化膜
33を堆積した後, フィールド酸化膜が露出するまで基板
裏面を研磨し，その面を平坦化する。
膜 2をエッチングし幅3000Åの下側ゲートを形成する。
図４(B) において，ゲート 2が十分埋まる厚さの酸化膜
33を堆積した後, フィールド酸化膜が露出するまで基板
裏面を研磨し，その面を平坦化する。
【００２５】図４(C) において，表面を酸化膜34で覆っ
たSi基板 4を支持基板として,p-Si基板 1の酸化膜33側
に貼り付ける。図４(D) は，以上の工程により形成され
た貼り合わせによるSOI 基板の断面図である。
たSi基板 4を支持基板として,p-Si基板 1の酸化膜33側
に貼り付ける。図４(D) は，以上の工程により形成され
た貼り合わせによるSOI 基板の断面図である。
【００２６】図４(E) において，SOI 基板上に気相成長
(CVD) 法により，厚さ50Åの酸化膜6と, 厚さ1200Åの
ポリシリコン膜 7を堆積し，ゲートイオン種として B+
をエネルギー 15 KeV,ドーズ量 3.5E15 cm2 で注入し,
ドライ酸素中で 850℃, 10分間熱処理を行う。
(CVD) 法により，厚さ50Åの酸化膜6と, 厚さ1200Åの
ポリシリコン膜 7を堆積し，ゲートイオン種として B+
をエネルギー 15 KeV,ドーズ量 3.5E15 cm2 で注入し,
ドライ酸素中で 850℃, 10分間熱処理を行う。
【００２７】必要であれば，熱処理によって生じた酸化
膜を除去し，CVD 法により厚さ 200Åの窒化膜 8と, 厚
さ4000Åの酸化膜 9を堆積し，マスク 5を用いて異方性
エッチングによりゲート (幅1000Å) の両側に酸化膜 7
に到達する溝 (幅2000Å) を形成する。
膜を除去し，CVD 法により厚さ 200Åの窒化膜 8と, 厚
さ4000Åの酸化膜 9を堆積し，マスク 5を用いて異方性
エッチングによりゲート (幅1000Å) の両側に酸化膜 7
に到達する溝 (幅2000Å) を形成する。
【００２８】図５(F) において，CVD 法により，基板上
全面に厚さ 100Åの酸化膜10を堆積し，LDD イオン種11
として砒素イオン (As+ ) をエネルギー 20 KeV,ドーズ
量1E14cm-2で注入し，窒素中で 850℃, 10分間熱処理を
行い， n- 型のLDD 領域12を形成する。
全面に厚さ 100Åの酸化膜10を堆積し，LDD イオン種11
として砒素イオン (As+ ) をエネルギー 20 KeV,ドーズ
量1E14cm-2で注入し，窒素中で 850℃, 10分間熱処理を
行い， n- 型のLDD 領域12を形成する。
【００２９】図５(G) において，基板表面より窒化膜 8
が露出するまで異方性エッチングを行い, 図４(E) から
図５(F) で残された部分をマスクにして，ゲート２を通
過し，酸化膜 3に到達するように溝 (幅1800Å) を掘り
下げる。次いで，CVD 法により溝内も含めて基板上全面
に厚さ100 Åの酸化膜13を堆積する。
が露出するまで異方性エッチングを行い, 図４(E) から
図５(F) で残された部分をマスクにして，ゲート２を通
過し，酸化膜 3に到達するように溝 (幅1800Å) を掘り
下げる。次いで，CVD 法により溝内も含めて基板上全面
に厚さ100 Åの酸化膜13を堆積する。
【００３０】図５(H) において，溝を十分埋めるように
レジスト14を塗布した後, レジストの上面が酸化膜31の
上面から酸化膜13の厚さを加えた高さ, またはそれより
若干高めに残して除去する。
レジスト14を塗布した後, レジストの上面が酸化膜31の
上面から酸化膜13の厚さを加えた高さ, またはそれより
若干高めに残して除去する。
【００３１】図５(I) において，等方性エッチングによ
り, 酸化膜13の露出部を除去する。図６(J) において，
レジスト14を除去する。図６(K) において， 600℃の低
温CVD 法により，基板上にポリシリコン膜（Asドープ，
1E19cm-3) 15を堆積する。
り, 酸化膜13の露出部を除去する。図６(J) において，
レジスト14を除去する。図６(K) において， 600℃の低
温CVD 法により，基板上にポリシリコン膜（Asドープ，
1E19cm-3) 15を堆積する。
【００３２】図６(L) において，基板表面を窒化膜 8が
露出するまで研磨して, ポリシリコン膜15を除去し，基
板表面を平坦化する。図７(M) において，CVD 法によ
り，基板表面に厚さ2000Åの酸化膜17を堆積し, 溝部を
開口して電極18を形成する。
露出するまで研磨して, ポリシリコン膜15を除去し，基
板表面を平坦化する。図７(M) において，CVD 法によ
り，基板表面に厚さ2000Åの酸化膜17を堆積し, 溝部を
開口して電極18を形成する。
【００３３】図７(N) はシングルゲートMOS FET の場合
の断面図で，ダブルゲートの場合の図７(M) に対応す
る。シングルゲートの場合は下側ゲートがないため，溝
はダブルゲートの場合程深く掘る必要はない。したがっ
て, 溝を掘る際に異方性エッチングにより除去される酸
化膜 9の厚さは2000Å程度と小さくてよい。
の断面図で，ダブルゲートの場合の図７(M) に対応す
る。シングルゲートの場合は下側ゲートがないため，溝
はダブルゲートの場合程深く掘る必要はない。したがっ
て, 溝を掘る際に異方性エッチングにより除去される酸
化膜 9の厚さは2000Å程度と小さくてよい。
【００３４】上記の各エッチングにおけるエッチャント
の例を表１に示す。
の例を表１に示す。
【００３５】
【表１】 異方性エッチング 等方性エッチング 酸化膜 CF4＋CH3/ CF4＋CHF3 弗酸緩衝液 窒化膜 CF4＋CHF3 − ポリシリコン Cl2＋SiCl4 − レジスト O2 − 実施例の効果を示す数値例として，次に本出願人のメン
バらによるシミュレーション結果を示す1)。上側ゲート
幅が 100nmで, ゲートのオーバラップ幅も 100nmのとき
に，配線容量が0 のインバータ回路でオーバラップ幅 0
のときの回路遅延時間の 3倍程度になり，オーバラップ
幅は 50nm 以下に抑えなければならないと結論してい
る。 1)佐藤，田代，鈴木，中山．（富士通研究所），デバイ
ス／回路結合シミュレータによるSOI-MOS の遅延時間の
解析，, 1992 秋期応用物理学会予稿集 16p-ZT-14 p60
7.
バらによるシミュレーション結果を示す1)。上側ゲート
幅が 100nmで, ゲートのオーバラップ幅も 100nmのとき
に，配線容量が0 のインバータ回路でオーバラップ幅 0
のときの回路遅延時間の 3倍程度になり，オーバラップ
幅は 50nm 以下に抑えなければならないと結論してい
る。 1)佐藤，田代，鈴木，中山．（富士通研究所），デバイ
ス／回路結合シミュレータによるSOI-MOS の遅延時間の
解析，, 1992 秋期応用物理学会予稿集 16p-ZT-14 p60
7.
【００３６】
【発明の効果】本発明によれば，MOS FET の寄生容量と
寄生抵抗を低減することができた。特に，ダブルゲート
MOS FET の寄生成分を大きく低減でき，本来の高速性能
を引き出すことができるようになった。
寄生抵抗を低減することができた。特に，ダブルゲート
MOS FET の寄生成分を大きく低減でき，本来の高速性能
を引き出すことができるようになった。
【図１】 本発明の原理説明図(1)
【図２】 本発明の原理説明図(2)
【図３】 本発明の原理説明図(3）
【図４】 本発明の一実施例を説明する断面図(1)
【図５】 本発明の一実施例を説明する断面図(2)
【図６】 本発明の一実施例を説明する断面図(3）
【図７】 本発明の一実施例を説明する断面図(4）
1 貼り合わせSOI 基板の素子形成層 (Si単結晶) 2 ダブルゲートの下側ゲートでポリシリコン膜 3 SOI 基板の絶縁膜で酸化 (シリコン) 膜 (SiO2膜) 31 下側ゲート酸化膜 32 フィールド酸化膜 33 素子形成基板側の酸化膜 34 支持基板側の酸化膜 4 SOI 基板支持基板(Si 単結晶) 5 上側ゲートマスク 6 上側ゲート酸化膜 7 ダブルゲートの上側ゲートでポリシリコン膜 8 研磨およびエッチングのストッパ膜で窒化膜 9 酸化膜 10 溝側壁と底面および基板表面に被着したイオン注入
スルー酸化膜 11 上側ゲートイオン種 12 LDD 領域 13 下側ゲート絶縁用酸化膜 14 レジスト 15 ソース, ドレイン電極用ポリシリコン膜 16 下側ゲートマスク 18 ソース, ドレイン電極
スルー酸化膜 11 上側ゲートイオン種 12 LDD 領域 13 下側ゲート絶縁用酸化膜 14 レジスト 15 ソース, ドレイン電極用ポリシリコン膜 16 下側ゲートマスク 18 ソース, ドレイン電極
Claims (2)
- 【請求項１】 支持基板(4）上の絶縁膜(3）内に所期の
ゲート長より大きい下側ゲート(2) が形成され，該下側
ゲート上に下側ゲート絶縁膜(31)を介して素子形成層
(1) が形成されたSOI 基板上に, 上側ゲート絶縁膜(6)
, 上側ゲート用導電膜(7) , 研磨およびエッチングに
対するストッパ膜(8) , 上層絶縁膜(9) を被着する工程
と，次いで, 該SOI 基板上の上側ゲート形成位置の両側
に該上側ゲート絶縁膜(7)に届く溝を形成し，該溝内の
素子形成層に不純物を導入してソースドレイン領域(12)
を形成する工程と，次いで, ストッパ膜(8) が露出する
まで異方性エッチングを行い該溝を該絶縁膜(3）に届く
まで掘り下げ，上側ゲートに自己整合して下側ゲート
(2) を形成する工程と,次いで, 該溝内に該下側ゲート
と絶縁膜(13)を介して導電物質(15)を埋め込み, 該導電
物質によりソース, ドレイン電極引き出しを行う工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 支持基板(4）上の絶縁膜(3）を介して素
子形成層(1) が形成されたSOI 基板上に, ゲート絶縁膜
(6) , ゲート用導電膜(7) , 研磨およびエッチングのス
トッパ膜(8) , 上層絶縁膜(9) を被着する工程と，次い
で, 該SOI 基板上のゲート形成位置の両側に該ゲート絶
縁膜(7) に届く溝を形成し，該溝内の素子形成層に不純
物を導入してソースドレイン領域(12)を形成する工程
と，次いで, ストッパ膜(8) が露出するまで異方性エッ
チングを行い該溝を該絶縁膜(3）に届くまで掘り下げる
工程と,次いで, 該溝内に導電物質(15)を埋め込み, 該
導電物質によりソース, ドレイン電極引き出しを行う工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056253A JPH06267985A (ja) | 1993-03-17 | 1993-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5056253A JPH06267985A (ja) | 1993-03-17 | 1993-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267985A true JPH06267985A (ja) | 1994-09-22 |
Family
ID=13021925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5056253A Withdrawn JPH06267985A (ja) | 1993-03-17 | 1993-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267985A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030214A (ko) * | 1995-11-06 | 1997-06-26 | 김주용 | 웨이퍼 평탄화 방법 |
| JP2006278623A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Epson Imaging Devices Corp | 薄膜トランジスタ、電気光学装置、電子機器 |
| CN1323429C (zh) * | 2002-05-13 | 2007-06-27 | 罗姆股份有限公司 | 半导体装置及其制造方法 |
| US7613555B2 (en) | 2004-12-14 | 2009-11-03 | Advics Co., Ltd. | Vehicular rollover prevention control device |
| JP4584437B2 (ja) * | 2000-10-19 | 2010-11-24 | 白土 猛英 | 半導体装置及びその製造方法 |
-
1993
- 1993-03-17 JP JP5056253A patent/JPH06267985A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030214A (ko) * | 1995-11-06 | 1997-06-26 | 김주용 | 웨이퍼 평탄화 방법 |
| JP4584437B2 (ja) * | 2000-10-19 | 2010-11-24 | 白土 猛英 | 半導体装置及びその製造方法 |
| CN1323429C (zh) * | 2002-05-13 | 2007-06-27 | 罗姆股份有限公司 | 半导体装置及其制造方法 |
| US7613555B2 (en) | 2004-12-14 | 2009-11-03 | Advics Co., Ltd. | Vehicular rollover prevention control device |
| JP2006278623A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Epson Imaging Devices Corp | 薄膜トランジスタ、電気光学装置、電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |