CN114068690A - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000002955 isolation Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000005684 electric field Effects 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000007738 vacuum evaporation Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本发明提供了一种半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供一半导体衬底，半导体衬底包括间隔设置的源极区及漏极区；在半导体衬底的一侧形成栅氧化层、界面层及栅极层，栅氧化层、界面层及栅极层均位于源极区与漏极区之间，且界面层位于栅氧化层背离半导体衬底的一侧，栅极层位于界面层背离栅氧化层的一侧，且界面层在半导体衬底上的正投影的面积小于栅氧化层在半导体衬底上的正投影的面积。本发明的半导体结构的形成方法，可有效减小栅极致漏电流，降低待机功耗，提高器件可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，晶体管的尺寸不断缩小，栅氧化层的厚度也越来越薄，器件关态时(以N型半导体结构为例，栅电压VG<0V)由带带隧穿引发的栅致漏极泄漏(Gate-Induced Drain Leakage，GIDL)电流越来越大，导致器件可靠性降低，待机功耗增大。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于克服上述现有技术中的不足，提供一种半导体结构及其形成方法，可有效减小GIDL效应，降低待机功耗，提高器件可靠性。
根据本发明的一个方面，提供一种半导体结构的形成方法，包括：
提供一半导体衬底，所述半导体衬底包括间隔设置的源极区及漏极区；
在所述半导体衬底的一侧形成栅氧化层、界面层及栅极层，所述栅氧化层、所述界面层及所述栅极层均位于所述源极区与所述漏极区之间，且所述界面层位于所述栅氧化层背离所述半导体衬底的一侧，所述栅极层位于所述界面层背离所述栅氧化层的一侧，且所述界面层在所述半导体衬底上的正投影的面积小于所述栅氧化层在所述半导体衬底上的正投影的面积。
在本发明的一种示例性实施例中，所述界面层的介电常数大于所述栅氧化层的介电常数。
在本发明的一种示例性实施例中，所述形成方法还包括：
在所述界面层及所述栅极层共同构成的结构的表面及侧壁形成阻隔层。
在本发明的一种示例性实施例中，在所述半导体衬底的一侧形成栅氧化层、界面层及栅极层包括：
采用原子层沉积工艺在所述半导体衬底的表面依次形成栅氧化层、界面层及栅极层；
去除与所述源极区及所述漏极区正对的区域的栅氧化层、界面层及栅极层；
采用等向刻蚀工艺对所述界面层的侧壁进行刻蚀，以使所述界面层的宽度小于所述栅氧化层的宽度。
在本发明的一种示例性实施例中，所述去除与所述源极区及所述漏极区正对的区域的栅氧化层、界面层及栅极层包括：
在所述栅极层背离所述界面层的一侧形成光刻胶层；
对所述光刻胶层进行曝光，并显影形成显影区，所述显影区露出所述栅极层的表面；
在所述显影区对所述栅氧化层、所述界面层及所述栅极层进行刻蚀，以露出所述源极区及所述漏极区；
去除所述光刻胶层。
在本发明的一种示例性实施例中，所述形成方法还包括：
在所述阻隔层背离所述侧壁的一侧形成隔离层，所述隔离层的一端与所述栅极层背离所述界面层的一侧平齐，另一端与所述半导体衬底的表面相接触。
在本发明的一种示例性实施例中，所述栅极层包括第一介质层、第二介质层及栅电极层，所述第二介质层位于所述第一介质层与所述栅电极层之间，且所述第一介质层形成于所述界面层背离所述栅氧化层的表面，所述第二介质层的材料为氮化钛。
在本发明的一种示例性实施例中，所述半导体衬底还包括：
漏极外延区，与所述漏极区邻接，另一端与所述栅氧化层靠近所述漏极区的端部邻接，所述漏极外延区的掺杂浓度小于所述漏极区的掺杂浓度。
在本发明的一种示例性实施例中，所述半导体衬底还包括：
源极外延区，一端与所述源极区邻接，另一端与所述栅氧化层靠近所述源极区的端部邻接，所述源极外延区的掺杂浓度小于所述源极区的掺杂浓度。
根据本发明的一个方面，提供一种半导体结构，所述半导体结构由上述任意一项所述的半导体结构的形成方法制备。
本发明公开了一种半导体结构及其形成方法，由于界面层设于栅氧化层与栅极层之间，增加了栅极层与漏极区之间的物理尺寸，降低了漏极与栅极之间的电场，从而减小了漏极漏电流，所以能有效降低待机功耗，提高器件可靠性；同时，由于尺寸的增加，也有效避免了栅氧化层被击穿。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体结构的结构示意图。
图2为本发明实施方式半导体结构的形成方法的流程图。
图3为本发明实施方式半导体结构的结构示意图。
图4为本发明实施方式只设置漏极外延区的半导体结构示意图。
图5为本发明实施方式同时设置漏极外延区及源极外延区的半导体结构示意图。
图6为对应于图2中步骤S120的流程图。
图7为本发明第一种实施方式中完成步骤S1210后的结构示意图。
图8为本发明第二种实施方式中完成步骤S1210后的结构示意图。
图9为本发明第一种实施方式中完成步骤S1220后的结构示意图。
图10为本发明第二种实施方式中完成步骤S1220后的结构示意图。
图11为对应于图4中步骤S1220的流程图。
图12为本发明第一种实施方式中完成步骤S1230后的结构示意图。
图13为本发明第二种实施方式中完成步骤S1230后的结构示意图。
图中：100、半导体衬底；101、漏极区；110、栅氧化层；120、栅极层；1、半导体衬底；11、源极区；12、漏极区；13、源极外延区；14、漏极外延区；2、栅氧化层；3、界面层；4、栅极层；41、第一介质层；42、栅电极层；43、第二介质层；5、阻隔层；6、隔离层；61、第一隔离层；62、第二隔离层；63、第三隔离层。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”和“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”仅作为标记使用，不是对其对象的数量限制。
在相关技术中，如图1所示，半导体结构包括半导体衬底100及形成于半导体衬底100表面的栅氧化层110和栅极层120，当栅极处于关态时(以N型半导体结构为例，栅电压VG<0V)，由于漏极区101杂质扩散层与栅极层120重叠部分靠近界面处的能带发生强烈的弯曲，导致导带电子和价带空穴发生带-带隧穿效应(Band-to-Band Tunneling)，形成漏极漏电流，从而导致半导体器件性能退化，可靠性降低。且当半导体结构具备薄栅时，GIDL效应会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，进一步使得半导体器件性能退化，可靠性降低。
本发明实施方式提供了一种半导体结构的形成方法，如图2所示，该形成方法可以包括：
步骤S110，提供一半导体衬底，所述半导体衬底包括间隔设置的源极区及漏极区；
步骤S120，在所述半导体衬底的一侧形成栅氧化层、界面层及栅极层，所述栅氧化层、所述界面层及所述栅极层均位于所述源极区与所述漏极区之间，且所述界面层位于所述栅氧化层背离所述半导体衬底的一侧，所述栅极层位于所述界面层背离所述栅氧化层的一侧，且所述界面层在所述半导体衬底上的正投影的面积小于所述栅氧化层在所述半导体衬底上的正投影的面积。
本发明的半导体结构的形成方法，由于界面层设于栅氧化层与栅极层之间，增加了栅极层与漏极区之间的物理尺寸，降低了漏极与栅极之间的电场，从而减小了漏极漏电流，所以能有效降低待机功耗，提高器件可靠性；同时，由于尺寸的增加，也有效避免了栅氧化层被击穿。
下面对本发明实施方式形成方法的各步骤进行详细说明：
如图2所示，在步骤S110中，提供半导体衬底，所述半导体衬底包括间隔设置的源极区及漏极区。
半导体衬底的材料可以是硅，但是不限于硅，也可以是其他材料，在此不做特殊限定。如图3所示，半导体衬底1可以是P型衬底，其可包括间隔设置的源极区11及漏极区12。可对源极区11和漏极区12进行掺杂，以形成源极和漏极。举例而言，可对源极区11和漏极区12进行n型掺杂，以形成p-n结。举例而言，可向源极区11和漏极区12内掺杂n型掺杂材料，以使源极区11和漏极区12形成n型半导体。该n型掺杂材料可以是元素周期表中位于第IV主族的元素，举例而言，其可以是磷，当然，还可以是其他元素的材料，在此不再一一列举。
在一实施例中，可采用离子注入的方式向源极区11和漏极区12注入磷离子，当然，也可采用其他工艺对源极区11和/或漏极区12进行掺杂，在此不做特殊限定。
需要说明的是，源极区11与漏极区12之间可为沟道区，该沟道区可供电流流动，且沟道区中的电流可受栅极层4电势的控制，以实现栅控功能。
如图2所示，在步骤S120中，在所述半导体衬底的一侧形成栅氧化层、界面层及栅极层，所述栅氧化层、所述界面层及所述栅极层均位于所述源极区与所述漏极区之间，且所述界面层位于所述栅氧化层背离所述半导体衬底的一侧，所述栅极层位于所述界面层背离所述栅氧化层的一侧，且所述界面层在所述半导体衬底上的正投影的面积小于所述栅氧化层在所述半导体衬底上的正投影的面积。
如图3所示，可在半导体衬底1的一侧形成叠层设置的栅氧化层2、界面层3及栅极层4，且栅氧化层2、界面层3及栅极层4均位于源极区11与漏极区12之间的区域，举例而言，栅氧化层2、界面层3及栅极层4均位于源极区11与漏极区12之间的沟道区的正上方。通过设置界面层3于栅氧化层2与栅极层4之间，增加了栅极层4与漏极区12之间的物理尺寸，降低了漏极区12与栅极层4之间的电场，从而减小漏极漏电流，所以能有效降低待机功耗，提高器件可靠性；同时，由于尺寸的增加，也可有效避免栅氧化层2被击穿。
栅氧化层2形成于半导体衬底1的沟道区的正上方，其可以是形成于半导体衬底1表面的薄膜，也可以是形成于半导体衬底1表面的涂层，在此不做特殊限定。
界面层3位于栅氧化层2背离半导体衬底1的一侧，可增加栅极层4与漏极区12之间的物理尺寸，降低了漏极区12与栅极层4之间的电场，从而减小漏极漏电流，所以能有效降低待机功耗，提高器件可靠性；同时，由于界面层3的设置，减少了GIDL效应，也可有效避免栅氧化层2被击穿。
栅极层4位于界面层3背离栅氧化层2的一侧，用于控制源极或漏极表面的电场强度，从而控制源极与漏极之间的电流。栅极层4可以是形成于界面层3背离栅氧化层2的表面的薄膜，也可以是形成于界面层3背离栅氧化层2的表面的涂层，在此不做特殊限定。
在一实施例中，栅极层4可以包括第一介质层41和栅电极层42。其中，第一介质层41可位于栅电极层42与界面层3之间，第一介质层41的材料可以是多晶硅或掺杂的多晶硅等，栅电极层42的材料可以是金属钨。
在一实施例中，如图4和图5所示，栅极层4还可包括第二介质层43，第二介质层43可位于第一介质层41与栅电极层42之间，用于防止栅电极层42中的金属材料向第一介质层41扩散，第二介质层43的材料可以是氮化钛。
在一实施例中，如图6所示，在所述半导体衬底1的一侧形成栅氧化层2、界面层3及栅极层4可以包括步骤S1210-步骤S1230，即步骤S120可以包括：
步骤S1210，采用原子层沉积工艺在所述半导体衬底的表面依次形成栅氧化层、界面层及栅极层。
如图7及图8所示，半导体衬底1表面可具有邻接设置的源极区11、沟道区及漏极区12，可通过化学气相沉积、热氧化、物理气相沉积或原子层沉积等方式在半导体衬底1的表面形成栅氧化层2，且为了工艺方便，栅氧化层2可完全覆盖源极区11、沟道区及漏极区12，当然，也可通过其他方式形成栅氧化层2，在此不做特殊限定。
栅氧化层2的材料可以包括二氧化硅、高k电介质材料或其他电介质材料，其厚度可以是
例如，其可以是
或
界面层3形成于栅氧化层2背离半导体衬底1的表面，其材料可以是氮化硅或其他高k电介质，其厚度可以是
例如，其可以是
或
在一些实施例中，可以通过化学气相沉积、物理气相沉积、原子层沉积、旋涂、喷墨、丝网印刷、涂布或真空蒸镀等工艺在栅氧化层2上形成界面层3，在此不做特殊限定。
栅极层4形成于界面层3背离栅氧化层2一侧，在一些实施例中，可以通过化学气相沉积、真空蒸镀或原子层沉积等工艺形成栅极层4。当栅极层4包括多层结构时，可进行逐层沉积，并可根据各层的材料类型，选择与各材料类型对应的成型工艺。
在一实施例中，栅极层4可以包括第一介质层41、第二介质层43及栅电极层42，第一介质层41的材料可为多晶硅、第二介质层43的材料可为氮化钛，栅电极层42的材料可为金属钨，可采用原子层沉积工艺在界面层3上方形成第一介质层41，采用化学气相沉积工艺在第一介质层41上方形成第二介质层43，采用真空蒸镀的方式在第二介质层43上方形成栅电极层42。在一些实施例中，栅极层4还可以包括其他层，且各层也可采用其他工艺形成，在此不做特殊限定。
步骤S1220，利用光刻图案化与蚀刻以蚀刻栅氧化层、界面层及栅极层。
通过光刻图案化与蚀刻以蚀刻栅氧化层2、界面层3及栅极层4，以形成栅极结构，即：栅极结构包括位于源极区11与漏极区12之间的沟道区的正上方的栅氧化层2、界面层3及栅极层4。图9及图10示出了完成本发明形成方法的步骤S1220后的结构。
在一实施例中，如图11所示，通过光刻图案化与蚀刻以蚀刻栅氧化层2、界面层3及栅极层4的步骤S1220可以包括：
步骤S1221，在所述栅极层背离所述界面层的一侧形成光刻胶层。
可通过旋涂或其它方式在栅极层4背离所述界面层3的一侧形成光刻胶层，光刻胶层的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。
步骤S1222，对所述光刻胶层进行曝光，并显影形成显影区，所述显影区露出所述栅极层的表面。
采用掩膜版对光刻胶层进行曝光，该掩膜版的图案与栅氧化层2、界面层3及栅极层4所需的图案匹配。随后，对曝光后的光刻胶层进行显影，从而形成显影区，且显影区的图案与栅氧化层2、界面层3及栅极层4所需的图案相同。
步骤S1223，在所述显影区对所述栅氧化层、所述界面层及所述栅极层进行刻蚀，以形成栅极结构。
刻蚀方法可包括干法刻蚀、湿法刻蚀或等离子体刻蚀等工艺。需要说明的是，可通过一次光刻工艺完成对栅氧化层2、界面层3及栅极层4的刻蚀，也可对栅氧化层2、界面层3及栅极层4分次依次刻蚀，即每次只刻蚀一层，首先对栅氧化层2进行刻蚀，再对界面层3进行刻蚀，最后对栅氧化层2进行刻蚀。
步骤S1224，去除所述光刻胶层。
在完成上述刻蚀工艺后，可通过清洗液清洗或通过灰化等工艺去除栅极层4表面的光刻胶层。
步骤S1230，采用等向刻蚀工艺对所述界面层的侧壁进行刻蚀，以使所述界面层的宽度小于所述栅氧化层的宽度。
如图12及图13所示，可采用湿法刻蚀工艺对界面层3的侧壁进行等向刻蚀，以使界面层3的宽度小于栅氧化层2的宽度，同时，也小于栅极层4的宽度。在一些实施例中，可采用磷酸对界面层3进行选择性湿法刻蚀。
在一实施例中，本发明的半导体结构的形成方法还可包括：
步骤S130，在所述界面层及所述栅极层共同构成的结构的表面及侧壁形成阻隔层。
如图3所示，可采用原子层沉积、化学气相沉积、物理气相沉积、磁控溅射或真空蒸镀等工艺在界面层3及栅极层4共同构成的结构的表面及侧壁形成阻隔层5，阻隔层5可随形贴附于界面层3及栅极层4共同构成的结构的表面及侧壁上，阻隔层5由介电常数较小的材料构成，有利于降低耗尽层电场强度，进而减少GIDL效应。
在一实施例中，阻隔层5的材料为二氧化硅，其厚度可以是
例如，其可以是
或
在一实施例中，本发明的半导体结构的形成方法还可包括：
步骤S140，在所述阻隔层背离所述侧壁的一侧形成隔离层，所述隔离层的一端与所述栅极层背离所述界面层的一侧平齐，另一端与所述半导体衬底的表面相接触。
如图4及图5所示，隔离层6可设于半导体衬底上方，且可位于阻隔层5背离侧壁的一侧，其一端可与栅极层4背离界面层的一侧平齐，另一端可与半导体衬底的表面相接触。可通过阻隔层5和隔离层6将源极和/或漏极与栅极层4的侧面隔离开非零距离，从而减小GIDL效应，减小待机功耗。当然，隔离层6还可同时覆盖于界面层3及栅极层4共同构成的结构的顶表面，在此不做特殊限定。
在一实施例中，隔离层6可为多层结构，其可以包括第一隔离层61，第二隔离层62和第三隔离层63，其中，第一隔离层61可邻接于阻隔层5，第二隔离层62可位于第一隔离层61和第三隔离层63之间。第一隔离层61的材料可以是氮化硅，第二隔离层62的材料可以是氧化硅，第三隔离层63的材料可以是氮化硅。
在一实施例中，半导体衬底1还包括漏极外延区14，如图4及图5所示，漏极外延区14设于源极区11与漏极区12之间，且与漏极区12邻接设置，其远离漏极区12的端部可与栅氧化层2靠近漏极区12的端部邻接，可降低沟道电场，减小热载流效应。
此外，漏极外延区14的掺杂浓度小于漏极区12的掺杂浓度。在一实施例中，漏极外延区14与漏极区12的掺杂类型相同，在一实施例中，可通过向漏极外延区14内掺杂n型掺杂材料，以使漏极外延区14形成n型半导体。该n型掺杂材料可以是元素周期表中位于第IV主族的元素，例如，其可以是磷。
可采用离子注入的方式向漏极外延区14注入磷离子，当然，也可采用其他工艺对漏极外延区14进行掺杂，在此不做特殊限定。需要说明的是，在本发明第一种实施方式中，如图7、图9及图12所示，可在形成栅氧化层2、界面层3及栅极层4之后，采用离子注入的方式对漏极外延区14进行掺杂；在本发明第二种实施方式中，如图8、图10及图13所示，可在形成栅氧化层2、界面层3及栅极层4之前，对漏极外延区14进行掺杂，在此不做特殊限定。
在一实施方式中，半导体衬底1还可包括源极外延区13，源极外延区13设于源极区11与漏极区12之间，且可与源极区11邻接设置，其远离源极区11的端部可与栅氧化层2靠近源极区11的端部邻接，可降低沟道电场，减小热载流效应。
此外，源极外延区13的掺杂浓度小于源极区11的掺杂浓度。在一实施方式中，源极外延区13与源极区11的掺杂类型相同，在一些实施例中，可通过向源极外延区13内掺杂n型掺杂材料，以使源极外延区13形成n型半导体。该n型掺杂材料可以是元素周期表中位于第IV主族的元素，例如，其可以是磷。
可采用离子注入的方式向源极外延区13注入磷离子，当然，也可采用其他工艺对源极外延区13进行掺杂，在此不做特殊限定。需要说明的是，可在形成栅氧化层2、界面层3及栅极层4之后，采用离子注入的方式对源极外延区13进行掺杂，也可在形成栅氧化层2、界面层3及栅极层4之前，对源极外延区13进行掺杂，在此不做特殊限定。
需要说明的是，在形成过程中，可对源极区11和漏极区12进行双边掺杂，也可对源极区11或漏极区12中的任意一个区域进行单边掺杂，在此不做特殊限定。
本发明实施方式还提供了一种半导体结构，该半导体结构由上述任一实施方式的半导体结构的形成方法制备而成，具体结构可参见图3-图5，该半导体结构的详细结构以及有益效果可参考上述实施方式中的半导体结构的形成方法，在此不再详述。例如，其可以是N型半导体结构或P型半导体结构，在此不做特殊限定。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由所附的权利要求指出。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底包括间隔设置的源极区及漏极区；
在所述半导体衬底的一侧形成栅氧化层、界面层及栅极层，所述栅氧化层、所述界面层及所述栅极层均位于所述源极区与所述漏极区之间，且所述界面层位于所述栅氧化层背离所述半导体衬底的一侧，所述栅极层位于所述界面层背离所述栅氧化层的一侧，且所述界面层在所述半导体衬底上的正投影的面积小于所述栅氧化层在所述半导体衬底上的正投影的面积。
2.根据权利要求1所述的形成方法，其特征在于，所述界面层的介电常数大于所述栅氧化层的介电常数。
3.根据权利要求1所述的形成方法，其特征在于，所述形成方法还包括：
在所述界面层及所述栅极层共同构成的结构的表面及侧壁形成阻隔层。
4.根据权利要求1所述的形成方法，其特征在于，在所述半导体衬底的一侧形成栅氧化层、界面层及栅极层包括：
采用原子层沉积工艺在所述半导体衬底的表面依次形成栅氧化层、界面层及栅极层；
利用光刻图案化与蚀刻以蚀刻栅氧化层、界面层及栅极层；
采用等向刻蚀工艺对所述界面层的侧壁进行刻蚀，以使所述界面层的宽度小于所述栅氧化层的宽度。
5.根据权利要求4所述的形成方法，其特征在于，所述利用光刻图案化与蚀刻以蚀刻栅氧化层、界面层及栅极层包括：
在所述栅极层背离所述界面层的一侧形成光刻胶层；
对所述光刻胶层进行曝光，并显影形成显影区，所述显影区露出所述栅极层的表面；
在所述显影区对所述栅氧化层、所述界面层及所述栅极层进行刻蚀，以形成栅极结构；
去除所述光刻胶层。
6.根据权利要求3所述的形成方法，其特征在于，所述形成方法还包括：
在所述阻隔层背离所述侧壁的一侧形成隔离层，所述隔离层的一端与所述栅极层背离所述界面层的一侧平齐，另一端与所述半导体衬底的表面相接触。
7.根据权利要求1-6任一项所述的形成方法，其特征在于，所述栅极层包括第一介质层、第二介质层及栅电极层，所述第二介质层位于所述第一介质层与所述栅电极层之间，且所述第一介质层形成于所述界面层背离所述栅氧化层的表面，所述第二介质层的材料为氮化钛。
8.根据权利要求7所述的形成方法，其特征在于，所述半导体衬底还包括：
漏极外延区，与所述漏极区邻接，另一端与所述栅氧化层靠近所述漏极区的端部邻接，所述漏极外延区的掺杂浓度小于所述漏极区的掺杂浓度。
9.根据权利要求8所述的形成方法，其特征在于，所述半导体衬底还包括：
源极外延区，一端与所述源极区邻接，另一端与所述栅氧化层靠近所述源极区的端部邻接，所述源极外延区的掺杂浓度小于所述源极区的掺杂浓度。
10.一种半导体结构，其特征在于，所述半导体结构由权利要求1-9任一项所述的半导体结构的形成方法制备。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010744693.0A CN114068690A (zh) | 2020-07-29 | 2020-07-29 | 半导体结构及其形成方法 |
| PCT/CN2021/094439 WO2022022016A1 (zh) | 2020-07-29 | 2021-05-18 | 半导体结构及其形成方法 |
| US17/404,271 US20220037489A1 (en) | 2020-07-29 | 2021-08-17 | Semiconductor structure and forming method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010744693.0A CN114068690A (zh) | 2020-07-29 | 2020-07-29 | 半导体结构及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114068690A true CN114068690A (zh) | 2022-02-18 |
Family
ID=80037490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010744693.0A Pending CN114068690A (zh) | 2020-07-29 | 2020-07-29 | 半导体结构及其形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114068690A (zh) |
| WO (1) | WO2022022016A1 (zh) |
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- 2020-07-29 CN CN202010744693.0A patent/CN114068690A/zh active Pending
-
2021
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