JP2697062B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2697062B2 JP2697062B2 JP301589A JP301589A JP2697062B2 JP 2697062 B2 JP2697062 B2 JP 2697062B2 JP 301589 A JP301589 A JP 301589A JP 301589 A JP301589 A JP 301589A JP 2697062 B2 JP2697062 B2 JP 2697062B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に高耐圧MO
S型トランジスタを有する半導体装置の製造方法に関す
る。
S型トランジスタを有する半導体装置の製造方法に関す
る。
MOS型トランジスタのゲート電極，ソース領域及び半
導体基板を接地してドレイン領域に電圧を印加したとき
の耐電圧（以下オフ耐圧と記す）を向上させながら電流
駆動能力の低下を抑えた半導体装置の発明を本発明者は
先に出願中（特願昭63−220106号）である。
導体基板を接地してドレイン領域に電圧を印加したとき
の耐電圧（以下オフ耐圧と記す）を向上させながら電流
駆動能力の低下を抑えた半導体装置の発明を本発明者は
先に出願中（特願昭63−220106号）である。
第２図（ａ）〜（ｄ）は前述した従来の半導体装置の
製造方法の一例を説明するための工程順に示した半導体
チップの断面図である。
製造方法の一例を説明するための工程順に示した半導体
チップの断面図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１の主
表面に選択的にフィールド酸化膜２を設けて素子形成領
域を区画し、前記素子形成領域の表面に熱酸化膜３を設
ける。次に、前記素子形成領域に選択的に不純物をイオ
ン注入してN-型拡散領域４を設ける。次に、前記素子形
成領域を含む表面にホトレジスト膜６を塗布してパター
ニングし、ホトレジスト膜６をマスクにして熱酸化膜３
及びN-型拡散領域４を順次エッチングしてN-型拡散領域
に所定の深さを有する開口部７を設ける。次にホトレジ
スト膜６をマスクとしてヒ素イオンを高濃度にイオン注
入して開口部の底部にN+型埋込拡散領域９を形成する。
このとき、N+型埋込拡散領域９は開口部の底部に形成さ
れるだけでなく開口部側壁の一部にも形成される。
表面に選択的にフィールド酸化膜２を設けて素子形成領
域を区画し、前記素子形成領域の表面に熱酸化膜３を設
ける。次に、前記素子形成領域に選択的に不純物をイオ
ン注入してN-型拡散領域４を設ける。次に、前記素子形
成領域を含む表面にホトレジスト膜６を塗布してパター
ニングし、ホトレジスト膜６をマスクにして熱酸化膜３
及びN-型拡散領域４を順次エッチングしてN-型拡散領域
に所定の深さを有する開口部７を設ける。次にホトレジ
スト膜６をマスクとしてヒ素イオンを高濃度にイオン注
入して開口部の底部にN+型埋込拡散領域９を形成する。
このとき、N+型埋込拡散領域９は開口部の底部に形成さ
れるだけでなく開口部側壁の一部にも形成される。
次に、第２図（ｂ）に示すように、ホトレジスト膜６
を除去した後開口部７を含む表面にCVD法により酸化シ
リコン膜10を堆積して開口部７を充填し、酸化シリコン
膜10の上にレジスト膜11を塗布して表面を平坦化する。
を除去した後開口部７を含む表面にCVD法により酸化シ
リコン膜10を堆積して開口部７を充填し、酸化シリコン
膜10の上にレジスト膜11を塗布して表面を平坦化する。
次に、第２図（ｃ）に示すように、レジスト膜11と酸
化シリコン膜10のエッチングレートが同一となるような
ドライエッチング条件でエッチバックし開口部７の内部
に酸化シリコン膜10を埋込む。
化シリコン膜10のエッチングレートが同一となるような
ドライエッチング条件でエッチバックし開口部７の内部
に酸化シリコン膜10を埋込む。
次に、第２図（ｄ）に示すように、前記素子形成領域
の表面にゲート酸化膜12を設け、ゲート酸化膜12の上に
一部を酸化シリコン膜10の上に重ねて選択的にゲート電
極13を設ける。次に、ゲート電極13に整合してソース領
域15及び酸化シリコン膜10に隣接してN+型拡散領域16を
設ける。
の表面にゲート酸化膜12を設け、ゲート酸化膜12の上に
一部を酸化シリコン膜10の上に重ねて選択的にゲート電
極13を設ける。次に、ゲート電極13に整合してソース領
域15及び酸化シリコン膜10に隣接してN+型拡散領域16を
設ける。
次に、ゲート電極13を含む表面に層間絶縁膜17を堆積
し、ソース領域15及びドレイン領域のN+型拡散領域16の
コンタクト用開口部をそれぞれ設け、前記コンタクト用
開口部を含む表面にアルミニウム膜を堆積して選択的に
エッチングし、ソース領域15及びN+型拡散領域16のそれ
ぞれと接続する電極配線18,19を形成してＮチャネル型
高耐圧MOSトランジスタを有する半導体装置を構成す
る。
し、ソース領域15及びドレイン領域のN+型拡散領域16の
コンタクト用開口部をそれぞれ設け、前記コンタクト用
開口部を含む表面にアルミニウム膜を堆積して選択的に
エッチングし、ソース領域15及びN+型拡散領域16のそれ
ぞれと接続する電極配線18,19を形成してＮチャネル型
高耐圧MOSトランジスタを有する半導体装置を構成す
る。
上述した従来の半導体装置の製造方法は、高濃度の逆
導電型埋込拡散領域を形成するにあたり、開口部を形成
した同一ホトレジスト膜をマスクとしてヒ素イオンをイ
オン注入して形成していたので、イオンビームの傾きあ
るいはレジスト形状等により開口部の側壁にも一部が導
入されるために、トランジスタのゲート，ドレイン間耐
圧が低下してしまうという欠点がある。
導電型埋込拡散領域を形成するにあたり、開口部を形成
した同一ホトレジスト膜をマスクとしてヒ素イオンをイ
オン注入して形成していたので、イオンビームの傾きあ
るいはレジスト形状等により開口部の側壁にも一部が導
入されるために、トランジスタのゲート，ドレイン間耐
圧が低下してしまうという欠点がある。
本発明の目的は、開口部の側壁に不純物イオンが導入
されるのを防止して耐圧の向上を実現する半導体装置の
製造方法を提供することにある。
されるのを防止して耐圧の向上を実現する半導体装置の
製造方法を提供することにある。
本発明の半導体装置の製造方法は、一導電型半導体基
板の主表面に選択的にフィールド絶縁膜を設けて素子形
成領域を区画する工程と、前記素子形成領域に逆導電型
の低濃度不純物を選択的に導入して第１の拡散領域を設
ける工程と、前記素子形成領域を含む表面に第１の絶縁
膜を堆積し該第１の絶縁膜及び前記第１の拡散領域の表
面を選択的に順次エッチングして前記第１の拡散領域に
所定の深さを有する開口部を設ける工程と、前記開口部
を含む表面に第２の絶縁膜を堆積してこれを異方性エッ
チングし前記開口部の側壁にのみ前記第２の絶縁膜を残
す工程と、前記第１及び第２の絶縁膜をマスクとして逆
導電型の高濃度不純物をイオン注入して活性化し前記第
１の拡散領域に第２の拡散領域を形成する工程と、等方
性エッチングにより前記第１及び第２の絶縁膜を除去し
前記開口部を含む表面に厚い第３の絶縁膜を堆積して前
記開口部を充填する工程と、前記第３の絶縁膜の上にレ
ジスト膜を設けて表面を平坦化し全面を異方性エッチン
グしてちょうど前記素子形成領域の表面を露出させ前記
開口部内に前記第３の絶縁膜を埋込む工程と、熱酸化法
により前記素子形成領域の表面にゲート酸化膜を設け前
記第３の絶縁膜に一部を重ねて前記ゲート酸化膜上に選
択的にゲート電極を設ける工程と、前記ゲート電極に整
合させて前記素子形成領域に逆導電型の不純物をイオン
注入し前記第３の絶縁膜に隣接して前記第１の拡散領域
の表面に第３の拡散領域を形成する工程とを含んで構成
される。
板の主表面に選択的にフィールド絶縁膜を設けて素子形
成領域を区画する工程と、前記素子形成領域に逆導電型
の低濃度不純物を選択的に導入して第１の拡散領域を設
ける工程と、前記素子形成領域を含む表面に第１の絶縁
膜を堆積し該第１の絶縁膜及び前記第１の拡散領域の表
面を選択的に順次エッチングして前記第１の拡散領域に
所定の深さを有する開口部を設ける工程と、前記開口部
を含む表面に第２の絶縁膜を堆積してこれを異方性エッ
チングし前記開口部の側壁にのみ前記第２の絶縁膜を残
す工程と、前記第１及び第２の絶縁膜をマスクとして逆
導電型の高濃度不純物をイオン注入して活性化し前記第
１の拡散領域に第２の拡散領域を形成する工程と、等方
性エッチングにより前記第１及び第２の絶縁膜を除去し
前記開口部を含む表面に厚い第３の絶縁膜を堆積して前
記開口部を充填する工程と、前記第３の絶縁膜の上にレ
ジスト膜を設けて表面を平坦化し全面を異方性エッチン
グしてちょうど前記素子形成領域の表面を露出させ前記
開口部内に前記第３の絶縁膜を埋込む工程と、熱酸化法
により前記素子形成領域の表面にゲート酸化膜を設け前
記第３の絶縁膜に一部を重ねて前記ゲート酸化膜上に選
択的にゲート電極を設ける工程と、前記ゲート電極に整
合させて前記素子形成領域に逆導電型の不純物をイオン
注入し前記第３の絶縁膜に隣接して前記第１の拡散領域
の表面に第３の拡散領域を形成する工程とを含んで構成
される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板
１の主表面に選択酸化法によりフィールド酸化膜２を設
けて素子形成領域を区画し前記素子形成領域の表面に熱
酸化膜３を設ける。次に、前記素子形成領域にリンイオ
ンを選択的にイオン注入して熱処理ドレイン領域形成用
のN-型拡散領域４を設ける。次に、前記素子形成領域を
含む表面にCVD法により酸化シリコン膜５を堆積する。
１の主表面に選択酸化法によりフィールド酸化膜２を設
けて素子形成領域を区画し前記素子形成領域の表面に熱
酸化膜３を設ける。次に、前記素子形成領域にリンイオ
ンを選択的にイオン注入して熱処理ドレイン領域形成用
のN-型拡散領域４を設ける。次に、前記素子形成領域を
含む表面にCVD法により酸化シリコン膜５を堆積する。
次に、第１図（ｂ）に示すように、酸化シリコン膜５
を上にホトレジスト膜６を設けてパターニングし、ホト
レジスト膜６をマスクとして酸化シリコン膜５及び熱酸
化膜３を選択的に順次異方性エッチングし、引続いてN-
型拡散領域４の表面を所定の深さに異方性エッチングし
て開口部７を設ける。
を上にホトレジスト膜６を設けてパターニングし、ホト
レジスト膜６をマスクとして酸化シリコン膜５及び熱酸
化膜３を選択的に順次異方性エッチングし、引続いてN-
型拡散領域４の表面を所定の深さに異方性エッチングし
て開口部７を設ける。
次に、第１図（ｃ）に示すように、ホトレジスト膜６
を除去し、次に、CVD法により、開口部７を含む表面に
酸化シリコン膜８を堆積して異方性ドライエッチングを
行い、開口部７の側壁にのみ酸化シリコン膜８を残して
他の部分の酸化シリコン膜８を除去し、開口部７のN-型
拡散領域４を露出される。次に、酸化シリコン膜5,8を
マスクとしてヒ素イオンをイオン注入し、開口部のN-型
拡散領域４を表面にN+型埋込拡散領域９を設ける。
を除去し、次に、CVD法により、開口部７を含む表面に
酸化シリコン膜８を堆積して異方性ドライエッチングを
行い、開口部７の側壁にのみ酸化シリコン膜８を残して
他の部分の酸化シリコン膜８を除去し、開口部７のN-型
拡散領域４を露出される。次に、酸化シリコン膜5,8を
マスクとしてヒ素イオンをイオン注入し、開口部のN-型
拡散領域４を表面にN+型埋込拡散領域９を設ける。
次に、第１図（ｄ）に示すように、熱処理によりN+型
埋込拡散領域９を活性化し且つ埋込みを行う。
埋込拡散領域９を活性化し且つ埋込みを行う。
次に、第１図（ｅ）に示すように、酸化シリコン膜5,
8及び熱酸化膜３を等方性エッチングにより除去し、開
口部７を含む表面にCVD法により厚い酸化シリコン膜10
を堆積して開口部７を充填し、酸化シリコン膜10の上に
レジスト膜11を塗布して表面を平坦化する。
8及び熱酸化膜３を等方性エッチングにより除去し、開
口部７を含む表面にCVD法により厚い酸化シリコン膜10
を堆積して開口部７を充填し、酸化シリコン膜10の上に
レジスト膜11を塗布して表面を平坦化する。
次に、第１図（ｆ）に示すように、酸化シリコン膜10
及びレジスト膜11のエッチングレートが同一になる条件
で全面を異方性エッチングし、ちょうど前記素子形成領
域の表面が露出した時点でエッチングを停止し、開口部
７の内側に酸化シリコン膜10を埋込む。次に、前記素子
形成領域の表面を熱酸化してゲート酸化膜12を設ける。
及びレジスト膜11のエッチングレートが同一になる条件
で全面を異方性エッチングし、ちょうど前記素子形成領
域の表面が露出した時点でエッチングを停止し、開口部
７の内側に酸化シリコン膜10を埋込む。次に、前記素子
形成領域の表面を熱酸化してゲート酸化膜12を設ける。
次に、第１図（ｇ）に示すように、ゲート酸化膜12を
含む表面に多結晶シリコン膜を堆積して選択的にエッチ
ングし酸化シリコン膜10の上に一部を重ねてゲート電極
13を設け、ゲート電極13の表面を熱酸化して酸化シリコ
ン膜14を設ける。次に、ゲート電極13及びフィールド酸
化膜２をマスクとして前記素子形成領域にＮ型の高濃度
不純物をイオン注入し、ソース領域15及び埋込まれた酸
化シリコン膜10に隣接してN-型拡散領域４の表面にN+型
拡散領域16を設ける。次に、ゲート電極13を含む表面に
層間絶縁膜17を堆積し、ソース領域15及びドレイン領域
のN+型拡散領域16のコンタクト用開口部をそれぞれ設
け、前記コンタクト用開口部を含む表面にアルミニウム
膜を堆積して選択的にエッチングし、ソース領域15及び
N+型拡散領域16のそれぞれと接続する電極配線18,19を
形成してＮチャネル型高耐圧MOSトランジスタを有する
半導体装置を構成する。
含む表面に多結晶シリコン膜を堆積して選択的にエッチ
ングし酸化シリコン膜10の上に一部を重ねてゲート電極
13を設け、ゲート電極13の表面を熱酸化して酸化シリコ
ン膜14を設ける。次に、ゲート電極13及びフィールド酸
化膜２をマスクとして前記素子形成領域にＮ型の高濃度
不純物をイオン注入し、ソース領域15及び埋込まれた酸
化シリコン膜10に隣接してN-型拡散領域４の表面にN+型
拡散領域16を設ける。次に、ゲート電極13を含む表面に
層間絶縁膜17を堆積し、ソース領域15及びドレイン領域
のN+型拡散領域16のコンタクト用開口部をそれぞれ設
け、前記コンタクト用開口部を含む表面にアルミニウム
膜を堆積して選択的にエッチングし、ソース領域15及び
N+型拡散領域16のそれぞれと接続する電極配線18,19を
形成してＮチャネル型高耐圧MOSトランジスタを有する
半導体装置を構成する。
以上説明したように本発明は、開口部の底部に埋込拡
散領域を形成する際に第1,第２の酸化シリコン膜を素子
形成領域の表面及び開口部の側壁に設けてマスクとし、
開口部の底部のみにイオン注入法により不純物を導入し
て埋込拡散領域を形成することにより、MOSトランジス
タのゲート，ドレイン間耐圧を向上させた半導体装置の
製造方法を実現できるという効果を有する。
散領域を形成する際に第1,第２の酸化シリコン膜を素子
形成領域の表面及び開口部の側壁に設けてマスクとし、
開口部の底部のみにイオン注入法により不純物を導入し
て埋込拡散領域を形成することにより、MOSトランジス
タのゲート，ドレイン間耐圧を向上させた半導体装置の
製造方法を実現できるという効果を有する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は従来の半導体装置の製造方法の一例を
説明するための工程順に示した半導体チップの断面図で
ある。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……熱酸化膜、４……N-型拡散領域、５……酸化シリコ
ン膜、６……ホトレジスト膜、７……開口部、８……酸
化シリコン膜、９……N+型埋込拡散領域、10……酸化シ
リコン膜、11……レジスト膜、12……ゲート酸化膜、13
……ゲート電極、14……酸化シリコン膜、15……ソース
領域、16……N+型拡散領域、17……層間絶縁膜、18,19
……電極配線。
めの工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｄ）は従来の半導体装置の製造方法の一例を
説明するための工程順に示した半導体チップの断面図で
ある。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……熱酸化膜、４……N-型拡散領域、５……酸化シリコ
ン膜、６……ホトレジスト膜、７……開口部、８……酸
化シリコン膜、９……N+型埋込拡散領域、10……酸化シ
リコン膜、11……レジスト膜、12……ゲート酸化膜、13
……ゲート電極、14……酸化シリコン膜、15……ソース
領域、16……N+型拡散領域、17……層間絶縁膜、18,19
……電極配線。
Claims (1)
- 【請求項１】一導電型半導体基板の主表面に選択的にフ
ィールド絶縁膜を設けて素子形成領域を区画する工程
と、前記素子形成領域に逆導電型の低濃度不純物を選択
的に導入して第１の拡散領域を設ける工程と、前記素子
形成領域を含む表面に第１の絶縁膜を堆積し該第１の絶
縁膜及び前記第１の拡散領域の表面を選択的に順次エッ
チングして前記第１の拡散領域に所定の深さを有する開
口部を設ける工程と、前記開口部を含む表面に第２の絶
縁膜を堆積してこれを異方性エッチングし前記開口部の
側壁にのみ前記第２の絶縁膜を残す工程と、前記第１及
び第２の絶縁膜をマスクとして逆導電型の高濃度不純物
をイオン注入して活性化し前記第１の拡散領域に第２の
拡散領域を形成する工程と、等方性エッチングにより前
記第１及び第２の絶縁膜を除去し前記開口部を含む表面
に厚い第３の絶縁膜を堆積して前記開口部を充填する工
程と、前記第３の絶縁膜の上にレジスト膜を設けて表面
を平坦化し全面を異方性エッチングしてちょうど前記素
子形成領域の表面を露出させ前記開口部内に前記第３の
絶縁膜を埋込む工程と、熱酸化法により前記素子形成領
域の表面にゲート酸化膜を設け前記第３の絶縁膜に一部
を重ねて前記ゲート酸化膜上に選択的にゲート電極を設
ける工程と、前記ゲート電極に整合させて前記素子形成
領域に逆導電型の不純物をイオン注入し前記第３の絶縁
膜に隣接して前記第１の拡散領域の表面に第３の拡散領
域を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301589A JP2697062B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301589A JP2697062B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183567A JPH02183567A (ja) | 1990-07-18 |
| JP2697062B2 true JP2697062B2 (ja) | 1998-01-14 |
Family
ID=11545514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP301589A Expired - Lifetime JP2697062B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697062B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3131982B2 (ja) * | 1990-08-21 | 2001-02-05 | セイコーエプソン株式会社 | 半導体装置、半導体メモリ及び半導体装置の製造方法 |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| EP1966828A1 (en) * | 2005-12-19 | 2008-09-10 | Nxp B.V. | Asymmetrical field-effect semiconductor device with sti region |
-
1989
- 1989-01-09 JP JP301589A patent/JP2697062B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02183567A (ja) | 1990-07-18 |
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