JP2006040907A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】 本発明は、従来の構造を有するＭ０Ｓ型トランジスタでは不可能であった３０から５０Vの耐圧をもつ高耐圧構造を有するＭＯＳ型トランジスタの小型化、集積化を図ることことを目的とする。
【解決手段】 トレンチエッチング技術を使用し溝を形成し絶縁膜を埋め込み、イオン注入法を行い溝の側面に低濃度領域を形成することによりゲート電極の一端部と高濃度拡散領域の一端部の距離を自由に変える事により耐圧が容易に変えることができ、また小面積で提供できることを特徴とする。
【選択図】 図１
【解決手段】 トレンチエッチング技術を使用し溝を形成し絶縁膜を埋め込み、イオン注入法を行い溝の側面に低濃度領域を形成することによりゲート電極の一端部と高濃度拡散領域の一端部の距離を自由に変える事により耐圧が容易に変えることができ、また小面積で提供できることを特徴とする。
【選択図】 図１
Description
本発明は半導体装置及びその製造方法、特に３０Vから５０Vの耐圧をもつ高耐圧構造を有するＭＯＳ型トランジスタに関する。
従来は図５に示すように、シリコン半導体基板１０１上に形成するゲート酸化膜１０３及び両端にLOCOS(Local Oxidation of Silicon)１０４を有する多結晶シリコンゲート電極１０５と、前記LOCOSの直下に位置するシリコン基板表面に形成する低濃度の拡散層１０６と、ゲート電極両端のシリコン基板表面に形成するソース・ドレインと呼ばれる高濃度の拡散層１０７及びその間のチャネル領域１０８から成っている構造が知られていた。
特開平１１‐２２４９４５号公報
しかしながら、従来の構造を有するＭＯＳ型トランジスタにおいては高耐圧を実現するために前記LOCOSを使用しているため、３０Vから５０Vの高耐圧をもつMOS型トランジスタを容易に小面積・集積化することができないと言う問題点を有していた。
本発明は、従来の構造を有するＭ０Ｓ型トランジスタでは不可能であったドレイン耐圧が大きく、しかもそのドレイン耐圧を容易に制御することができる３０Vから５０Vの耐圧をもつ高耐圧ＭＯＳ型トランジスタを小面積で簡単なプロセスにより提供することを目的とする。
上記目的を達成するために、本発明は次の手段を用いた。
（１）一導電型半導体基板上に形成された溝と、前記一導電型半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記溝に埋め込まれた絶縁膜と、前記溝の側壁に形成された低濃度の逆導電型ソース・ドレイン領域と、低濃度領域の抵抗値を下げるために形成されるウエル層と、配線と前記低濃度逆導電型ソース・ドレイン領域とを電気的に接続を行うためのソース・ドレイン領域だけを選択的に高濃度の逆導電型拡散層とした事と、前記ゲート電極と前記逆導電型ソース・ドレインとそれらの上層に形成される前記配線とを電気的に絶縁する層間膜と、前記配線と前記ゲート電極と前記高濃度逆導電型ソース・ドレインとを電気的に接続を行うためのコンタクト孔からなる事を特徴とする半導体装置。
（１）一導電型半導体基板上に形成された溝と、前記一導電型半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記溝に埋め込まれた絶縁膜と、前記溝の側壁に形成された低濃度の逆導電型ソース・ドレイン領域と、低濃度領域の抵抗値を下げるために形成されるウエル層と、配線と前記低濃度逆導電型ソース・ドレイン領域とを電気的に接続を行うためのソース・ドレイン領域だけを選択的に高濃度の逆導電型拡散層とした事と、前記ゲート電極と前記逆導電型ソース・ドレインとそれらの上層に形成される前記配線とを電気的に絶縁する層間膜と、前記配線と前記ゲート電極と前記高濃度逆導電型ソース・ドレインとを電気的に接続を行うためのコンタクト孔からなる事を特徴とする半導体装置。
（２）前記低濃度逆導電型ソース・ドレイン領域の不純物濃度を１Ｅ１６〜１E１８atoms/cm3としたことを特徴とする半導体装置。
（３）前記高濃度逆導電型拡散層の不純物濃度を１E１９〜５E２０atoms/cm3とした事を特徴とする半導体装置。
（４）トレンチエッチング技術を用いて形成する前記溝の深さを変える事により、前記高濃度拡散領域と前記ゲートの距離を変え、容易に違う耐圧を持つMOS型トランジスタを提供できることを特徴とする半導体装置。
（５）一導電型半導体基板上に選択的に形成された絶縁膜と、前記一導電型半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記溝に埋め込まれた絶縁膜と、前記フィールド酸化膜と前記絶縁膜とに囲まれた低濃度の逆導電型ソース・ドレイン領域と、低濃度領域の抵抗値を下げるために形成されるウエル層と、配線と前記低濃度逆導電型ソース・ドレイン領域とを電気的に接続を行うためのソース・ドレイン領域だけを選択的に高濃度の逆導電型拡散層とした事と、前記ゲート電極と前記逆導電型ソース・ドレインとそれらの上層に形成される前記配線とを電気的に絶縁する層間膜と、前記配線と前記ゲート電極と前記高濃度逆導電型ソース・ドレインとを電気的に接続を行うためのコンタクト孔からなる事を特徴とする半導体装置。
（６）前記低濃度逆導電型ソース・ドレイン領域の不純物濃度を１Ｅ１６〜１E１８atoms/cm3としたことを特徴とする半導体装置。
（７）前記高濃度逆導電型拡散層の不純物濃度を１E１９〜５E２０atoms/cm3とした事を特徴とする半導体装置。
（８）ＭＯＳ型トランジスタの製造方法において、半導体基板の表面にイオン注入することによりウエル領域を形成する工程と、前記半導体基板の内部まで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、前記トレンチの側面に不純物をイオン注入することにより低濃度拡散領域を形成する工程と、前記トレンチ内部に絶縁膜を埋め込む工程と、前記半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にCVD法によりポリシリコンを全面的に成膜した後イオン注入ないし不純物核酸炉により不純物元素である燐を高濃度注入する工程と、フォトリソグラフィ法及びエッチングを行い前記ポリシリコンをパターニングする工程と、前記ポリシリコン中の不純物を熱処理を加えることにより前記半導体基板の表面に拡散させ高濃度拡散領域を形成する工程と、不純物を導入する領域と導入しない領域をパターニングしたフォトレジストをマスクとし前記半導体基板の表面にイオン注入することにより高濃度拡散領域を形成する工程と、前面に不純物を含む層間膜を成膜し、熱処理により平坦化する工程と、前記層間膜を選択的にエッチングし前記高濃度拡散領域及び前記ゲート電極にコンタクトホールを形成する工程と、真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行い前記金属材をパターニングする工程と、前記半導体基板の全体を表面保護膜で被覆する工程とからなることを特徴とした。
（９）前記不純物を含む層間膜がBPSG層間膜である事を特徴とした。
（１０）前記不純物を含む酸化膜成膜後の熱処理を８００〜１０５０℃の温度で３０分以内で行い活性化して形成する事を特徴とした。
（１１）ＭＯＳ型トランジスタの製造方法において、半導体基板の表面にイオン注入することによりウエル領域を形成する工程と、前記半導体基板表面上に不純物をイオン注入することにより低濃度拡散領域を形成する工程と、前記半導体基板に絶縁膜を成膜しフォトリソグラフィ法及びエッチングを行い前記ポリシリコンをパターニングする工程と、前記半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にCVD法によりポリシリコンを全面的に成膜した後イオン注入ないし不純物拡散炉により不純物元素である燐を高濃度注入する工程と、フォトリソグラフィ法及びエッチングを行い前記ポリシリコンをパターニングする工程と、前記ポリシリコン中の不純物を熱処理を加えることにより前記半導体基板の表面に拡散させ高濃度拡散領域を形成する工程と、不純物を導入する領域と導入しない領域をパターニングしたフォトレジストをマスクとし前記半導体基板の表面にイオン注入することにより高濃度拡散領域を形成する工程と、前面に不純物を含む層間膜を成膜し、熱処理により平坦化する工程と、前記層間膜を選択的にエッチングし前記高濃度拡散領域及び前記ゲート電極にコンタクトホールを形成する工程と、真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行い前記金属材をパターニングする工程と、前記半導体基板の全体を表面保護膜で被覆する工程とからなることを特徴とする。
（１２）前記不純物を含む層間膜がBPSG層間膜である事を特徴とする。
（１３）前記不純物を含む酸化膜成膜後の熱処理を８００〜１０５０℃の温度で３０分以内で行い活性化して形成する事を特徴とする。
本発明によれば、３０Vから５０Vの高耐圧領域での動作を要求されるＭＯＳ型トランジスタを、トレンチエッチング法を使用し溝を形成し、前記溝に絶縁膜を形成し、前記溝の側面にイオン注入法を用い低濃度領域を形成する事により、容易に高濃度拡散領域の一端部とゲート電極の一端部の距離を変えることができ、これによって、従来の構造を有するＭＯＳ型トランジスタでは不可能であったドレイン耐圧が大きく、しかもそのドレイン耐圧を制御することができるＭＯＳ型トランジスタを小面積で簡単なプロセスにより提供することが可能となる。
本発明の半導体装置によれば、ドレイン耐圧が大きく、しかもそのドレイン耐圧を制御することができる３０Vから５０Vの動作領域に適したＭＯＳ型トランジスタを小面積で提供すること事ができる。
以下、図面を参照して本発明の好適な実施例を説明する。本発明にかかる半導体装置の第一実施例を詳細に説明する。図１は本発明の半導体装置の高耐圧構造を有するNチャネルMOS型トランジスタの模式的断面図である。
NチャネルMOS型トランジスタは、P型シリコン半導体基板２０１上に形成されたP型ウェル領域２０２上に形成されたゲート酸化膜２１１及び多結晶シリコンゲート電極２０５と、ゲート電極両端のシリコン基板表面に形成する絶縁膜を埋め込んだ溝２０６と、溝の側面に形成する低濃度のN−型拡散層２０４とNウエル拡散層２１２及び選択的に形成された高濃度のN＋型拡散層２０３とその間のチャネル領域２０７から成っている。素子の間に分離を目的としてフィールド酸化膜２０８及びチャネルストップ領域２０９が形成される。尚、必ずしもP型シリコン半導体基板を用いて、P型ウェル領域を作る必要はなく、N型シリコン半導体基板にＰチャネルMOS型トランジスタを作ってもよい。また、素子の間に分離を目的としてフィールド酸化膜を形成する必要はなく、溝を形成し絶縁膜を埋め込むトレンチ分離でもよい。
また、逆導電型PチャネルMOS型トランジスタを形成する時は、 P型シリコン半導体基板上にN型ウェル領域をつくり、N型ウェル領域上に形成するゲート酸化膜及び多結晶シリコンゲート電極と、ゲート電極両端のシリコン基板表面に絶縁膜を埋め込んだ溝と、溝の側面に形成する低濃度のP−型拡散層とP型ウエル領域及び高濃度のP＋型拡散層とその間のチャネル領域から構成する。素子の間に分離を目的としてフィールド酸化膜及びチャネルストップ領域が形成される。尚、必ずしもP型シリコン半導体基板を用いる必要はなく、N型シリコン半導体基板を用いて、NチャネルMOS型トランジスタを作ってもよい。また、必ずしも素子の間に分離を目的としてフィールド酸化膜を形成する必要はなく、溝を形成し絶縁膜を埋め込むトレンチ分離でもよい。
図１から明らかなように、溝の深さを変えることにより前記ゲート電極の一端部と前記高濃度拡散領域の一端部との距離（S1）を容易に変える事が可能である。つまり、必要とされるドレイン耐圧に応じて、前記低濃度拡散領域の幅S1及び低濃度拡散領域の濃度を制御することにより、高集積化・高速化に適したMOS型トランジスタを得る事ができる。また、S1を変える事により、容易に耐圧の違うMOS型トランジスタを形成する事ができる。
図２は本発明の半導体装置の高耐圧構造を有するNチャネルMOS型トランジスタの第二の模式的断面図である。NチャネルMOS型トランジスタは、P型シリコン半導体基板２０１上に形成されたP型ウェル領域２０２上に形成されたゲート酸化膜２１１及び多結晶シリコンゲート電極２０５と、ゲート電極両端のシリコン基板表面に形成する選択的に形成される絶縁膜２１０と、前記フィールド酸化膜と前記絶縁膜とに囲まれていて低濃度のN−型拡散層２０４とNwell拡散層２１２及び選択的に形成された高濃度のN＋型拡散層２０３とその間のチャネル領域２０７から成っている。素子の間に分離を目的としてフィールド酸化膜２０８及びチャネルストップ領域２０９が形成される。尚、必ずしもP型シリコン半導体基板を用いて、P型ウェル領域を作る必要はなく、N型シリコン半導体基板にＰチャネルMOS型トランジスタを作ってもよい。また、必ずしも素子の間に分離を目的としてフィールド酸化膜を形成する必要はなく、溝を形成し絶縁膜を埋め込むトレンチ分離でもよい。
また、逆導電型PチャネルMOS型トランジスタを形成する時は、P型シリコン半導体基板上にN型ウェル領域をつくり、N型ウェル領域上に形成するゲート酸化膜及び多結晶シリコンゲート電極と、ゲート電極両端のシリコン基板表面に選択的に形成される絶縁膜２１０と、前記フィールド酸化膜と前記絶縁膜とに囲まれていて低濃度のP−型拡散層及び高濃度のP＋型拡散層とその間のチャネル領域から構成する。素子の間に分離を目的としてフィールド酸化膜及びチャネルストップ領域が形成される。尚、必ずしもP型シリコン半導体基板を用いる必要はなく、N型シリコン半導体基板を用いて、NチャネルMOS型トランジスタを作ってもよい。また、素子の間に分離を目的としてフィールド酸化膜を形成する必要はなく、溝を形成し絶縁膜を埋め込むトレンチ分離でもよい。
図３は、本発明にかかる半導体装置の第一実施例のNチャネルMOSの製造方法を示す工程順断面図である。まず、図３工程ａにおいて、P型シリコン半導体基板２０１の表面にPウェル層２０２とNウェル層２１２を形成する。基板表面にマスクとして所定の形状にパターニングされたシリコン窒化膜６０１を形成した後、N型の不純物例えば燐を２．５E１３atoms／cm2のドーズ量でイオン注入する。この後、前記フォトレジストを除去したのち、所謂LOCOS処理を行い、前工程で形成されたシリコン窒化膜を除去する。次に、Pウェル層２０２を形成する領域にはP型の不純物例えばBF2を２．２E13 atoms／cm2のドーズ量でイオン注入する。１２００℃で３時間加熱処理を施し、注入された不純物燐の拡散及び活性化を行い図示するようにPウェル層２０２Nウェル層２１２を形成する。LOCOS処理により形成された酸化膜は除去する。このPウェル層２０２にNチャネルMOS型トランジスタが形成される。また、必ずしもＰ型シリコン半導体基板を用いる必要はなく、Ｎ型シリコン半導体基板を用いて、P型ウェル領域を作り、N型ウェル領域中にPチャネルMOS型トランジスタを作ってもよい。
図３工程ｂにおいてチャネルストップ領域２０９を形成する。この為に、まずトランジスタ素子の形成される活性領域を被覆するようにシリコン窒化膜６０１をパターニング形成する。Nウェル層２０７の上にはシリコン窒化膜６０１に重ねてフォトレジスト６０２も形成する。この状態で不純物ＢＦ２を５０KeVの加速エネルギーおよび７E１３atoms／ｃｍ2のドーズ量でイオン注入しチャネルストップ領域２０９を形成する。図示するように、素子領域を含む部分にチャネルストップ領域２０９が形成される。
続いて図３工程ｃにおいて所謂LOCOS処理を行い素子領域を囲むようにフィールド酸化膜２０６を形成する。この後、犠牲酸化およびその除去処理を行い、基板の表面に残された異物を除去し清浄化する。
図３工程ｄにおいて、ホトリソグラフィ技術により、Ｐｓｕｂ上のトレンチ形成予定領域にパターニングされたフォトレジストを形成した後、半導体基板２０１の内部まで異方性のドライエッチングを行い、トレンチを形成する。その後、ＮチャネルMOSトランジスタの低濃度の拡散層２０４を形成する。トレンチ形成予定領域にパターニングされたフォトレジストをマスクにＮ型不純物であるＰｈｏｓまたはＡｓをドーズ量１×1012〜１×1013atoms/cm2イオン注入する。これは濃度に換算すると１×1016〜１×1018atoms/cm3程度である。その後、トレンチ内に絶縁膜例えば酸化膜を埋め込む。
次に図３工程eにおいて前工程で形成されたフォトレジストを除去した後、基板表面の熱酸化処理はH2O雰囲気中でゲート酸化膜２１１を成膜する。本発明では熱酸化処理をH2O雰囲気中で８５０℃の温度で行い約１０００Å程度に酸化膜を成膜した。通常、半導体装置の信頼性を保証するために熱酸化膜で形成されるゲート絶縁膜の膜厚は３MV／cm程度の膜厚に設定する必要がある。例えば、電源電圧が３０ＶのMOS型トランジスタである時、１０００Å以上の酸化膜厚を必要とする。その後、ゲート酸化膜２１１上にポリシリコン６０３をCVD法により堆積させる。本発明品では４０００Åのポリシリコンを形成している。MOSトランジスタ用のゲート電極２０５を形成するため、ポリシリコン６０３をN型化する。このポリシリコン６０３にイオン注入ないし不純物核酸炉により不純物元素である燐を高濃度注入する。注入濃度はイオン注入／ポリシリコン膜厚=２E19atoms／ｃｍ3以上にする。尚、MOSトランジスタ用のゲート電極は必ずしもN型化する必要はなく、イオン注入ないし不純物拡散炉により不純物元素であるボロンを高濃度注入し、P型化してもよい。
次に図３工程ｆにおいて前工程で形成されたフォトレジストを除去した後、ＮチャネルMOSトランジスタの高濃度の拡散層２０３を形成する。マスクとして所定の形状にパターニングされたフォトレジストを形成した後、Ｎ型不純物例えばＰｈｏｓをドーズ量３×1015〜5×1016atoms/cm2イオン注入する。これは濃度に換算すると１×1019〜５×1020atoms/cm3程度である。その後イオン注入した不純物の活性化及びコンタクト形状改善を行うために熱処理を行う。本発明では８００〜１０５０℃で３分以内の熱処理を行った。
続いて図３工程ｇはＮチャネルMOS型トランジスタの低濃度の拡散層２０４を形成した後フォトレジストを除去し前面に例えばBPSG層間膜２１３を成膜する。この層間膜は例えばCVD法等により形成される。本発明では、NSG膜３０００ÅとBPSG膜２１３が５０００Åの積層膜を層間膜として使用した。引き続き９００〜９５０℃で３０分〜２時間程度の熱処理により平坦化される。続いて層間膜２１３を選択的にエッチングし高濃度拡散領域２０３及びゲート電極２０５にコンタクトホール２１０を形成する。本発明では前記コンタクトホールはドライエッチング後ウェットエッチングによりラウンドエッチを行った。
続いて図３工程ｈにおいて真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行いパターニングされたメタル配線１１０を形成する。最後に基板の全体を表面保護膜２１４で被覆する。
上記はＮチャネルMOS型トランジスタの実施例を説明したが、逆導電型の基板及び不純物を用いてＰチャネルMOS型トランジスタを形成して同様な効果は得られる。
図４は、本発明にかかる半導体装置の第一実施例のNチャネルMOSの製造方法を示す工程順断面図である。
上記はＮチャネルMOS型トランジスタの実施例を説明したが、逆導電型の基板及び不純物を用いてＰチャネルMOS型トランジスタを形成して同様な効果は得られる。
図４は、本発明にかかる半導体装置の第一実施例のNチャネルMOSの製造方法を示す工程順断面図である。
図４（ｄ）までに至る工程は図３（ａ）〜（ｃ）と同じである。図４工程ｄにおいて、ＮチャネルMOSトランジスタの低濃度の拡散層２０４を形成する。パターニングされたフォトレジストをマスクにＮ型不純物であるＰｈｏｓまたはＡｓをドーズ量１×1012〜１×1013atoms/cm2イオン注入する。これは濃度に換算すると１×1016〜１×1018atoms/cm3程度である。その後、前面に絶縁膜２１３を成膜する。この絶縁膜は例えばCVD法等により形成される。ホトリソグラフィ技術により、絶縁膜上にパターニングされたフォトレジストを形成した後、異方性のドライエッチングを行う。
次に図４工程eにおいて前工程で形成されたフォトレジストを除去した後、基板表面の熱酸化処理はH2O雰囲気中でゲート酸化膜２１１を成膜する。本発明では熱酸化処理をH2O雰囲気中で８５０℃の温度で行い約１０００Å程度に酸化膜を成膜した。通常、半導体装置の信頼性を保証するために熱酸化膜で形成されるゲート絶縁膜の膜厚は３MV／cm程度の膜厚に設定する必要がある。例えば、電源電圧が３０ＶのMOS型トランジスタである時、１０００Å以上の酸化膜厚を必要とする。その後、ゲート酸化膜２１１上にポリシリコン６０３をCVD法により堆積させる。本発明品では４０００Åのポリシリコンを形成している。MOSトランジスタ用のゲート電極２０５を形成するため、ポリシリコン６０３をN型化する。このポリシリコン６０３にイオン注入ないし不純物核酸炉により不純物元素である燐を高濃度注入する。注入濃度はイオン注入／ポリシリコン膜厚=２E19atoms／ｃｍ3以上にする。尚、MOSトランジスタ用のゲート電極は必ずしもN型化する必要はなく、イオン注入ないし不純物拡散炉により不純物元素であるボロンを高濃度注入し、P型化してもよい。
次に図４工程ｆにおいて前工程で形成されたフォトレジストを除去した後、ＮチャネルMOSトランジスタの高濃度の拡散層２０３を形成する。所定の形状にパターニングされた絶縁膜をマスクに利用したセルファアライメントによりＮ型不純物例えばＰｈｏｓをドーズ量３×1015〜5×1016atoms/cm2イオン注入する。これは濃度に換算すると１×1019〜５×1020atoms/cm3程度である。その後イオン注入した不純物の活性化及びコンタクト形状改善を行うために熱処理を行う。本発明では８００〜１０５０℃で３分以内の熱処理を行った。その後の工程は図３(ｇ)〜図３（ｈ）と同じである。
１０１ 半導体基板
１０２ ウエル層
１０３ ゲート酸化膜
１０４ フィールド酸化
１０５ 多結晶シリコンゲート電極
１０６ 低濃度拡散層
１０７ 高濃度拡散層
１０８ チャネルドープ層
１０９ コンタクトホール
１１０ メタル配線
２０１ P-半導体基板
２０２ P型ウエル層
２０３ N+高濃度拡散層
２０４ N-低濃度拡散層
２０５ 多結晶シリコンゲート電極
２０６ 酸化膜を埋め込んだ溝
２０７ チャネル領域
２０８ フィールド酸化膜
２０９ チャネルストップ層
２１０ 絶縁膜
２１１ ゲート酸化膜
２１２ N型ウエル層
２１３ BPSG層間膜
２１４ 保護膜
６０１ シリコン窒化膜
６０２ フォトレジスト
１０２ ウエル層
１０３ ゲート酸化膜
１０４ フィールド酸化
１０５ 多結晶シリコンゲート電極
１０６ 低濃度拡散層
１０７ 高濃度拡散層
１０８ チャネルドープ層
１０９ コンタクトホール
１１０ メタル配線
２０１ P-半導体基板
２０２ P型ウエル層
２０３ N+高濃度拡散層
２０４ N-低濃度拡散層
２０５ 多結晶シリコンゲート電極
２０６ 酸化膜を埋め込んだ溝
２０７ チャネル領域
２０８ フィールド酸化膜
２０９ チャネルストップ層
２１０ 絶縁膜
２１１ ゲート酸化膜
２１２ N型ウエル層
２１３ BPSG層間膜
２１４ 保護膜
６０１ シリコン窒化膜
６０２ フォトレジスト
Claims (13)
- 一導電型半導体基板上に形成された溝と、前記一導電型半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記溝に埋め込まれた絶縁膜と、前記溝の側壁に形成された低濃度の逆導電型ソース・ドレイン領域と、低濃度領域の抵抗値を下げるために形成されるウエル層と、配線と前記低濃度逆導電型ソース・ドレイン領域とを電気的に接続を行うためのソース・ドレイン領域だけを選択的に高濃度の逆導電型拡散層とした事と、前記ゲート電極と前記逆導電型ソース・ドレインとそれらの上層に形成される前記配線とを電気的に絶縁する層間膜と、前記配線と前記ゲート電極と前記高濃度逆導電型ソース・ドレインとを電気的に接続を行うためのコンタクト孔からなる事を特徴とする半導体装置。
- 前記低濃度逆導電型ソース・ドレイン領域の不純物濃度を１Ｅ１６〜１E１８atoms/cm3である請求項１記載の半導体装置。
- 前記高濃度逆導電型拡散層の不純物濃度を１E１９〜５E２０atoms/cm3である請求項１記載の半導体装置。
- トレンチエッチング技術を用いて形成する前記溝の深さを変える事により、前記高濃度拡散領域と前記ゲートの距離を変え、容易に違う耐圧を持つMOS型トランジスタを提供できる半導体装置。
- 一導電型半導体基板上に選択的に形成された絶縁膜と、前記一導電型半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記溝に埋め込まれた絶縁膜と、前記フィールド酸化膜と前記絶縁膜とに囲まれた低濃度の逆導電型ソース・ドレイン領域と、低濃度領域の抵抗値を下げるために形成されるウエル層と、配線と前記低濃度逆導電型ソース・ドレイン領域とを電気的に接続を行うためのソース・ドレイン領域だけを選択的に高濃度の逆導電型拡散層とした事と、前記ゲート電極と前記逆導電型ソース・ドレインとそれらの上層に形成される前記配線とを電気的に絶縁する層間膜と、前記配線と前記ゲート電極と前記高濃度逆導電型ソース・ドレインとを電気的に接続を行うためのコンタクト孔からなる事を特徴とする半導体装置。
- 前記低濃度逆導電型ソース・ドレイン領域の不純物濃度を１Ｅ１６〜１E１８atoms/cm3である請求項５記載の半導体装置。
- 前記高濃度逆導電型拡散層の不純物濃度を１E１９〜５E２０atoms/cm3である請求項５記載の半導体装置。
- ＭＯＳ型トランジスタの製造方法において、半導体基板の表面にイオン注入することによりウエル領域を形成する工程と、前記半導体基板の内部まで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、前記トレンチの側面に不純物をイオン注入することにより低濃度拡散領域を形成する工程と、前記トレンチ内部に絶縁膜を埋め込む工程と、前記半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にCVD法によりポリシリコンを全面的に成膜した後イオン注入ないし不純物拡散炉により不純物元素である燐を高濃度注入する工程と、フォトリソグラフィ法及びエッチングを行い前記ポリシリコンをパターニングする工程と、前記ポリシリコン中の不純物を熱処理を加えることにより前記半導体基板の表面に拡散させ高濃度拡散領域を形成する工程と、不純物を導入する領域と導入しない領域をパターニングしたフォトレジストをマスクとし前記半導体基板の表面にイオン注入することにより高濃度拡散領域を形成する工程と、前面に不純物を含む層間膜を成膜し、熱処理により平坦化する工程と、前記層間膜を選択的にエッチングし前記高濃度拡散領域及び前記ゲート電極にコンタクトホールを形成する工程と、真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行い前記金属材をパターニングする工程と、前記半導体基板の全体を表面保護膜で被覆する工程とからなるMOS型トランジスタの製造方法。
- 前記不純物を含む層間膜がBPSG層間膜である請求項８記載の半導体装置の製造方法。
- 前記不純物を含む酸化膜成膜後の熱処理を８００〜１０５０℃の温度で３０分以内で行い活性化して形成する請求項８記載の半導体装置の製造方法。
- ＭＯＳ型トランジスタの製造方法において、半導体基板の表面にイオン注入することによりウエル領域を形成する工程と、前記半導体基板表面上に不純物をイオン注入することにより低濃度拡散領域を形成する工程と、前記半導体基板に絶縁膜を成膜しフォトリソグラフィ法及びエッチングを行い前記ポリシリコンをパターニングする工程と、前記半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にCVD法によりポリシリコンを全面的に成膜した後イオン注入ないし不純物拡散炉により不純物元素である燐を高濃度注入する工程と、フォトリソグラフィ法及びエッチングを行い前記ポリシリコンをパターニングする工程と、前記ポリシリコン中の不純物を熱処理を加えることにより前記半導体基板の表面に拡散させ高濃度拡散領域を形成する工程と、不純物を導入する領域と導入しない領域をパターニングしたフォトレジストをマスクとし前記半導体基板の表面にイオン注入することにより高濃度拡散領域を形成する工程と、前面に不純物を含む層間膜を成膜し、熱処理により平坦化する工程と、前記層間膜を選択的にエッチングし前記高濃度拡散領域及び前記ゲート電極にコンタクトホールを形成する工程と、真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行い前記金属材をパターニングする工程と、前記半導体基板の全体を表面保護膜で被覆する工程とからなるMOS型トランジスタの製造方法。
- 前記不純物を含む層間膜がBPSG層間膜である請求項１１記載の半導体装置の製造方法。
- 前記不純物を含む酸化膜成膜後の熱処理を８００〜１０５０℃の温度で３０分以内で行い活性化して形成する請求項１１記載の半導体装置の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010045216A (ja) * | 2008-08-13 | 2010-02-25 | Seiko Instruments Inc | 半導体装置 |
| US7893517B2 (en) | 2006-11-30 | 2011-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device with block layer and method of manufacturing the same |
| JP2012231064A (ja) * | 2011-04-27 | 2012-11-22 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
2004
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893517B2 (en) | 2006-11-30 | 2011-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device with block layer and method of manufacturing the same |
| JP2010045216A (ja) * | 2008-08-13 | 2010-02-25 | Seiko Instruments Inc | 半導体装置 |
| JP2012231064A (ja) * | 2011-04-27 | 2012-11-22 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US9064689B2 (en) | 2011-04-27 | 2015-06-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
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