DE19908809B4 - Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung - Google Patents
Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung Download PDFInfo
- Publication number
- DE19908809B4 DE19908809B4 DE19908809A DE19908809A DE19908809B4 DE 19908809 B4 DE19908809 B4 DE 19908809B4 DE 19908809 A DE19908809 A DE 19908809A DE 19908809 A DE19908809 A DE 19908809A DE 19908809 B4 DE19908809 B4 DE 19908809B4
- Authority
- DE
- Germany
- Prior art keywords
- implantation
- conductivity type
- area
- main surface
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000002513 implantation Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 210000000746 body region Anatomy 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/919—Compensation doping
Abstract
Verfahren
zur Herstellung einer Trench-MOS-Transistorstruktur
mit einstellbarer Schwellspannung, mit Sourcegebieten (8), Draingebieten
(11) und Gate-Elektroden (9) mit den Schritten:
– Bereitstellen einer Substratschicht (1) ersten Leitungstyps,
– Bilden von Bodygebieten (2) zweiten Leitungstyps, die an die Substratschicht (1) angrenzen, wobei die Bodygebiete (2) eine Hauptoberfläche (3) der Transistorstruktur definieren,
– Bilden von Gateoxid (10) und Gate-Elektroden (9),
– Bilden von Sourcegebieten (8) ersten Leitungstyps, die sich von der Hauptoberfläche (3) in die Bodygebiete (2) erstrecken, wobei mindestens eine Kanalregion (7) in den Bodygebieten (2) zwischen den Sourcegebieten (8) und der Substratschicht (1) definiert wird, die an eine Gate-Elektrode (5) angrenzt, wobei
– eine Implantation von Dotiermaterial ersten Leitungstyps zumindest in einen Teil der Kanalregion (7) des Bodygebietes (2) erfolgt und dabei die Implantationsdosis so eingestellt wird, dass im Implantationsgebiet (6) keine Umdotierung des Bodygebietes (2) zu...
– Bereitstellen einer Substratschicht (1) ersten Leitungstyps,
– Bilden von Bodygebieten (2) zweiten Leitungstyps, die an die Substratschicht (1) angrenzen, wobei die Bodygebiete (2) eine Hauptoberfläche (3) der Transistorstruktur definieren,
– Bilden von Gateoxid (10) und Gate-Elektroden (9),
– Bilden von Sourcegebieten (8) ersten Leitungstyps, die sich von der Hauptoberfläche (3) in die Bodygebiete (2) erstrecken, wobei mindestens eine Kanalregion (7) in den Bodygebieten (2) zwischen den Sourcegebieten (8) und der Substratschicht (1) definiert wird, die an eine Gate-Elektrode (5) angrenzt, wobei
– eine Implantation von Dotiermaterial ersten Leitungstyps zumindest in einen Teil der Kanalregion (7) des Bodygebietes (2) erfolgt und dabei die Implantationsdosis so eingestellt wird, dass im Implantationsgebiet (6) keine Umdotierung des Bodygebietes (2) zu...
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer MOS-Transistorstruktur mit einer einstellbaren Schwellspannung. Solche MOS-Transistorstrukturen können als eine vertikale Struktur vorgesehen sein, bei der Sourceanschluß und Drainanschluß im Bereich einander gegenüberliegender Oberflächen angeordnet sind. Die Gate-Elektrode ist in einem Gate-Graben vorgesehen, der sich von einer Oberfläche der Transistorstruktur in diese hinein erstreckt.
- Es ist wünschenswert, eine möglichst hohe Leitfähigkeit im Bodygebiet der MOS-Transistorstruktur zu erzielen, damit speziell für den Fall des Abschaltens von Strömen, insbesondere von Überströmen, ein Einschalten einer parasitären Transistorstruktur oder bei IGBT's der Thyristorstruktur verhindert werden kann. Diese Gefahr besteht, wenn beim Abschalten eines Stromes die Source-Body-Diode in Flußpolung gerät und somit eine Injektion von Elektronen erfolgt. Es tritt dann ein sogenannter „Latch-up-Effekt", d.h. ein Einschalten der parasitären Transistorstruktur, auf. Der Stromfluß kann somit nicht mehr abgeschaltet werden, so dass eine Zerstörung der MOS-Transistorstruktur eintritt. Diese kann vermieden werden, wenn die Leitfähigkeit des Bodygebietes erhöht wird, damit ein Absaugen überschüssiger Löcher aus dem Bodygebiet in Richtung zur Kontaktierung des Bodygebietes hin auftreten kann. Hierfür ist jedoch eine Erhöhung der Dotierung des Bodygebietes nötig, die sich in einer Erhöhung der Einsatzspannung des MOS-Kanals der Transistorstruktur auswirkt.
- Aus
US 5,821,583 ist eine vertikale MOS-Transistorstruktur mit einer grabenförmigen Gate-Elektrode bekannt, bei der das Bodygebiet einen höher dotierten Bereich aufweist, der von der Kanalregion zurückgesetzt angeordnet ist, sowie mit einem niedriger dotierten Bereich, der auch die Kanalregion der Transistorstruktur umfaßt. Hierbei wird zunächst ein niedriger dotiertes Bodygebiet durch Implantation und Diffusion in ein Substrat eingebracht, in das dann ein höher dotiertes Gebiet mit geringerer Ausdehnung implantiert wird. Nachteilig ist jedoch hierbei, dass vor allem bei einer Verjustierung des höher dotierten Gebietes zum Gate-Graben die Dotierungskonzentration im Kanalgebiet nicht genau eingestellt werden kann, bzw. entsprechende Justitertoleranzen vorgehalten werden müssen und auch in Bereichen des Bodygebietes, die von der Kanalregion entfernt angeordnet sind, lediglich eine verringerte Dotierungskonzentration vorliegt. - Weiterhin ist aus der WO 1997/00536 A1 ein Verfahren zum Herstellen einer MOS-Transistorstruktur bekannt, bei welchem Sourcegebiete durch Schrägimplantation am Rand eines Trenches hergestellt werden, nachdem der untere Bereich dieses Trenches bereits mit Polysilizium gefüllt wurde. Dieses Polysilizium bildet eine Gateelektrode. Eine Kanalregion liegt also dem Polysilizium gegenüber, das heißt auf der anderen Seite einer Isolierschicht. Offenbar kann diese Kanalregion durch Schrägimplantation nicht dotiert werden, da die Implantation durch das Polysilizium weitgehend maskiert wird.
- Ein ähnliches Verfahren, bei dem ebenfalls eine Schrägimplantation in oberen Bereich eines Trenches vorgenommen wird, ist aus der
US 4,954,854 bekannt. - Es ist Aufgabe der vorliegenden Erfindung, ein verbessertes, insbesondere von der Justiergenauigkeit weitgehend unabhängiges, Verfahren bereitzustellen, das die Erzeugung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung erlaubt.
- Diese Aufgabe wird gelöst durch die Merkmale des vorliegenden Anspruchs 1. Das Verfahren greift dabei zunächst auf übliche, aus dem Stand der Technik bekannte Verfahrensschritte zurück.
- So erfolgt zunächst das Bereitstellen einer Substratschicht ersten Leitungstyps, anschließend die Bildung von Bodygebieten zweiten Leitungstyps, die an die Substratschicht angrenzen. Diese Bodygebiete können beispielsweise durch eine Implantation oder Diffusion von Dotiermaterial zweiten Leitungstyps in die Substratschicht gebildet werden; es kann jedoch auch beispielsweise ein epitaktisches Aufwachsen einer Schicht zweiten Leitungstyps auf die Substratschicht erfolgen. Die Bodygebiete definieren eine Hauptoberfläche der Transistorstruktur.
- Im Bereich dieser Hauptoberfläche erfolgt die Bildung eines Gate-Oxids und von Gate-Elektroden, sowie die Bildung von Sourcegebieten ersten Leitungstyps, die sich von der Hauptoberfläche in die Bodygebiete erstrecken. Je nach Herstellungsverfahren können dabei die Sourcegebiete vor oder nach der Bildung der Gateelektroden hergestellt werden. Zwischen den Sourcegebieten und der Substratschicht wird eine Kanalregion in den Bodygebieten definiert, in der sich in der fertigen MOS-Transistorstruktur der MOS-Kanal ausbildet. Die Gate-Elektroden sind so angeordnet, dass eine Gate-Elektrode jeweils an eine Kanalregion angrenzt. Pro Bodygebiet können dabei eine oder mehrere Kanalregionen vorgesehen sein. Weiterhin werden bei diesem Herstellungsverfahren Draingebiete ersten Leitungstyps gebildet, die entweder im Bereich der Hauptoberfläche angeordnet sein können oder auch im Bereich einer gegenüberliegenden Oberfläche im Falle einer vertikalen Transistorstruktur. Diese Draingebiete werden zu einem geeigneten Zeitpunkt des Verfahrens erzeugt. Sie können beispielsweise vor oder nach der Bildung der Sourcegebiete erzeugt werden oder auch gleichzeitig mit den Sourcegebieten, wenn die beiden Gebiete im Bereich der Hauptoberfläche angeordnet sind. Sind die Draingebiete im Bereich einer gegenüberliegenden Oberfläche angeordnet, so kann die Bildung der Draingebiete bevorzugt im Rahmen der Bereitstellung der Substratschicht erfolgen.
- Erfindungsgemäß erfolgt bei diesem Herstellungsverfahren zu einem geeigneten Zeitpunkt eine Implantation vom Dotiermaterial ersten Leitungstyps in das Bodygebiet und dabei zumindest in einem Teil der Kanalregion des Bodygebietes. Es kann jedoch auch eine Implantation in einem größeren Bereich des Bodygebietes erfolgen, der jedoch zumindest einen Teil der Kanalregion umfaßt. Die Implantationsdosis wird dabei so eingestellt, dass im Implantationsgebiet keine Umdotierung des Bodygebietes zu einem Gebiet ersten Leitungstyps bewirkt wird.
- Es wird also im Implantationsgebiet nur eine solche Dotierungskonzentration ersten Leitungstyps eingebracht, die geringer ist als die Dotierungskonzentration zweiten Leitungstyps des Bodygebietes. Dadurch wird die Gesamtdotierungskonzentration im Implantationsgebiet herabgesetzt, so dass als Resultat eine verringerte Dotierungskonzentration zweiten Leitungstyps im Implantationsgebiet und damit zumindest in einem Teil der Kanalregion entsteht. Die Folge hiervon ist eine im Vergleich zur vorherigen Dotierungskonzentration des Bodygebietes herabgesetzte Einsatzspannung in der Kanalregion. Umgekehrt kann damit erzielt werden, dass die Dotierungskonzentration des Bodygebietes angehoben ist, um eine erhöhte Bodyleitfähigkeit zu erreichen. Die Einsatzspannung kann dann durch die Implantation in die Kanalregion wieder herabgesetzt werden, um somit die Einsatzspannung gezielt auf den gewünschten Wert einzustellen.
- Durch das erfindungsgemäße Verfahren können also die Einsatzspannung der Transistoranordnung und die Leitfähigkeit des Bodygebietes voneinander entkoppelt eingestellt werden.
- Das erfindungsgemäße Verfahren wird zur Herstellung einer vertikalen MOS-Transistorstruktur mit grabenförmigen Gate-Elektroden angewendet. Daher erfolgt eine Bildung von Gate-Gräben, welche sich von der Hauptoberfläche aus bis zur Substratschicht erstrecken und dabei an mindestens einem Bodyge biet und einem Sourcegebiet angrenzen. Die Sourcegebiete können dabei vor oder nach der Strukturierung der Gate-Gräben gebildet werden.
- Anschließend erfolgt die Implantation des Dotiermaterials ersten Leitungstyps durch mindestens eine Schrägimplantation auf die Hauptoberfläche sowie in die Gate-Gräben. Die Schrägimplantationen sind dabei so einzustellen, daß jede Seitenwand eines Gate-Grabens, an die eine Kanalregion angrenzt, für die Schrägimplantation zugänglich ist, um Dotiermaterial in die Seitenwand und damit in die Kanalregion zu implantieren. Sind beispielsweise Kanalregionen in Bodygebieten vorgesehen, die jeweils an gegenüberliegende Seitenwände von Gate-Gräben angrenzen, so sind zumindest zwei Schrägimplantationen vorzusehen. Nach der Implantation kann das Auffüllen der Gate-Gräben mit einem Gateoxid sowie mit den Gate-Elektroden erfolgen. Die Implantation kann jedoch auch erst nach der Erzeugung des Gateoxids durch das Gateoxid hindurch erfolgen.
- Der Winkel der Schrägimplantation ist so vorzusehen, daß der gewünschte Bereich der Kanalregion durch die Implantation erreicht werden kann. Der Winkel wird derart flach gegen die Normale der Hauptoberfläche eingestellt, dass die gesamte Kanalregion erreicht wird und die Implantation sogar bis zur Substratschicht unter dem Bodygebiet reicht. Dort wird dann ebenfalls in einem gewissen Bereich Dotiermaterial ersten Leitungstyps implantiert, und es bildet sich in der Substratschicht ein an die Kanalregion angrenzendes, dotiertes Gebiet ersten Leitungstyps mit erhöhter Leitfähigkeit. Bevorzugt wird die Schrägimplantation so durchgeführt, daß die Implantationsrichtung einen Winkel von 20° bis 60° mit der Normalen der Hauptoberfläche einschließt.
- Die Implantation ist dabei selbstjustierend, da die Lage des Dotierstoffes nur durch die Implantationsparameter und nicht durch eine Fotomaske definiert wird. Die Ränder der Gate-Gräben können abhängig vom Implantationswinkel zusätzlich als Maske zur Abschattung von Teilbereichen der Seitenwände der Gate-Gräben und damit der daran angrenzenden Kanalregionen wirken. Es kann jedoch auch eine zusätzliche Maskierung über denjenigen Bereichen der Transistorstruktur vorgesehen werden, die durch die Implantation nicht beeinflußt werden sollen, wie gewissen Bereichen des Bodygebietes oder der Substratschicht.
- Die Bodygebiete können auf verschiedene Weisen hergestellt werden, wie sie bereits aus dem Stand der Technik bekannt sind. Bevorzugt erfolgt ihre Herstellung aus einer Schicht zweiten Leitungstyps, die auf der Substratschicht ersten Leitungstyps erzeugt wird. Anschließend erfolgt die Strukturierung von Gate-Gräben derart, daß sie diese Schicht zweiten Leitungstyps in einzelne Bodygebiete unterteilen. Dabei erstrecken sich die Gate-Gräben von der Hauptoberfläche durch die Schicht zweiten Leitungstyps bis zur Substratschicht ersten Leitungstyps, wodurch automatisch eine Trennung der Schicht zweiten Leitungstyps in einzelne Bodygebiete erzielt wird.
- Das erfindungsgemäße Verfahren kann jedoch auch zur Herstellung einer MOS-Transistorstruktur verwendet werden, bei der das Gateoxid und die Gate-Elektroden auf der Hauptoberfläche der Transistorstruktur angeordnet werden. Die Gate-Elektroden grenzen dabei an mindestens ein Bodygebiet und ein Sourcegebiet an. Unterhalb der Gate-Elektroden bildet sich wiederum eine Kanalregion zwischen einem Sourcegebiet und der Substratschicht. Hierbei erfolgt die Implantation des Dotiermaterials ersten Leitungstyps bevorzugt vor der Bildung der Gate-Elektroden durch eine Implantation auf die Hauptoberfläche. Eine Schrägimplantation ist hierbei in der Regel nicht erforderlich, die Implantation kann senkrecht zur Hauptoberfläche in das Bodygebiet, zumindest jedoch in Teile der Kanalregion erfolgen.
- Wird das Verfahren speziell zur Herstellung eines IGBT verwendet, so wird ein weiterer Verfahrensschritt vorgesehen, bei dem auf einer der Hauptoberfläche gegenüberliegenden Oberfläche der Substratschicht eine Schicht zweiten Leitungstyps angeordnet wird.
- Ein spezielles Beispiel des erfindungsgemäßen Verfahrens wird nachfolgend anhand der
1 bis4 erläutert. - Es zeigen:
-
1 : Eine bereitgestellte Substratschicht mit einem Draingebiet und einer Bodyschicht, -
2a und b: Einen Ausschnitt der Ansicht nach1 nach Bildung von Gate-Gräben und Durchführung von Schrägimplantationen auf die Hauptoberfläche und in die Gate-Gräben, -
3 : Die Anordnung nach2 nach Bildung der Sourcegebiete und der Gate-Elektroden, und -
4 : Die Anordnung nach3 nach Bildung der Gate-Isolationsschicht und der Kontaktierung der Sourcegebiete und des Bodygebietes. - Wie in
1 dargestellt ist, erfolgt zunächst die Bereitstellung einer n-Substratschicht1 , auf der eine p+-Bodyschicht2 erzeugt wird. Diese kann beispielsweise durch epitaktisches Aufwachsen, Implantation oder Eindiffusion von p-Dotiermaterial hergestellt werden. Die Bodyschicht2 definiert eine erste Oberfläche3 der Struktur. Im Bereich einer zweiten, gegenüberliegenden Oberfläche13 ist ein n+-Draingebiet11 vorgesehen. Auf diesem wird später eine Metallisierung12 angeordnet. - In
2a ist ein Ausschnitt der Struktur nach1 dargestellt. Hierbei wurden durch die p+-Bodyschicht2 Gate-Gräben4 strukturiert, die sich durch die Bodyschicht2 bis zur Substratschicht1 erstrecken. Somit wird die Bodyschicht in einzelne Bodygebiete2 unterteilt. Die späteren Kanalregionen7 liegen dabei in denjenigen Bereichen der Bodygebiete2 , die an die Gate-Gräben4 angrenzen. - Es werden nun zumindest zwei Schrägimplantationen
5 durchgeführt, wobei die Implantationsrichtung einen Winkel α mit der Normalen der ersten Oberfläche3 bildet. Dieser Winkel α kann dabei zwischen 20° und 60° liegen. Die Implantationen erfolgen so, daß im Bereich der ersten Oberfläche3 sowie in einem Teilbereich der Seitenwände der Gate-Gräben4 , der zumindest einen Teilbereich der späteren Kanalregionen7 umfaßt, Dotiermaterial vom Typ n in die Bodygebiete2 implantiert wird. Die Dosis der Implantationen wird dabei jedoch so eingestellt, dass die p+-Bodygebiete2 in den Implantationsbereichen6 nicht komplett zu Gebieten vom Leitungstyp n umdotiert werden. Es wird lediglich durch einen Kompensationseffekt die resultierende Dotierung in den Implantationsgebieten6 herabgesetzt, so daß in diesem Bereich nicht mehr eine hohe p+-Dotierung vorliegt, sondern lediglich eine reduzierte p-Dotierung. Die Implantationsdosis sowie der Winkel der Schrägimplantation werden dabei hier so angepaßt, dass nur ein definierter Bereich der Kanalregionen7 dieser Implantation zugänglich wird und in diesem Bereich die resultierende Dotierung so herabgesetzt wird, dass die gewünschte Einsatzspannung für diese spätere Kanalregion eingestellt werden kann. - Die erfindungsgemäße Variante zu diesem Verfahrensschritt ist in
2b dargestellt. Hierbei wird die Schrägimplantation mit einem Winkel α' durchgeführt, der kleiner ist als der Winkel α und der so gewählt wird, dass durch die Implantation auch die Substratschicht1 unter den Bodygebieten2 erreicht werden kann. Somit wird im Bereich der gesamten Kanalregion7 Dotiermaterial ersten Leitungstyps implantiert und somit dort die effektive Dotierung herabgesetzt. Gleichzeitig erfolgt in einem Bereich16 unter der Kanalregion7 eine Erhöhung der Dotierung der Substratschicht1 , so daß dort n+-Bereiche17 mit erhöhter Leitfähigkeit entstehen. - Nach den vorgenannten Schritten erfolgt, wie
3 zeigt, die Bildung von Sourcegebieten8 im Bereich der ersten Oberfläche3 der Transistorstruktur. Die Bildung dieser n+-Sourcegebiete kann beispielsweise durch eine weitere, jedoch senkrechte Implantation von Dotiermaterial vom Typ n erzielt werden. Die Implantation zur Bildung der n+-Sourcegebiete erfolgt dabei mit einer höheren Implantationsdosis, so dass es jetzt zu einer Umdotierung der Bodygebiete im Bereich der ersten Oberfläche3 kommt, die in einer Bildung von n+-Gebieten8 resultiert. Anschließend erfolgt die Bildung eines Gate-Oxids10 auf der Transistorstruktur sowie ein Auffüllen der Gate-Gräben4 mit Gate-Elektroden9 durch Abscheidung einer leitfähigen Schicht, vorzugsweise einer polykristallinen Siliziumschicht. - Schließlich wird, wie in
4 gezeigt ist, die leitfähige Schicht zur Bildung der Gate-Elektroden9 teilweise wieder entfernt, und es wird eine Oxidschicht14 über den Gate-Elektroden sowie zumindest Teilen der Sourcegebiete8 gebildet. Anschließend erfolgt eine Kontaktierung der Sourcegebiete8 sowie der Bodygebiete2 durch eine Metallisierung15 . - Wie
4 deutlich zeigt, weist ein Teil der Kanalregionen7 nun eine verringerte Dotierungskonzentration vom Typ p auf, wodurch die Einsatzspannung der MOS-Transistorstruktur reduziert wird. Dies bedeutet, daß das übrige Bodygebiet eine wesentlich höhere Dotierung vom Typ p+ aufweisen kann, ohne dass die Einsatzspannung im Vergleich zu einem üblichen Bodygebiet mit einer Dotierung vom Typ p erhöht ist. Die Leitfähigkeit des Bodygebietes ist damit wesentlich erhöht, ohne jedoch die Einsatzspannung der MOS-Transistorstruktur nachteilig zu beeinflussen.
Claims (5)
- Verfahren zur Herstellung einer Trench-MOS-Transistorstruktur mit einstellbarer Schwellspannung, mit Sourcegebieten (
8 ), Draingebieten (11 ) und Gate-Elektroden (9 ) mit den Schritten: – Bereitstellen einer Substratschicht (1 ) ersten Leitungstyps, – Bilden von Bodygebieten (2 ) zweiten Leitungstyps, die an die Substratschicht (1 ) angrenzen, wobei die Bodygebiete (2 ) eine Hauptoberfläche (3 ) der Transistorstruktur definieren, – Bilden von Gateoxid (10 ) und Gate-Elektroden (9 ), – Bilden von Sourcegebieten (8 ) ersten Leitungstyps, die sich von der Hauptoberfläche (3 ) in die Bodygebiete (2 ) erstrecken, wobei mindestens eine Kanalregion (7 ) in den Bodygebieten (2 ) zwischen den Sourcegebieten (8 ) und der Substratschicht (1 ) definiert wird, die an eine Gate-Elektrode (5 ) angrenzt, wobei – eine Implantation von Dotiermaterial ersten Leitungstyps zumindest in einen Teil der Kanalregion (7 ) des Bodygebietes (2 ) erfolgt und dabei die Implantationsdosis so eingestellt wird, dass im Implantationsgebiet (6 ) keine Umdotierung des Bodygebietes (2 ) zu einem Gebiet ersten Leitungstyps bewirkt wird, wobei: – eine Bildung von Gate-Gräben (4 ) erfolgt, welche sich von der Hauptoberfläche (3 ) aus bis zur Substratschicht (1 ) erstrecken und an mindestens ein Bodygebiet (2 ) und ein Sourcegebiet (8 ) angrenzen, – die Implantation des Dotiermaterials des ersten Leitungstyps durch mindestens eine Schrägimplantation (5 ) in die Gate-Gräben (4 ) erfolgt, – der Winkel (α') der Schrägimplantation so eingestellt wird, dass in einem Bereich (16 ) unterhalb der Kanalregion (7 ) eine Erhöhung der Dotierung der Substratschicht (1 ) entsteht, und – das Gateoxid (10 ) und die Gate-Elektroden (9 ) im Bereich der Hauptoberfläche (3 ) und in den Gate-Gräben angeordnet werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Schrägimplantation (
5 ) einen Winkel (α') von 20° bis 60° mit der Normalen der Hauptoberfläche (3 ) einschließt. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Bodygebiete (
2 ) aus einer Schicht zweiten Leitungstyps hergestellt werden, wobei die Gate-Gräben (4 ) so strukturiert werden, dass sie diese Schicht in einzelne Bodygebiete (2 ) unterteilen. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Implantation des Dotiermaterials ersten Leitungstyps durch mindestens eine Implantation (
5 ) auf die Hauptoberfläche (3 ) erfolgt und das Gateoxid (10 ) und die Gateelektroden (9 ) auf der Hauptoberfläche (3 ) gebildet werden, so dass sie an mindestens ein Bodygebiet (2 ) und ein Sourcegebiet (8 ) angrenzen. - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass auf einer der Hauptoberfläche (
3 ) gegenüberliegenden Oberfläche (13 ) der Substratschicht (1 ) eine Schicht zweiten Leitungstyps angeordnet wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19908809A DE19908809B4 (de) | 1999-03-01 | 1999-03-01 | Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung |
US09/515,088 US6297101B1 (en) | 1999-03-01 | 2000-02-29 | Method for producing an MOS transistor structure with elevated body conductivity |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19908809A DE19908809B4 (de) | 1999-03-01 | 1999-03-01 | Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19908809A1 DE19908809A1 (de) | 2000-09-07 |
DE19908809B4 true DE19908809B4 (de) | 2007-02-01 |
Family
ID=7899257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19908809A Expired - Fee Related DE19908809B4 (de) | 1999-03-01 | 1999-03-01 | Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung |
Country Status (2)
Country | Link |
---|---|
US (1) | US6297101B1 (de) |
DE (1) | DE19908809B4 (de) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000052750A2 (de) * | 1999-03-04 | 2000-09-08 | Infineon Technologies Ag | Verfahren zur herstellung eines bodygebietes für eine vertikale mos-transistoranordnung mit verringertem spezifischem einschaltwiderstand |
DE19913375B4 (de) * | 1999-03-24 | 2009-03-26 | Infineon Technologies Ag | Verfahren zur Herstellung einer MOS-Transistorstruktur |
US6316806B1 (en) * | 1999-03-31 | 2001-11-13 | Fairfield Semiconductor Corporation | Trench transistor with a self-aligned source |
US6440793B1 (en) * | 2001-01-10 | 2002-08-27 | International Business Machines Corporation | Vertical MOSFET |
US7009247B2 (en) * | 2001-07-03 | 2006-03-07 | Siliconix Incorporated | Trench MIS device with thick oxide layer in bottom of gate contact trench |
US20060038223A1 (en) * | 2001-07-03 | 2006-02-23 | Siliconix Incorporated | Trench MOSFET having drain-drift region comprising stack of implanted regions |
US7291884B2 (en) * | 2001-07-03 | 2007-11-06 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide |
US7033876B2 (en) * | 2001-07-03 | 2006-04-25 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
US7045859B2 (en) * | 2001-09-05 | 2006-05-16 | International Rectifier Corporation | Trench fet with self aligned source and contact |
JP2003101025A (ja) * | 2001-09-26 | 2003-04-04 | Toshiba Corp | 半導体装置 |
US6921699B2 (en) * | 2002-09-30 | 2005-07-26 | International Rectifier Corporation | Method for manufacturing a semiconductor device with a trench termination |
US7557395B2 (en) * | 2002-09-30 | 2009-07-07 | International Rectifier Corporation | Trench MOSFET technology for DC-DC converter applications |
US6930004B2 (en) * | 2003-08-13 | 2005-08-16 | International Business Machines Corporation | Self-aligned drain/channel junction in vertical pass transistor DRAM cell design for device scaling |
US7416948B2 (en) * | 2003-12-30 | 2008-08-26 | Fairchild Semiconductor Corporation | Trench FET with improved body to gate alignment |
JP5110776B2 (ja) * | 2004-07-01 | 2012-12-26 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
JP6731571B2 (ja) * | 2016-12-27 | 2020-07-29 | 株式会社デンソー | SiC−MOSFETの製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4954854A (en) * | 1989-05-22 | 1990-09-04 | International Business Machines Corporation | Cross-point lightly-doped drain-source trench transistor and fabrication process therefor |
EP0708482A2 (de) * | 1994-10-17 | 1996-04-24 | SILICONIX Incorporated | BiCDMOS-Herstellungstechnologie und ihre Strukturen |
EP0407011B1 (de) * | 1989-07-03 | 1996-08-21 | Harris Corporation | Halbleiteranordnung mit isoliertem Gate |
WO1997000536A1 (en) * | 1995-06-14 | 1997-01-03 | Totem Semiconductor Ltd | Semiconductor device fabrication |
US5821583A (en) * | 1996-03-06 | 1998-10-13 | Siliconix Incorporated | Trenched DMOS transistor with lightly doped tub |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5283201A (en) * | 1988-05-17 | 1994-02-01 | Advanced Power Technology, Inc. | High density power device fabrication process |
JP3383377B2 (ja) * | 1993-10-28 | 2003-03-04 | 株式会社東芝 | トレンチ構造の縦型のノーマリーオン型のパワーmosfetおよびその製造方法 |
-
1999
- 1999-03-01 DE DE19908809A patent/DE19908809B4/de not_active Expired - Fee Related
-
2000
- 2000-02-29 US US09/515,088 patent/US6297101B1/en not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4954854A (en) * | 1989-05-22 | 1990-09-04 | International Business Machines Corporation | Cross-point lightly-doped drain-source trench transistor and fabrication process therefor |
EP0407011B1 (de) * | 1989-07-03 | 1996-08-21 | Harris Corporation | Halbleiteranordnung mit isoliertem Gate |
EP0708482A2 (de) * | 1994-10-17 | 1996-04-24 | SILICONIX Incorporated | BiCDMOS-Herstellungstechnologie und ihre Strukturen |
WO1997000536A1 (en) * | 1995-06-14 | 1997-01-03 | Totem Semiconductor Ltd | Semiconductor device fabrication |
US5821583A (en) * | 1996-03-06 | 1998-10-13 | Siliconix Incorporated | Trenched DMOS transistor with lightly doped tub |
Also Published As
Publication number | Publication date |
---|---|
US6297101B1 (en) | 2001-10-02 |
DE19908809A1 (de) | 2000-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19913375B4 (de) | Verfahren zur Herstellung einer MOS-Transistorstruktur | |
DE19908809B4 (de) | Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung | |
DE102005040842B4 (de) | Halbleitervorrichtung mit Superjunction-Struktur und Verfahren zu ihrer Herstellung | |
DE60125784T2 (de) | Graben-mosfet-struktur mit geringer gate-ladung | |
DE69534919T2 (de) | Leistungsvorrichtung in MOS-Technologie mit einer einzigen kritischen Größe | |
DE4219319B4 (de) | MOS-FET und Herstellungsverfahren dafür | |
DE10196441B4 (de) | Verfahren zur Herstellung eines MOSFET | |
EP1155458B1 (de) | Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet | |
DE112008002423T5 (de) | Ladungsausgleich in der Aktivfläche und Kantenabschlussfläche eines MOSFETs | |
DE112005001434B4 (de) | MOS-gatterverknüpftes Leistungshalbleiter-Bauelement mit Source-Feldelektrode | |
DE102018124708B4 (de) | Schaltelement und Verfahren zum Herstellen desselben | |
DE102012219644A1 (de) | Halbleitervorrichtung | |
DE69533134T2 (de) | Leistungsbauteil hoher Dichte in MOS-Technologie | |
DE3530773A1 (de) | Halbleitervorrichtung und verfahren zu ihrer herstellung | |
DE102006061170A1 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
EP1794803A2 (de) | Lateraler dmos-transistor und verfahren zu seiner herstellung | |
DE102004057791B4 (de) | Trenchtransistor sowie Verfahren zu dessen Herstellung | |
DE19536495A1 (de) | Lateraler Feldeffekttransistor und Verfahren zu seiner Herstellung | |
DE60034265T2 (de) | Halbleiterbauelement mit SOI-Struktur und dessen Herstellungsverfahren | |
DE10221808B4 (de) | Verfahren zur Herstellung eines lateralen MOSFETs | |
DE19641838A1 (de) | Abschlußstruktur für Halbleiterbauteile sowie Verfahren zur Herstellung derartiger Abschlußstrukturen | |
DE102021113288A1 (de) | Leistungshalbleitervorrichtung und verfahren zu dessen herstellung | |
DE102004024885B4 (de) | Halbleiterbauelement und Verfahren zu dessen Herstellung | |
DE102005048447B4 (de) | Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben | |
DE112004000495B4 (de) | Verfahren zur Herstellung eines Leistungsbauteils als Superjunction-Bauelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE |
|
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |