TWI646630B - 半導體結構及其製造方法 - Google Patents

Abstract

半導體結構的製造方法包含提供半導體基底，在半導體基底中形成溝槽，以第一半導體材料填滿溝槽，第一半導體材料不具有摻雜物，在第一半導體材料上形成第二半導體材料，第二半導體材料中含有摻雜物，以及實施熱處理，使得第二半導體材料中的摻雜物擴散至第一半導體材料中，以形成摻雜的第三半導體材料於該溝槽內。

Description

半導體結構及其製造方法

本發明實施例係有關於半導體製造技術，且特別係有關於具有摻雜的半導體材料填充於溝槽內的半導體結構及其製造方法。

半導體積體電路工業在過去數十年間經歷了快速的成長。半導體材料與製造技術的進步使得元件尺寸越來越小，其製造也越來越複雜。由於半導體製程技術的進步，使得半導體元件微縮化和效能提升方面的進步得以實現。在半導體製造發展的歷程中，由於能夠可靠地製造出的最小元件的尺寸越來越小，所以單位面積上可互連的元件數量越來越多。

半導體積體電路工業為了有效降低半導體元件尺寸，一般藉由光微影技術和蝕刻製程形成垂直於基底表面的溝槽於基底中，並且在溝槽內填充材料或是形成膜層以作為半導體元件的一部分。舉例而言，在溝槽內填充絕緣材料作為淺溝槽隔離(shallow trench isolation，STI)。

雖然半導體積體電路工業已做出了許多發展以致力於元件尺寸的縮小，然而，當最小元件的尺寸持續縮小時，許多挑戰隨之而生。舉例而言，隨著溝槽寬度縮小(或深寬比 增加)，缺陷例如空隙或通管可能會形成於溝槽內的材料中，這導致半導體裝置的可靠度下降。因此，業界仍需要改進半導體裝置的製造方法，以克服元件尺寸縮小所產生的問題。

本發明的一些實施例提供半導體結構的製造方法，此方法包含提供半導體基底，在半導體基底中形成溝槽，以第一半導體材料填滿溝槽，其中第一半導體材料不具有摻雜物，在第一半導體材料上形成第二半導體材料，其中第二半導體材料中含有摻雜物，以及實施熱處理，使得第二半導體材料中的摻雜物擴散至第一半導體材料中，以形成摻雜的第三半導體材料於溝槽內。

本發明的一些實施例提供半導體結構，此結構包含半導體基底，溝槽設置於半導體基底中，以及摻雜的半導體材料，填充於溝槽內，此摻雜的半導體材料的頂面與半導體基底的頂面共平面，且此摻雜的半導體材料中的摻雜物在溝槽的深度方向上具有漸減的濃度梯度。

為讓本發明的一些實施例之特徵和優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。

10、20‧‧‧半導體基底

11‧‧‧溝槽

14、24‧‧‧第一半導體材料

16、26‧‧‧第二半導體材料

18、28‧‧‧摻雜的第三半導體材料

19‧‧‧空隙或管道

21‧‧‧第一溝槽

22‧‧‧襯層

29‧‧‧閘極電極

30‧‧‧源極區

32‧‧‧井區

34‧‧‧汲極區

41‧‧‧第二溝槽

42‧‧‧電場終端部

50、70‧‧‧熱處理

60、80‧‧‧平坦化製程

100、200、400‧‧‧半導體結構

300‧‧‧半導體裝置

D1‧‧‧第一深度

T1‧‧‧第一厚度

T2‧‧‧第二厚度

W1‧‧‧第一寬度

第1A至1D圖係說明一些實施例之形成半導體結構的方法之各個中間階段的剖面示意圖。

第2A至2D圖係說明根據本發明的一些實施例，形成半導體 結構的方法之各個中間階段的剖面示意圖。

第2E圖係根據本發明的一些實施例，顯示具有溝槽式閘極的半導體裝置之剖面示意圖。

第3圖係根據本發明的一些實施例，顯示具有電場終端部的半導體結構之剖面示意圖。

以下針對本發明的一些實施例說明具有摻雜的半導體材料填充於溝槽內的半導體結構及其製造方法。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明的一些實施例之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本發明實施例。當然，這些僅用以舉例而非用於限定本發明。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論之不同實施例及/或結構之間的關係。再者，當述及第一元件位於第二元件上或之上時，包括第一元件與第二元件直接接觸之實施例。或者，亦可能間隔有一或更多其它元件，使得第一元件與第二元件之間可能不直接接觸的實施例。

此外，實施例中可能使用方位上相對性的用語，例如「較低」、「底部」、「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

本發明的一些實施例係敘述具有摻雜的半導體材料填充於溝槽內的半導體結構及其製造方法，且上述實施例可 應用在例如包含微處理器、記憶體元件及/或其他元件之積體電路中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、電容器(例如金屬-絕緣體-金屬電容(metal-insulator-metal capacitor,MIMCAP))、電感、二極體、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistors,MOSFETs)、互補式MOS電晶體(complementary MOS，CMOS)、雙載子接面電晶體(bipolar junction transistor，BJT)、橫向擴散型MOS(lateral double-diffused MOS，LDMOS)電晶體、垂直型MOS(vertical double-diffused MOS，VDMOS)電晶體、高功率MOS(power MOS)電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解，也可將本發明的實施例使用於其他類型的半導體元件。

本發明實施例配合圖式可更加理解，說明書中所附圖式亦被視為本發明實施例的一部分。需了解的是，說明書所附圖式中的半導體結構及各部件未必按比例繪示。在圖式中可能放大或縮小各元件的形狀與厚度以便清楚表現出本發明實施例之特徵。

第1A至1D圖說明一些實施例之形成半導體結構100的方法之各個中間階段的剖面示意圖。參考第1A和1B圖，提供半導體基底10，在半導體基底10中形成溝槽11。接著，在半導體基底10上依序沉積第一半導體材料14以及第二半導體材料16。第一半導體材料14不具有摻雜物，而第二半導體材料16中含有摻雜物。第一半導體材料14部分地填充溝槽11，使得 溝槽11未被完全填滿。第二半導體材料16填滿溝槽11未被第一半導體材料14填充的剩餘部分。接著，對第一半導體材料14和第二半導體材料16實施熱處理50(亦可稱作擴散製程)，使得第二半導體材料16中的摻雜物擴散至第一半導體材料14中。

參考第1C和1D圖，在實施熱處理50之後，形成摻雜的第三半導體材料18。具體而言，摻雜的第三半導體材料18係透過第二半導體材料16中的摻雜物擴散至第一半導體材料14中而形成。之後，對摻雜的第三半導體材料18進行平坦化製程60，以移除在溝槽11之外的摻雜的第三半導體材料18。如第1D所示，形成具有摻雜的第三半導體材料18填充於溝槽11內的半導體結構100。

值得注意的是，因為第一半導體材料14不具有有摻雜物，第二半導體材料16中含有摻雜物，故第二半導體材料16在高溫時具有較佳的流動性。在熱處理50的過程中，第二半導體材料16發生再結晶造成體積的收縮。由於具有較佳的流動性的第二半導體材料16填充於溝槽11內，在熱處理50之後，空隙(void)或管道(pipeline)19可能會形成於摻雜的第三半導體材料18中(如第1C圖所示)。在平坦化製程60之後，空隙或管道19可能會從摻雜的第三半導體材料18的頂面暴露出來(如第1D圖所示)。

在如第1D圖所示的實施例中，當半導體結構100在進行後續製程(未顯示)時，例如光微影製程、蝕刻製程、沉積製程(例如形成層間介電層、形成鎢接觸物、形成重佈線層等)、或其他半導體製程，這些製程中所使用的材料(例如蝕刻劑 、光阻、介電質、金屬等)將會流入暴露出的空隙或管道19中，使得摻雜的第三半導體材料18受到汙染，導致半導體元件的損壞或短路，進而造成半導體裝置可靠性降低。舉例而言，當摻雜的第三半導體材料18做為半導體裝置的閘極電極時，將產生閘極漏電流偏高的問題。

前面敘述關於第1A至1D圖所示的實施例可用於說明在熱處理之前摻雜的半導體材料已填充於溝槽內所造成半導體裝置可靠性降低的問題。本發明的另一些實施例係在熱處理之前利用未摻雜的半導體材料填滿溝槽，接著形成含有摻雜物的半導體材料於未摻雜的半導體材料上，之後，對上述兩種半導體材料進行熱處理的過程中，孔隙或管道不會形成於溝槽內的半導體材料中，並且在熱處理之後形成摻雜的半導體材料於溝槽內，以解決上述半導體元件所發生的問題。

第2A至2D圖係說明根據本發明的一些實施例，形成半導體結構200的方法之各個中間階段的剖面示意圖。參考第2A圖，提供半導體基底20，在半導體基底20中形成第一溝槽21。

在本發明的一些實施例中，半導體基底20可為矽基底。在另一些實施例中，半導體基底20可為化合物半導體基底，例如矽化鍺基底、砷化鎵基底、或任何其他適合的化合物半導體基底。半導體基底20可包括其他部件(feature)，例如各種摻雜區域，如p型井或n型井、阻障層及/或磊晶層。半導體基底20也可以是半導體位於絕緣體之上的基底，例如絕緣層上覆矽(silicon on insulator,SOI)基底。在本發明的一些實施例中 ，半導體基底20可包括摻雜磊晶層、梯度(gradient)半導體層及/或可包括半導體層位於另一不同類型之半導體層之上，例如矽層位於矽化鍺層之上。

第一溝槽21係藉由標準光微影製程及蝕刻製程，將半導體基底20凹陷而形成。例如，利用光微影技術在預定形成第一溝槽21之半導體基底20的區域上形成圖案化遮罩(未顯示)。接著，藉由蝕刻製程將半導體基底20凹陷以形成第一溝槽21，此蝕刻製程可為乾蝕刻、濕蝕刻或前述之組合的蝕刻製程。在一些實施例中，第一溝槽21具有在約4000埃(Å)至約16000Å之間的第一寬度W1，且具有在約7000Å至約60000Å之間的第一深度D1。亦即，第一溝槽21的深寬比在約0.43至約15之間。然而，在其他實施例中，第一溝槽21可具有任何的深度、寬度以及深寬比。

此外，在另一些實施例中，第一溝槽21的製造步驟還可包括實施角落圓化(corner rounding)步驟，藉此可緩和溝槽角落處的應力集中。雖然第2A圖顯示第一溝槽21的側壁傾斜於半導體基底20的頂面，然而，第一溝槽21的側壁可以任何角度與半導體基底20的頂面相交(例如垂直於半導體基底20的頂面)。雖然第2A圖顯示第一溝槽21的底面是平面，然而，第一溝槽21的底面也是可以曲面，例如弧形內凹面。

接著，參考第2B圖，依序在半導體基底20上形成襯層22、第一半導體材料24以及第二半導體材料26，其中第一半導體材料24填滿第一溝槽21。詳細而言，在半導體基底20的頂面以及第一溝槽21的側壁和底面上形成襯層22，襯層22係順 應性地延伸於半導體基底20的頂面以及第一溝槽21的側壁和底面。在襯層22上形成第一半導體材料24，並且以第一半導體材料24填滿第一溝槽21，使得第一溝槽21不具有任何剩餘部分。在第一半導體材料24上形成第二半導體材料26。由於第一半導體材料24填滿第一溝槽21，故第二半導體材料26位於半導體基底20、襯層22、第一半導體材料24以及第一溝槽21上方，且第二半導體材料26不存在於第一溝槽21內。

在本發明的一些實施例中，襯層22的材料可包含例如二氧化矽、氮化矽或氮氧化矽，襯層22的厚度範圍可在約100Å至約2500Å之間。襯層22也可由高介電常數的介電材料形成，例如TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、前述之組合或任何其他適合的介電材料。襯層22可透過熱氧化(thermal oxidation)、化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)或任何其他適當的方法形成。

在本發明的一些實施例中，第一半導體材料24為不具有摻雜物之非晶的半導體材料，例如非晶矽(amorphous Si)或非晶鍺(amorphous Ge)。第一半導體材料24可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或任何其他適當的沉積方法形成。在本發明的一實施例中，第一半導體材料24為未摻雜的非晶矽，此非晶矽係藉由在高溫沉積製程中導入含矽的第一前驅物而形成。第一前驅物可包含二氯矽烷(dichlorosilane,DCS)、矽烷(SiH₄)、甲基矽烷(SiCH₆)、前述之組合或任何其他適當的前驅物。

此外，在本發明的一些實施例中，在形成第一半導體材料24的過程中，由於第一半導體材料24為順應性地沉積直到填滿第一溝槽21，故第一半導體材料24的第一厚度T1至少等於或大於第一溝槽21的第一寬度W1的一半，使得第一半導體材料24可完全填滿第一溝槽21。

在本發明的一些實施例中，第二半導體材料26為具有摻雜物之非晶的半導體材料，例如含有摻雜物的非晶矽或非晶鍺。在一些實施例中，摻雜物可以是N型，例如砷、磷或銻。在另一些實施例中，摻雜物也可以是P型，例如鋁、硼或鎵。第二半導體材料26可以與第一半導體材料24相同的沉積方法來形成，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或任何其他適當的沉積方法形成，並且在沉積製程的過程中伴隨著前述第一前驅物，額外導入含有摻雜物的第二前驅物。在摻雜物是N型的實施例中，第二半導體材料26藉由在高溫沉積製程中導入包含N型摻雜物的第二前驅物，例如PH₃、AsH₃或任何其他包含N型摻雜物的前驅物，且伴隨著第一前驅物例如矽烷(SiH₄)而形成。在一些實施例中，形成的第二半導體材料26中的摻雜物具有在約25重量百分濃度(wt%)至約50wt%之間的第一濃度。在一些實施例中，第二半導體材料26具有第二厚度T2，第二厚度T2在約3500Å至約30000Å之間，例如約10000Å，藉此為後續形成摻雜的第三半導體材料28(第2C圖)提供足夠的摻雜物。在另一些實施例中，第二半導體材料26可具有任何適當的其他濃度和厚度範圍。

繼續參考第2B圖，在第一半導體材料24和第二半 導體材料26形成之後，對第一半導體材料24和第二半導體材料26實施熱處理70(亦可稱作擴散製程)，使得在第二半導體材料26中的摻雜物擴散至第一半導體材料24中。在本發明的一些實施例中，熱處理70可透過爐管加熱退火(funace anneal)、快速熱退火(rapid thermal anneal，RTA)或任何其他適當的熱處理方法來實施。在本發明的一些實施例中，熱處理70的溫度在約800℃至1200℃之間，例如1000℃，且熱處理70的時間在約30至約60分鐘之間，例如40分鐘。

接著，參考第2C圖，在實施熱處理70之後，形成摻雜的第三半導體材料28。具體而言，摻雜的第三半導體材料28係透過第二半導體材料26中的摻雜物擴散至第一半導體材料24中而形成。

值得注意的是，如第2B圖所示，第二半導體材料26位於半導體基底20、襯層22、第一半導體材料24以及第一溝槽21上方，且不存在於第一溝槽21內。因此，在實施熱處理70的過程中，第二半導體材料26中的摻雜物朝著第一溝槽21的深度方向進行擴散，使得實施熱處理70後，摻雜的第三半導體材料28中的摻雜物在第一溝槽21的深度方向上具有漸減的濃度梯度。在本發明的一些實施例中，在熱處理70之後，在第一溝槽21內之摻雜的第三半導體材料28的頂端部分中的摻雜物具有在約15wt%至約40wt%之間的第二濃度，並且在第一溝槽21內之摻雜的第三半導體材料28的底部部分中的摻雜物具有在約0wt%至約35wt%之間的第三濃度。明確來說，第二半導體材料26中摻雜物的第一濃度大於摻雜的第三半導體材料28之頂 端部分的摻雜物的第二濃度，且摻雜的第三半導體材料28之頂端部分的摻雜物的第二濃度大於摻雜的第三半導體材料28之底部部分的摻雜物的第三濃度。

繼續參考第2C圖，在形成摻雜的第三半導體材料28之後，對摻雜的第三半導體材料28進行平坦化製程80，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕(etch back)或任何其他適當的平坦化製程，以移除在第一溝槽21之外的摻雜的第三半導體材料28。在本發明的一些實施例中，實施平坦化製程80之後，摻雜的第三半導體材料28之剩餘部分的頂面與半導體基底20的頂面大體上共平面。在另一些實施例中，平坦化製程80之實施可持續移除在半導體基底20的頂面上的襯層22，直到暴露出半導體基底20的頂面。

參考第2D圖，在實施平坦化製程80之後，形成半導體結構200。此半導體結構200包含半導體基底20、設置於半導體基底20中的第一溝槽21、設置於第一溝槽21的側壁和底面上的襯層22，以及填充於第一溝槽21內之摻雜的第三半導體材料28，其中摻雜的第三半導體材料28的頂面與半導體基底20的頂面共平面，並且摻雜的第三半導體材料28中的摻雜物在第一溝槽21的深度方向上具有漸減的濃度梯度。

值得注意的是，由於第一半導體材料24不具有摻雜物，故在高溫時具有較低的流動性。在熱處理70的過程中，由於較低流動性的第一半導體材料24填滿第一溝槽21，因此，在熱處理70之後，所形成的摻雜的第三半導體材料28中不會有空隙或管道產生，特別是在第一溝槽21內之摻雜的第三半導體 材料28不會有空隙或管道產生。當半導體結構200在進行後續製程時，摻雜的第三半導體材料28將不會受到汙染。因此，本發明實施例可在溝槽內形成摻雜的半導體材料而不會產生孔隙或管道於溝槽內之摻雜的半導體材料中，藉此提升了半導體裝置的可靠度。舉例而言，根據第2A-2D圖所示之實施例的製造方法，在一些實施例中，在第一溝槽21內之摻雜的第三半導體材料28可作為閘極電極，使得具有此閘極電極的半導體裝置具有較低的閘極漏電流。

參考第2E圖，第2E圖係根據本發明的一些實施例，顯示具有溝槽式閘極的半導體裝置300之剖面示意圖。在本發明的一些實施例中，第一溝槽21內之摻雜的第三半導體材料28可做為半導體裝置300的閘極電極29。在形成如第2D圖所示之半導體結構200之後，接著進行後續製程以完成第2E圖的半導體裝置300。

半導體裝置300之形成方法包含在半導體基底20中形成P型或N型的井區32，在半導體基底20內形成源極區30圍繞閘極電極29，以及在半導體基底20的底面形成汲極區34，且汲極區34位於源極區30和閘極電極29下方。半導體裝置300的井區32、源極區30以及汲極區34可透過光微影製程及離子植入製程來形成。

值得注意的是，由於摻雜的第三半導體材料28中的摻雜物在第一溝槽21之深度方向上具有漸減的濃度梯度，故半導體裝置300的閘極電極29之較下方的部分具有較低的閘極-汲極間電荷(Qgd)，藉此提升了半導體裝置300的切換速度。

第3圖係根據本發明的一些實施例，顯示具有電場終端部42的半導體結構400之剖面示意圖。應注意的是，後文中與前文相同或相似的元件或膜層將以相同或相似之標號表示，其材料、製造方法與功能皆與前文所述相同或相似，在後文中將不再贅述。

參考第3圖，第3圖所示之實施例與前述第2D圖之實施例的差別在於半導體結構400還包含第二溝槽41，第二溝槽41位於第一溝槽21與半導體基底20的邊緣之間。半導體結構400的製造方法包含提供半導體基底20，形成第一溝槽21於半導體基底20中，以及形成第二溝槽41位於第一溝槽21與半導體基底20的邊緣之間。第二溝槽41可以在形成第一溝槽21之前、之後或同時形成，並且第二溝槽41可採用與前述形成第一溝槽21之相同或相似的光微影製程及蝕刻製程方法形成。

半導體結構400的製造方法還包括形成襯層22於第二溝槽41的側壁和底面上，以及形成摻雜的第三半導體材料28於第二溝槽41內。第二溝槽41內之摻雜的第三半導體材料28之形成可採用第2B-2D圖中所示形成第一溝槽21內之摻雜的第三半導體材料28的方法來實施，並且可與第一溝槽21內之摻雜的第三半導體材料28同時形成。

繼續參考第3圖，在本發明的一些實施例中，在第一溝槽21內之摻雜的第三半導體材料28可作為主動區的閘極電極29，並且在第二溝槽41內之摻雜的第三半導體材料28可作為用來平衡主動區之電力線的電場終端部42。在形成第3圖所示的半導體結構400之後，後續可形成例如源極區、汲極區以 及井區等部件，以完成半導體裝置。

綜上所述，本發明的一些實施例係利用未摻雜的半導體材料填滿溝槽，接著形成含有摻雜物的半導體材料於未摻雜的半導體材料上，之後對上述兩種半導體材料進行熱處理，在熱處理的過程中，孔隙或管道不會形成於溝槽內的半導體材料中，並且在熱處理之後形成摻雜的半導體材料於溝槽內，藉此避免在後續製程中所使用的材料(例如蝕刻劑、光阻、介電質、金屬等)流入溝槽內之摻雜的半導體材料的孔隙或管道中所引起的問題。因此，提升了半導體裝置的可靠度，例如較低的閘極漏電流。

此外，在本發明的一些實施例中，溝槽內之摻雜的半導體材料可作為閘極電極。由於溝槽內之摻雜的半導體材料中的摻雜物在溝槽的深度方向上具有漸減的濃度梯度，因此能夠提升半導體裝置的切換速度。

應瞭解的是，儘管本發明實施例僅揭示特定之半導體結構及其製造方法，然而本發明實施例之於溝槽內形成摻雜的半導體材料的方法亦可應用於其它半導體結構及/或裝置，例如互補式MOS(CMOS)電晶體、雙載子接面電晶體(BJT)、橫向擴散型MOS(LDMOS)電晶體、垂直型MOS(VDMOS)電晶體、高功率MOS電晶體或任何其他類型的電晶體等。

前述概述了一些實施例的部件，使得本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應可理解，他們可以輕易使用本發明實施例作為基礎，設計或修改其他的製程或 是結構，以達到與在此介紹的實施例相同的目的及/或優點。本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並不悖離本發明實施例的精神與範疇，並且不悖離本發明實施例的精神與範疇的情況下，在此可以做各種的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (17)

1. 一種半導體結構的製造方法，包括：提供一半導體基底；在該半導體基底中形成一溝槽；以一第一半導體材料填滿該溝槽，其中該第一半導體材料不具有摻雜物；在該第一半導體材料上形成一第二半導體材料，其中該第二半導體材料中含有一摻雜物；以及實施一熱處理，使得該第二半導體材料中的該摻雜物擴散至該第一半導體材料中，以形成一摻雜的第三半導體材料於該溝槽內。
2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該摻雜的第三半導體材料中的該摻雜物在該溝槽的一深度方向上具有一漸減的濃度梯度。
3. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括在該熱處理之後，對該摻雜的第三半導體材料進行一平坦化製程，以移除在該溝槽之外的該摻雜的第三半導體材料。
4. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第二半導體材料中的該摻雜物具有一第一濃度，該溝槽內的該摻雜的第三半導體材料的一頂端部分中的該摻雜物具有一第二濃度，該溝槽內的該摻雜的第三半導體材料的一底部部分中的該摻雜物具有一第三濃度，且其中該第一濃度大於該第二濃度，且該第二濃度大於該第三濃度。
5. 如申請專利範圍第1項所述之半導體結構的製造方法，其中 在該溝槽內的該摻雜的第三半導體材料為一閘極電極。
6. 如申請專利範圍第5項所述之半導體結構的製造方法，更包括：在該半導體基底內形成一源極區圍繞該閘極電極；以及在該半導體基底的底面形成一汲極區且位於該源極區和該閘極電極下方。
7. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括在該半導體基底中的另一溝槽內形成該摻雜的第三半導體材料作為一電場終端部，其中該另一溝槽位於該溝槽與該半導體基底的邊緣之間。
8. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該熱處理的溫度在800℃至1200℃之間，且該熱處理的時間在30分鐘至60分鐘之間。
9. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該摻雜物包括磷、砷或銻。
10. 如申請專利範圍第1項所述之半導體結構的製造方法，其中形成該第二半導體材料包括導入含該摻雜物的一前驅物之沉積製程。
11. 如申請專利範圍第1項所述之半導體結構的製造方法，其中在該第一半導體材料填滿該溝槽之前，更包括在該溝槽的側壁和底面上形成一襯層，其中該襯層包括高介電常數介電材料。
12. 一種半導體結構，包括：一半導體基底； 一溝槽，設置於該半導體基底中；一襯層，設置於該溝槽的側壁和底面上；以及一摻雜的半導體材料，填充於該溝槽內且設置於該襯層上，其中該摻雜的半導體材料的頂面與該半導體基底的頂面共平面，且該摻雜的半導體材料中的一摻雜物在該溝槽的一深度方向上從該溝槽的頂部部分到該溝槽的底部部分具有一漸減的濃度梯度。
13. 如申請專利範圍第12項所述之半導體結構，其中該摻雜物包括磷、砷或銻。
14. 如申請專利範圍第12項所述之半導體結構，其中該溝槽內的該摻雜的半導體材料為一閘極電極。
15. 如申請專利範圍第14項所述之半導體結構，更包括：一源極區，設置於該半導體基底內且圍繞該閘極電極；以及一汲極區，設置於該半導體基底的底面且位於該源極區和該閘極電極下方。
16. 如申請專利範圍第12項所述之半導體結構，更包括另一溝槽設置於該溝槽與該半導體基底的邊緣之間，其中該摻雜的半導體材料更填充於該另一溝槽內作為一電場終端部。
17. 如申請專利範圍第12項所述之半導體結構，其中該襯層包括高介電常數介電材料。