TW202236394A - 電晶體、電晶體中的閘極結構及閘極結構之形成方法 - Google Patents

電晶體、電晶體中的閘極結構及閘極結構之形成方法 Download PDF

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Abstract

在一些實施例中，一種方法包括：在一基板上方形成複數個奈米結構；蝕刻該些奈米結構以形成第一凹槽；在該些第一凹槽中形成源極/汲極區；移除該些奈米結構中之第一奈米結構，從而留下該些奈米結構中的第二奈米結構；在該些第二奈米結構上方且周圍沈積一閘極介電層；對該閘極介電層執行一鋁處置；在該閘極介電層上方且周圍沈積一第一導電材料；對該第一導電材料執行一氟處置；及在該第一導電材料上方且周圍沈積一第二導電材料。

Description

電晶體中的閘極結構及其形成方法
優先權主張及交叉參考案
本申請案主張2021年3月4日申請之美國臨時申請案第63/156,435號的權益，該案據此以引用之方式併入本文中。
半導體裝置用於多種電子應用，諸如例如個人電腦、手機、數位攝影機及其他電子裝備中。半導體裝置通常藉由以下操作來製造：在半導體基板上方依序沈積絕緣或介電層、導電層及半導體材料層，及使用光微影來使各種材料層圖案化以在基板上形成電路組件及元件。
半導體行業藉由最小特徵大小上的連續減小而繼續改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，此情形允許更多組件整合至給定區域中。然而，隨著最小特徵大小被減小，應解決的額外問題出現。
無
以下揭示內容提供用於實施本揭露之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，這些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「……下面」、「下方」、「下部」、「……上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置之使用或操作中除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
各種實施例提供閘極堆疊，該些閘極堆疊具有經鋁處置的閘極介電層(例如，高k閘極介電層)及經氟處置之功函數金屬(work function metal，WFM)層。舉例而言，鋁處置可包括對閘極介電層執行鋁浸泡。在沈積WFM層之後，氟處置可包括對WFM層執行氟浸泡，該氟浸泡亦可使氟擴散至下伏閘極介電層(例如，高k閘極介電層)中。在無鋁處置情況下，WFM層中之氟將具有在形成後續層之前自WFM層游離的傾向。然而，在鋁處置期間沈積之鋁吸收來自氟處置的氟以改良WFM層中氟的保持。此外，此吸收改良氟中之一些至閘極介電層中的其他移動或擴散。因此，所得電晶體之平帶電壓(V FB)可朝向WFM層之金屬的帶邊緣增大，所得電晶體之臨限電壓可減低，且裝置效能可得以改良。
第1圖圖示根據一些實施例的三維視圖中之奈米FET (例如，奈米導線FET、奈米片材FET、奈米結構FET或類似者)的實例。奈米FET包含基板50 (例如，半導體基板)上之鰭片66上方的奈米結構55 (例如，奈米片材、奈米導線或類似者)，其中奈米結構55充當奈米FET的通道區。奈米結構55可包括p型奈米結構、n型奈米結構或其組合。隔離區68安置於相鄰鰭片66之間，該些相鄰鰭片可在相鄰隔離區68上方且自相鄰隔離區68之間突出。儘管隔離區68描述/圖示為與基板50分離，但如本文中所使用，術語「基板」可單獨指半導體基板或指半導體基板與隔離區的組合。另外，儘管鰭片66之底部部分圖示為與基板50的單獨連續材料，但鰭片66及/或基板50之底部部分可包含單一材料或複數種材料。在此情形下，鰭片66指在相鄰隔離區68之間延伸的部分。
閘極介電層100係在鰭片66之頂表面上方且沿著奈米結構55之頂表面、側壁及底表面。閘極電極102係在閘極介電層100上方。磊晶源極/汲極區92在閘極介電層100及閘極電極102的相對側上安置於鰭片66上。
第1圖進一步圖示用於後續諸圖中的參考橫截面。橫截面A-A’係沿著閘極電極102之縱向軸線且在例如垂直於奈米FET之磊晶源極/汲極區92之間的電流流動方向的方向上。橫截面B-B’垂直於橫截面A-A’且平行於奈米FET之鰭片66的縱向軸線，且係在例如奈米FET之磊晶源極/汲極區92之間的電流流動之方向上。橫截面C-C’平行於橫截面A-A’且延伸穿過奈米FET之磊晶源極/汲極區。為了清楚，後續諸圖指這些參考橫截面。
本文中所論述之一些實施例在使用後閘極製程形成的奈米FET的情形下予以論述。在其他實施例中，可使用先閘極製程。又，一些實施例預期到用於平面裝置，諸如平面FET或鰭片場效電晶體(fin field-effect transistor，FinFET)中的態樣。
第2圖至第29C圖為根據一些實施例的奈米FET之製造中中間階段的橫截面圖。第2圖至第5圖、第6A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖及第29A圖圖示在第1圖中圖示之參考橫截面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第11C圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖及第29B圖圖示在第1圖中圖示之參考橫截面B-B’。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13C圖、第25C圖、第26C圖、第27C圖、第28C圖及第29E圖圖示在第1圖中圖示之參考橫截面C-C’。
在第2圖中，設置基板50。基板50可為半導體基板，諸如塊體基板、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似者，該基板可經摻雜(例如，運用p型或n型摻雜劑)或未經摻雜。基板50可為晶圓，諸如矽晶圓。具體而言，SOI基板為形成於絕緣體層上的半導體材料層。舉例而言，絕緣體層可為嵌埋氧化物(buried oxide，BOX)層、氧化矽層或類似者。絕緣體層設置於基板，通常矽或玻璃基板上。亦可使用諸如多層或梯度基板的其他基板。在一些實施例中，基板50之半導體材料可包括：矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦，及/或磷化砷化鎵銦；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可係用於形成n型裝置，諸如NMOS電晶體(例如，n型奈米FET)；且p型區50P可係用於形成p型裝置，諸如PMOS電晶體(例如，p型奈米FET)。n型區50N可與p型區50P實體分離(如藉由分隔器20圖示)，且任何數目個裝置特徵(例如，其他主動裝置、經摻雜區、隔離結構等)可安置於n型區50N與p型區50P之間。儘管一個n型區50N及一個p型區50P予以圖示，但可提供任何數目個n型區50N及p型區50P。在一些實施例中，一或多個井及/或反穿透(anti-punch through，APT)層可經由一或多個合適佈植步驟形成於基板50中。
另外，在第2圖中，多層堆疊64形成於基板50上方。多層堆疊64包括第一半導體層51A至51C的交替層(統稱為第一半導體層51)及第二半導體層53A至53C(統稱為第二半導體層53)。出於圖示之目的且如下文更詳細地論述，第二半導體層53將被移除，且第一半導體層51將經圖案化以在p型區50P中形成奈米FET的通道區。此外，第一半導體層51將被移除，且第二半導體層53將經圖案化以在n型區50N中形成奈米FET的通道區。儘管如此，在一些實施例中，第一半導體層51可被移除，且第二半導體層53可經圖案化以在n型區50N中形成奈米FET的通道區，且第二半導體層53可經移除且第一半導體層51可經圖案化以在p型區50P中形成奈米FET的通道區。
在又其他實施例中，第一半導體層51可被移除，且第二半導體層53可經圖案化以在n型區50N中及p型區50P兩者中形成奈米FET的通道區。在其他實施例中，第二半導體層53可被移除，且第一半導體層51可經圖案化以在n型區50N及p型區50P兩者中形成奈米FET的通道區。在此類實施例中，n型區50N及p型區50P兩者中的通道區可具有相同材料組合物(例如，矽或類似者)，且同時地形成。舉例而言，第27A圖、第27B圖及第28C圖圖示由如下此類實施例產生的結構：p型區50P及n型區50N兩者中的通道區包含矽。
出於圖示性目的，多層堆疊64圖示為包括第一半導體層51及第二半導體層53中每一者的三個層。在一些實施例中，多層堆疊64可包括任何數目個第一半導體層51及第二半導體層53。多層堆疊64之數個層中的每一者可使用諸如以下各者的製程來磊晶生長：化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)、氣相磊晶生長(vapor phase epitaxy，VPE)、分子束磊晶生長(molecular beam epitaxy，MBE)或類似者。在各種實施例中，第一半導體層51可由適合於p型奈米FET的第一半導體材料，諸如矽鍺或類似者形成，且第二半導體層53可由適合於n型奈米FET的第二半導體材料，諸如矽、碳化矽或類似者形成。出於圖示性目的，多層堆疊64圖示為具有適合於p型奈米FET的最底半導體層。在一些實施例中，多層堆疊64可經形成，使得最底層位為適合於n型奈米FET的半導體層。
第一半導體材料及第二半導體材料可為相對於彼此具有高蝕刻選擇性的材料。因此，第一半導體材料的第一半導體層51可在不顯著移除n型區50N中第二半導體材料之第二半導體層53的情況下被移除，藉此允許第二半導體層53被圖案化以形成n型奈米FET的通道區。類似地，第二半導體材料的第二半導體層53可在不顯著移除p型區50P中第一半導體材料之第一半導體層51的情況下被移除，藉此允許第一半導體層51被圖案化以形成p型奈米FET的通道區。在其他實施例中，n型區50N及p型區50P中的通道區可經同時形成，且具有相同材料組合物，諸如矽、矽鍺或類似者。舉例而言，第28A圖、第28B圖及第28C圖圖示由如下此類實施例產生的結構：p型區50P及n型區50N兩者中的通道區包含矽。
現參看第3圖，根據一些實施例，鰭片66形成於基板50中，且奈米結構55形成於多層堆疊64中。在一些實施例中，奈米結構55及鰭片66可分別藉由在多層堆疊64及基板50中蝕刻出溝槽而形成於多層堆疊64及基板50中。蝕刻可為任何可接受蝕刻製程，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性射束蝕刻(neutral beam etch，NBE)、類似者或其組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64形成奈米結構55可進一步自第一半導體層51界定第一奈米結構52A至52C (統稱為第一奈米結構52)，且自第二半導體層53界定第二奈米結構54A至54C (統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可進一步被統稱為奈米結構55。
鰭片66及奈米結構55可藉由任何合適方法來圖案化。舉例而言，鰭片66及奈米結構55可使用一或多種光學微影製程，包括雙重圖案化或多重圖案化製程來圖案化。具體而言，雙重圖案化或多重圖案化製程組合光學微影及自對準製程，從而允許圖案被產生，該些圖案相較於使用單一直接光學微影製程以其他方式可獲得的圖案具有例如較小間距。舉例而言，在一個實施例中，犧牲層形成於基板上方，且使用光學微影製程來圖案化。間隔物使用自對準製程沿著經圖案化之犧牲層來形成。犧牲層接著經移除，且剩餘間隔物可接著用於使鰭片66圖案化。
第3圖出於圖示性目的圖示n型區50N及p型區50P中的鰭片66為具有大致上相等的寬度。在一些實施例中，n型區50N中的鰭片66的寬度相較於p型區50P中的鰭片66可較大或較小。另外，雖然鰭片66及奈米結構55中之每一者圖示為始終具有一致寬度，但在其他實施例中，鰭片66及/或奈米結構55可具有漸縮側壁，使得鰭片66及/或奈米結構55中每一者的寬度在朝向基板50的方向上連續地增大。在此類實施例中，奈米結構55中之每一者可具有不同寬度且形狀為梯形。
在第4圖中，淺溝槽隔離區(shallow trench isolation，STI)區68相鄰於鰭片66形成。STI區68可藉由在基板50、鰭片66及奈米結構55上方且相鄰鰭片66之間沈積絕緣材料來形成。絕緣材料可為諸如氧化矽之氧化物、氮化物、類似者或其組合，且可藉由高密度電漿CVD (high-density plasma CVD，HDP-CVD)、流動性CVD (flowable CVD，FCVD)、類似者或其組合來形成。可使用藉由任何可接受製程形成的其他絕緣材料。在所圖示實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成了絕緣材料，退火製程便可予以執行。在實施例中，絕緣材料經形成，使得過量絕緣材料覆蓋奈米結構55。儘管絕緣材料圖示為單一層，一些實施例可利用多個層。舉例而言，在一些實施例中，襯裡(並未分離地圖示)可首先沿著基板50、鰭片66及奈米結構55的表面形成。其後，諸如上文論述之那些的填充材料可形成於襯裡上方。
移除製程接著應用至絕緣材料以移除奈米結構55上方的過量絕緣材料。在一些實施例中，可利用諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似者的平坦化製程。平坦化製程暴露奈米結構55，使得奈米結構55及絕緣材料之頂表面在平坦化製程完成之後為平齊的。
絕緣材料接著經凹入以形成STI區68。絕緣材料經凹入，使得區50N及區50P中鰭片66的上部部分自相鄰STI區68之間突出。另外，STI區68之頂表面可具有如所圖示的平坦表面、凸起表面、凹入表面(諸如，碟形)，或其組合。STI區68的頂表面可藉由適當蝕刻形成為平坦的、凸起及/或凹入的。STI區68可使用可接受蝕刻製程，諸如對於絕緣材料之材料為選擇性的製程凹入(例如，相較於鰭片66及奈米結構55的材料以更快速度蝕刻絕緣材料的材料)。舉例而言，使用例如稀釋氫氟(dilute hydrofluoric，dHF)酸的氧化物移除可予以使用。
上文關於第2圖至第4圖描述的製程僅為鰭片66及奈米結構55可如何形成的一個實例。在一些實施例中，鰭片66及/或奈米結構55可使用遮罩及磊晶生長製程來形成。舉例而言，介電層可形成於基板50之頂表面上方，且溝槽可蝕刻穿過介電層以暴露下伏基板50。磊晶結構可磊晶生長於溝槽中，且介電層可經凹入，使得磊晶結構自介電層突出以形成鰭片66及/或奈米結構55。磊晶結構可包含上文論述之交替半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶結構經磊晶生長的一些實施例中，磊晶生長材料可在生長期間原位進行摻雜，此情形可消除先前及/或後續佈植，儘管原位且佈植摻雜可一起使用。
另外，僅出於圖示性目的，第一半導體層51 (及所得第一奈米結構52)及第二半導體層53 (及所得第二奈米結構54)本文中圖示且論述為在p型區50P及n型區50N中包含相同材料。因此，在一些實施例中，第一半導體層51及第二半導體層53中的一或兩者可為不同材料，或以不同次序形成於p型區50P及n型區50N中。
另外，在第4圖中，適當井(並未分離地圖示)可形成於鰭片66、奈米結構55及/或STI區68中。在具有不同井類型之實施例中，針對n型區50N及p型區50P的不同佈植步驟可使用光阻劑或其他遮罩(並未分離地圖示)來達成。舉例而言，光阻劑可形成於n型區50N及p型區50P中之鰭片66及STI區68上方。光阻劑經圖案化以暴露p型區50P。光阻劑可藉由使用旋塗技術來形成，且可使用可接受的光微影技術來圖案化。一旦光阻劑經圖案化，n型雜質佈植在p型區50P中執行，且光阻劑可充當遮罩以實質上防止n型雜質佈植至n型區50N中。n型雜質可為佈植於區中達在自約10 13原子/cm 3至約10 14原子/cm 3之範圍內之濃度的磷、砷、銻或類似者。在佈植之後，光阻劑諸如藉由可接受灰化製程來移除。
在對p型區50P進行佈植之後或之前，光阻劑或其他遮罩(並未分離地圖示)形成於p型區50P及n型區50N中之鰭片66、奈米結構55及STI區68上方。光阻劑經圖案化以暴露n型區50N。光阻劑可藉由使用旋塗技術來形成，且可使用可接受的光微影技術來圖案化。一旦光阻劑經圖案化，p型雜質佈植便可在n型區50N中執行，且光阻劑可充當遮罩以實質上防止p型雜質佈植至p型區50P中。p型雜質可為佈植於區中達在自約10 13原子/cm 3至約10 14原子/cm 3之範圍內之濃度的硼、氟化硼、銦或類似者。在佈植之後，光阻劑可諸如藉由可接受灰化製程來移除。
在n型區50N及p型區50P的佈植之後，退火可經執行以修復佈植損害且使經佈植之p型及/或n型雜質活化。在一些實施例中，磊晶鰭片之生長材料可在生長期間原位進行摻雜，此情形可消除佈植，儘管原位且佈植摻雜可一起使用。
在第5圖中，虛設介電層70形成於鰭片66及/或奈米結構55上。虛設介電層70可例如為氧化矽、氮化矽、其組合或類似者，且可根據可接受技術來沈積或熱生長。虛設閘極層72形成於虛設介電層70上方，且遮罩層74形成於虛設閘極層72上方。虛設閘極層72可沈積於虛設介電層70上方，且接著諸如藉由CMP來平坦化。遮罩層74可沈積於虛設閘極層72上方。虛設閘極層72可為導電或非導電材料，且可選自包括以下各者的群組：非晶矽、多晶矽(polycrystalline-silicon、polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium、poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。虛設閘極層72可藉由物理氣相沈積(physical vapor deposition，PVD)、CVD、濺射沈積或用於沈積所選擇材料之其他技術來沈積。虛設閘極層72可由自隔離區之蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層74可包括例如氮化矽、氧氮化矽或類似者。在此實例中，單一虛設閘極層72及單一遮罩層74越過n型區50N及p型區50P形成。請注意，僅出於圖示性目的，虛設介電層70展示為覆蓋僅鰭片66及奈米結構55。在一些實施例中，虛設介電層70可經沈積，使得虛設介電層70覆蓋STI區68，使得虛設介電層70在虛設閘極層72與STI區68之間延伸。
第6A圖至第15B圖圖示製造實施例裝置中的各種額外步驟。第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13A圖、第13C圖、第14A圖及第15A圖圖示區50N或區50P中的特徵。在第6A圖及第6B圖中，遮罩層74 (參見第5圖)可使用可接受光微影及蝕刻技術來圖案化以形成遮罩78。遮罩78之圖案接著可傳送至虛設閘極層72及虛設介電層70以分別形成虛設閘極76及虛設閘極介電層71。虛設閘極76覆蓋鰭片66的各別通道區。遮罩78的圖案可用以實體分離虛設閘極76中的每一者與相鄰虛設閘極76。虛設閘極76亦可具有大致上垂直於各別鰭片66之縱向方向的縱向方向。
在第7A圖及第7B圖中，第一間隔物層80及第二間隔物層82分別形成於圖示於第6A圖及第6B圖中之結構上方。第一間隔物層80及第二間隔物層82將隨後經圖案化以充當用於形成自對準源極/汲極區的間隔物。在第7A圖及第7B圖中，第一間隔物層80形成於STI區68之頂表面；鰭片66、奈米結構55及遮罩78的頂表面及側壁；及虛設閘極76及虛設閘極介電層71的側壁上。第二間隔物層82沈積於第一間隔物層80上方。第一間隔物層80可使用諸如熱氧化的技術由氧化矽、氮化矽、氧氮化矽或類似者來形成，或藉由CVD、ALD或類似者來沈積。第二間隔物層82可由相較於第一間隔物層80之材料具有不同蝕刻速度的材料，諸如氧化矽、氮化矽、氮氧化物或類似者形成，且可藉由CVD、ALD或類似者沈積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，經輕度摻雜之源極/汲極(lightly doped source/drain，LDD)區(並未分離地圖示)的佈植可予以執行。在具有不同裝置類型的實施例中，類似於上文在第4圖中論述的佈植，諸如光阻劑之遮罩可形成於n型區50N上方，同時暴露p型區50P，且適當類型(例如，p型)雜質可佈植至p型區50P中的暴露鰭片66及奈米結構55中。可接著移除遮罩。隨後，諸如光阻劑之遮罩可形成於p型區50P上方，同時暴露n型區50N，且適當類型雜質(例如，n型)可佈植至n型區50N中的暴露鰭片66及奈米結構55中。可接著移除遮罩。n型雜質可為先前論述之n型雜質中的任一者，且p型雜質可為先前論述之p型雜質中的任一者。輕度摻雜源極/汲極區可具有在自約1×10 15原子/cm 3至約1×10 19原子/cm 3之範圍內的雜質濃度。退火可用以修復佈植損害且使經佈植雜質活化。
在第8A圖及第8B圖中，第一間隔物層80及第二間隔物層82經蝕刻以形成第一間隔物81及第二間隔物83。如下文將更詳細地論述，在後續處理期間，第一間隔物81及第二間隔物83用以自對準隨後形成的源極汲極區以及保護鰭片66及/或奈米結構55的側壁。第一間隔物層80及第二間隔物層82可使用合適蝕刻製程，諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、每一者的組合或類似者來蝕刻。在一些實施例中，第二間隔物層82之材料相較於第一間隔物層80之材料具有不同蝕刻速度，使得第一間隔物層80在圖案化第二間隔物層82時可充當蝕刻終止層，且使得第二間隔物層82在圖案化第一間隔物層80時可充當遮罩。舉例而言，第二間隔物層82可使用各向異性蝕刻製程來蝕刻，其中第一間隔物層80充當蝕刻終止層，其中第二間隔物層82的剩餘部分形成第二間隔物83，如第8A圖中所圖示。其後，第二間隔物83充當遮罩，同時蝕刻第一間隔物層80的暴露部分，藉此形成第一間隔物81，如第8A圖中所圖示。
如第8A圖中所圖示，第一間隔物81及第二間隔物83安置於鰭片66及/或奈米結構55的側壁上。如第8B圖中所圖示，在一些實施例中，第二間隔物層82可自相鄰於遮罩78、虛設閘極76及虛設閘極介電層71的第一間隔物層80上方移除，且第一間隔物81安置於遮罩78、虛設閘極76及虛設介電層60的側壁上。在其他實施例中，第二間隔物層82的一部分可保持於相鄰於遮罩78、虛設閘極76及虛設閘極介電層71之第一間隔物層80上方。
請注意，以上揭示內容大致上描述形成間隔物及LDD區的製程。可使用其他製程及序列。舉例而言，可利用較少或額外間隔物，可利用不同序列的步驟(例如，第一間隔物81可在沈積第二間隔物82之前經圖案化)，額外間隔物可經形成且移除，及/或類似者。此外，n型及p型裝置可使用不同結構及步驟來形成。
在第9A圖及第9B圖中，根據一些實施例，第一凹槽86形成於鰭片66、奈米結構55及基板50中。磊晶源極/汲極區將隨後形成於第一凹槽86中。第一凹槽86可延伸穿過第一奈米結構52及第二奈米結構54且延伸至基板50中。如第9A圖中所圖示，STI區68之頂表面可與第一凹槽86的底表面平齊。在各種實施例中，鰭片66可經蝕刻，使得第一凹槽86的底表面安置於STI區68之頂表面下方；或類似者。第一凹槽86可藉由使用各向異性蝕刻製程，諸如RIE、NBE或類似者蝕刻鰭片66、奈米結構55及基板50來形成。第一間隔物81、第二間隔物83及遮罩78在用以形成第一凹槽86的蝕刻製程期間遮蔽鰭片66、奈米結構55及基板50的數個部分。單一蝕刻製程或多個蝕刻製程可用以蝕刻奈米結構55及/或鰭片66的每一層。定時蝕刻製程可用以在第一凹槽86達到所要深度之後停止第一凹槽86的蝕刻。
在第10A圖及第10B圖中，由第一半導體材料形成之多層堆疊64 (例如，第一奈米結構52)之數個層之側壁的藉由第一凹槽86暴露之數個部分經蝕刻以在n型區50N中形成側壁凹槽88，且由第二半導體材料形成之多層堆疊64 (例如，第二奈米結構54)之數個層之側壁的藉由第一凹槽86暴露之數個部分經蝕刻以在p型區50P中形成側壁凹槽88。儘管第一奈米結構52及第二奈米結構54在側壁凹槽88中的側壁在第10B圖中圖示為筆直的，但側壁可為凹入或凸起的。側壁可使用各向同性蝕刻製程，諸如濕式蝕刻或類似者來蝕刻。p型區50P可使用遮罩(圖中未示)保護，而對於第一半導體材料為選擇性的蝕刻劑用以蝕刻第一奈米結構52，使得第二奈米結構54及基板50相較於n型區50N中的第一奈米結構52保持相對未經蝕刻。類似地，n型區50N可使用遮罩(圖中未示)保護，而對於第二半導體材料為選擇性的蝕刻劑用以蝕刻第二奈米結構54，使得第一奈米結構52及基板50相較於p型區50P中的第二奈米結構54保持相對未經蝕刻。在第一奈米結構52包括例如SiGe且第二奈米結構54包括例如Si或SiC的實施例中，運用氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH 4OH)或類似者的乾式蝕刻製程可用以蝕刻n型區50N中第一奈米結構52的側壁，且運用氟化氫、另一氟類氣體或類似者的乾式蝕刻製程可用以蝕刻p型區50P中第二奈米結構54的側壁。
在第11A圖至第11C圖中，第一內部間隔物90形成於側壁凹槽88中。第一內部間隔物90可藉由將內部間隔物層(未分離地圖示)沈積於圖示於第10A圖及第10B圖中之結構上方來形成。第一內部間隔物90充當隨後形成之源極/汲極區與閘極結構之間的隔離特徵。如下文將更詳細地論述，源極/汲極區將形成於第一凹槽86中，而n型區50N中之第一奈米結構52及p型區50P中的第二奈米結構54將運用對應閘極結構替換。
內部間隔物層可藉由保形沈積製程，諸如CVD、ALD或類似者來沈積。內部間隔物層可包含諸如氮化矽或氧氮化矽的材料，儘管可利用具有小於約3.5之k值的低介電常數(低k)材料的任何合適材料。內部間隔物層可接著經各向異性蝕刻以形成第一內部間隔物90。儘管第一內部間隔物90的外部側壁圖示為與n型區50N中第二奈米結構54的側壁平齊且與p型區50P中第一奈米結構52的側壁平齊，但第一內部間隔物90的外部側壁可分別延伸超出第二奈米結構54及/或第一奈米結構52的側壁，或自該些側壁凹入。
此外，儘管第一內部間隔物90之外部側壁在第11B圖中圖示為筆直的，但第一內部間隔物90的外部側壁可為凹入或凸起的。作為實例，第11C圖圖示如下實施例：第一奈米結構52之側壁為凹入的，第一內部間隔物90之外部側壁為凹入的，且第一內部間隔物自n型區50N中的第二奈米結構54的側壁凹入。又圖示如下實施例：第二奈米結構54之側壁為凹入的，第一內部間隔物90之外部側壁為凹入的，且第一內部間隔物自p型區50P中的第一奈米結構52的側壁凹入。內部間隔物層可藉由各向異性蝕刻製程，諸如RIE、NBE或類似者來蝕刻。第一內部間隔物90可藉由後續蝕刻製程，諸如用以形成閘極結構的蝕刻製程來防止對隨後形成的源極/汲極區(諸如下文關於第12A圖至第12C圖所論述的磊晶源極/汲極區92)的損害。
在第12A圖至第12C圖中，在第一凹槽86中形成磊晶源極/汲極區92。在一些實施例中，源極/汲極區92可施加應力於n型區50N中之第二奈米結構54及p型區50P中之第一奈米結構52上，藉此改良效能。如第12B圖中所圖示，磊晶源極/汲極區92形成於第一凹槽86中，使得每一虛設閘極76安置於各別相鄰對的磊晶源極/汲極區92之間。在一些實施例中，第一間隔物81用以分離磊晶源極/汲極區92與虛設閘極72，且第一內部間隔物90用以使磊晶源極/汲極區92與奈米結構55分離開適當側向距離，使得磊晶源極/汲極區92並不與所得奈米FET的隨後形成之閘極短路連接。
n型區50N中的磊晶源極/汲極區92 (例如，NMOS區)可藉由遮蔽p型區50P (例如，PMOS區)來形成。接著，磊晶源極/汲極區92磊晶生長於n型區50N中的第一凹槽86中。磊晶源極/汲極區92可包括適合於n型奈米FET的任何可接受材料。舉例而言，若第二奈米結構54為矽，則磊晶源極/汲極區92可包括施加張應力於第二奈米結構54上的材料，諸如矽、碳化矽、經磷摻雜碳化矽、磷化矽或類似者。磊晶源極/汲極區92可具有自奈米結構55之各別上表面提升的表面，且可具有小面。
p型區50P中的磊晶源極/汲極區92 (例如，PMOS區)可藉由遮蔽n型區50N (例如，NMOS區)來形成。接著，磊晶源極/汲極區92磊晶生長於p型區50P中的第一凹槽86中。磊晶源極/汲極區92可包括適合於p型奈米FET的任何可接受材料。舉例而言，若第一奈米結構52為矽鍺，則磊晶源極/汲極區92可包含施加壓縮應力於第一奈米結構52上的材料，諸如矽鍺、經硼摻雜之矽鍺、鍺、鍺錫或類似者。磊晶源極/汲極區92亦可具有自多層堆疊64之各別表面提升的表面，且可具有小面。
類似於針對形成輕度摻雜源極/汲極區繼之以退火先前論述的製程，磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54及/或基板50可運用摻雜劑進行佈植以形成源極/汲極區。源極/汲極區可具有在約1×10 19原子/cm 3與約1×10 21原子/cm 3之間的雜質濃度。源極/汲極區的n型及/或p型雜質可為先前論述之雜質中的任一者。在一些實施例中，磊晶源極/汲極區92可在生長期間經原位摻雜。
由於用以在n型區50N及p型區50P中形成磊晶源極/汲極區92的磊晶製程之結果，磊晶源極/汲極區92的上表面具有側向向外擴展超出奈米結構55之側壁的小面。在一些實施例中，這些小面使得相同NSFET的相鄰磊晶源極/汲極區92合併，如藉由第12A圖所圖示。在其他實施例中，相鄰磊晶源極/汲極區92在磊晶製程完成之後保持分離，如藉由第12C圖所圖示。在圖示於第12A圖及第12C圖中之實施例中，第一間隔物81可經形成達STI區68的頂表面，藉此阻斷磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55之側壁的數個部分，從而進一步阻斷磊晶生長。在一些其他實施例中，用以形成第一間隔物81的間隔物蝕刻可經調整以移除間隔物材料以允許磊晶生長區延伸至STI區68的表面。
磊晶源極/汲極區92可包含一或多個半導體材料層。舉例而言，磊晶源極/汲極區92可包含第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。任何數目個半導體材料層可用於磊晶源極/汲極區92。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C中的每一者可由不同半導體材料形成，且可經摻雜達不同摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區92包含三個半導體材料層的實施例中，第一半導體材料層92A可經沈積，第二半導體材料層92B可經沈積於第一半導體材料層92A上方，且第三半導體材料層92C可沈積於第二半導體材料層92B上方。
第12D圖圖示如下實施例：n型區50N中之第一奈米結構52的側壁及p型區50P中第二奈米結構54的側壁為凹入的，第一內部間隔物90的外部側壁為凹入的，且第一內部間隔物90分別自第二奈米結構54及第一奈米結構52的側壁凹入。如第12D圖中所圖示，磊晶源極/汲極區92可與第一內部間隔物90接觸地形成，且可延伸越過n型區50N中之第二奈米結構54的側壁及p型區50P中第一奈米結構52的側壁。另外，在第一內部間隔物90自第二奈米結構54及/或第一奈米結構52的側壁凹入之實施例中，磊晶源極/汲極區92可分別形成於第二奈米結構54及/或第一奈米結構52之間。
在第13A圖至第13C圖中，第一層間介電質(interlayer dielectric，ILD) 96沈積於圖示於第6A圖、第12B圖及第12A圖中的結構上方(第7A圖至第12D圖的製程並不變更第6A圖中圖示的橫截面)。第一ILD 96可由介電材料形成，且可藉由任何合適方法，諸如CVD、電漿增強型CVD (plasma-enhanced CVD，PECVD)或FCVD沈積。介電材料可包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、無摻雜矽玻璃(undoped silicate glass，USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，觸點蝕刻終止層(contact etch stop layer，CESL) 94安置於第一ILD 96與磊晶源極/汲極區92、遮罩78及第一間隔物81之間。CESL 94可包含具有不同於上覆第一ILD 96之材料之蝕刻速度的介電材料，諸如氮化矽、氧化矽、氧氮化矽或類似者。
在第14A圖至第14B圖中，諸如CMP之平坦化製程可經執行以使第一ILD 96的頂表面與虛設閘極76或遮罩78之頂表面平齊。平坦化製程亦可移除虛設閘極76上的遮罩78，及第一間隔物81沿著遮罩78之側壁的數個部分。在平坦化製程之後，虛設閘極76、第一間隔物81及第一ILD 96的頂表面在製程變化內為平齊的。因此，虛設閘極72之頂表面經由第一ILD 96暴露。在一些實施例中，遮罩78在平坦化製程使第一ILD 96之頂表面與遮罩78及第一間隔物81之頂表面平齊的狀況下可保持。
在第15A圖及第15B圖中，虛設閘極72及遮罩78 (若存在)在一或多個蝕刻步驟中被移除，使得第二凹槽98被形成。第二凹槽98中虛設介電層60之數個部分亦可被移除。在一些實施例中，虛設閘極72及虛設介電層60藉由各向異性乾式蝕刻製程來移除。舉例而言，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體以快於第一ILD 96或第一間隔物81的速度選擇性地蝕刻虛設閘極72。每一第二凹槽98暴露及/或上覆奈米結構55的數個部分，該些部分充當後續完成奈米FET的通道區。奈米結構55的充當通道區的數個部分安置於相鄰數對磊晶源極/汲極區92之間。在移除期間，當虛設閘極72經蝕刻時，虛設介電層60可用作蝕刻終止層。虛設介電層60可接著在移除虛設閘極72之後被移除。
在第16A圖及第16B圖中，為了形成開口130，p型區50P中之第二奈米結構54可藉由在n型區50N上方形成遮罩 (圖中未示)及執行諸如濕式蝕刻之各向同性蝕刻製程或類似者使用對於第二奈米結構54之材料為選擇性的蝕刻劑來移除，而第一奈米結構52、基板50、STI區68相較於第二奈米結構54保持相對未蝕刻。在第二奈米結構54包括例如SiGe且第一奈米結構52包括例如Si或SiC的實施例中，氟化氫、另一氟類氣體或類似者可用以移除p型區50P中的第二奈米結構54。在移除製程之後，開口130包含第一奈米結構52中每一者之間的區50I。
在其他實施例中，n型區50N及p型區50P中的通道區可例如藉由移除n型區50N及p型區50P兩者中的第一奈米結構52或藉由移除n型區50N及p型區50P兩者中的第二奈米結構54而同時形成。在此類實施例中，n型奈米FET及p型奈米FET的通道區可具有相同材料組合物，諸如矽、矽鍺或類似者。舉例而言，第28A圖、第28B圖及第28C圖圖示由如下此類實施例產生的結構：p型區50P及n型區50N兩者中的通道區藉由第二奈米結構54提供，且包含矽。
在第17A圖至第24B圖中，根據一些實施例，閘極介電層100及閘極電極102經形成用於第二凹槽98中的替換閘極結構。閘極介電層100 (例如，高k閘極介電層)及閘極電極102 (例如，WFM層)分別運用鋁及氟進行處置。由於下文更詳細論述之鋁浸泡及氟浸泡，所得電晶體之平帶電壓(V FB)可朝向WFM層之金屬的帶邊緣增大，所得電晶體之臨限電壓可減低，且裝置效能可得以改良。
閘極介電層在n型區50N及p型區50P中的形成可同時發生，使得每一區中之閘極介電層由相同材料形成，且閘極電極的形成可同時發生使得每一區中的閘極電極由相同材料形成。在一些實施例中，每一區中之閘極介電層可藉由獨特製程形成，使得閘極介電層可為不同材料及/或具有不同數目個層，及/或每一區中之閘極電極可藉由獨特製程形成，使得閘極電極可為不同材料及/或具有不同數目個層。各種遮蔽步驟在使用獨特製程時可用以遮蔽且暴露適當區。在以下描述內容中，n型區50N之閘極電極及p型區50P的閘極電極經分離地形成。
第17A圖至第23D圖圖示在p型區50P中形成閘極介電層100及閘極電極102，且n型區50N至少於在p型區50P中形成閘極電極102同時可經遮蔽。
在第17A圖及第17B圖中，閘極介電層100在p型區50P中保形沈積於第二凹槽98中。閘極介電層100包含一或多個介電層，諸如氧化物、金屬氧化物、類似者或其組合。舉例而言，在一些實施例中，閘極介電層100可包含第一閘極介電層101 (例如，包含氧化矽或類似者)及第一閘極介電層101上方的第二閘極介電層103 (例如，包含金屬氧化物或類似者)。在一些實施例中，第二閘極介電層103括高k介電材料，且在這些實施例中，第二閘極介電層103可具有大於約7.0之k值，且可包括金屬氧化物，或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽及其組合。在一些實施例中，第一閘極介電層101可被稱作介面層，且第二閘極介電層103可被稱作高k閘極介電層。在一些實施例中，閘極介電層100的形成，諸如第二閘極介電層103的形成可包括在材料中形成孔隙。舉例而言，孔隙可為氧化物在沈積之前或之後並不經充分密集的微型孔隙。
閘極介電層100的結構在n型區50N及p型區50P中相同或不同。舉例而言，n型區50N可經遮蔽或暴露，同時在p型區50P中形成閘極介電層100。在n型區50N經暴露的實施例中，閘極介電層100可同時形成於n型區50N中。閘極介電層100之形成方法可包括分子束沈積(molecular-beam deposition，MBD)、ALD、PECVD，及類似者。
第18A圖至第23D圖圖示閘極電極102之一部分(例如，第一導電材料105)運用沈積前處置及沈積後處置在閘極介電層100上方的形成。處置的此組合用來調諧第一導電材料105且改良功能裝置的可靠性。
在第18A圖及第18B圖中，鋁處置109 (例如，針對閘極電極102的沈積前處置)施加至第二閘極介電層103。在一些實施例中，鋁處置109為使含鋁前驅物流動以在第二閘極介電層103之表面上方形成鋁的第一殘餘物111的沈積製程(例如，ALD製程、CVD製程或類似者)。第一殘餘物111用以經由第一導電材料105 (參見第19A圖及第19B圖)自後續氟處置(參見第20A圖及第20B圖)吸收氟且將氟吸收至閘極介電層100中。第一殘餘物111大致上保持於閘極介電層100的表面處，使得鋁經吸收或藉由閘極介電層100的分子部分氧化(例如，第二閘極介電層103)。第一殘餘物111的鋁能夠隨後藉由非氧化或僅部分氧化而吸收氟。
在一些實施例中，在鋁處置109期間施加的含鋁前驅物可為三乙基鋁(triethylaluminum，TEA) (Al 2(C 2H 5) 6)、三甲基鋁(trimethylaluminum，TMA) (Al(CH 3) 6)、其組合，或類似者。鋁處置109可在範圍為約250 ℃至約550 ℃之範圍內的溫度下且歷時在約0.5秒至約5分鐘或約15秒至約30秒之範圍內的持續時間執行。高於550℃之溫度及/或長於5分鐘的持續時間可導致鋁擴散至第二閘極介電層103中且在第二閘極介電層內氧化。低於250 ℃之溫度及/或小於0.5秒的持續時間可導致不足量的鋁(例如，不足量的低於殘餘物111)隨後經由第一導電材料105吸收氟且吸收至第二閘極介電層103中。
藉由以上述方式執行鋁處置109來避免觸發還原-氧化反應(或使此反應最小化)，鋁處置109並不將連續膜沈積於閘極介電層100上。然而，鋁之第一殘餘物111的離散凹坑可形成於第二閘極介電層103的頂表面上。第一殘餘物111的每一凹坑可與第一殘餘物111的其他凹坑斷開，且無連續膜形成於閘極介電層100上。第一殘餘物111可形成於閘極介電層100 (例如，第二閘極介電層103)的暴露表面上，包括第一奈米結構52之間的區50I中。在第二閘極介電層103包含高k介電質，諸如HfO 2的一些實施例中，區50I中鋁與鉿的比率可小於0.1，諸如在約0.005與約0.1之範圍內，或小於0.005。
在第19A圖及第19B圖中，第一導電材料105保形地沈積於p型區50P中的閘極介電層100及第一殘餘物111上方。在一些實施例中，第一導電材料105為p型WFM，包含氮化鈦、氮化鉭、氮矽化鈦(TiSiN)或類似者。第一導電材料105可藉由CVD、ALD、PECVD、PVD或類似者來沈積。在一些實施例中，第一導電材料105運用鋁處置109經原位沈積。因此，相同沈積工具可用於兩個製程而不需要在不同工具或腔室之間傳送。第一導電材料105之原位及迅速沈積的優勢為，第一導電材料105的存在防止或大大減小第一殘餘物111中鋁運用閘極介電層100 (例如，第二閘極介電層103)的氧化(或其他氧化)。
第一導電材料105可經沈積以包圍第一奈米結構52中的每一者。第一導電材料105可僅部分填充區50I。因此，在沈積第一導電材料105之後，開口130可保持於第一奈米結構52之間的區50I中。第一導電材料105具有運用第一殘餘物之鋁的吸收，此情形有助於防止鋁擴散至第二閘極介電層103中。因此，運用第二閘極介電層103防止第一殘餘物氧化或進一步氧化。此外，在形成第一導電材料105之後，在第二閘極介電層103之沈積期間形成於閘極介電層103中的孔隙(例如，微型孔隙)保持未被填充，且無鋁。因此，第一殘餘物111在第二閘極介電層103與第一導電材料105之間的區內保持於鋁的斷開凹坑中。
在第20A圖及第20B圖中，氟處置113施加至第一導電材料105。在一些實施例中，氟處置113為使含氟前驅物在第一導電材料105之表面上方流動的沈積製程(例如，ALD製程、CVD製程或類似者)。在一些實施中，含氟前驅物可為WF x、NF x、TiF x、TaF x、HfF x或類似者，其中x為在1至6之範圍內的整數。舉例而言，在一些實施例中，含氟前驅物可為WF 6及/或NF 3。當含氟前驅物到達第一導電材料105時，氟中的一些擴散通過第一導電材料105。第一殘餘物111藉由朝向第一導電材料105、第一殘餘物111與閘極介電層100 (例如，第二閘極介電層103)之間的介面抽汲氟來改良此擴散。一些數量的氟將進一步擴散至閘極介電層100中。如上文所論述，因為防止第一殘餘物111的鋁到達第二閘極介電層103中的孔隙，所以氟能夠擴散越過第一殘餘物111且填充第二閘極介電層103中那些孔隙中的一些。
氟處置113可在約250 ℃至約475 ℃之範圍內的溫度下執行。已觀測到，當氟處置113之溫度低於250 ℃時，含氟前驅物並不恰當使第一導電材料105及/或其下伏層游離並影響前述兩者之間的所要改變。已觀測到，當氟處置113之溫度大於475 ℃時，自含氟前驅物游離的氟的量可能過大而不能精準地控制。在一些實施例中，氟處置113可經執行歷時約1秒至約15分鐘的範圍內，諸如約30秒的持續時間。已觀測到，當氟處置113經執行歷時小於1秒時，處置製程可能並不足以調諧所得電晶體的臨限電壓。已觀測到，當氟處置113經執行歷時大於15分鐘時，過量的氟可引入至裝置中，從而導致電容等效厚度(capacitance equivalent thickness，CET)懲罰(例如，介面層101的再生長)。
施加如上文所描述之鋁處置109及氟處置113兩者可致使第一導電材料105包含約10.8%至約13%以上的氟，諸如在約5%至約25%之範圍內的濃度之氟。此外，在第一殘餘物111之深度處(例如，在第二閘極介電層103與第一導電材料105之間的介面處)，可包含在約0.3%至約10%之範圍內的鋁。低於約0.3%之鋁濃度可不足以吸收足夠氟至第二閘極介電層103且保持於第一導電材料105中，藉此致使替換閘極結構接收不足電壓調諧。高於約10%的鋁濃度可引起以下問題中的一或多者。舉例而言，高鋁濃度可產生禁止氟擴散或移動越過第一殘餘物111且至第二閘極介電層103中的阻障。此外，高鋁濃度可進一步致使例如第二閘極介電層103情況下的增大之鋁氧化，其中一些鋁可填充第二閘極介電層103中之孔隙(例如，微型孔隙)中的一些或大部分，藉此導致如上文所描述的CET懲罰。另外，沿著第一導電材料105之高鋁濃度可破壞本文中所描述之替換閘極結構之臨限電壓的調諧之精度。
在一些實施例中，為了避免觸發還原-氧化反應，氟處置113為使用單一化學物質(例如，WF 6、NF 3或類似者)而無另一化學物質情況下的沈積製程。因此，氟處置113並不將連續膜沈積於第一導電材料105上。然而，在含氟前驅物亦包含金屬的實施例中，金屬之第二殘餘物115的離散凹坑可形成於第一導電材料105的頂表面上。可使第二殘餘物115的每一凹坑自第二殘餘物115的其他凹坑斷開，且無連續膜形成於第一導電材料105上。於在氟處置113期間使用的含氟前驅物為WF 6的實施例中，第二前驅物115可為形成於第一導電材料105上的鎢殘餘物。第二殘餘物115可形成於第一導電材料105的暴露表面上，包括第一奈米結構52之間的區50I中。在第二殘餘物115為鎢殘餘物且高k閘極介電層103包含HfO 2的一些實施例中，區50I中鎢與鉿的比率可係在約0.001至約0.3之範圍內，或小於0.1，諸如小於0.001。已觀測到，當區50I中鎢與鉿的比率大於0.3時，所得裝置可能不具有所要臨限電壓(例如，臨限電壓可過高)。
在含氟前驅物並不包含金屬(例如，含氟前驅物為NF 3)的其他實施例中，第二殘餘物115可能並不形成於第一導電材料105上。舉例而言，第29A圖至第29C圖圖示並不形成第二殘餘物115且在氟處置113期間使用的含氟前驅物為NF 3的實施例。
在一些實施例中，氟處置113可進一步導致至下伏閘極介電層100，諸如高k閘極介電層103中的氟擴散，且氟可運用X射線光電子能譜法分析在高k閘極介電層103中觀測到。舉例而言，在高k閘極介電層103包含氧化鉿的實施例中，高k閘極介電層103中氟與鉿的比率由於氟處置113可係在約0.07至約0.4的範圍內。已觀測到，當高k閘極介電層103中氟與鉿的比率小於0.07時，氟的量可能並不足以調諧所得電晶體的臨限電壓。已觀測到，當高k閘極介電層103中氟與鉿的比率大於0.4時，過量氟可能已引入至高k閘極介電層103中，從而導致CET懲罰(例如，介面層101的再生長)。在一些實施例中，高k閘極介電層103中氟的量可係在約2.5%至約6%的範圍內。
因此，如上文所描述，在對第一導電材料105執行氟處置113的各種實施例中，亦可使氟擴散至下伏閘極介電層(例如，高k閘極介電層)中。因此，所得電晶體之V FB可朝向WFM層之金屬的帶邊緣增大，所得裝置之臨限電壓可減低，且裝置效能可得以改良。舉例而言，在實驗資料中，應用WF 6浸泡的實施例氟處置在形成氣體退火之後已導致10 mV至30 mV之金屬-氧化物-半導體電容器(metal-oxide-semiconductor capacitor，MOSC)的正有效功函數(effective work function，EFW)移位。
在第21A圖及第21B圖中，第二導電材料107保形地沈積於第一導電材料105及第二殘餘物115 (若存在)上。在一些實施例中，第二導電材料107為p型WFM，包含氮化鈦、氮化鉭、氮化鎢、氮化鉬或類似者。第二導電材料107可藉由CVD、ALD、PECVD、PVD或類似者來沈積。因為第二導電材料107在氟處置113之後沈積，所以第二導電材料107可無氟，或相較於第一導電材料105具有較低氟濃度。
第二導電材料107可填充第一奈米結構52之間的區50I之剩餘部分(例如，填充開口130，參見第19A圖及第19B圖)。舉例而言，第二導電材料107可沈積於第一導電材料105上，直至其合併且縫合在一起，且在一些實施例中，介面107S可藉由使第二導電材料107之第一部分107A (例如，導電材料107A)觸碰區50I中第二導電材料107之第二部分107B (例如，導電材料107B)形成。
在第22A圖及第22B圖中，黏著層117保形沈積於第二導電材料107上方。在一些實施例中，黏著層117保形沈積於p型區50P中的第二導電材料107上。在一些實施例中，黏著層117包含氮化鈦、氮化鉭或類似者。黏著層117可藉由CVD、ALD、PECVD、PVD或類似者來沈積。舉例而言，黏著層117可替代地被稱作膠層，且改良第二導電材料107與下伏填充金屬119之間的黏著。
在第23A圖、第23B圖、第23C圖及第23D圖中，閘極電極102之剩餘部分經沈積以填充第二凹槽98的剩餘部分。舉例而言，填充金屬119可沈積於黏著層117上方。在一些實施例中，填充金屬119包含鈷、釕、鋁、鎢、其組合或類似者，該填充金屬119藉由CVD、ALD、PECVD、PVD或類似者來沈積。所得閘極電極102形成為替換閘極，且可包含第一殘餘物111、第一導電材料105、第二殘餘物115 (若存在)、第二導電材料107、黏著層117及填充金屬119。第23C圖圖示沿著第23B圖之線X-X’的俯視圖(例如，在區50I中)，而第23D圖圖示沿著第23B圖之線Y-Y’的俯視圖(例如，通過第一奈米結構52中的一者)。
在p型區50P中，閘極介電層100、第一導電材料105、第二導電材料107、黏著層117及填充金屬119可各自形成於第一奈米結構52之頂表面、側壁及底表面上。第一殘餘物111 (例如，鋁)可在第二閘極介電層103與第一導電材料105之間的介面處形成。第二殘餘物115可形成於第一導電材料105與第二導電材料107之間的介面處(包括例如氟至一者或兩者中的某擴散)，且殘餘物115之金屬元素可不同於第一導電材料105及/或第二導電材料107的金屬元素。閘極介電層100、第一導電材料105、殘餘物115、第二導電材料107、黏著層117及填充金屬119亦可沈積於第一ILD 96、CESL 94、第一間隔物81及STI區68的頂表面上。在填充第二凹槽98之後，平坦化製程，諸如CMP可經執行以移除閘極介電層100、第一導電材料105、殘餘物115、第二導電材料107、黏著層117及填充金屬119的過量部分，該些過量部分係在第一ILD 96的頂表面上方。閘極電極102及閘極介電層100之材料的剩餘部分因此形成所得奈米FET的替換閘極結構。閘極電極102及閘極介電層100可統稱為「閘極結構」。
第24A圖及第24B圖圖示n型區50N中的閘極堆疊。在n型區50N中形成閘極堆疊可包括首先移除n型區50N中的第一奈米結構52。第一奈米結構52可藉由在p型區50P上方形成遮罩(圖中未示)及執行諸如濕式蝕刻之各向同性蝕刻製程或類似者使用對於第一奈米結構52之材料為選擇性的蝕刻劑來移除，而第二奈米結構54、基板50及STI區68相較於第一奈米結構52保持相對未蝕刻。在第一奈米結構52A至52C包括例如SiGe且第二奈米結構54A至54C包括例如Si或SiC的實施例中，氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH 4OH)或類似者可用以移除n型區50N中的第一奈米結構52。
閘極堆疊接著形成於n型區50N中之第二奈米結構54上方且周圍。閘極堆疊包括閘極介電層100及閘極電極127。在一些實施例中，n型區50N及p型區50P中之閘極介電層100可同時形成。另外，閘極電極127的至少數個部分可在形成閘極電極102 (參見第23A圖至第23D圖)之前或之後形成，且閘極電極127的至少數個部分可經形成，同時p型區50P被遮蔽。因此，閘極電極127可包含與閘極電極102不同的材料。舉例而言，閘極電極127可包含導電材料121、阻障層123及填充金屬125。導電材料121可為n型功函數金屬(work function metal，WFM)層，該n型功函數金屬層包含n型金屬，諸如鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合或類似者。導電材料121可藉由CVD、ALD、PECVD、PVD或類似者來沈積。阻障層123可包含氮化鈦、氮化鉭、碳化鎢、其組合或類似者，且阻障層123可進一步充當黏著層。阻障層123可藉由CVD、ALD、PECVD、PVD或類似者來沈積。填充金屬125可包含鈷、釕、鋁、鎢、其組合或類似者，該填充金屬125藉由CVD、ALD、PECVD、PVD或類似者來沈積。填充金屬125可能或可能不具有相同材料組合物，且與填充金屬119同時沈積。
在填充n型區50N中之第二凹槽98之後，平坦化製程，諸如CMP可經執行以移除閘極介電層100及閘極電極127的過量部分，該些過量部分係在第一ILD 96的頂表面上方。閘極電極127及閘極介電層100之材料的剩餘部分因此形成n型區50N之所得奈米FET的替換閘極結構。用以移除p型區50P中之閘極電極102之過量材料且移除n型區50N中閘極電極127之過量材料的CMP製程可同時或分離地執行。
在第25A圖至第25C圖中，閘極結構(包括閘極介電層100、閘極電極102及閘極電極127)經凹入，使得凹槽直接形成於閘極結構上方且第一間隔物81的相對部分之間。包含介電材料，諸如氮化矽、氧氮化矽或類似者之一或多個層的閘極遮罩104填充於凹槽中，繼之以平坦化製程以移除在第一ILD 96上方延伸的介電材料之過量部分。隨後形成的閘極觸點(諸如下文關於第27A圖、第27B圖及第27C圖論述的閘極觸點114)穿透閘極遮罩104以接觸經凹入閘極電極102的頂表面。
如藉由第25A圖至第25C圖進一步圖示，第二ILD 106沈積於第一ILD 96上方且閘極遮罩104上方。在一些實施例中，第二ILD 106為藉由FCVD形成的可流動膜。在一些實施例中，第二ILD 106由諸如PSG、BSG、BPSG、USG或類似者的介電材料形成，且可藉由諸如CVD、PECVD或類似者的任何合適方法來沈積。
在第26A圖至第26C圖中，第二ILD 106、第一ILD 96、CESL 94及閘極遮罩104經蝕刻以形成第三凹槽108，該些第三凹槽108暴露磊晶源極/汲極區92及/或閘極結構的表面。第三凹槽108可藉由使用各向異性蝕刻製程，諸如RIE、NBE或類似者進行蝕刻來形成。在一些實施例中，第三凹槽108可使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD 96；可使用第二蝕刻製程蝕刻穿過閘極遮罩104；且可接著使用第三蝕刻製程蝕刻穿過CESL 94。諸如光阻劑之遮罩可在第二ILD 106上方形成且圖案化以遮蔽第二ILD 106的數個部分不受第一蝕刻製程及第二蝕刻製程影響。在一些實施例中，蝕刻製程可過度蝕刻，且因此第三凹槽108延伸至磊晶源極/汲極區92及/或閘極結構中，且第三凹槽108之底部可與磊晶源極/汲極區92及/或閘極結構的頂表面平齊(例如，處於同一位準，或距基板具有相同距離)，或低於該些頂表面(例如，更靠近於基板)。儘管第26B圖圖示第三凹槽108為在同一橫截面中暴露磊晶源極/汲極區92及/或閘極結構，但在各種實施例中，磊晶源極/汲極區92及/或閘極結構在不同橫截面中可經暴露，藉此減小使隨後形成之觸點短路連接的風險。
在形成了第三凹槽108之後，矽化物區110形成於磊晶源極/汲極區92上方。在一些實施例中，矽化物區110藉由以下操作來形成：首先沈積能夠與下伏磊晶源極/汲極區92之半導體材料(例如，矽、矽鍺、鍺)反應的金屬(未圖示)，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金於磊晶源極/汲極區92的暴露部分上方，以形成矽化物或鍺化物區；接著執行熱退火製程以形成矽化物區110。所沈積金屬之未經反應部分接著例如藉由蝕刻製程來移除。儘管矽化物區110被稱作矽化物區，但矽化物區110亦可為鍺化物區或矽鍺化物區(例如，包含矽化物及鍺化物的區)。在實施例中，矽化物區110包含TiSi，且具有範圍介於約2 nm與約10 nm之間的厚度。
接著，在第27A圖至第27C圖中，觸點112及114 (亦可被稱作觸點插頭)形成於第三凹槽108中。觸點112及114可各自包含一或多個層，諸如阻障層、擴散層及填充材料。舉例而言，在一些實施例中，觸點112及觸點114各自包括阻障層及導電材料，且各自電耦接至下伏導電特徵(例如，在所圖示實施例中，閘極電極102、閘極電極127及/或矽化物區110)。觸點114電耦接至閘極電極102及127，且可被稱作閘極觸點，且觸點112電耦接至矽化物區110，且可被稱作源極/汲極觸點。阻障層可包括鈦、氮化鈦、鉭、氮化鉭，或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。諸如CMP之平坦化製程可經執行以自第二ILD 106之表面移除過量材料。
第28A、第28B圖及第28C圖圖示根據一些其他實施例之裝置的橫截面圖。第28A圖圖示在第1圖中圖示之參考橫截面A-A’。第28B圖圖示在第1圖中圖示之參考橫截面B-B’。第28C圖圖示在第1圖中圖示之參考橫截面C-C’。在第28A圖至第28C圖中，類似參考數字指示與藉由如以上實施例中論述之類似製程形成的元件類似的元件，諸如第27A圖至第27C圖的結構。然而，在第28A圖至第28C圖中，n型區50N及P型區50P中的通道區包含相同材料。舉例而言，包含矽的第二奈米結構54提供n型區50P中p型奈米FET的通道區及n型區50N中n型奈米FET的通道區。第28A圖至第28C圖的結構可例如藉由以下操作形成：自P型區50P及n型區50N兩者移除第一奈米結構52；在p型區50P中之第二奈米結構54周圍沈積閘極介電層100及閘極電極102；及在n型區50N中第二奈米結構54周圍沈積閘極介電層100及閘極電極102。
第29A圖至第29E圖圖示根據一些其他實施例之裝置的橫截面圖。第29A圖圖示在第1圖中圖示之參考橫截面A-A’。第29B圖圖示在第1圖中圖示之參考橫截面B-B’。第29E圖圖示在第1圖中圖示之參考橫截面C-C’。在第29A圖至第29E圖中，類似參考數字指示與藉由如以上實施例中論述之類似製程形成的元件類似的元件，諸如第27A圖至第27C圖的結構。然而，在第29A圖至第29E圖中，第二殘餘物115並不形成於第一導電材料105與第二導電材料107之間。舉例而言，當氟處置113 (參見第20A圖至第20B圖)期間使用的含氟前驅物並不含有金屬時，此情形可被達成。舉例而言，在含氟前驅物為NF 3的實施例中，第二殘餘物115可能並不形成。
各種實施例提供閘極堆疊，該些閘極堆疊具有經鋁處置的閘極介電層及經氟處置之功函數金屬層。舉例而言，鋁處置可包括對閘極介電層(例如，高k閘極介電層)執行鋁浸泡，且氟處置可包括對WFM層執行氟浸泡。因此，來自氟處置之氟可擴散至WFM中且至下伏閘極介電層中。雖然單獨氟處置(例如，在無鋁處置情況下)將傾向於將氟抽汲至WFM層及閘極介電層中以達成本文中描述的益處，但鋁處置改良這些層中氟的移動及固持。舉例而言，鋁處置形成鋁殘餘物，該鋁殘餘物經由後續處理通常保持插入於高k閘極介電層與WFM層之間。鋁殘餘物經由WFM層自氟處置吸收氟，且該氟中的一些接著繞過鋁殘餘物以填充高k閘極介電層中的孔隙。處置之組合致使那些層中所要量的氟，藉此達成如下益處：所得電晶體之平帶電壓朝向WFM層之金屬的帶邊緣增大，所得電晶體之臨限電壓減低，且裝置效能得以改良。
在一些實施例中，一種方法包括：在一基板上方形成複數個奈米結構；蝕刻該些奈米結構以形成第一凹槽；在該些第一凹槽中形成源極/汲極區；移除該些奈米結構中之第一奈米結構，從而留下該些奈米結構中的第二奈米結構；在該些第二奈米結構上方且周圍沈積一閘極介電層；對該閘極介電層執行一鋁處置；在該閘極介電層上方且周圍沈積一第一導電材料；對該第一導電材料執行一氟處置；及在該第一導電材料上方且周圍沈積一第二導電材料。在另一實施例中，該執行該鋁處置的步驟包含在該閘極介電層上方形成一鋁殘餘物的步驟。在另一實施例中，該執行該氟處置的步驟包含使氟擴散至該第一導電材料中的步驟。在另一實施例中，該執行該氟處置的步驟進一步包含使氟擴散至該閘極介電層中的步驟。在另一實施例中，該執行該氟處置的步驟進一步包含在該第一導電材料上方形成一金屬殘餘物的步驟。在另一實施例中，該第一導電材料包含一p型功函數金屬層。在另一實施例中，該執行該鋁處置的步驟包含使包含三乙基鋁或三甲基鋁的一前驅物流動的步驟。在另一實施例中，該執行該氟處置的步驟包含使包含WF x、NF x、TiF x、TaF x或HfF x的一前驅物流動的步驟，且其中x為在1至6之一範圍內的一整數。
在一些實施例中，一種裝置包括：一第一奈米結構，該第一奈米結構在一源極區與一汲極區之間延伸；該第一奈米結構上方的一第二奈米結構；一閘極介電層，該閘極介電層係在該第一奈米結構及該第二奈米結構上方且周圍；該閘極介電層上方的一鋁殘餘物；該閘極介電層及該鋁殘餘物上方的一功函數金屬(WFM)層，該WFM層包含氟，該WFM層的一第一部分安置於該第一奈米結構周圍，該WFM層的一第二部分安置於該第二奈米結構周圍；及一導電層，該導電層安置於該WFM層上方，該導電層的一第一部分安置於該第一奈米結構周圍，該導電層的一第二部分安置於該第二奈米結構周圍。在另一實施例中，該裝置進一步包括一金屬殘餘物，該金屬殘餘物直接插入於該WFM層與該導電層之間。在另一實施例中，該WFM層與該閘極介電層中的每一者包含氟。在另一實施例中，該導電層的該第一部分實體接觸該導電層的該第二部分。在另一實施例中，該WFM層為一p型WFM層。在另一實施例中，該閘極介電層包含一第一閘極介電層及一第二閘極介電層。在另一實施例中，插入於該第二閘極介電層與該WFM層之間的一區包含自約0.3%至約10%之一範圍內的一濃度之鋁。
在一些實施例中，一種電晶體包括：一第一介電材料，該第一介電材料安置於一第一奈米結構上方；一第一金屬殘餘物，該第一金屬殘餘物安置於該第一介電材料上方；一第一導電材料，該第一導電材料安置於該第一介電材料上方；一第二導電材料，該第二導電材料安置於該第一導電材料上方；一第三導電材料，該第三導電材料安置於該第二導電材料上方，該第三導電材料具有與該第一導電材料相同的組合物；一第二金屬殘餘物，該第二金屬殘餘物安置於該第三導電材料上方，該第二金屬殘餘物具有與該第一金屬殘餘物相同的組合物；一第二介電材料，該第二介電材料安置於該第二金屬殘餘物上方，該第二介電材料具有與該第一介電材料相同的組合物；及一第二奈米結構，該第二奈米結構安置於該第二介電材料上方。在另一實施例中，該電晶體進一步包括一第三金屬殘餘物，該第三金屬殘餘物插入於該第一導電材料與該第二導電材料之間；及一第四金屬殘餘物，該第四金屬殘餘物插入於該第二導電材料與該第三導電材料之間，該第四金屬殘餘物具有與該第三金屬殘餘物相同的組合物。在另一實施例中，該第三金屬殘餘物包含鎢。在另一實施例中，該第二介電材料、該第一導電材料、該第三導電材料及該第三介電材料中的每一者包含氟。在另一實施例中，該第一金屬殘餘物包含鋁。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
20:分隔器 50:基板 50I:區 50N:N型區 50P:P型區 51:第一半導體層 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52:第一奈米結構 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 53:第二半導體層 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54:第二奈米結構 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 55:奈米結構 64:多層堆疊 66:鰭片 68:淺溝槽隔離區(STI)區 70:虛設介電層 71:虛設閘極介電層 72:虛設閘極層/虛設閘極 74:遮罩層 76:虛設閘極 78:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹槽 88:側壁凹槽 90:第一內部間隔物 92:磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:觸點蝕刻終止層(CESL) 96:第一層間介電質(ILD) 98:第二凹槽 100:閘極介電層 101:第一閘極介電層/介面層 102:閘極電極 103:第二閘極介電層 104:閘極遮罩 105:第一導電材料 106:第二層間介電質(ILD) 107:第二導電材料 107A:第一部分/導電材料 107B:第二部分/導電材料 107S:介面 108:第三凹槽 109:鋁處置 110:矽化物區 111:鋁的第一殘餘物 112:觸點 113:氟處置 114:觸點 115:金屬之第二殘餘物 117:黏著層 119:下伏填充金屬 121:導電材料 123:阻障層 125:填充金屬 127:閘極電極 130:開口 A-A’:橫截面 B-B’:橫截面 C-C’:橫截面
本揭露之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施例的三維視圖中奈米結構場效電晶體(nanostructure field-effect transistor，nano-FET)的實例。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第23C圖、第23D圖、第24A圖、第24B圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖及第27C圖為根據一些實施例的製造奈米FET中中間階段的橫截面圖。 第28A、第28B圖及第28C圖為根據一些實施例之奈米FET的橫截面圖。 第29A、第29B圖、第29C圖、第29D圖及第29E圖為根據一些實施例之奈米FET的橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
55:奈米結構
66:鰭片
68:淺溝槽隔離區(STI)區
92:磊晶源極/汲極區
110:矽化物區
112:觸點
A-A’:橫截面
B-B’:橫截面
C-C’:橫截面

Claims (20)

  1. 一種方法，包含以下步驟： 在一基板上方形成複數個奈米結構； 蝕刻該些奈米結構以形成第一凹槽； 在該些第一凹槽中形成源極/汲極區； 移除該些奈米結構中之第一奈米結構，從而留下該些奈米結構中的第二奈米結構； 在該些第二奈米結構上方且周圍沈積一閘極介電層； 對該閘極介電層執行一鋁處置； 在該閘極介電層上方且周圍沈積一第一導電材料； 對該第一導電材料執行一氟處置；及 在該第一導電材料上方且周圍沈積一第二導電材料。
  2. 如請求項1所述之方法，其中該執行該鋁處置的步驟包含以下步驟：在該閘極介電層上方形成一鋁殘餘物。
  3. 如請求項1所述之方法，其中該執行該氟處置的步驟包含以下步驟：使氟擴散至該第一導電材料中。
  4. 如請求項3所述之方法，其中該執行該氟處置的步驟進一步包含以下步驟：使氟擴散至該閘極介電層中。
  5. 如請求項3所述之方法，其中該執行該氟處置的步驟進一步包含以下步驟：在該第一導電材料上方形成一金屬殘餘物。
  6. 如請求項1所述之方法，其中該第一導電材料包含一p型功函數金屬層。
  7. 如請求項1所述之方法，其中該執行該鋁處置的步驟包含以下步驟：使包含三乙基鋁或三甲基鋁的一前驅物流動。
  8. 如請求項1所述之方法，其中該執行該氟處置的步驟包含以下步驟：使包含WF x、NF x、TiF x、TaF x或HfF x的一前驅物流動，且其中x為在1至6之一範圍內的一整數。
  9. 一種裝置，包含： 一第一奈米結構，該第一奈米結構在一源極區與一汲極區之間延伸； 該第一奈米結構上方的一第二奈米結構； 一閘極介電層，該閘極介電層係在該第一奈米結構及該第二奈米結構上方且周圍； 該閘極介電層上方的一鋁殘餘物； 該閘極介電層及該鋁殘餘物上方的一功函數金屬(WFM)層，該功函數金屬層包含氟，該功函數金屬層的一第一部分安置於該第一奈米結構周圍，該功函數金屬層的一第二部分安置於該第二奈米結構周圍；及 一導電層，該導電層安置於該功函數金屬層上方，該導電層的一第一部分安置於該第一奈米結構周圍，該導電層的一第二部分安置於該第二奈米結構周圍。
  10. 如請求項9所述之裝置，進一步包含一金屬殘餘物，該金屬殘餘物直接插入於該功函數金屬層與該導電層之間。
  11. 如請求項10所述之裝置，其中該功函數金屬層與該閘極介電層中的每一者包含氟。
  12. 如請求項9所述之裝置，其中該導電層的該第一部分實體接觸該導電層的該第二部分。
  13. 如請求項9所述之裝置，其中該功函數金屬層為一p型功函數金屬層。
  14. 如請求項9所述之裝置，其中該閘極介電層包含一第一閘極介電層及一第二閘極介電層。
  15. 如請求項14所述之裝置，其中插入於該第二閘極介電層與該功函數金屬層之間的一區包含自約0.3%至約10%之一範圍內的一濃度之鋁。
  16. 一種電晶體，包含： 一第一介電材料，該第一介電材料安置於一第一奈米結構上方； 一第一金屬殘餘物，該第一金屬殘餘物安置於該第一介電材料上方； 一第一導電材料，該第一導電材料安置於該第一介電材料上方； 一第二導電材料，該第二導電材料安置於該第一導電材料上方； 一第三導電材料，該第三導電材料安置於該第二導電材料上方，該第三導電材料具有與該第一導電材料相同的組合物； 一第二金屬殘餘物，該第二金屬殘餘物安置於該第三導電材料上方，該第二金屬殘餘物具有與該第一金屬殘餘物相同的組合物； 一第二介電材料，該第二介電材料安置於該第二金屬殘餘物上方，該第二介電材料具有與該第一介電材料相同的組合物；及 一第二奈米結構，該第二奈米結構安置於該第二介電材料上方。
  17. 如請求項16所述之電晶體，進一步包含： 一第三金屬殘餘物，該第三金屬殘餘物插入於該第一導電材料與該第二導電材料之間；及 一第四金屬殘餘物，該第四金屬殘餘物插入於該第二導電材料與該第三導電材料之間，該第四金屬殘餘物具有與該第三金屬殘餘物相同的組合物。
  18. 如請求項17所述之電晶體，其中該第三金屬殘餘物包含鎢。
  19. 如請求項16所述之電晶體，其中該第二介電材料、該第一導電材料、該第三導電材料及該第三介電材料中的每一者包含氟。
  20. 如請求項16所述之電晶體，其中該第一金屬殘餘物包含鋁。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4752925B2 (ja) * 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
US20110095379A1 (en) * 2009-10-28 2011-04-28 International Business Machines Corporation Scaling of metal gate with aluminum containing metal layer for threshold voltage shift
US8952458B2 (en) 2011-04-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gate dielectric layer having interfacial layer and high-K dielectric over the interfacial layer
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10109534B2 (en) 2014-03-14 2018-10-23 Applied Materials, Inc. Multi-threshold voltage (Vt) workfunction metal by selective atomic layer deposition (ALD)
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
DE102016116310A1 (de) 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co. Ltd. Atomlagenabscheidungsverfahren und strukturen davon
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9502307B1 (en) * 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US10276690B2 (en) 2017-07-31 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10629679B2 (en) 2017-08-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US20190096679A1 (en) 2017-09-22 2019-03-28 Globalfoundries Inc. Gate stack processes and structures
US10854459B2 (en) 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
US10497624B2 (en) 2017-09-29 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10468258B1 (en) * 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US10535523B1 (en) 2018-08-30 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Formation and in-situ etching processes for metal layers
US11088029B2 (en) 2018-09-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment
US11069793B2 (en) 2018-09-28 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing parasitic capacitance for gate-all-around device by forming extra inner spacers
US10756176B2 (en) * 2018-11-13 2020-08-25 International Business Machines Corporation Stacked nanosheet technology with uniform Vth control
KR102524803B1 (ko) 2018-11-14 2023-04-24 삼성전자주식회사 소스/드레인 영역을 갖는 반도체 소자
KR102612404B1 (ko) * 2019-03-08 2023-12-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11264289B2 (en) 2019-07-11 2022-03-01 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-K metal gate (HKMG) film stacks
US11462614B2 (en) 2019-08-30 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11189616B2 (en) * 2019-09-17 2021-11-30 International Business Machines Corporation Multi-threshold voltage non-planar complementary metal-oxtde-semiconductor devices
US11664420B2 (en) 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11437474B2 (en) 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same

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