JP7249927B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、裏面にｎ型カソード層およびｐ型カソード層のパターンを有するダイオードまたはＲＣ－ＩＧＢＴ（Reverse Conducting-Insulated Gate Bipolar Transistor）などに代表される半導体装置およびその製造方法に関する。
従来、ダイオードのリカバリー時の電圧跳ね上がりを抑制するために、裏面にｎ型カソード層およびｐ型カソード層のパターンを有する構造が採用されている。このような構造を有するダイオードまたはＲＣ－ＩＧＢＴの裏面電極には、オーミック性および密着性の観点から、Ａｌ（アルミニウム）中にＳｉ（シリコン）を含むＡｌ合金が用いられている（例えば、特許文献１参照）。Ａｌ合金で形成されたＡｌ合金層は、結晶方位が（１１１）面に配向する性質を有している。これは、Ａｌが面心立方構造であり、（１１１）面が最も密になるからである（例えば、特許文献２参照）。以下、ダイオードまたはＲＣ－ＩＧＢＴを総称して「半導体装置」という。
従来における、裏面にｎ型カソード層およびｐ型カソード層のパターンを有し、裏面電極にＡｌ合金を用いた構造は、裏面電極にＳｉが含まれているため、裏面のｎ型カソード層上にｐ型の特性を付与するＳｉノジュールが形成される。当該Ｓｉノジュールが形成されると、オン電圧が増加するという問題があった。なお、Ａｌ合金層は全面で（１１１）面に配向し、裏面のｎ型カソード層およびｐ型カソード層の各層上にＳｉノジュールが形成されるが、オン電圧に影響を及ぼすのはｎ層のみである。
本発明は、このような問題を解決するためになされたものであり、オン電圧を低減することが可能な半導体装置およびその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明による半導体装置は、ｎ型半導体基板と、ｎ型半導体基板の表面に設けられたｐ型アノード層と、ｐ型アノード層上に設けられたアノード電極と、ｎ型半導体基板の裏面において互いに隣接して設けられたｎ型カソード層およびｐ型カソード層と、ｎ型カソード層上に設けられたＳｉを含む第１Ａｌ合金層と、ｐ型カソード層上に設けられたＳｉを含む第２Ａｌ合金層とを備え、ｎ型カソード層における不純物濃度は１Ｅ１９ｃｍ－３以上であり、ｐ型カソード層における不純物濃度はｎ型カソード層における不純物濃度の１０％以下であり、平面視において、第１Ａｌ合金層の結晶方位は（１１１）面であり、第２Ａｌ合金層の結晶方位は（１１０）面である。
本発明によると、半導体装置は、ｎ型カソード層上に設けられたＳｉを含む第１Ａｌ合金層と、ｐ型カソード層上に設けられたＳｉを含む第２Ａｌ合金層とを備え、ｎ型カソード層における不純物濃度は１Ｅ１９ｃｍ－３以上であり、ｐ型カソード層における不純物濃度はｎ型カソード層における不純物濃度の１０％以下であり、平面視において、第１Ａｌ合金層の結晶方位は（１１１）面であり、第２Ａｌ合金層の結晶方位は（１１０）面であるため、オン電圧を低減することが可能となる。
本発明の実施の形態について、図面に基づいて以下に説明する。
＜関連技術＞
図１２は、本発明の実施の形態に関連する関連技術について説明する。図１２は、関連技術による半導体装置１８の構成の一例を示す断面図である。なお、図１２では、半導体装置１８としてダイオードの構成を示している。また、図１２において、各層の紙面上側の面を「表面」といい、各層の紙面下側の面を「裏面」という。この「表面」および「裏面」の表現は、後述する図１，９，１０，１１についても同様である。
図１２は、本発明の実施の形態に関連する関連技術について説明する。図１２は、関連技術による半導体装置１８の構成の一例を示す断面図である。なお、図１２では、半導体装置１８としてダイオードの構成を示している。また、図１２において、各層の紙面上側の面を「表面」といい、各層の紙面下側の面を「裏面」という。この「表面」および「裏面」の表現は、後述する図１，９，１０，１１についても同様である。
Ｓｉ基板２の表面には、ｐ型アノード層４が設けられている。ｐ型アノード層４上には、ｐ型アノード層４とオーミック接触したアノード電極５が設けられている。なお、Ｓｉ基板２は、ｎ型のドリフト層３を有する。
Ｓｉ基板２の裏面には、ｎ型カソード層６およびｐ型カソード層７が、平面視において互いに隣接して設けられている。
ｎ型カソード層６およびｐ型カソード層７上には、ｎ型カソード層６およびｐ型カソード層７とオーミック接触したＡｌ合金層１９が設けられている。Ａｌ合金層１９は、Ｓｉを含むＡｌ合金で構成されており、平面視における結晶方位が（１１１）面である。なお、Ａｌ合金層１９は、裏面電極（カソード電極）を構成する。
図１３は、Ａｌ合金層１９を形成した後のＳｉ基板２の裏面の様子を示す図である。具体的には、図１３は、Ｓｉ基板２の裏面上にＡｌ合金層１９をスパッタリングによって形成して熱処理を行った後の写真である。
図１４は、Ａｌ合金層１９を形成した後のｐ型カソード層７上の様子を示す図である。また、図１５は、Ａｌ合金層１９を形成した後のｎ型カソード層６上の様子を示す図である。具体的には、図１４および図１５は、図１３に示すＡｌ合金層１９を剥離した後の写真である。図１４および図１５に示すように、Ａｌ合金層１９を形成して熱処理を行うと、ｐ型カソード層７およびｎ型カソード層６の各層上にＳｉノジュール１０が形成される。なお、図１４および図１５において、複数の凸部のそれぞれがＳｉノジュール１０である。
上述の通り、ｎ型カソード層６上にＳｉノジュール１０が形成されると、オン電圧が増加するという問題がある。本発明の実施の形態は、このような問題を解決するためになされたものであり、以下に詳細に説明する。
＜実施の形態１＞
＜構成＞
図１は、本実施の形態１による半導体装置１の構成の一例を示す断面図である。なお、図１では、半導体装置１としてダイオードの構成を示している。
＜構成＞
図１は、本実施の形態１による半導体装置１の構成の一例を示す断面図である。なお、図１では、半導体装置１としてダイオードの構成を示している。
Ｓｉ基板２の表面には、ｐ型アノード層４が設けられている。ｐ型アノード層４上には、ｐ型アノード層４とオーミック接触したアノード電極５が設けられている。なお、Ｓｉ基板２は、ｎ型半導体基板に相当し、ｎ型のドリフト層３を有する。
Ｓｉ基板２の裏面には、ｎ型カソード層６およびｐ型カソード層７が、平面視において互いに隣接して設けられている。ｎ型カソード層６における不純物濃度は、１Ｅ１９ｃｍ－３以上である。また、ｐ型カソード層７における不純物濃度は、ｎ型カソード層６における不純物濃度の１０％以下である。例えば、ｐ型カソード層７における不純物濃度は、１Ｅ１６～５Ｅ１８ｃｍ－３であってもよい。
ｎ型カソード層６上には、ｎ型カソード層６とオーミック接触したＡｌ合金層８が設けられている。Ａｌ合金層８は、Ｓｉを含むＡｌ合金で構成されており、平面視における結晶方位が（１１１）面である。
ｐ型カソード層７上には、ｐ型カソード層７とオーミック接触したＡｌ合金層９が設けられている。Ａｌ合金層９は、Ｓｉを含むＡｌ合金で構成されており、平面視における結晶方位が（１１０）面である。
なお、Ａｌ合金層８は第１Ａｌ合金層に相当し、Ａｌ合金層９は第２Ａｌ合金層に相当する。また、Ａｌ合金層８およびＡｌ合金層９は、裏面電極（カソード電極）を構成する。
＜製造方法＞
半導体装置１の具体的な製造方法について説明する。
半導体装置１の具体的な製造方法について説明する。
例えば、Ｓｉ基板２の表面に不純物を注入してｐ型アノード層４を形成する。次いで、ｐ型アノード層４上にアノード電極５を形成する。次いで、Ｓｉ基板２の裏面に不純物を注入して、Ｓｉ基板２の裏面において互いに隣接するようにｎ型カソード層６およびｐ型カソード層７を形成する。このとき、ｎ型カソード層６における不純物濃度は１Ｅ１９ｃｍ－３以上であり、ｐ型カソード層７における不純物濃度は、ｎ型カソード層６における不純物濃度の１０％以下である。
次いで、ｎ型カソード層６上にＡｌ合金層８を形成し、ｐ型カソード層７上にＡｌ合金層９を形成する。具体的には、Ｓｉを含むＡｌ合金のターゲットに対して電圧を印加して放電させることによって、ｎ型カソード層６およびｐ型カソード層７の各層上にＡｌ合金をスパッタリングする。スパッタリング後、Ａｌ合金層８およびＡｌ合金層９を加熱する。
スパッタリング工程は、スパッタ初期工程とスパッタ末期工程とに大別される。スパッタ初期工程では、ターゲットであるＡｌ合金に対して８００Ｖ～１３００Ｖの電圧を印加することによって、パッシェンの法則に基づく火花放電を発生させる。このとき、Ｓｉ基板２の裏面を覆うようにシールドを配置することによって、Ｓｉ基板２の裏面上にＡｌ合金層８およびＡｌ合金層９が成膜されないようにする。また、スパッタ末期工程では、スパッタ初期工程においてターゲットに対して印加した電圧よりも低い３００Ｖ～７００Ｖの電圧を印加することによって、グロー放電を発生させる。グロー放電が発生した後、Ｓｉ基板２の裏面を覆うように配置されたシールドを外し、Ｓｉ基板２の裏面上にＡｌ合金層８およびＡｌ合金層９を成膜する。なお、スパッタリングする際、チャンバー内には例えばＡｒ（アルゴン）ガスが充填されている。
なお、半導体装置１で用いる半導体材料は、Ｓｉに限らず、ＳｉＣまたはＧａＮなどのワイドバンドギャップ材料を用いてもよい。
＜Ａｌ合金層８およびＡｌ合金層９の配向性＞
Ａｌ合金層８およびＡｌ合金層９の配向性について説明する。図２，３は、ＳｉおよびＡｌの結晶方位を説明するための図である。なお、図２，３における各結晶方位は、平面視における結晶方位を示している。
Ａｌ合金層８およびＡｌ合金層９の配向性について説明する。図２，３は、ＳｉおよびＡｌの結晶方位を説明するための図である。なお、図２，３における各結晶方位は、平面視における結晶方位を示している。
通常、スパッタリングによって形成されたＡｌ合金層は（１１１）面に配向する。これは、Ａｌが面心立方構造であり、（１１１）面が最も密になるからである。ただし、スパッタ初期工程においてターゲットに印加する電圧を下げた場合、またはスパッタ初期工程においてＳｉ基板上にＡｌ合金層を成膜しないようにした場合は、Ｓｉ基板表面へのアタックが低減され、下地であるＳｉ基板表面の結晶方位を反映したＡｌ合金層が成膜される。例えば、Ｓｉ基板表面におけるＳｉの結晶方位が（１００）面である場合、Ａｌ合金層は（１１０）面に配向する。また、Ｓｉ基板表面におけるＳｉの結晶方位が（１１１）面である場合、Ａｌ合金層は（１１１）面に配向する。これは、図２，３に示すように、いずれの場合もＳｉ原子４個分の原子間距離とＡｌ原子５個分の原子間距離とが同等だからである。
＜Ｓｉノジュールが偏析するメカニズム＞
上述の通り、ｎ型カソード層６は、高濃度の不純物が注入されることによって、Ｓｉの結晶方位が（１１１）面となる。また、ｐ型カソード層７は、不純物の注入量が少ないため、Ｓｉの結晶方位が母材と同じ（１００）面となる。その後、ｎ型カソード層６およびｐ型カソード層７上にＡｌ合金をスパッタリングして熱処理を行う。このとき、ｎ型カソード層６上に形成されたＡｌ合金層８は、下地となるＳｉの結晶方位である（１１１）面の影響を受けて（１１１）面に配向する。また、ｐ型カソード層７上に形成されたＡｌ合金層９は、下地となるＳｉの結晶方位である（１００）面の影響を受けて（１１０）面に配向する。
上述の通り、ｎ型カソード層６は、高濃度の不純物が注入されることによって、Ｓｉの結晶方位が（１１１）面となる。また、ｐ型カソード層７は、不純物の注入量が少ないため、Ｓｉの結晶方位が母材と同じ（１００）面となる。その後、ｎ型カソード層６およびｐ型カソード層７上にＡｌ合金をスパッタリングして熱処理を行う。このとき、ｎ型カソード層６上に形成されたＡｌ合金層８は、下地となるＳｉの結晶方位である（１１１）面の影響を受けて（１１１）面に配向する。また、ｐ型カソード層７上に形成されたＡｌ合金層９は、下地となるＳｉの結晶方位である（１００）面の影響を受けて（１１０）面に配向する。
スパッタリング後の熱処理中において、ｐ型カソード層７上に形成された（１１０）面のＡｌ合金層９は、ｎ型カソード層６上に形成された（１１１）面のＡｌ合金層８よりも疎である。従って、ｐ型の特性を有するＳｉノジュールは、疎であるＡｌ合金層９とｐ型カソード層７との界面で多く発生し、Ａｌ合金層８とｎ型カソード層６との界面ではあまり発生しない。このように、ｎ型カソード層６上に発生するＳｉノジュールを減らすことによって、半導体装置１のオン電圧を低減することができる。
図４は、Ａｌ合金層８およびＡｌ合金層９を形成した後のＳｉ基板２の裏面の様子を示す図である。具体的には、図４は、Ｓｉ基板２の裏面上にＡｌ合金層８およびＡｌ合金層９をスパッタリングによって形成して熱処理を行った後の写真である。
図５は、Ａｌ合金層９を形成した後のｐ型カソード層７上の様子を示す図である。また、図６は、Ａｌ合金層８を形成した後のｎ型カソード層６上の様子を示す図である。具体的には、図５および図６は、図４に示すＡｌ合金層８およびＡｌ合金層９を剥離した後の写真である。図５に示すように、Ａｌ合金層９を形成して熱処理を行うと、ｐ型カソード層７上にＳｉノジュール１０が形成される。一方、図６に示すように、Ａｌ合金層８を形成して熱処理を行うと、ｎ型カソード層６上にはあまりＳｉノジュール１０が形成されない。図１５に示す関連技術と比較すると、図６に示す本実施の形態１では、ｎ型カソード層６上に発生するＳｉノジュール１０が減っていることが分かる。なお、図５および図６において、複数の凸部のそれぞれがＳｉノジュール１０である。
＜変形例１＞
上記では、Ａｌ合金層８が（１１１）面であり、Ａｌ合金層９が（１１０）面である場合について説明したが、これに限るものではない。
上記では、Ａｌ合金層８が（１１１）面であり、Ａｌ合金層９が（１１０）面である場合について説明したが、これに限るものではない。
例えば、平面視におけるＡｌ合金層８の面積の４０％未満が、（１１１）面以外の結晶方位であってもよい。また、平面視におけるＡｌ合金層９の面積の４０％未満が、（１１０）面以外の結晶方位であってもよい。
＜変形例２＞
図１の例では、ｎ型カソード層６とｐ型カソード層７との境界が、Ａｌ合金層８とＡｌ合金層９との境界と一致する場合について示しているが、これに限るものではない。
図１の例では、ｎ型カソード層６とｐ型カソード層７との境界が、Ａｌ合金層８とＡｌ合金層９との境界と一致する場合について示しているが、これに限るものではない。
例えば、図７に示すように、Ａｌ合金層８とＡｌ合金層９との境界が、ｐ型カソード層７上に存在するようにしてもよい。この場合、Ａｌ合金層８が、平面視におけるｐ型カソード層７の面積の１５％未満を占めるように、ｐ型カソード層７上に設けられればよい。
また、例えば、図８に示すように、Ａｌ合金層８とＡｌ合金層９との境界が、ｎ型カソード層６上に存在するようにしてもよい。この場合、Ａｌ合金層９が、平面視におけるｎ型カソード層６の面積の１５％未満を占めるように、ｎ型カソード層６上に設けられればよい。
＜効果＞
以上のことから、本実施の形態１によれば、ｎ型カソード層６における不純物濃度を１Ｅ１９ｃｍ－３以上とし、ｐ型カソード層７における不純物濃度を、ｎ型カソード層６における不純物濃度の１０％以下とし、ｎ型カソード層６およびｐ型カソード層７の各層上にＡｌ合金層８およびＡｌ合金層９を形成することによって、Ａｌ合金層９とｐ型カソード層７との界面でＳｉノジュール１０が多く発生し、Ａｌ合金層８とｎ型カソード層６との界面ではＳｉノジュール１０の発生を少なくすることができる。このように、ｎ型カソード層６上に発生するＳｉノジュール１０を減らすことによって、半導体装置１のオン電圧を低減することができる。
以上のことから、本実施の形態１によれば、ｎ型カソード層６における不純物濃度を１Ｅ１９ｃｍ－３以上とし、ｐ型カソード層７における不純物濃度を、ｎ型カソード層６における不純物濃度の１０％以下とし、ｎ型カソード層６およびｐ型カソード層７の各層上にＡｌ合金層８およびＡｌ合金層９を形成することによって、Ａｌ合金層９とｐ型カソード層７との界面でＳｉノジュール１０が多く発生し、Ａｌ合金層８とｎ型カソード層６との界面ではＳｉノジュール１０の発生を少なくすることができる。このように、ｎ型カソード層６上に発生するＳｉノジュール１０を減らすことによって、半導体装置１のオン電圧を低減することができる。
＜実施の形態２＞
図９は、本実施の形態２による半導体装置１１の構成の一例を示す断面図である。なお、図９では、半導体装置１１としてダイオードの構成を示している。
図９は、本実施の形態２による半導体装置１１の構成の一例を示す断面図である。なお、図９では、半導体装置１１としてダイオードの構成を示している。
図９に示すように、半導体装置１１は、バリアメタル層１２と、Ａｌ合金層１３と、Ｎｉ（ニッケル）層１４とを備えることを特徴としている。その他の構成および製造方法は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
Ａｌ合金層８およびＡｌ合金層９上には、バリアメタル層１２が設けられている。バリアメタル層１２は、例えばＴｉ（チタン）などで構成されている。
バリアメタル層１２上には、Ａｌ合金層１３が設けられている。Ａｌ合金層１３は、Ｓｉを含むＡｌ合金で構成されている。なお、Ａｌ合金層１３は、第３Ａｌ合金層に相当する。
Ａｌ合金層１３上には、Ｎｉ層１４が設けられている。Ｎｉ層１４の厚さは、例えば２μｍ以上である。Ｎｉ層１４の厚さを２μｍ以上とすることによって、パッケージ内に収められた半導体装置１１に対する応力を緩和することができる。
なお、Ａｌ合金層８、Ａｌ合金層９、バリアメタル層１２、Ａｌ合金層１３、およびＮｉ層１４は、裏面電極（カソード電極）を構成する。
パッケージ内に収められた半導体装置に対する応力を緩和するために、めっき技術を用いて厚膜化した電極を有する半導体装置が一般的に採用されている。図１に示す半導体装置１のＡｌ合金層８およびＡｌ合金層９を形成する際にめっき技術を適用すると、疎であるＡｌ合金層９は、めっき処理におけるエッチング処理に対する耐性が弱い。従って、エッチング処理後のＡｌ合金層９は、Ａｌ合金層８よりも凸凹になり、Ａｌ合金層８およびＡｌ合金層９を全体に見たときに厚さが不均一となる。一方、図９に示すように、Ａｌ合金層８およびＡｌ合金層９上にバリアメタル層１２を設けることによって、バリアメタル層１２上に設けられたＡｌ合金層１３は（１１１）面に配向して密となる。このように、密なＡｌ合金層１３を設けることによって、エッチング処理に対する耐性が向上し、厚さが均一なＡｌ合金層１３を得ることができる。
以上のことから、本実施の形態２によれば、実施の形態１と同様の効果が得られる。また、Ａｌ合金層８およびＡｌ合金層９上にバリアメタル層１２を設け、バリアメタル層１２上にＡｌ合金層１３を設けることによって、めっき技術を適用してもエッチング処理に対する耐性が向上し、厚さが均一なＡｌ合金層１３を得ることができる。
＜実施の形態３＞
図１０は、本実施の形態３による半導体装置１５の構成の一例を示す断面図である。なお、図１０では、半導体装置１５としてダイオードの構成を示している。
図１０は、本実施の形態３による半導体装置１５の構成の一例を示す断面図である。なお、図１０では、半導体装置１５としてダイオードの構成を示している。
図１０に示すように、半導体装置１５は、Ｃｕ（銅）層１６を備えることを特徴としている。その他の構成および製造方法は、実施の形態２と同様であるため、ここでは詳細な説明を省略する。
Ａｌ合金層１３上には、Ｃｕ層１６が設けられている。Ｃｕ層１６の厚さは、例えば１０μｍ以上である。裏面電極にＣｕ層を用いる場合はダイボンドするワイヤもＣｕを用いることが多い。Ｃｕのワイヤは硬いため、Ｃｕ層の厚さが１０μｍ以上ないとダイボンド時のエネルギーに耐えられずにＳｉ基板が割れることがある。これを防ぐために、Ｃｕ層１６の厚さは１０μｍ以上であることが望ましい。
なお、Ａｌ合金層８、Ａｌ合金層９、バリアメタル層１２、Ａｌ合金層１３、およびＣｕ層１６は、裏面電極（カソード電極）を構成する。
以上のことから、本実施の形態３によれば、実施の形態２と同様の効果が得られる。また、熱伝導率が高いＣｕ層１６を設けることによって、半導体装置１５の放熱性が向上する。従って、半導体装置１５の高温動作が可能となり、破壊耐量が向上する。
＜実施の形態４＞
図１１は、本実施の形態４による半導体装置１７の構成の一例を示す断面図である。なお、図１１では、半導体装置１７としてダイオードの構成を示している。
図１１は、本実施の形態４による半導体装置１７の構成の一例を示す断面図である。なお、図１１では、半導体装置１７としてダイオードの構成を示している。
図１１に示すように、半導体装置１７は、バリアメタル層１２上にＣｕ層１６を備えることを特徴としている。すなわち、半導体装置１７は、実施の形態３で説明した図１０に示す半導体装置１５からＡｌ合金層１３を除いた構成である。その他の構成および製造方法は、実施の形態３と同様であるため、ここでは詳細な説明を省略する。
バリアメタル層１２上には、Ｃｕ層１６が設けられている。Ｃｕ層１６の厚さは、例えば１０μｍ以上である。なお、Ａｌ合金層８、Ａｌ合金層９、バリアメタル層１２、およびＣｕ層１６は、裏面電極（カソード電極）を構成する。
以上のことから、本実施の形態４によれば、実施の形態１と同様の効果が得られる。また、熱伝導率が高いＣｕ層１６を設けることによって、半導体装置１７の放熱性が向上する。従って、半導体装置１７の高温動作が可能となり、破壊耐量が向上する。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 半導体装置、２ Ｓｉ基板、３ ｎ型ドリフト層、４ ｐ型アノード層、５ アノード電極、６ ｎ型カソード層、７ ｐ型カソード層、８ Ａｌ合金層、９ Ａｌ合金層、１０ Ｓｉノジュール、１１ 半導体装置、１２ バリアメタル層、１３ Ａｌ合金層、１４ Ｎｉ層、１５ 半導体装置、１６ Ｃｕ層、１７ 半導体装置、１８ 半導体装置、１９ Ａｌ合金層。
Claims (11)
- ｎ型半導体基板と、
前記ｎ型半導体基板の表面に設けられたｐ型アノード層と、
前記ｐ型アノード層上に設けられたアノード電極と、
前記ｎ型半導体基板の裏面において互いに隣接して設けられたｎ型カソード層およびｐ型カソード層と、
前記ｎ型カソード層上に設けられたＳｉを含む第１Ａｌ合金層と、
前記ｐ型カソード層上に設けられたＳｉを含む第２Ａｌ合金層と、
を備え、
前記ｎ型カソード層における不純物濃度は１Ｅ１９ｃｍ－３以上であり、前記ｐ型カソード層における不純物濃度は前記ｎ型カソード層における不純物濃度の１０％以下であり、
平面視において、前記第１Ａｌ合金層の結晶方位は（１１１）面であり、前記第２Ａｌ合金層の結晶方位は（１１０）面である、半導体装置。 - 前記第１Ａｌ合金層および前記第２Ａｌ合金層上に設けられたバリアメタル層と、
前記バリアメタル層上に設けられたＳｉを含む第３Ａｌ合金層と、
前記第３Ａｌ合金層上に設けられたＮｉ層と、
をさらに備えることを特徴とする、請求項１に記載の半導体装置。 - 前記Ｎｉ層の厚さは、２μｍ以上であることを特徴とする、請求項２に記載の半導体装置。
- 前記第１Ａｌ合金層および前記第２Ａｌ合金層上に設けられたバリアメタル層と、
前記バリアメタル層上に設けられたＳｉを含む第３Ａｌ合金層と、
前記第３Ａｌ合金層上に設けられたＣｕ層と、
をさらに備えることを特徴とする、請求項１に記載の半導体装置。 - 前記Ｃｕ層の厚さは、１０μｍ以上であることを特徴とする、請求項４に記載の半導体装置。
- 前記第１Ａｌ合金層および前記第２Ａｌ合金層上に設けられたバリアメタル層と、
前記バリアメタル層上に設けられたＣｕ層と、
をさらに備えることを特徴とする、請求項１に記載の半導体装置。 - 前記Ｃｕ層の厚さは、１０μｍ以上であることを特徴とする、請求項６に記載の半導体装置。
- （ａ）ｎ型半導体基板を準備する工程と、
（ｂ）前記ｎ型半導体基板の表面にｐ型アノード層を形成する工程と、
（ｃ）前記ｐ型アノード層上にアノード電極を形成する工程と、
（ｄ）前記ｎ型半導体基板の裏面において互いに隣接するようにｎ型カソード層およびｐ型カソード層を形成する工程と、
（ｅ）前記ｎ型カソード層上にＳｉを含む第１Ａｌ合金層を形成し、前記ｐ型カソード層上にＳｉを含む第２Ａｌ合金層を形成する工程と、
を備え、
前記ｎ型カソード層における不純物濃度は１Ｅ１９ｃｍ－３以上であり、前記ｐ型カソード層における不純物濃度は前記ｎ型カソード層における不純物濃度の１０％以下であり、
平面視において、前記第１Ａｌ合金層の結晶方位は（１１１）面であり、前記第２Ａｌ合金層の結晶方位は（１１０）面である、半導体装置の製造方法。 - 前記工程（ｅ）は、
（ｅ－１）Ｓｉを含むＡｌ合金のターゲットに対して電圧を印加して放電させることによって、前記ｎ型カソード層上および前記ｐ型カソード層上のそれぞれに前記Ａｌ合金をスパッタリングする工程と、
（ｅ－２）前記工程（ｅ－１）の後、前記ｎ型カソード層上および前記ｐ型カソード層上のそれぞれにスパッタリングした前記Ａｌ合金を加熱する工程と、
を含むことを特徴とする、請求項８に記載の半導体装置の製造方法。 - 前記工程（ｅ－１）は火花放電を発生させることを含み、前記火花放電時は前記スパッタリングをしないことを特徴とする、請求項９に記載の半導体装置の製造方法。
- 前記火花放電時の前記電圧は、８００Ｖ以上１３００Ｖ以下であることを特徴とする、請求項１０に記載の半導体装置の製造方法。
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