JP2009124049A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】 Ｓｉ半導体層の表面に露出しているp型領域とn型領域の両者と良好なオーミック接触をする電極を備えている半導体装置を提供する。
【解決手段】 Ｓｉ半導体層２の下面２ｂ（表面）にp型領域が露出している範囲の一部にＡｌＳｉ層４２を形成し、ＡｌＳｉ層４２が形成されていない範囲のＳｉ半導体層２の下面２ｂからn型不純物を注入し、その範囲のp型領域をn型領域に変更し、ＡｌＳｉ層４２の下面２ｂとn型領域の下面２ｂにＴｉ層４４とＮｉ層４６とＡｕ層４８を順に積層する。
【選択図】 図１

Description

本発明は、Ｓｉ半導体層の表面にp型領域とn型領域が露出しており、表面に露出しているp型領域とn型領域の両者に導通する電極が形成されている半導体装置と、その製造方法に関する。

半導体装置を構成するＳｉ半導体層の表面には、その表面に臨んで形成されている半導体領域と導通する電極が形成されている。
特許文献１の半導体装置を構成するＳｉ半導体層には、ダイオードが形成されている。このダイオードは、Ｓｉ半導体層の上面に臨む範囲にp型のアノード領域が形成されている。また、Ｓｉ半導体層の下面に臨む範囲にn型のカソード領域が形成されている。
Ｓｉ半導体層の上面には、アノード領域と導通するアノード電極が形成されている。アノード電極は、少なくともp型のアノード領域と接している部分がＡｌＳｉ層を用いて形成されている。p型のＳｉ半導体領域とＡｌＳｉ層は相性がよく、オーミック接触し易い。特許文献１の技術によると、p型のアノード領域にオーミック接触しているアノード電極を形成することができる。
Ｓｉ半導体層の下面には、カソード領域と導通するカソード電極が形成されている。カソード電極は、少なくともn型のカソード領域と接している部分がＴｉ層を用いて形成されている。n型のＳｉ半導体領域とＴｉ層は相性がよく、オーミック接触し易い。特許文献１の技術によると、n型のカソード領域にオーミック接触しているカソード電極を形成することができる。

特開２００７−５９８０１号公報

Ｓｉ半導体層の同一の表面にp型領域とn型領域の両者が露出している半導体装置が知られている。
例えば、ＩＧＢＴ（insulated gate bipolar transistor）とＦＷＤ（free wheel diode）が同一のＳｉ半導体層内に形成されている逆導通ＩＧＢＴが知られている。逆導通ＩＧＢＴでは、Ｓｉ半導体層のうちのＩＧＢＴが形成されている範囲には、その表面（その面を裏面という場合もある。本発明で表面という場合、裏面と反対側の面を意味するのではなく、表面または裏面を総称する。）に臨む範囲にp型のコレクタ領域が形成されている。また、Ｓｉ半導体層のうちのＦＷＤが形成されている範囲には、その表面に臨む範囲にn型のカソード領域が形成されている。p型のコレクタ領域とn型のカソード領域の両者がＳｉ半導体層の表面に露出している。

p型領域とn型領域の両者が露出しているＳｉ半導体層の表面に、両領域に導通する共通電極を形成することは難しい。p型領域に導通する電極を形成するためには、Ｓｉ半導体層の表面にＡｌＳｉ層を形成することが好ましい。p型のＳｉ半導体領域とＡｌＳｉ層は相性がよく、オーミック接触し易い。ところが、n型のＳｉ半導体領域にもＡｌＳｉ層が接していると、電極をはんだ付けするために電極に熱を加えたときにＳｉが集まってノジュールを形成し、それにＡｌが溶け込んでp型の半導体を形成してしまう。n型のＳｉ半導体領域中にp型の半導体が形成されると、n型のＳｉ半導体領域を利用する半導体素子の特性が劣化してしまう。
一方、n型領域に導通する電極を形成するためには、Ｓｉ半導体層の表面にＴｉ層を形成することが好ましい。n型のＳｉ半導体領域とＴｉ層は相性がよく、オーミック接触し易い。このＴｉ層はp型領域ともオーミック接触している場合がある。ただし、Ｔｉ層とp型領域をオーミック接触させるためには、p型領域の表面にＴｉをスパッタリング等によって堆積させた後に７００℃程度の高温で熱処理をする必要がある。p型領域に導通する電極を形成するに先立って、例えばＡｌ（融点が約６６０℃）で電極や配線を完成していることがある。そのような半導体装置では、高温の熱処理をすると完成しているＡｌ電極への著しい損傷が起こる。そのような半導体装置では、p型領域に導通する電極を形成する際に高温の熱処理を施すことは不可能であり、結果Ｔｉ層とp型領域のオーミック接触は得られないことになる。

上記の事情が存在するために、p型領域とn型領域の両者が露出しているＳｉ半導体層の表面に、両領域に導通する共通電極を形成することは難しい。現状では、p型領域のための電極とn型領域のための電極を別に形成する必要があり、それはそれで余分な工数を必要とする。また、別々の工程で各々の領域のための電極を形成すると、p型領域とp型領域のための電極との整合が取り難く、n型領域とn型領域のための電極との整合が取り難い。ここでいう「整合」とは、各々が高精度に合致し、互いにズレが生じていないことをいう。僅かなズレでも生じてしまうと、ズレた部分でオーミック接触が得られないことになり、半導体素子の特性が劣化してしまう。半導体装置が逆導通ＩＧＢＴの場合には、p型領域とn型領域の両者が露出しているＳｉ半導体層の表面が鏡面加工の状態で両領域に導通する共通電極を形成する。別々の工程で各々の領域のための電極を形成する場合には、各々の工程でマスクを形成してパターンニングする必要がある。しかしながら、表面が鏡面加工のために目印となるマーク等も設けることが困難である。僅かなズレもない精度を確保することが困難である。
本発明は、上記の課題を解決するために創案された。すなわち、本発明は、Ｓｉ半導体層の表面にp型領域とn型領域の両者が露出している場合に、p型領域とn型領域の両者にオーミック接触をする共通電極を精度良く形成する方法を提供する。本発明によって、p型領域とn型領域の両者にオーミック接触をする高精度な共通電極を備えた半導体装置を実現することもできる。

本発明は、Ｓｉ半導体層の表面にp型領域とn型領域が露出しており、表面に露出しているp型領域とn型領域の両者に導通する電極を備えている半導体装置を製造する方法を提供する。
本発明の製造方法は、表面にp型領域が露出している範囲の一部にＡｌＳｉ層を形成する第１工程と、ＡｌＳｉ層が形成されていない範囲のＳｉ半導体層の表面からＳｉ半導体層にn型不純物を注入して、その範囲のp型領域を前記n型領域に変更する第２工程と、ＡｌＳｉ層の表面とn型領域の表面に、Ｔｉ層とＮｉ層とＡｕ層を順に積層する第３工程を備えている。

本方法では、第１工程で形成したＡｌＳｉ層、すなわち、p型領域が露出している範囲の一部に形成したＡｌＳｉ層を、第２工程でn型不純物を注入する際にはマスクとして用いる。既に形成されたパターンを次の工程のマスクとするために、工程数を低減することができる。また、ＡｌＳｉ層で覆われていない範囲にn型不純物を注入してn型領域とすることから、p型領域に維持される範囲とＡｌＳｉ層が広がっている範囲が正確に対応し、n型領域に反転した範囲とＡｌＳｉ層が形成されていない範囲が正確に対応する。ＡｌＳｉ層をマスクとして用いることで自己整合作用が得られる。p型領域であるにも関わらずＡｌＳｉ層で覆われていない範囲が形成されることもなければ、n型領域であるにも関わらずＡｌＳｉ層で覆われている範囲が形成されることもない。本方法で製造された半導体装置の電極は、p型領域にはＡｌＳｉ層が接し、n型領域にはＴｉ層が接している。このため、p型領域とn型領域の両者に対して良好なオーミック接触を発揮する共通電極を精度良く形成することができる。
本発明によると、Ｓｉ半導体層の表面にp型領域とn型領域の両者に露出している半導体装置、例えば逆導通ＩＧＢＴに対して、コレクタ電極とカソード電極を兼用する共通電極を形成することができる。逆導通ＩＧＢＴでは、その共通電極を形成する際には、既に他方の表面にエミッタ電極が形成されている。エミッタ電極は、Ａｌ等の融点の低い部材を用いて形成されている。本発明によると、このように高温処理を施すことができない場合であっても、コレクタ領域とカソード領域の両者に対して良好なオーミック接触を発揮する上記共通電極を形成することができる。
本発明は、逆導通ＩＧＢＴのコレクタ電極とカソード電極を兼用する共通電極を形成する場合に特に有効であるが、それに限定されるものでなく、p型領域とn型領域の両者にオーミック接触する共通電極を形成する場合に広く適用することができる。

第１工程に先立って、Ｓｉ半導体層の表面にp型領域が露出している範囲の一部をエッチングしてＳｉ半導体層の表面に凹部を形成する工程が付加されていることが好ましい。この場合には、第１工程で、凹部内にＡｌＳｉ層を形成する。
上記した方法によると、ＡｌＳｉ層の表面とn型領域の表面と間の段差を微小化することができる。ＡｌＳｉ層の表面とn型領域の表面に、Ｔｉ層とＮｉ層とＡｕ層を順に積層して電極を形成した際に、電極の表面に出現する段差を微小化することができる。

本発明は、新規な半導体装置をも実現する。本発明で実現される半導体装置では、Ｓｉ半導体層の表面にp型領域とn型領域が露出しており、表面に露出しているp型領域とn型領域の両者に導通する電極を備えている。本発明の半導体装置は、表面にp型領域が露出している範囲に形成されているＡｌＳｉ層と、ＡｌＳｉ層の表面とn型領域の表面に順に積層されているＴｉ層とＮｉ層とＡｕ層とを備えている。
本発明の半導体装置では、p型領域にはＡｌＳｉ層が接し、n型領域にはＴｉ層が接している。p型領域とn型領域の両者にオーミック接触をする高精度な共通電極が形成されている。

本発明の半導体装置では、Ｓｉ半導体層の表面に凹部が形成されており、p型領域が凹部に対応する範囲に広がっており、n型領域が凹部に隣接する範囲に広がっており、ＡｌＳｉ層が凹部内に形成されていることが好ましい。
この半導体装置によると、ＡｌＳｉ層の表面とn型領域の表面と間の段差を微小化することができ、電極の最表面に出現する段差を微小化することができる。このために、半導体装置の電極と基板をはんだ付けする際に、基板にはんだ付けをすることができる電極面積を広くすることができる。広い面積をもって電極と基板を強固に接着することができる。また、半導体装置が動作する際に発生する熱を基板側に放熱して半導体装置を冷却する効率が高い。

本発明によると、Ｓｉ半導体層の表面にp型領域とn型領域が露出している半導体装置において、p型領域とn型領域の両者にオーミック接触する共通電極を得ることができる。別々に電極を形成する場合に比して、共通電極を簡単に製造することができる。

以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）半導体装置１は、逆導通ＩＧＢＴであり、Ｓｉ半導体層２の下面２ｂに露出しているp型領域とn型領域を備えている。p型領域はＩＧＢＴ素子領域１１のコレクタ領域２７である。n型領域はダイオード素子領域１２のカソード領域２８である。
（第２特徴）Ｓｉ半導体層２の下層部２Ｌの構成を形成する工程に先立って、Ｓｉ半導体層２の上面２ａに上面電極１０を形成する。上面電極１０は、n⁺型半導体領域２０とp⁺型半導体領域２２の両者と導通している。
（第３特徴）ＩＧＢＴ素子領域１１では、n⁺型半導体領域２０がＩＧＢＴのエミッタ領域として機能する。また、p⁺型半導体領域２２がＩＧＢＴのボディコンタクト領域として機能する。
（第４特徴）ダイオード素子領域１２では、p⁺型半導体領域２２がダイオードのアノード領域として機能する。
（第５特徴）上面電極１０は、Ａｌ層を備えている。
（第６特徴）Ａｌの融点未満の温度下で、Ｓｉ半導体層２の下面２ｂに、コレクタ領域２７とカソード領域２８の両者にオーミック接触する共通下面電極４０を形成する。

（第１実施例）
本発明を具現化した半導体装置とその製造方法の第１実施例を、図１から図６を参照して説明する。本実施例の半導体装置１は、同一のＳｉ半導体層にＩＧＢＴとダイオードが混在している逆導通ＩＧＢＴである。半導体装置１の特徴は、図１に示すように、Ｓｉ半導体層２の下面２ｂに露出しているp⁺型のコレクタ領域２７とn⁺型のカソード領域２８の両者に良好にオーミック接触をする共通下面電極４０が形成されていることである。
図１は、半導体装置１の要部断面図である。図２から図６は、半導体装置１の製造方法を説明する図である。

図１の要部断面図を参照して半導体装置１の構成を説明する。
半導体装置１は、n^-型の半導体層２を用いて形成されている。半導体層２の上面２ａには、上面電極１０が形成されている。上面電極１０は、後述するn⁺型半導体領域２０とp⁺型半導体領域２２と接続している。
まず、半導体層２の上層部２Ｕの構成を説明する。上層部２Ｕには、複数本のトレンチＴが形成されている。各々のトレンチＴは、その長手方向を図１に示す奥行き方向に揃えて伸びている。また、各々のトレンチＴは、半導体層２の上面２ａから半導体層２の深さ方向に伸びている。トレンチＴは、その内面に絶縁膜３２が形成されている。トレンチＴ内に、絶縁膜３２で覆われた状態で、トレンチゲート電極３０が収容されている。トレンチゲート電極３０と上面電極１０の間には絶縁膜３４が形成されており、両者は接続していない。トレンチゲート電極３０は、上面電極１０が形成されていない領域（図１に示す断面図の奥行き方向のいずれかの領域）で、図示していないゲート電極と接続している。

また、隣接するトレンチＴ間の半導体層２の上層部２Ｕに、複数個のn⁺型半導体領域２０が形成されている。各々のn⁺型半導体領域２０は、半導体層２の上面２ａに臨む範囲に形成されている。各々のn⁺型半導体領域２０は、隣接するトレンチＴ間に、各々のトレンチＴに接して形成されている。n⁺型半導体領域２０は、上面２ａに形成されている上面電極１０に接続されている。
また、隣接するトレンチＴ間の半導体層２の上層部２Ｕに、p⁺型半導体領域２２が形成されている。p⁺型半導体領域２２は、半導体層２の上面２ａに臨む範囲に形成されている。p⁺型半導体領域２２は、隣接するトレンチＴ間の上層部２Ｕのn⁺型半導体領域２０同士の間に、各々のn⁺型半導体領域２０と接して形成されている。p⁺型半導体領域２２は、n⁺型半導体領域２０とともに上面電極１０に接続されている。
さらに、隣接するトレンチＴ間の上層部２Ｕに、p^-型領域２４が形成されている。p^-型領域２４は、n⁺型半導体領域２０とp⁺型半導体領域２２の下部に形成されており、n⁺型半導体領域２０とp⁺型半導体領域２２に接して形成されている。p^-型領域２４は、トレンチゲート電極３０の最深部よりも浅い範囲に形成されている。p^-型領域２４の下部には、p^-型領域２４によって、n⁺型半導体領域２０とp⁺型半導体領域２２から分離されているn^-型領域２６が形成されている。
トレンチＴは、n⁺型半導体領域２０とp^-型領域２４を貫通してn^-型領域２６内に至るまで伸びている。

次に、半導体層２の下層部２Ｌの構成を説明する。
半導体層２の下層部２Ｌには凹部２９が形成されている。凹部２９の底面２９ａに接する範囲（凹部２９に対応する範囲）の下層部２Ｌには、p⁺型のコレクタ領域２７が形成されている。凹部２９に隣接する範囲の下層部２Ｌには、n⁺型のカソード領域２８が形成されている。半導体層２の下面２ｂは、凹部２９の底面２９ａ（すなわちコレクタ領域２７の下面）と、カソード領域２８の下面２８ａを含んでいる。
凹部２９内は、ＡｌＳｉ層４２で充填されている。ＡｌＳｉ層４２の下面４２ａとカソード領域２８の下面２８ａは、略同一平面内となるように形成されている。
ＡｌＳｉ層４２の下面４２ａとカソード領域２８の下面２８ａに、Ｔｉ層４４とＮｉ層４６とＡｕ層４８が順に積層されている。
ＡｌＳｉ層４２とＴｉ層４４とＮｉ層４６とＡｕ層４８を併せて共通下面電極４０という。

これにより、逆導通ＩＧＢＴである半導体装置１が構成されている。
下面２ｂに臨んでコレクタ領域２７が形成されている範囲を、ＩＧＢＴ素子領域１１という。ＩＧＢＴ素子領域１１は、ＩＧＢＴとして機能する。図１の左方向には、トレンチＴ等が周期的に繰り返して形成されている。また、下面２ｂに臨むカソード領域２８が形成されている範囲をダイオード素子領域１２という。ダイオード素子領域１２は、ダイオードとして機能する。図１の右方向には、トレンチＴ等が周期的に繰り返して形成されている。図１は、ＩＧＢＴ素子領域１１とダイオード素子領域１２の境界を図示している。なお、ＩＧＢＴ素子領域１１とダイオード素子領域１２が交互に繰り返し形成されていてもよい。
ＩＧＢＴ素子領域１１では、n⁺型半導体領域２０がエミッタ領域として機能する。p⁺型半導体領域２２がボディコンタクト領域として機能する。p^-型領域２４がボディ領域として機能する。n^-型領域２６がドリフト領域として機能する。
ダイオード素子領域１２では、p⁺型半導体領域２２がp⁺型のアノード領域として機能する。p^-型領域２４はp^-型のアノード領域として機能する。n^-型領域２６はn^-型カソード領域として機能する。

半導体装置１は、上面電極１０を接地し、共通下面電極４０に正電圧を印加した状態で、トレンチゲート電極３０に印加するゲート電圧をオン・オフする。これにより、ＩＧＢＴ素子領域１１のエミッタ・コレクタ間（n⁺型半導体領域２０とp⁺型コレクタ領域２７との間）を流れる電流がオン・オフする。
以下に、半導体装置１のＩＧＢＴ素子領域１１の動作を説明する。
トレンチゲート電極３０に閾値以上のゲート電圧を印加すると、トレンチゲート電極３０に絶縁膜３２を介して対向しているp^-型領域２４がn型に反転し、チャネルが形成される。これにより、n⁺型半導体領域２０から流出した電子が、チャネルを介してn^-型領域２６に注入される。また、コレクタ領域２７からは、n^-型領域２６に向けてホールが移動する。n^-型領域２６には電子とホールが注入されて伝導度変調現象が起こり、半導体装置１のＩＧＢＴ素子領域１１が低いオン電圧でオン状態となる。ホールは、電子と再結合して消滅するか、p^-型領域２４とp⁺型半導体領域２２を経由して上面電極１０へと排出される。
また、トレンチゲート電極３０に印加する電圧を閾値未満とすると、上記したチャネルが形成されなくなる。n⁺型半導体領域２０から電子が流出されなくなり、半導体装置１のＩＧＢＴ素子領域１１がオフ状態となる。

上面電極１０を接地して共通下面電極４０に正電圧を印加した状態では、ダイオード素子領域１２に電流が流れない。
複数個の逆導通ＩＧＢＴと誘導成分を持つ負荷を接続して回路を構成すると、いずれかの逆導通ＩＧＢＴのＩＧＢＴ素子領域１１をオフ状態にした時に、他の逆導通ＩＧＢＴの上面電極１０側に正の高電圧が発生することがある。この現象が発生すると、上面電極１０側に正の高電圧が発生した逆導通ＩＧＢＴにおいて、ダイオード素子領域１２のアノード（p⁺型半導体領域２２）とカソード（n⁺型カソード領域２８）との間に電流が流れて導通する。ダイオード素子領域１２に電流が流れている間は、そのダイオード素子領域１２とともに形成されているＩＧＢＴ素子領域１１はオン状態にならない。

次に、図２から図６を参照し、半導体装置１の製造方法のうち特徴のある工程を説明する。
図２に示すように、まず、n型の半導体層２の上層部２Ｕを形成する。最初にn^-型半導体層２の表面にp型不純物を注入してp^-型領域２４を形成する。次に、半導体層２の表面から複数本のトレンチＴを形成し、熱酸化する。これにより、各々のトレンチＴの内面に絶縁膜３２が形成される。次に各々のトレンチＴ内を導電性部材で充填する。充填した導電性部材がトレンチゲート電極３０となる。次に公知の方法で、マスクの形成とイオン注入を繰り返し、隣接するトレンチＴ間に、n⁺型半導体領域２０とp⁺型半導体領域２２を形成する。次に、トレンチゲート電極３０が露出している範囲の上面２ａに絶縁膜３４を形成する。次に上面に上面電極１０を形成する。上面電極１０は、バリアメタル層（例えば、Ｔｉ層とＴｉＮ層の積層）とＡｌ層の積層構造を備えている。バリアメタル層は、７００度程度の高温で形成することによって、n⁺型半導体領域２０とp⁺型半導体領域２２の両者と良好なオーミック接触をする。この段階では、Ａｌ層が形成されておらず、Ａｌが溶融する温度よりも高温な状態でＴｉ層とＴｉＮ層を積層することができる。
トレンチゲート電極３０と上面電極１０の間には絶縁膜３４が形成されており、両者は接続していない。図２の奥行き方向のいずれかの断面で、トレンチゲート電極３０の上面に上面電極１０と絶縁膜３４が形成されていない範囲がある。トレンチゲート電極３０は、その範囲で、図示していないゲート電極と接触している。
次に、半導体層２を下方から削る。その後、半導体層２の下面２ｂに、レジストＲを形成する。この際に、凹部２９（図１参照）を形成する範囲では、半導体層２の下面２ｂが露出するようにレジストＲをパターニングする。次に、図３に示すように、下面２ｂが露出している範囲の半導体層２に、ウエットエッチングによって凹部２９を形成する。その後に、レジストＲを除去する。

次に、図４に示すように、下面２ｂの全域にp型不純物（ボロン等）を注入して下面２ｂの全域にp⁺型領域Ｐ１を形成する。図１に示すn⁺型カソード領域２８を形成する領域にも、p⁺型領域Ｐ１を形成する。次にレーザーアニールによって、p型不純物を活性化する。下面２ｂからレーザーアニールするので、上層部２Ｕが加熱されて劣化することはない。p⁺型領域Ｐ１は、凹部２９の底面２９ａの全域のみならず、凹部２９に隣接する範囲に広がっている。
次に、図５に示すように、スパッタリング法を用いて下面２ｂの全域にＡｌＳｉ層Ａ１を形成する。次に、図６に示すように、凹部２９内に形成されているＡｌＳｉ層Ａ１を残し、その他の範囲の下面２ｂに形成されているＡｌＳｉ層Ａ１をエッチングによって除去する。これにより、凹部２９内にＡｌＳｉ層４２が形成される。ＡｌＳｉ層４２を形成するために、全域に形成したＡｌＳｉ層Ａ１をエッチングによってパターンニングしてもよいし、あるいはシャッターを用いてＡｌＳｉ層４２形成する部分のみにＡｌＳｉをスパッタしてもよい。あるいは、下面２ｂの全域にＡｌＳｉ層Ａ１を形成してから下面２ｂを研磨してもよい。
次に、下面２ｂの全域にn型不純物（リン等）を注入する。この際に、ＡｌＳｉ層４２がマスクとして機能する。ＡｌＳｉ層４２が形成されている範囲以外にのみn型不純物が注入され、ＡｌＳｉ層４２で覆われていない範囲はn⁺型領域に反転する。再び、レーザーアニールによってn型不純物を活性化する。この結果、ＡｌＳｉ層４２で覆われていない範囲にn⁺型領域が形成され、カソード領域２８が構成される。なお、カソード領域２８の下面２８ａとＡｌＳｉ層４２の下面４２ａとの間に段差が形成されないように、上記各工程を実施する。その後に、カソード領域２８の下面２８ａとＡｌＳｉ層４２の下面４２ａに亘って、Ｔｉ層４４とＮｉ層４６とＡｕ層４８を順に積層する。
上記工程により、p⁺型のコレクタ領域２７の下面とはＡｌＳｉ層４２で接しているとともに、n⁺型のカソード領域２８の下面２８ａとはＴｉ層４４で接している共通下面電極４０を形成する。

なお、上記した説明では、下層部２Ｌの各不純物注入領域の不純物を活性化する際にレーザーアニールを用いた。レーザーアニールを用いると下面２ｂの近傍のみを局所的に加熱することができ、形成済みの上層部２Ｕを劣化させないで、不純物を活性化することができる。また、ＡｌＳｉ層４２とＴｉ層４４とＮｉ層４６とＡｕ層４８の形成工程は、いずれも、形成済みの上層部２Ｕを劣化させない温度範囲で実行することができる。形成済みの上層部２Ｕを劣化させないで、p型領域とn型領域の両者に良好にオーミック接触をする共通下面電極４０を形成することができる。
上記のn型不純物を注入する工程では、ＡｌＳｉ層４２にもn型不純物が注入される。ＡｌＳｉ層４２に注入されたn型不純物はＡｌＳｉ層４２の下面４２ａの近傍に留まり、ＡｌＳｉ層４２を貫通することはない。ＡｌＳｉ層４２の下面４２ａにn型不純物を注入した後に、下面４２ａを若干削ってもよい。n型不純物がp⁺型のコレクタ領域２７に及ぼす影響を低減化することができる。

本実施例によると、図６に示すように、Ｓｉ半導体層２の下面２ｂにp⁺型のコレクタ領域２７が露出している範囲の一部に形成したＡｌＳｉ層４２を、下面２ｂからn型不純物を注入する際のマスクとして用いることができる。既に形成されたパターンを次の工程のマスクとすることができるので工程数を低減化することができる。また、ＡｌＳｉ層４２で覆われていない範囲にn型不純物を注入してn⁺型のカソード領域２８とすることから、p⁺型領域Ｐ１に維持される範囲（p⁺型のコレクタ領域２７が形成される範囲）とＡｌＳｉ層４２が広がっている範囲が正確に対応し、n型領域に反転した範囲（n⁺型のカソード領域２８が形成される範囲）とＡｌＳｉ層４２が形成されていない範囲が正確に対応する。ＡｌＳｉ層４２をマスクとして用いることで自己整合作用が得られる。p⁺型のコレクタ領域２７であるにも関わらずＡｌＳｉ層４２で覆われていない範囲が形成されることもなければ、n⁺型のカソード領域２８であるにも関わらずＡｌＳｉ層４２で覆われている範囲が形成されることもない。
本実施例の半導体装置１では、Ｓｉ半導体層２の上層部２Ｕの構成を形成し、上面電極１０を形成した後に、Ｓｉ半導体層２を所望の厚さまで削って下層部２Ｌの構成を形成している。Ｓｉ半導体層２を削る際に環境の清浄度合いが低下することから、Ｓｉ半導体層２の上層部２Ｕを保護するために上面電極１０を形成した後に、Ｓｉ半導体層２を削っている。ＩＧＢＴの製造方法は一般的に上記した手順で行われる。上面電極１０は、融点の低いＡｌ層を含んで形成されることが多い。p⁺型領域に接する電極がＴｉ層であっても、高温で処理すれば良好なオーミック接触をする。しかしながら、共通下面電極４０を形成する際には、既に上面電極１０が形成されているために、高温で処理することはできない。本方法によると、形成済みの上面電極１０が融解しない低温下で、p⁺型のコレクタ領域２７とn⁺型のカソード領域２８の両者と良好なオーミック接触をする共通下面電極４０を形成することができる。
また、本実施例では、図３に示すように、下面２ｂに凹部２９を形成し、凹部２９内にＡｌＳｉ層４２を形成している。このため、ＡｌＳｉ層４２の下面４２ａとn⁺型のカソード領域２８の下面２８ａとの段差を微小化することができる。共通下面電極４０の表面に出現する段差を微小化することができる。
また、共通下面電極４０と基板をはんだ付けする際に、基板にはんだ付けをすることができる共通下面電極４０の面積が広い。半導体装置１が動作する際に発生する熱を基板側に放熱する冷却効果が高い。また、広い面積をもって共通下面電極４０と基板を強固に接着することができる。

（第２実施例）
本発明を具現化した半導体装置と、その半導体装置が備えている電極の形成方法の第２実施例を、図７から図１０を参照して説明する。本実施例の半導体装置１ａも、同一の半導体層にＩＧＢＴとダイオードが混在している逆導通ＩＧＢＴである。第１実施例の半導体装置１（図１参照）では半導体層２の下面２ｂに凹部２９が形成されているが、本実施例の半導体装置１ａには、凹部２９が形成されていない。
図７は、半導体装置１ａの要部断面図である。図８から図１０は、半導体装置１ａが備えている電極の形成方法を説明する図である。なお、図１に示す半導体装置１と同等の構成要素には、同一の番号の符号を付してある。

図７の要部断面図を参照して半導体装置１ａの構成を説明する。図７に示すように、半導体装置１ａの半導体層２の上層部２Ｕの構成は、図１に示す半導体装置１の半導体層２の構成と同じである。このため、説明を省略する。
以下に、半導体装置１ａの半導体層２の下層部２Ｌの構成を説明する。半導体層２の下層部２Ｌには、p⁺型のコレクタ領域２７ａが形成されている。p⁺型のコレクタ領域２７ａに隣接する範囲の下層部２Ｌには、n⁺型のカソード領域２８が形成されている。p⁺型のコレクタ領域２７ａとn⁺型のカソード領域２８は、半導体層２の下面２ｃに臨んで形成されている。半導体層２の下面２ｃは、コレクタ領域２７ａの下面２７ｃとカソード領域２８と下面２８ａを含んでいる。
コレクタ領域２７ａの下面２７ｃには、ＡｌＳｉ層５２が形成されている。
ＡｌＳｉ層５２の下面５２ａとカソード領域２８の下面２８ａに、Ｔｉ層５４とＮｉ層５６とＡｕ層５８が順に積層されている。
ＡｌＳｉ層５２とＴｉ層５４とＮｉ層５６とＡｕ層５８を併せて共通下面電極５０という。
これにより、逆導通ＩＧＢＴである半導体装置１ａが構成されている。
半導体装置１ａの各半導体領域の機能は、第１実施例の半導体装置１と同様である。また、半導体装置１ａの動作は、第１実施例の半導体装置１と同様である。

次に、図８から図１０を参照し、半導体装置１ａの製造方法のうち特徴のある工程を説明する。
まず、n型の半導体層２の上層部２Ｕに、第１実施例と同様の手順で各々の半導体領域と上面電極１０を形成した後に、半導体層２を下方から削る。
次に、図８に示すように、下面２ｃの全域からp型不純物（ボロン等）を注入して下面２ｃの全域にp⁺型領域Ｐ２を形成する。
次に、図９に示すように、スパッタリング法を用いて下面２ｃの全域にＡｌＳｉ層Ｐ２を形成する。そして、以下の工程においてn⁺型のカソード領域２８を形成する範囲のＡｌＳｉ層Ｐ２を除去する。この結果、ＡｌＳｉ層５２が形成される。
次に図１０に示すように、下面２ｃの全域にn型不純物（リン等）を注入する。この際に、ＡｌＳｉ層５２がマスクとして機能する。ＡｌＳｉ層５２が形成されている範囲以外にのみn型不純物が注入され、ＡｌＳｉ層５２で覆われていない範囲はn⁺型領域に反転する。こうしてn⁺型のカソード領域２８が形成される。なお、ＡｌＳｉ層５２で覆われているためにp型に残っている領域によってp⁺型のコレクタ領域２７ａが得られる。
その後に、n⁺型のカソード領域２８の下面とＡｌＳｉ層５２の下面に、Ｔｉ層５４とＮｉ層５６とＡｕ層５８を順に積層する（図７参照）。
上記工程により、p⁺型のコレクタ領域２７ａの下面２７ｃとはＡｌＳｉ層５２で接しているとともに、n⁺型のカソード領域２８の下面２８ａとはＴｉ層５４で接している共通下面電極５０を形成する。
このように半導体装置１ａを形成しても、半導体層２の下面２ｃに露出しているp⁺型のコレクタ領域２７ａとn⁺型のカソード領域２８の両者と良好にオーミック接触をする共通下面電極５０を形成することができる。
本実施例によると、形成済みの上面電極１０等が融解しない低温下で、p⁺型のコレクタ領域２７ａとn⁺型のカソード領域２８の両者と良好なオーミック接触をする共通下面電極５０を形成することができる。

第１実施例と第２実施例では、半導体装置が逆導通ＩＧＢＴである場合について説明したが、本発明は上記実施例に限定されるものではない。本発明は、Ｓｉ半導体層の表面に露出しているp型領域とn型領域の両者に導通する電極を形成する場合に広く適用することができる。

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

第１実施例の半導体装置１の要部断面図を示す。 半導体装置１の製造工程を示す。 半導体装置１の製造工程を示す。 半導体装置１の製造工程を示す。 半導体装置１の製造工程を示す。 半導体装置１の製造工程を示す。 第２実施例の半導体装置１ａの要部断面図を示す。 半導体装置１ａの製造工程を示す。 半導体装置１ａの製造工程を示す。 半導体装置１ａの製造工程を示す。

符号の説明

１，１ａ：半導体装置
２：半導体層
２ａ：上面
２ｂ，２ｃ：下面
２Ｌ：下層部
２Ｕ：上層部
１０：上面電極
１１：ＩＧＢＴ素子領域
１２：ダイオード素子領域
２０：n⁺型半導体領域
２２：p⁺型半導体領域
２４：p^-型領域
２６：n^-型領域
２７，２７ａ：コレクタ領域
２７ｃ：下面
２８：カソード領域
２８ａ：下面
２９：凹部
２９ａ：底面
３０：トレンチゲート電極
３２：絶縁膜
３４：絶縁膜
４０，５０：共通下面電極
４２，５２：ＡｌＳｉ層
４２ａ，５２ａ：下面
４４，５４：Ｔｉ層
４６，５６：Ｎｉ層
４８，５８：Ａｕ層
Ｒ：レジスト
Ｔ：トレンチ

Claims (4)

1. Ｓｉ半導体層の表面にp型領域とn型領域が露出しており、表面に露出しているp型領域とn型領域の両者に導通する電極を備えている半導体装置を製造する方法であり、
   前記表面にp型領域が露出している範囲の一部にＡｌＳｉ層を形成する第１工程と、
   前記ＡｌＳｉ層が形成されていない範囲の前記表面から前記Ｓｉ半導体層にn型不純物を注入し、その範囲のp型領域を前記n型領域に変更する第２工程と、
   前記ＡｌＳｉ層の表面と前記n型領域の表面に、Ｔｉ層とＮｉ層とＡｕ層を順に積層する第３工程を備えていることを特徴とする半導体装置の製造方法。
2. 前記第１工程に先立って、前記表面にp型領域が露出している範囲の一部をエッチングして前記Ｓｉ半導体層の表面に凹部を形成する工程が付加されており、
   前記第１工程では、前記凹部内に前記ＡｌＳｉ層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. Ｓｉ半導体層の表面にp型領域とn型領域が露出しており、表面に露出しているp型領域とn型領域の両者に導通する電極を備えている半導体装置であり、
   前記表面にp型領域が露出している範囲に形成されているＡｌＳｉ層と、
   前記ＡｌＳｉ層の表面と前記n型領域の表面に順に積層されているＴｉ層とＮｉ層とＡｕ層と、
   を備えていることを特徴とする半導体装置。
4. 前記Ｓｉ半導体層の表面に凹部が形成されており、
   前記p型領域が、前記凹部に対応する範囲に広がっており、
   前記n型領域が、前記凹部に隣接する範囲に広がっており、
   前記ＡｌＳｉ層が、前記凹部内に形成されていることを特徴とする請求項３に記載の半導体装置。

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