JP5867484B2 - 半導体装置の製造方法 - Google Patents

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Description

本明細書が開示する技術は、ダイオードとＩＧＢＴを有する半導体装置に関する。
特許文献１には、ダイオードとＩＧＢＴを有する半導体装置が開示されている。特許文献１に開示されている１つの半導体装置では、ＩＧＢＴのコレクタ領域とドリフト領域（ｎ領域）の間に、ｎ型不純物濃度が比較的高いバッファ領域（ｎ＋領域）が形成されている。ＩＧＢＴがオンしている際には、バッファ領域によって、コレクタ領域からドリフト領域へのホールの注入が抑制される。また、ＩＧＢＴがオフしている際には、バッファ領域によって、空乏層がコレクタ領域まで伸展することが防止される。
特開２００２−３１４０８２号公報
バッファ領域が、ＩＧＢＴ領域だけでなく、ダイオード領域にも形成されている半導体装置が存在する。すなわち、ダイオードのカソード領域とドリフト領域の間に、カソード領域よりもｎ型不純物濃度が低く、ドリフト領域よりもｎ型不純物濃度が高いｎ型のバッファ領域が配置されている。このようなダイオードのバッファ領域は、ダイオードの逆回復動作時における電流を抑制する目的で形成される。ダイオードのバッファ領域は、通常、ＩＧＢＴのバッファ領域と繋がっている。このように、ＩＧＢＴとダイオードの間でバッファ領域が繋がっていると、ＩＧＢＴがオンしている際に、ＩＧＢＴのバッファ領域に流入した電子が、ダイオードのバッファ領域を経由してカソード領域へ流れる。このように電子がコレクタ領域を迂回して流れると、ＩＧＢＴのコレクタ領域とバッファ領域の間のｐｎ接合に電位差が生じ難くなり、ＩＧＢＴのオン電圧が高くなってしまう。したがって、本明細書では、ＩＧＢＴとダイオードの両方がバッファ領域を有し、かつ、ＩＧＢＴのオン電圧が低い半導体装置の製造方法を提供する。
本明細書が開示する製造方法では、ダイオードとＩＧＢＴが形成された半導体基板を有する半導体装置を製造する。前記半導体基板の表面に段差部が形成されていることで、前記半導体基板に薄部と厚部が形成されている。前記半導体基板内に、ｎ型であり、前記薄部の前記表面に露出する範囲に形成されたダイオードのカソード領域と、ｎ型であり、カソード領域よりもｎ型不純物濃度が低く、前記薄部において前記カソード領域に対して前記半導体基板の裏面側に隣接する第１バッファ領域と、ｐ型であり、前記厚部において前記表面に露出する範囲に形成されているＩＧＢＴのコレクタ領域と、ｎ型であり、前記厚部において前記コレクタ領域に対して前記裏面側に隣接する第２バッファ領域と、ｎ型であり、前記第１バッファ領域及び前記第２バッファ領域よりもｎ型不純物濃度が低く、前記薄部及び前記厚部において前記第１バッファ領域及び前記第２バッファ領域に対して前記裏面側に隣接するドリフト領域が形成されている。この製造方法は、前記半導体基板の前記表面に前記段差部を形成することで、前記薄部及び前記厚部を形成する工程と、前記表面のうちの前記薄部と前記厚部に跨る範囲内にｎ型不純物を注入することによって第１バッファ領域及び第２バッファ領域を形成する工程を有する。
この製造方法では、段差部を形成した後に、薄部及び厚部の前記表面からｎ型不純物を注入することによって第１バッファ領域及び第２バッファ領域を形成する。薄部の前記表面と厚部の前記表面の間に段差が形成されているため、第１バッファ領域と第２バッファ領域を実質的に分離して形成することができる。このように、第１バッファ領域（ダイオードのバッファ領域）と第２バッファ領域（ＩＧＢＴのバッファ領域）を実質的に分離できるため、ＩＧＢＴがオンしている際に、第２バッファ領域に流入した電子が、第１バッファ領域を介してカソード領域へ流れることが抑制される。このため、この製造方法によれば、ＩＧＢＴのオン電圧が低い半導体装置を製造することができる。また、この方法によれば、一度のｎ型不純物の注入によって、第１バッファ領域と第２バッファ領域を実質的に分離して形成することが可能であり、効率よく半導体装置を製造することができる。さらに、この方法によれば、ダイオードが形成されている領域の半導体基板の厚みを薄くすることが可能であるため、ダイオードの逆回復特性を向上させることができる。
上述した製造方法においては、前記薄部と前記厚部の境界面は、前記ダイオードと前記ＩＧＢＴの境界面であってもよい。
上述した製造方法においては、段差部の側面に絶縁膜を形成する工程をさらに有していてもよい。
このような構成によれば、第２バッファ領域から第１バッファ領域に電子が流れることをさらに抑制することができる。
上述した製造方法においては、段差部の側面が、前記厚部の表面側に向かうにしたがって前記境界面に垂直な方向に広くなっており、前記薄部の前記表面及び前記段差部の前記側面に電極が形成されていることが好ましい。
このような構成によれば、前記薄部の前記表面及び前記段差部の前記側面の電極を外部の導体に対してろう付けする際に、容易に当該電極がろう付けされる。
実施例の半導体装置１０の縦断面図。 実施例の半導体装置１０の凹部４９の拡大断面図。 実施例の半導体装置１０の製造工程の説明図。 実施例の半導体装置１０の製造工程の説明図。 実施例の半導体装置１０の製造工程の説明図。 実施例の半導体装置１０の製造工程の説明図。 凹部４９への不純物注入方法の説明図。 実施例の半導体装置１０の製造工程の説明図。 実施例の半導体装置１０の製造工程の説明図。 第１変形例の半導体装置の縦断面図。 第２変形例の半導体装置の縦断面図。 第２変形例の半導体装置の製造工程の説明図。 第２変形例の半導体装置の製造工程の説明図。 第３変形例の半導体装置の凹部４９の拡大断面図。 第４変形例の半導体装置の縦断面図。
図１に示す半導体装置１０は、半導体基板１２を有する。以下では、半導体基板１２のうち、図１の下側の面を表面と呼び、上側の面を裏面と呼ぶ。半導体基板１２の裏面は、上部電極３６に覆われている。半導体基板１２の表面は、下部電極３８に覆われている。半導体基板１２の裏面側には、アノード領域１４、エミッタ領域１６、上部ボディ領域１８、ｎ型フローティング領域２０、下部ボディ領域２２、ゲート電極３０及びゲート絶縁膜３２が形成されている。以下の説明では、半導体基板１２のうち、裏面側にアノード領域１４が形成されている領域をダイオード領域５０と呼び、裏面側にエミッタ領域１６、上部ボディ領域１８、ｎ型フローティング領域２０、下部ボディ領域２２、ゲート電極３０及びゲート絶縁膜３２が形成されている領域をＩＧＢＴ領域５２と呼ぶ。
アノード領域１４は、ｐ型領域であり、高濃度アノード領域１４ａと低濃度アノード領域１４ｂを有している。高濃度アノード領域１４ａは、半導体基板１２の裏面に露出する範囲に形成されている。高濃度アノード領域１４ａは、上部電極３６と導通している。低濃度アノード領域１４ｂは、高濃度アノード領域１４ａの下側に形成されている。低濃度アノード領域１４ｂのｐ型不純物濃度は、高濃度アノード領域１４ａのｐ型不純物濃度よりも低い。
エミッタ領域１６は、ｎ型領域である。エミッタ領域１６は、半導体基板１２の裏面に露出する範囲に形成されている。エミッタ領域１６は、上部電極３６と導通している。
上部ボディ領域１８は、ｐ型領域である。上部ボディ領域１８は、エミッタ領域１６の下側に形成されており、エミッタ領域１６と接している。また、上部ボディ領域１８は、図示しない位置で半導体基板１２の裏面に露出している。上部ボディ領域１８は、上部電極３６と導通している。
ｎ型フローティング領域２０は、上部ボディ領域１８の下側に形成されており、上部ボディ領域１８と接している。ｎ型フローティング領域２０は、上部ボディ領域１８によってエミッタ領域１６から分離されている。
下部ボディ領域２２は、ｐ型領域である。下部ボディ領域２２は、ｎ型フローティング領域２０の下側に形成されており、ｎ型フローティング領域２０と接している。下部ボディ領域２２は、ｎ型フローティング領域２０によって上部ボディ領域１８から分離されている。
アノード領域１４及び下部ボディ領域２２の下側には、ドリフト領域４０が形成されている。すなわち、ドリフト領域４０は、ダイオード領域５０とＩＧＢＴ領域５２に跨って伸びている。ドリフト領域４０は、アノード領域１４及び下部ボディ領域２２と接している。ドリフト領域４０は、下部ボディ領域２２によってｎ型フローティング領域２０から分離されている。ドリフト領域４０は、ｎ型領域である。ドリフト領域４０のｎ型不純物濃度は、エミッタ領域１６のｎ型不純物濃度よりも低い。
半導体基板１２の裏面には、複数のトレンチが形成されている。各トレンチは、ドリフト領域４０に達している。各トレンチの内面は、ゲート絶縁膜３２によって覆われている。各トレンチ内には、ゲート電極３０が配置されている。ゲート電極３０は、ゲート絶縁膜３２によって半導体基板１２から絶縁されている。ゲート電極３０は、ゲート絶縁膜３２を介して、エミッタ領域１６、上部ボディ領域１８、ｎ型フローティング領域２０、下部ボディ領域２２及びドリフト領域４０に対向している。ゲート電極３０の上面は、絶縁膜３４に覆われている。絶縁膜３４によって、ゲート電極３０は上部電極３６から絶縁されている。
半導体基板１２の表面には、凹部４９が形成されている。凹部４９は、ダイオード領域５０内（すなわち、アノード領域１４の下側）に形成されている。言い換えると、各凹部４９の一方の側面が１つの段差部を形成しており、各凹部４９の他方の側面が別の段差部を形成している。すなわち、２つの段差部の間の領域が凹部４９となっている。凹部４９が形成されている領域では、半導体基板１２の厚みが薄くなっている。すなわち、凹部４９が形成されている領域は半導体基板１２の薄部であり、その他の領域は半導体基板１２の厚部である。半導体基板１２の表面全体は、下部電極３８に覆われている。すなわち、凹部４９の底面４９ａ（すなわち、薄部の表面）、凹部４９の側面４９ｂ及び凹部４９の外側の半導体基板１２の表面４９ｃ（すなわち、厚部の表面）が、下部電極３８に覆われている。
半導体基板１２の表面側には、カソード領域４４、ダイオードバッファ領域４２、コレクタ領域４８、ＩＧＢＴバッファ領域４６が形成されている。
カソード領域４４は、ｎ型領域である。カソード領域４４は、凹部４９の底面４９ａ及び凹部４９の側面４９ｂに露出する範囲に形成されている。図２に示すように、カソード領域４４のうちの側面４９ｂに沿って縦方向に伸びる部分の幅Ｗ１は、カソード領域４４のうちの底面４９ａに沿って横方向に伸びる部分の幅Ｗ２に比べて遥かに狭い。カソード領域４４は、下部電極３８と導通している。
ダイオードバッファ領域４２は、カソード領域４４よりもｎ型不純物濃度が低く、ドリフト領域４０よりもｎ型不純物濃度が高いｎ型領域である。ダイオードバッファ領域４２は、カソード領域４４と接している。ダイオードバッファ領域４２は、カソード領域４４の上側（すなわち、凹部４９ａの底面４９ａから見て深い側）とカソード領域４４の側方に形成されている。図２に示すように、ダイオードバッファ領域４２のうちの凹部４９の側面４９ｂに沿って縦方向に伸びる部分の幅Ｗ３は、ダイオードバッファ領域４２のうちの凹部４９の底面４９ａに沿って横方向に伸びる部分の幅Ｗ４に比べて遥かに狭い。
コレクタ領域４８は、ｐ型領域である。コレクタ領域４８は、凹部４９の外側の半導体基板１２の表面４９ｃに露出する範囲に形成されている。コレクタ領域４８は、下部電極３８と導通している。
ＩＧＢＴバッファ領域４６は、カソード領域４４よりもｎ型不純物濃度が低く、ドリフト領域４０よりもｎ型不純物濃度が高いｎ型領域である。ＩＧＢＴバッファ領域４６は、コレクタ領域４８の上側（すなわち、表面４９ｃから見て深い側）に形成されており、コレクタ領域４８と接している。
ドリフト領域４０は、ＩＧＢＴバッファ領域４６及びダイオードバッファ領域４２に接している。
上部電極３６と下部電極３８の間に上部電極３６がプラスとなる電圧が印加されると、ダイオード領域５０内のダイオードがオンする。すなわち、アノード領域１４からカソード領域４４に向かって電流が流れる。上部電極３６と下部電極３８の間の印加電圧が逆方向に切り替えられると、ダイオードが逆回復動作し、一時的にダイオードに逆電流が流れる。半導体装置１０では、ダイオードバッファ領域４２が設けられているため、ダイオードの逆電流が抑制される。また、半導体装置１０では、凹部４９が形成されているため、ダイオード領域５０におけるドリフト領域４０の厚みが薄い。これによっても、ダイオードの逆電流が抑制される。
また、上部電極３６と下部電極３８の間に下部電極３８がプラスとなる電圧が印加され、ゲート電極３０の電位が低電位に制御されていると、ドリフト領域４０と下部ボディ領域２２の間のｐｎ接合に逆電圧が印加される。これによって、このｐｎ接合からドリフト領域４０内に空乏層が広がる。この半導体装置１０では、ＩＧＢＴバッファ領域４６が設けられているため、空乏層の広がりはＩＧＢＴバッファ領域４６内でストップする。これによって、コレクタ領域４８まで空乏層が到達することが防止される。
ゲート電極３０に高い電位（ゲートオン電位）が印加されると、ＩＧＢＴ領域５２内のＩＧＢＴがオンする。すなわち、ゲート電極３０と対向する位置（すなわち、ゲート絶縁膜３２に接している位置）の上部ボディ領域１８と下部ボディ領域２２にチャネルが形成される。これによって、電子が、エミッタ領域１６から、上部ボディ領域１８のチャネル、ｎ型フローティング領域２０、下部ボディ領域２２のチャネルを経由して、ドリフト領域４０に流入する。また、電子がドリフト領域４０に流入するのと同時に、ホールが、コレクタ領域４８から、ＩＧＢＴバッファ領域４６を経由して、ドリフト領域４０に流れる。これによって、ドリフト領域４０が低抵抗化されるので、電子はほとんど損失を生じさせることなくドリフト領域４０内を流れる。電子は、ドリフト領域４０から、ＩＧＢＴバッファ領域４６を経由して、コレクタ領域４８に流れる。ホールは、ドリフト領域４０から、下部ボディ領域２２、ｎ型フローティング領域２０、上部ボディ領域１８を経由して、エミッタ領域１６に流れる。ゲート電極３０の電位を低電位に切り替えると、チャネルが消失し、ＩＧＢＴがオフする。このとき、ドリフト領域４０内に存在するホールが上部電極３６に排出される。半導体装置１０では、ＩＧＢＴがオンしているときに、ＩＧＢＴバッファ領域４６によってコレクタ領域４８からドリフト領域４０にホールが流入することが抑制されている。このため、ＩＧＢＴをオフする際に上部電極３６に排出されるホールが少ない。これによって、ＩＧＢＴの高速スイッチングが実現されている。
ＩＧＢＴがオンする際に、ＩＧＢＴバッファ領域４６に流入した電子の一部が、ダイオードバッファ領域４２とカソード領域４４を介して下部電極３８へ流れると問題が生じる。すなわち、このようにＩＧＢＴバッファ領域４６に流入した電子が、コレクタ領域４８を迂回して下部電極３８に流れると、ＩＧＢＴバッファ領域４６とコレクタ領域４８の間のｐｎ接合に印加される電圧が上昇し難くなり、当該ｐｎ接合がオンし難くなる。このため、ＩＧＢＴのオン電圧が高くなる。しかしながら、上述したように、実施例の半導体装置１０では、凹部４９の側面４９ｂに沿って縦方向に伸びるダイオードバッファ領域４２の幅Ｗ３が極めて小さい。このため、幅Ｗ３を有する部分のダイオードバッファ領域４２の抵抗は極めて高い。これによって、ＩＧＢＴバッファ領域４６からダイオードバッファ領域４２に電子が流れることが抑制される。極めて薄い幅Ｗ３を有するダイオードバッファ領域４２によってコレクタ領域４８を迂回する電子の流れが抑制されるので、半導体装置１０では、ＩＧＢＴのオン電圧が低い。
次に半導体装置１０の製造方法について説明する。まず、従来公知の方法等を用いて、厚い半導体基板１２に、図３に示すように半導体装置１０の裏面側の構造を完成させる。次に、半導体基板１２の表面を研磨することで、図４に示すように半導体基板１２を薄くする。次に、異方性ドライエッチングによって半導体基板１２の表面を部分的にエッチングすることによって、図５に示すように凹部４９を形成する。次に、凹部４９の外側の半導体基板１２の表面４９ｃをマスキングした状態で、凹部４９の底面４９ａにｎ型不純物を高濃度に注入する。これによって、図６に示すように、凹部４９の底面４９ａに露出する範囲に、カソード領域４４を形成する。このとき、半導体基板１２の結晶方位に対する不純物注入方向を最適化するために、半導体基板１２の表面に対して不純物注入方向を傾斜させる。したがって、図７に示すように、ｎ型不純物は、凹部４９の底面４９ａだけでなく、凹部４９の側面４９ｂにも注入される。しかしながら、側面４９ｂに対する不純物注入の角度Ａ（図７参照）が鋭角であるため、側面４９ｂには極めて浅く不純物が注入される。したがって、図６、７に示すように、カソード領域４４の厚みは、凹部４９の底面４９ａに露出する範囲では厚くなり、凹部４９の側面４９ｂに露出する範囲では薄くなる。角度Ａが４５度未満であれば、このようにカソード領域４４を形成することができる。
次に、半導体基板１２の表面全体（すなわち、凹部４９を含む全域）にｎ型不純物を低濃度に注入する。ここでは、深さ方向に広くｎ型不純物を分布させる。これによって、図８に示すように、ダイオードバッファ領域４２とＩＧＢＴバッファ領域４６を形成する。なお、ここでも、図７と同様に、角度Ａが４５度未満となるように、半導体基板１２の表面に対して不純物注入方向を傾斜させる。このため、凹部４９の底面４９ａに沿って厚くダイオードバッファ領域４２が形成されるとともに、凹部４９の側面４９ｂに沿って薄くダイオードバッファ領域４２が形成される。
次に、凹部４９の外側の半導体基板１２の表面４９ｃにｐ型不純物を高濃度に注入する。これによって、図９に示すように、コレクタ領域４８を形成する。その後、スパッタリングによって下部電極３８を形成することで、図１に示す半導体装置１０が完成する。
以上に説明したように、実施例の製造方法では、凹部４９を形成した後に、半導体基板１２の表面全体に向けてｎ型不純物を注入することで、ダイオードバッファ領域４２とＩＧＢＴバッファ領域４６を形成する。このときのｎ型不純物の注入深さが凹部４９の深さよりも遥かに浅いため、ダイオードバッファ領域４２の主要領域（すなわち、幅Ｗ４を有する部分）とＩＧＢＴバッファ領域４６が深さ方向において異なる位置に形成される。なお、厳密にみると、ダイオードバッファ領域４２の主要領域とＩＧＢＴバッファ領域４６は、ダイオードバッファ領域４２のうちの凹部４９の側面４９ｂに沿って伸びる部分（幅Ｗ３を有する部分）によって接続されている。しかしながら、この部分の幅Ｗ３が極めて狭く、この部分の抵抗が極めて高いため、ダイオードバッファ領域４２とＩＧＢＴバッファ領域４６は電気的に実質的に分離されている。このため、ＩＧＢＴバッファ領域４６からダイオードバッファ領域４２に電子が流れることが抑制され、これによって、ＩＧＢＴのオン電圧が低減される。また、凹部４９を形成することでダイオード領域５０内のドリフト領域４０の厚みが薄くなるため、ダイオードの逆回復特性も向上される。
なお、上述した実施例では、ｎ型不純物の注入方向を半導体基板１２の表面に対して傾斜させたが、ｎ型不純物の注入方向を半導体基板１２の表面に対して垂直としてもよい。このような構成によれば、凹部４９の側面４９ｂにｎ型不純物がほとんど注入されない。したがって、図１０に示すように、側面４９ｂにドリフト領域４０を露出させることができる。この構成によれば、ダイオードバッファ領域４２とＩＧＢＴバッファ領域４６をドリフト領域４０によって完全に分離させることができ、ＩＧＢＴのオン電圧をより低減することができる。
なお、図１１に示すように、凹部４９の側面４９ｂが絶縁膜４３に覆われていてもよい。図１１の半導体装置は、以下のように形成することができる。まず、上述した実施例と同様にして、図５に示す断面構造を形成する。次に、酸化炉内で半導体基板１２を酸化させることで、図１２に示すように、半導体基板１２の表面全体に絶縁膜４３（酸化膜）を形成する。次に、半導体基板１２の表面全体を異方性ドライエッチングすることで、図１３に示すように、凹部４９の底面４９ａと凹部４９の外側の半導体基板１２の表面４９ｃを覆っている絶縁膜４３を除去する。このとき、凹部４９の側面４９ｂを覆っている絶縁膜４３は、エッチング方向に平行に伸びているので、エッチングされ難い。このため、側面４９ｂに絶縁膜４３を残存させることができる。次に、上述した実施例と同様にして、半導体基板１２に対して不純物注入方向を傾斜させて、半導体基板１２にｎ型不純物を注入する。これによって、カソード領域４４とバッファ領域４２、４６を形成する。このとき、凹部４９の側面４９ｂに注入されるｎ型不純物は、絶縁膜４３内で停止し、半導体層まで到達しない。このため、図１１に示すように、絶縁膜４３に覆われている範囲にはカソード領域４４及びダイオードバッファ領域４２が形成されない。その後、実施例と同様にしてコレクタ領域４８と下部電極３８を形成することで、図１１に示す半導体装置が完成する。この方法によれば、ダイオードバッファ領域４２とＩＧＢＴバッファ領域４６をより確実に分離させることができる。
また、図１４に示すように、凹部４９の側面４９ｂに露出する範囲に、ｐ型のコレクタ領域４８が形成されていてもよい。このような構成でも、ＩＧＢＴバッファ領域４６からダイオードバッファ領域４２に電子が流れることを抑制することができる。
また、図１５に示すように、凹部４９の側面４９ｂがテーパ状に傾斜していてもよい。すなわち、凹部４９の両側面４９ｂが、浅い位置ほど凹部４９の幅が広がるように傾斜していてもよい。言い換えると、各凹部を構成する段差部の側面が、厚部側に傾斜している。このような構成によれば、下部電極３８を外部の電極（図示省略）にろう付けする際に、ろう材が側面４９ｂを覆う下部電極３８に接合されやすくなる。すなわち、側面４９ｂを覆う下部電極３８のろう材に対する濡れ性が向上する。また、このように側面４９ｂがテーパ状に形成されていることによって、ろう付け時における凹部４９の脱気性が向上する。
なお、上述した実施例では、凹部４９がダイオード領域５０内に形成されていたが、凹部４９の一部がＩＧＢＴ領域５２または他の領域に形成されていてもよい。
また、上述した実施例の半導体装置１０は、ｎ型フローティング領域２０が形成されていたが、ｎ型フローティング領域２０は形成されていなくてもよい。この場合、エミッタ領域１６とドリフト領域４０の間に単一のボディ領域が配置される。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置
１２：半導体基板
１４：アノード領域
１４ａ：高濃度アノード領域
１４ｂ：低濃度アノード領域
１６：エミッタ領域
１８：上部ボディ領域
２０：ｎ型フローティング領域
２２：下部ボディ領域
３０：ゲート電極
３２：ゲート絶縁膜
３４：絶縁膜
３６：上部電極
３８：下部電極
４０：ドリフト領域
４２：ダイオードバッファ領域
４３：絶縁膜
４４：カソード領域
４６：ＩＧＢＴバッファ領域
４８：コレクタ領域
４９：凹部
４９ａ：底面
４９ｂ：側面
４９ｃ：表面
５０：ダイオード領域
５２：ＩＧＢＴ領域

Claims (1)

  1. ダイオードとＩＧＢＴが形成された半導体基板を有し、
    前記半導体基板の表面に段差部が形成されていることで、前記半導体基板に薄部と厚部が形成されており、
    前記半導体基板内に、
    ｎ型であり、前記薄部の前記表面に露出する範囲に形成されたダイオードのカソード領域と、
    ｎ型であり、カソード領域よりもｎ型不純物濃度が低く、前記薄部において前記カソード領域に対して前記半導体基板の裏面側に隣接する第１バッファ領域と、
    ｐ型であり、前記厚部において前記表面に露出する範囲に形成されているＩＧＢＴのコレクタ領域と、
    ｎ型であり、前記厚部において前記コレクタ領域に対して前記裏面側に隣接する第２バッファ領域と、
    ｎ型であり、前記第１バッファ領域及び前記第２バッファ領域よりもｎ型不純物濃度が低く、前記薄部及び前記厚部において前記第１バッファ領域及び前記第２バッファ領域に対して前記裏面側に隣接するドリフト領域、
    が形成されている半導体装置の製造方法であって、
    前記半導体基板の前記表面に前記段差部を形成することで、前記薄部及び前記厚部を形成する第１工程と、
    前記段差部の側面に絶縁膜を形成する第２工程と、
    前記絶縁膜を形成した後に、前記表面のうちの前記薄部と前記厚部に跨る範囲内にｎ型不純物を注入することによって第１バッファ領域及び第２バッファ領域を形成する第３工程、
    を有し、
    第３工程におけるｎ型不純物の注入深さが、段差部の深さよりも浅い製造方法。
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