JP2021145026A - 半導体装置 - Google Patents

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Abstract

【課題】リカバリー動作時の破壊耐量を向上した半導体装置を提供する。【解決手段】本願に係る半導体装置１００は、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とが隣接して設けられた半導体装置であって、絶縁ゲート型バイポーラトランジスタ領域１は、第１主面側の表層に設けられた第２導電型のベース層９と、ベース層９の第１主面側の表層に選択的に設けられ、平面視にて第１方向に短手方向を有する第１導電型のエミッタ層８と、を備え、ダイオード領域２は、第１主面側の表層に設けられた第２導電型のアノード層１１と、アノード層１１の第１主面側の表層に選択的に設けられ、平面視にて第２方向に短手方向を有する第１導電型のキャリア注入抑制層１０と、を備え、平面視において、第２方向におけるキャリア注入抑制層１０の幅Ｗ１は第１方向におけるエミッタ層８の幅Ｗ２よりも狭い。【選択図】 図２

Description

本開示は、半導体装置に関する。
省エネルギーの観点から家電製品、電気自動車、鉄道など幅広い分野でインバータ装置が用いられる。インバータ装置の多くは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）と還流用のダイオードとを用いて構成される。絶縁ゲート型バイポーラトランジスタとダイオードとは、インバータ装置の内部でワイヤー等の配線で接続されている。
インバータ装置の小型化のために、絶縁ゲート型バイポーラトランジスタとダイオードとを一つの半導体基板に形成した半導体装置が提案されている（例えば、特許文献１）。
特開２００８−１０３５９０号公報
しかしながら上述したような一つの半導体基板に絶縁ゲート型バイポーラトランジスタとダイオードとを形成した半導体装置においては、絶縁ゲート型バイポーラトランジスタ領域からダイオード領域に少数キャリアであるホールが流れ込むことから、個別部品である絶縁ゲート型バイポーラトランジスタとダイオードとを並列接続して使用する場合に比べてリカバリー動作時のリカバリー電流が大きくなり、ダイオードの破壊耐量が低下するという問題がある。リカバリー動作時の破壊耐量が高いダイオード領域を有する半導体装置が求められている。
本開示は、上述のような課題を解決するためになされたもので、リカバリー動作時の破壊耐量を向上した半導体装置を提供することを目的とする。
本開示に係る半導体装置は、第１導電型のドリフト層を有する半導体基板に、絶縁ゲート型バイポーラトランジスタ領域とダイオード領域とが隣接して設けられた半導体装置であって、絶縁ゲート型バイポーラトランジスタ領域は、半導体基板の第１主面側の表層に設けられた第２導電型のベース層と、ベース層の第１主面側の表層に選択的に設けられ、平面視にて第１方向に短手方向を有する第１導電型のエミッタ層と、半導体基板の第１主面側に設けられ、ゲート絶縁膜を介してエミッタ層、ベース層およびドリフト層に面するゲート電極と、半導体基板の第２主面側の表層に設けられた第２導電型のコレクタ層と、を備え、ダイオード領域は、半導体基板の第１主面側の表層に設けられた第２導電型のアノード層と、アノード層の第１主面側の表層に選択的に設けられ、平面視にて第２方向に短手方向を有する第１導電型のキャリア注入抑制層と、半導体基板の第２主面側の表層に設けられた第１導電型のカソード層と、を備え、平面視において、第２方向におけるキャリア注入抑制層の幅は前記第１方向におけるエミッタ層の幅よりも狭い。
本開示によれば、リカバリー動作時の破壊耐量が向上した半導体装置を提供することが可能である。
実施の形態１に係る半導体装置を示す平面図である。 実施の形態１に係る半導体装置を示す平面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体装置の製造フローチャートである。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置の製造過程を示す図である。 実施の形態１に係る半導体装置のダイオード動作時におけるホールの動きを模式的に示す図である。 実施の形態１に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。 実施の形態１に係る半導体装置のリカバリー動作時における電流波形を模式的に示す図である。 実施の形態１に係る半導体装置のホール注入抑制の概念を模式的に示す図である。 実施の形態１に係る半導体装置のリカバリー動作時のラッチアップの概念を模式的に示す図である。 実施の形態１に係る半導体装置の絶縁ゲート型バイポーラトランジスタ領域におけるラッチアップの概念を模式的に示す図である。 実施の形態２に係る半導体装置を示す平面図である。 実施の形態２に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置を示す平面図である。 実施の形態３に係る半導体装置を示す平面図である。
以下、図面を参照しながら実施の形態について説明する。図面は模式的に示されたものであるため、サイズおよび位置の相互関係は変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられているものであり、実施される際の位置および方向を限定するものではない。
半導体の導電型については、第１導電型をｎ型、第２導電型をｐ型として説明を行う。しかし、これらを反対にして第１導電型をｐ型、第２導電型をｎ型としてもよい。ｎ＋型はｎ型よりもドナー不純物の濃度が高く、ｎ−型はｎ型よりもドナー不純物の濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりもアクセプター不純物の濃度が高く、ｐ−型はｐ型よりもアクセプター不純物の濃度が低いことを意味する。
＜実施の形態１＞
図１から図４を用いて実施の形態１に係る半導体装置の構成を説明する。図１および図２は実施の形態１に係る半導体装置を示す平面図である。図２は、図１に記載のＡ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図２において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図３および図４は実施の形態１に係る半導体装置を示す断面図である。図３（ａ）は図２に記載のＢ−Ｂ線での断面図であり、図３（ｂ）は図２に記載のＣ−Ｃ線での断面図である。図４は図２に記載のＤ−Ｄ線での断面図である。図１から図４には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。
図１に示すように半導体装置１００は、絶縁ゲート型バイポーラトランジスタが形成された絶縁ゲート型バイポーラトランジスタ領域１とダイオードが形成されたダイオード領域２とが一つの半導体基板に隣接して設けられている。絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２は、半導体装置１００のＹ方向に長手方向を有するストライプ状の領域であり、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とが半導体装置１００のＸ方向に繰り返し設けられている。絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とが半導体装置１００の活性領域であり、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とは、平面視で半導体装置１００の中央に配置されている。
Ｘ方向において、絶縁ゲート型バイポーラトランジスタ領域１の幅はダイオード領域２の幅よりも広く、一つの絶縁ゲート型バイポーラトランジスタ領域１の面積は一つのダイオード領域２の面積よりも大きい。また、絶縁ゲート型バイポーラトランジスタ領域１は４つ配置され、ダイオード領域２は３つ配置されている。絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とは、一つ当たりの領域の面積の違いおよび領域の数の違いによって、４つの絶縁ゲート型バイポーラトランジスタ領域１の面積の和が３つのダイオード領域２の面積の和よりも広い。
絶縁ゲート型バイポーラトランジスタ領域１の面積の和をダイオード領域２の面積の和よりも広くすることで、インバータ動作時の電力損失を低減することができる。各領域の一つ当たりの面積および各領域の数の関係は上記に限らない。例えば、１つの絶縁ゲート型バイポーラトランジスタ領域１の面積を１つのダイオード領域２の３倍として、絶縁ゲート型バイポーラトランジスタ領域１を１つ配置してダイオード領域２を２つ配置した場合においても、絶縁ゲート型バイポーラトランジスタ領域１の面積の和が全てのダイオード領域２の面積の和よりも広くできる。この場合においてもインバータ動作時の電力損失を低減できる。
平面視における絶縁ゲート型バイポーラトランジスタ領域１の面積の和は、例えば、ダイオード領域２の面積の和の１．１倍以上５倍以下であって良く、より好ましくは、全てのダイオード領域２の面積の和の１．３倍以上４．５倍以下であって良く、さらに好ましくは、全てのダイオード領域２の面積の和の１．５倍以上４．０倍以下であって良い。
半導体装置１００には、ゲート信号受信領域３が設けられている。ゲート信号受信領域３は、外部から電気信号を受信するための領域である。絶縁ゲート型バイポーラトランジスタ領域１は、ゲート信号受信領域３で受信した電気信号に応じて通電状態と非通電状態とを切り替える。ゲート信号受信領域３は、絶縁ゲート型バイポーラトランジスタ領域１の近傍に配置されている。ゲート信号受領域３を絶縁ゲート型バイポーラトランジスタ領域１の近傍に配置することで、電気信号にノイズが混じることを抑制して、絶縁ゲート型バイポーラトランジスタ領域１の誤動作を防止できる。ゲート信号受信領域３には外部から電気信号を受信するための配線が接続される。配線には、例えば、ワイヤーやリード等を用いて良い。
図１において、ゲート信号受信領域３は矩形であり、絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２に３辺が隣接して配置しているが、ゲート信号受信領域３の配置はこれに限らない。ゲート信号受信領域３は活性領域である絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２の近傍に配置されていれば良く、４辺全てが絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２に隣接するように活性領域の中央に配置しても良いし、４辺の内で２辺だけが隣接するように活性領域のコーナーに配置しても良い。また、ゲート信号受信領域３の配置はこれに限らず平面視にて活性領域を囲む終端領域４に囲まれる領域に配置されていれば良い。
平面視において終端領域４が絶縁ゲート型バイポーラトランジスタ領域１、ダイオード領域２、ゲート信号受信領域３を囲って設けられている。終端領域４には、半導体装置１００の耐圧を保持するために、例えば、ＦＬＲ（Field Limiting Ring）やＲＥＳＵＲＦ（REduced SURface Field）などの耐圧保持構造が設けられている。
図２に示すように、絶縁ゲート型バイポーラトランジスタ領域１の表面側には複数のトレンチ５ａが設けられ、ダイオード領域２の表面側には複数のトレンチ５ｂが設けられ、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２との境界には一つのトレンチ５ｃが設けられている。トレンチ５ａ、５ｂ、５ｃはエッチング技術等で半導体基板の第１主面側に形成された溝である。トレンチ５ａ、５ｂ、５ｃはＹ方向に長手方向を有し、Ｘ方向において、平行に配置されている。トレンチ５ａの側壁にはゲート絶縁膜６ａが設けられている。トレンチ５ｂおよびトレンチ５ｃの側壁にはダミーゲート絶縁膜６ｂが設けられている。トレンチ５ａのゲート絶縁膜６ａより内側には導電性のゲート電極７が設けられており、トレンチ５ｂおよびトレンチ５ｃのダミーゲート絶縁膜６ｂより内側には導電性のダミーゲート電極１４が設けられている。ゲート電極７およびダミーゲート電極１４はＹ方向に長手方向を有する。
絶縁ゲート型バイポーラトランジスタ領域１において隣接するトレンチ５ａとトレンチ５ａとの間の表層および隣接するトレンチ５ａとトレンチ５ｃとの間の表層には、ドナー不純物濃度が半導体基板の不純物濃度より高いｎ型のエミッタ層８とｐ型のベース層９とが配置されている。エミッタ層８およびベース層９は、Ｙ方向に短手方向を有する。またＹ方向においてエミッタ層８およびベース層９が繰り返し配置されている。絶縁ゲート型バイポーラトランジスタ領域１においてゲート電極７の長手方向とエミッタ層８およびベース層９が繰り返し配置される方向は共にＹ方向であり同一の方向である。このことは電気特性を安定させる。例えば、仮にゲート電極７がＸ方向およびＹ方向のいずれかにずれて製造された場合であっても、平面視におけるエミッタ層８およびベース層９の面積比率に影響が小さいためである。しかしながら、ゲート電極７の長手方向とエミッタ層８およびベース層９が繰り返し配置される方向は必ずしも同一の方向とする必要はなく、例えば、ゲート電極７の長手方向がＹ方向であり、エミッタ層８およびベース層９が繰り返し配置される方向がＸ方向であっても良い。
ダイオード領域２において隣接するトレンチ５ｂとトレンチ５ｂとの間の表層および隣接するトレンチ５ｂとトレンチ５ｃとの間の表層には、ｎ型のキャリア注入抑制層１０とｐ型のアノード層１１とが配置されている。キャリア注入抑制層１０およびアノード層１１は、Ｙ方向に短手方向を有する。またＹ方向においてキャリア注入抑制層１０およびアノード層１１が繰り返し配置されている。
平面視においてＹ方向におけるキャリア注入抑制層１０の幅Ｗ１は、Ｙ方向におけるエミッタ層８の幅Ｗ２よりも狭い。また、キャリア注入抑制層１０の幅Ｗ１は、絶縁ゲート型バイポーラトランジスタ領域１の面積とダイオード領域２の面積の比率によって変更されることが望ましい。具体的には、キャリア注入抑制層１０の幅Ｗ１は、エミッタ層８の幅Ｗ２に全てのダイオード領域２の面積の和を掛けて全ての絶縁ゲート型バイポーラトランジスタ領域１の面積の和で割った幅以下とすることが望ましい。例えば、エミッタ層８の幅Ｗ２が１μｍであり、全ての絶縁ゲート型バイポーラトランジスタ領域１の面積の和が１ｃｍ２であり、全てのダイオード領域２の面積の和が０．５ｃｍ２である場合には、キャリア注入抑制層１０の幅Ｗ１は０．５μｍ以下とすることが望ましい。また、キャリア注入抑制層１０の幅Ｗ１は０．２μｍ以上とすることが望ましい。０．２μｍ以上とすることで、製造バラツキによる影響を抑えられる。
平面視において、アノード層１１とキャリア注入抑制層１０とが繰り返し配置された１周期の幅Ｐ１は、ベース層９とエミッタ層８とが繰り返し配置された１周期の幅Ｐ２よりも狭い。
図３（ａ）に示すように絶縁ゲート型バイポーラトランジスタ領域１は、ドナー不純物濃度の低いｎ型のドリフト層１２を有する半導体基板に設けられている。半導体基板はＺ方向プラス側に第１主面Ｓ１を有し、第１主面Ｓ１よりもＺ方向マイナス側に第２主面Ｓ２を有する。半導体基板は例えばシリコンを材料とした基板で構成される。半導体基板の第１主面Ｓ１側にベース層９が設けられている。ベース層９の表層に、エミッタ層８が選択的に設けられている。エミッタ層８は、ドナー不純物として例えばヒ素やリン等を有する半導体層であり、ドナー不純物濃度は１．０Ｅ＋１７／ｃｍ３〜１．０Ｅ＋２０／ｃｍ３である。ベース層９は、アクセプター不純物として例えばボロンやアルミ等を有する半導体層であり、アクセプター不純物濃度は１．０Ｅ＋１５／ｃｍ３〜１．０Ｅ＋１８／ｃｍ３である。
エミッタ層８およびベース層９のＺ方向プラス側には第１電極１８が設けられている。第１電極１８は例えばアルミまたはアルミ合金にて構成されており、エミッタ層８およびベース層９と電気的に接続している。アルミおよびアルミ合金は、ｐ型の半導体層と接触抵抗が低く、ｎ型半導体装置と接触抵抗が高い金属である。その為、第１電極１８をアルミまたはアルミ合金にて構成する場合はｎ型であるエミッタ層８に直接第１電極１８を接続せずに、ｎ型半導体層と接触抵抗が低いチタンをエミッタ層８に接触させチタンを介してエミッタ層８と第１電極１８とを電気的に接続しても良い。
半導体基板の第２主面Ｓ２側にアクセプター不純物濃度がベース層９の不純物濃度より高いｐ型のコレクタ層１３が設けられている。コレクタ層１３は、アクセプター不純物として例えばボロンやアルミを有する半導体層であり、アクセプター不純物濃度は１．０Ｅ＋１６／ｃｍ３〜１．０Ｅ＋２０／ｃｍ３である。コレクタ層１３のＺ方向マイナス側には第２電極１９が設けられ、コレクタ層１３と第２電極１９とが電気的に接続されている。
図３（ｂ）に示すようにダイオード領域２は、ドリフト層１２を有する半導体基板に設けられている。半導体基板の第１主面Ｓ１側にアノード層１１が設けられている。アノード層１１の表層に、キャリア注入抑制層１０が選択的に設けられている。キャリア注入抑制層１０は、ドナー不純物として例えばヒ素やリン等を有する半導体層であり、ドナー不純物濃度は１．０Ｅ＋１７／ｃｍ３〜１．０Ｅ＋２０／ｃｍ３である。アノード層１１は、アクセプター不純物として例えばボロンやアルミを有する半導体層であり、アクセプター不純物濃度は１．０Ｅ＋１５／ｃｍ３〜１．０Ｅ＋１８／ｃｍ３である。
キャリア注入抑制層１０およびアノード層１１のＺ方向プラス側には第１電極１８が設けられている。第１電極１８はキャリア注入抑制層１０およびアノード層１１と電気的に接続されている。第１電極１８をアルミまたはアルミ合金にて構成する場合は、ｎ型であるキャリア注入抑制層１０に直接第１電極１８を接続せずに、チタンもしくはチタン合金をキャリア注入抑制層１０に接触させチタンもしくはチタン合金を介してキャリア注入抑制層１０と第１電極１８とを電気的に接続しても良い。アルミまたはアルミ合金はｐ型の半導体層と接合した場合には、接合面の接触抵抗が低いが、ｎ型の半導体層と接合した場合には、接合面の接触抵抗が高い。ｎ型半導体層はチタンもしくはチタン合金を介してアルミまたはアルミ合金で構成された電極と電気的に接続することで接触抵抗を下げられる。
半導体基板の第２主面Ｓ２側にドナー不純物濃度がドリフト層１２の不純物濃度より高いｎ型のカソード層１５が設けられている。カソード層１５は、ドナー不純物として例えばヒ素やリン等を有する半導体層であり、ドナー不純物濃度は１．０Ｅ＋１６／ｃｍ３〜１．０Ｅ＋２０／ｃｍ３である。カソード層１５のＺ方向マイナス側には第２電極１９が設けられている。第２電極１９はカソード層１５と電気的に接続されている。
キャリア注入抑制層１０とエミッタ層８とは、同じドナー不純物を有する半導体層としても良い。同様にアノード層１１とベース層９とは、同じアクセプター不純物を有する半導体層としても良い。
図４に示すように、絶縁ゲート型バイポーラトランジスタ領域１およびダイオード領域２は共通の半導体基板に設けられている。ドリフト層１２は絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２との双方に跨って設けられている。ドリフト層１２は、ドナー不純物として例えばヒ素やリン等を有する半導体層であり、ドナー不純物濃度は１．０Ｅ＋１２／ｃｍ３〜１．０Ｅ＋１６／ｃｍ３である。
絶縁ゲート型バイポーラトランジスタ領域１の第１主面Ｓ１側には、トレンチ５ａが設けられている。トレンチ５ａはエミッタ層８およびベース層９を貫通してドリフト層１２に達して設けられている。ゲート電極７はゲート絶縁膜６ａを介してエミッタ層８、ベース層９およびドリフト層１２と面している。ゲート電極７のＺ方向プラス側には層間絶縁膜１７が設けられている。ゲート電極７は層間絶縁膜１７によって第１電極１８と電気的に絶縁されている。ゲート電極７は、ゲート信号受信領域３と電気的に接続されており、ゲート信号受信領域３を介して電気信号を受信して、電気信号によって電圧が上下するように制御される。絶縁ゲート型バイポーラトランジスタ領域１は、ゲート電極７の電圧の上下によって通電状態と非通電状態とを切り替える。ゲート電極７とゲート信号受信領域３との電気的な接続は、別の断面において例えば第１主面Ｓ１にアルミ等の配線（図示せず）を設けて接続されている。
ダイオード領域２の第１主面Ｓ１側には、トレンチ５ｂが設けられている。トレンチ５ｂはキャリア注入抑制層１０およびアノード層１１を貫通してドリフト層１２に達して設けられている。ダミーゲート電極１４はダミーゲート絶縁膜６ｂを介してキャリア注入抑制層１０、アノード層１１およびドリフト層１２と面している。ダミーゲート電極１４のＺ方向プラス側には、第１電極１８が設けられている。ダミーゲート電極１４と第１電極１８とが電気的に接続されている。ダミーゲート電極１４は、ゲート電極７と異なりゲート信号受信領域３によって電圧が上下しない。
絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２との境界の第１主面Ｓ１側には、トレンチ５ｃが設けられている。トレンチ５ｃはエミッタ層８、アノード層１１およびベース層９を貫通してドリフト層１２に達して設けられている。トレンチ５ｃのダミーゲート電極１４はダイオード領域２のトレンチ５ｂと同様、ダミーゲート絶縁膜６ｂを介してエミッタ層８、ベース層９およびドリフト層１２と面している。ダミーゲート電極１４のＺ方向プラス側には、第１電極１８が設けられ、ダミーゲート電極１４と第１電極１８とが電気的に接続されている。
次に、実施の形態１に係る半導体装置の製造方法について説明する。図５は、実施の形態１に係る半導体装置の製造フローチャートである。製造フローチャートの順序に合わせて製造方法を説明する。以降の製造方法の説明においては活性領域の製造方法を記載しており、任意な構造にて形成される終端領域４およびゲート信号受信領域３などの製造方法は省略している。
図５に示すように、実施の形態１に係る半導体装置は、第１主面側半導体層形成工程（Ｓ１００）と、ゲート電極形成工程（Ｓ２００）と、第１電極形成工程（Ｓ３００）と第２主面側半導体層形成工程（Ｓ４００）と、第２電極形成工程（Ｓ５００）とを経て製造される。第１主面側半導体層形成工程（Ｓ１００）は、半導体基板準備工程、第１主面側ｐ型半導体層形成工程、第１主面側ｎ型半導体層形成工程に分けられる。ゲート電極形成工程（Ｓ２００）は、トレンチ形成工程、ゲート電極堆積工程、層間絶縁膜堆積工程に分けられる。第２主面側半導体層形成工程（Ｓ４００）は、第２主面側ｐ型半導体層形成工程および第２主面側ｎ型半導体層形成工程に分けられる。
図６から図９は実施の形態１に係る半導体装置の製造過程を示す図である。図６から図９を用いて実施の形態１に係る半導体装置の製造方法を説明する。図６は、第１主面側半導体層形成工程の製造過程を示す図である。
図６（ａ）は半導体基板準備工程が完了した状態を示す図である。半導体基板準備工程は、ドナー不純物濃度の低いｎ型の半導体基板を準備する工程である。ドリフト層１２のドナー不純物濃度は、半導体基板のドナー不純物濃度そのものとなるため、ドリフト層１２のドナー不純物濃度に合わせて半導体基板を準備する。半導体基板準備工程が完了した時点においては、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２とはドリフト層１２のみを有する。
図６（ｂ）は第１主面側ｐ型半導体層形成工程の製造過程を示す図である。第１主面側ｐ型半導体層形成工程は、ベース層９およびアノード層１１を形成する工程である。ベース層９は、絶縁ゲート型バイポーラトランジスタ領域１に第１主面Ｓ１側からアクセプター不純物Ａ１を注入して形成する。アノード層１１は、ダイオード領域２に第１主面Ｓ１側からアクセプター不純物Ａ２を注入して形成する。アクセプター不純物Ａ１およびアクセプター不純物Ａ２としては、例えばボロンやアルミが用いられる。アクセプター不純物Ａ１とアクセプター不純物Ａ２とは同一の不純物とすることが可能であり、アクセプター不純物Ａ１とアクセプター不純物Ａ２とを同一の不純物とした場合には、注入時に不純物の切替えが不要になる。
アクセプター不純物Ａ１とアクセプター不純物Ａ２とを同一の不純物として、更に、アクセプター不純物Ａ１とアクセプター不純物Ａ２とを同じ注入量とした場合にはアクセプター不純物Ａ１とアクセプター不純物Ａ２とを同時に注入することが可能である。注入したアクセプター不純物Ａ１およびアクセプター不純物Ａ２は加熱により拡散されてベース層９およびアノード層１１が形成される。アクセプター不純物Ａ１およびアクセプター不純物Ａ２の加熱は同時に行われても良い。
図６（ｃ）は第１主面側ｎ型半導体層形成工程の途中過程を示す図である。第１主面側ｎ型半導体層形成工程は、エミッタ層８およびキャリア注入抑制層１０を形成する工程である。エミッタ層８は、絶縁ゲート型バイポーラトランジスタ領域１に第１主面Ｓ１側よりドナー不純物Ｄ１を注入して形成する。キャリア注入抑制層１０は、ダイオード領域２に第１主面Ｓ１側よりドナー不純物Ｄ２を注入して形成する。ドナー不純物Ｄ１およびドナー不純物Ｄ２としては、ヒ素やリン等が用いられる。ドナー不純物Ｄ１とドナー不純物Ｄ２とは同一の不純物とすることが可能であり、ドナー不純物Ｄ１とドナー不純物Ｄ２とを同一の不純物とした場合には、不純物の注入時に不純物の切替えが不要になる。ドナー不純物Ｄ１とドナー不純物Ｄ２とを同一の不純物として、更に、ドナー不純物Ｄ１とドナー不純物Ｄ２とを同じ注入量とした場合にはドナー不純物Ｄ１とドナー不純物Ｄ２とを同時に注入することが可能である。注入したドナー不純物Ｄ１およびドナー不純物Ｄ２は加熱により拡散されてエミッタ層８およびキャリア注入抑制層１０が形成される。ドナー不純物Ｄ１およびドナー不純物Ｄ２の加熱は同時に行われても良い。
エミッタ層８は、ベース層９の表層に選択的にドナー不純物Ｄ１を注入して形成され、キャリア注入抑制層１０は、アノード層１１の表層に選択的にドナー不純物Ｄ２を注入して形成される。エミッタ層８およびキャリア注入抑制層１０を選択的に形成するためには、第１主面側ドナー注入用マスク（図示せず）を用いてドナー不純物Ｄ１およびドナー不純物Ｄ２の各注入を選択的に行えば良い。第１主面側ドナー注入用マスクは、例えば第１主面Ｓ１上にレジストを塗布して形成されたドナー不純物の透過を防止するレジストマスクである。第１主面側ドナー注入用マスクは、ドナー不純物Ｄ１およびドナー不純物Ｄ２を注入しない箇所に設けられ、ドナー不純物を注入した後に除去される。ドナー不純物Ｄ１およびドナー不純物Ｄ２の注入を同時に行う場合は、第１主面側ドナー注入用マスクは一度の形成でドナー不純物Ｄ１およびドナー不純物Ｄ２を注入しない箇所に設けられれば良く、ドナー不純物Ｄ１およびドナー不純物Ｄ２の注入を別々で行う場合は、ドナー不純物Ｄ１注入時とドナー不純物Ｄ２注入時とで第１主面側ドナー注入用マスクとを別途形成すれば良い。
図７は、ゲート電極形成工程の製造過程を示す図である。
図７（ａ）はトレンチ形成工程の製造過程を示す図である。トレンチ形成工程は、第１主面Ｓ１側の半導体基板をベース層９およびアノード層１１を貫通する深さまでエッチングすることによりトレンチ５ａ、５ｂ、５ｃを形成する工程である。トレンチ５ａ、５ｂ、５ｃを形成しない箇所にはエッチングする前に予めトレンチ用マスクＭ１を形成する。トレンチ用マスクＭ１は、例えば第１主面Ｓ１上に加熱により形成された酸化膜によるマスクであり、トレンチを形成した後に除去される。
図７（ｂ）はゲート電極堆積工程の製造過程を示す図である。ゲート電極堆積工程は、トレンチ５ａにゲート電極７を堆積してトレンチ５ｂおよびトレンチ５ｃにダミーゲート電極１４を堆積する工程である。まず、加熱によりトレンチ５ａ、５ｂ、５ｃの側壁を含む半導体基板表面に酸化膜を形成する。酸化膜を形成した後に第１主面Ｓ１側からゲート電極７およびダミーゲート電極１４を堆積する。ゲート電極７およびダミーゲート電極１４は同一の導電材料を堆積して構成される。ゲート電極７およびダミーゲート電極１４は、例えばポリシリコンを堆積して構成される。ポリシリコンを、第１主面Ｓ１上の全面に堆積した後、エッチングにより不要なポリシリコンを除去する。トレンチ５ａの内部に残されたポリシリコンがゲート電極７となり、トレンチ５ｂおよびトレンチ５ｃの内部に残されたポリシリコンがダミーゲート電極１４となる。また、不要な酸化膜は除去されトレンチ５ａの内部に残された酸化膜がゲート絶縁膜６ａとなり、トレンチ５ｂおよびトレンチ５ｃの内部に残された酸化膜がダミーゲート絶縁膜６ｂとなる。
図７（ｃ）は層間絶縁膜堆積工程が完了した状態を示す図である。層間絶縁膜形成工程は、ゲート電極７の上に絶縁物である層間絶縁膜１７を形成する工程である。層間絶縁膜１７は例えばＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化膜である。ゲート電極７以外の第１主面Ｓ１上に形成された酸化膜は、例えばエッチングによって除去をする。
図８は、第１電極形成工程が完了した状態を示す図である。第１電極形成工程は、第１電極１８を形成する工程である。第１電極１８は例えば第１主面Ｓ１側から金属をスパッタリングして形成される。金属には、例えばアルミが用いられる。スパッタリングにより、層間絶縁膜１７および第１主面Ｓ１を覆う第１電極１８が形成される。
図９は、第２主面側半導体層形成工程の製造過程を示す図である。
図９（ａ）は第２主面側ｐ型半導体層形成工程の製造過程を示す図である。第２主面側ｐ型半導体層形成工程は、コレクタ層１３を形成する工程である。コレクタ層１３は、第２主面Ｓ２側よりアクセプター不純物Ａ３を注入して形成される。アクセプター不純物Ａ３としては、例えばボロンやアルミ等が用いられる。コレクタ層１３のアクセプター不純物Ａ３はベース層９のアクセプター不純物Ａ２およびアノード層１１のアクセプター不純物Ａ２のいずれか一方または双方と同一とすることが可能であり、アクセプター不純物を同一とした場合には、不純物の切替え作業を減らすことが可能である。アクセプター不純物Ａ３を注入しないダイオード領域２の第２主面Ｓ２上には第２主面側アクセプター注入用マスクＭ２を用いて良い。第２主面側アクセプター注入用マスクＭ２は、例えば第２主面Ｓ２上にレジストを塗布して形成され、アクセプター不純物Ａ３を注入した後に除去される。注入したアクセプター不純物Ａ３は加熱により拡散されてコレクタ層１３が形成される。
図９（ｂ）は第２主面側ｎ型半導体層形成工程の製造過程を示す図である。第２主面側ｎ型半導体層形成工程は、カソード層１５を形成する工程である。カソード層１５は、第２主面Ｓ２側よりドナー不純物Ｄ３を注入して形成される。ドナー不純物Ｄ３としては、例えばヒ素やリン等が用いられる。カソード層１５のドナー不純物Ｄ３はエミッタ層８のドナー不純物Ｄ１およびキャリア注入抑制層１０のドナー不純物Ｄ２のいずれか一方または双方と同一とすることが可能であり、ドナー不純物を同一とした場合には、不純物の切替え作業を減らすことが可能である。ドナー不純物Ｄ３を注入しない絶縁ゲート型バイポーラトランジスタ領域１の第２主面Ｓ２上には第２主面側ドナー注入用マスクＭ３を用いて良い。第２主面側アクセプター注入用マスクは、例えば第２主面Ｓ２上にレジストを塗布して形成され、ドナー不純物Ｄ３を注入した後に除去される。注入したドナー不純物Ｄ３は加熱により拡散されてカソード層１５が形成される。
第２電極形成工程（図示せず）は、第２電極１９を形成する工程である。第２電極１９は例えば第２主面Ｓ２側から金属をスパッタリングして形成される。金属には、例えばアルミが用いられる。スパッタリングにより、第２主面Ｓ２を覆う第２電極１９が形成される。以上の工程を経て、図１に示す半導体装置１００が得られる。
実施の形態１に係る半導体装置のダイオード動作について説明する。図１０は実施の形態１に係る半導体装置のダイオード動作時におけるホールの動きを模式的に示す図である。図１０は図１におけるＥ−Ｅ線での断面図におけるダイオード動作時のホールの動きを模式的に示す図である。ダイオード動作時には、第１電極１８には第２電極１９と比較して正の電圧が印加される。第１電極１８に正の電圧が印加されることでアノード層１１およびベース層９からドリフト層１２にホールｈが注入され、注入されたホールｈはカソード層１５に向かって移動する。絶縁ゲート型バイポーラトランジスタ領域１との境界付近のダイオード領域２は、絶縁ゲート型バイポーラ領域１からのホールｈの流入により、絶縁ゲート型バイポーラトランジスタ領域１と離れたダイオード領域２と比較してホールｈの濃度が高い状態である。ダイオード動作時には、第１電極１８から第２電極１９に向かう方向に環流電流が流れる。
実施の形態１に係る半導体装置のリカバリー動作について説明する。図１１は実施の形態１に係る半導体装置のリカバリー動作時におけるホールの動きを模式的に示す図である。図１１は図２におけるＥ−Ｅ線での断面図におけるリカバリー動作時のホールの動きを模式的に示す図である。リカバリー動作時には、第１電極１８には第２電極１９と比較して負の電圧が印加される。第１電極１８に負の電圧が印加されることでダイオード動作時にカソード層１５に向かい移動していたホールｈは、移動方向をアノード層１１に向かう方向に変えて移動する。リカバリー動作時には、ホールｈはアノード層および第１電極１８を介して半導体装置外部に流出する。ダイオード動作時にホールｈの濃度が高い絶縁ゲート型バイポーラトランジスタ領域１との境界付近のダイオード領域２のアノード層１１には、絶縁ゲート型バイポーラトランジスタ領域１と離れたダイオード領域２のアノード層１１と比較してより多くのホールｈが通過する。また、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２との境界近傍のホールｈの一部は、ベース層９および第１電極１８を介して半導体装置外部に流出する。リカバリー動作時には、第２電極１９から第１電極１８に向かう方向にリカバリー電流が流れる。
図１２は実施の形態１に係る半導体装置のリカバリー動作時における電流波形を模式的に示す図である。図１２に記載の横軸は経過した時間を示し、縦軸は流れる電流を示す。図１２において、環流電流は、０（ゼロ）を基準に矢印の方向（プラス側）に示されプラス側に向かうほど大きな環流電流が流れていることを示す。リカバリー電流は、０（ゼロ）を基準に矢印とは逆側の方向（マイナス側）に示されマイナス側に向かうほど大きなリカバリー電流が流れていることを示す。
図１２において、時間ｔ０はダイオード動作により環流電流が流れている時間である。時間ｔ０は図１２の横軸の基準となる時間である。時間ｔ１は環流電流が減少を始める時間である。時間ｔ２は環流電流が０（ゼロ）に減少した時間を示し、リカバリー電流が流れ始める時間を示す。時間ｔ３は、リカバリー電流が最大となる時間を示し、時間ｔ４はリカバリー電流が減少している最中の時間を示し、時間ｔ５はリカバリー電流が流れなくなった時間を示す。時間ｔ０から時間ｔ２までの期間がダイオード動作をしている期間であり、時間ｔ２から時間ｔ５までの期間がリカバリー動作をしている期間である。
時間ｔ１から時間ｔ３までの期間における単位時間あたりの電流の変化は、半導体装置が接続されている回路によって決まる。時間ｔ２にて環流電流が０（ゼロ）に減少した後は、リカバリー電流が流れる。これは、還流電流が０（ゼロ）に減少した後も半導体装置の内部にホールが残っている為である。ホールはリカバリー電流によって半導体装置の外部に流出する。時間ｔ５にて半導体装置の内部に蓄積されたホールが完全に無くなるとリカバリー電流は流れなくなる。
リカバリー動作期間においては、図１１に示すように、半導体基板内部のホールｈは第１電極１８に向かう方向に移動する。ホールｈが移動していくとアノード層１１とドリフト層１２との界面近傍のホールｈの濃度が徐々に低下していく。
アノード層１１とドリフト層１２との界面近傍のホールｈの濃度が低下していくと、アノード層１１とドリフト層１２との界面近傍が空乏化する。図１２に示す時間ｔ３は、図１１に示すアノード層１１とドリフト層１２との界面近傍が空乏化した時間である。
図１３は、実施の形態１に係る半導体装置のホール注入抑制の概念を模式的に示す図である。図１３は図２に記載のＣ−Ｃ線での断面におけるダイオード動作時のホール注入抑制の概念を模式的に示す図である。
図１３に示すように実施の形態１に係る半導体装置は、ダイオード動作時にｐ型のアノード層１１からドリフト層１２にホールｈが注入されている。一方で、ｎ型のキャリア注入抑制層１０からはドリフト層１２にホールｈが注入されていない。その為、キャリア注入抑制層１０を設けることで、キャリア注入抑制層１０を設けない場合と比較して、ダイオード動作時におけるホールｈの注入を抑制することができる。ホールｈの注入を抑制することでダイオード動作時におけるドリフト層１２とアノード層１１との界面近傍のホールの濃度が低下する。
ダイオード動作時におけるドリフト層１２とアノード層１１との界面近傍のホール濃度が低い程、ドリフト層１２とアノード層１１との界面近傍が空乏化する時間を早めることができる。つまり、キャリア注入抑制層１０を設けることでリカバリー電流が最大となる時間を早めることができる。図１２に示す時間ｔ１から時間ｔ３までの期間における単位時間あたりの電流の変化は、半導体装置が接続されている回路によって決まる。そのため、実施の形態１に係る半導体装置は時間ｔ１から時間ｔ３までの期間を短くできることからリカバリー電流の最大値を抑制することが可能である。したがって、アノード層１１の表層に選択的にキャリア注入抑制層１０を設けることで、リカバリー電流を抑制してリカバリー動作時の破壊耐量を向上させることができる。
ただし、キャリア注入抑制層１０を設ける場合の懸念として、リカバリー動作時のキャリア注入抑制層１０とアノード層１１との間のラッチアップによる破壊が挙げられる。図１４は実施の形態１に係る半導体装置のリカバリー動作時のラッチアップの概念を模式的に示す図である。図１４は図２に記載のＣ−Ｃ線での断面におけるリカバリー動作時のラッチアップの概念を模式的に示す図である。
図１４に示すようにリカバリー動作時には、ホールｈはアノード層１１を介して半導体装置の外部に流出する。しかしながら、キャリア注入抑制層１０の直下に存在するホールｈは、キャリア注入抑制層１０を通過して半導体装置の外部に流出できない。そのためキャリア注入抑制層１０の直下に存在するホールｈは、リカバリー動作時にキャリア注入抑制層１０とアノード層１１との界面を通った後に、アノード層１１を介して半導体装置の外部に流出する。
キャリア注入抑制層１０とアノード層１１との界面には抵抗Ｒ１が存在する。抵抗Ｒ１はキャリア注入抑制層１０直下のアノード層１１の濃度と、キャリア注入抑制層１０の幅によって特定される抵抗である。ホールｈが抵抗Ｒ１を通過する際にはオームの法則に則り電圧降下が起こる。電圧降下は、抵抗Ｒ１の大きさと抵抗Ｒ１を流れるホールｈの密度との夫々に比例して大きくなる。電圧降下がキャリア注入抑制層１０とアノード層１１との間のビルドインポテンシャルよりも大きくなった場合には、ｐ型であるアノード層１１とｎ型であるキャリア注入抑制層１０との間のｐｎ接合部でラッチアップが起こり、電流が流れ続けて破壊を招く。一般的にはｐｎ接合部のビルドインポテンシャルはおおよそ０．７Ｖであることから、０．７Ｖ未満の電圧降下とすることが必要である。
ホールｈは、第１電極１８側に引かれながら移動する。その為、ホールｈはキャリア注入抑制層１０とアノード層１１との界面を通る際にはキャリア注入抑制層１０の直下をキャリア注入抑制層１０の短手方向に移動した後に半導体装置の外部に流出する。リカバリー動作時のラッチアップを抑制するには、キャリア注入抑制層１０の短手方向の幅を狭くすることが効果的である。
絶縁ゲート型バイポーラトランジスタ領域においてもラッチアップは発生し得る。図１５は実施の形態１に係る半導体装置の絶縁ゲート型バイポーラトランジスタ領域におけるラッチアップの概念を模式的に示す図である。図１５は図２に記載のＢ−Ｂ線での断面における絶縁ゲート型バイポーラトランジスタ領域におけるラッチアップの概念を模式的に示す図である。
絶縁ゲート型バイポーラトランジスタ領域においては、絶縁ゲート型バイポーラトランジスタ領域を非通電状態に切り替える電気信号が入力された後に、ラッチアップが発生し得る。図１５に示すようにベース層９とエミッタ層８との接合部でラッチアップが発生し得る。非通電状態に切り替える電気信号が入力された後の絶縁ゲート型バイポーラトランジスタ領域では、ホールｈはベース層９を介して半導体装置の外部に流出する。しかしながら、エミッタ層８の直下に存在するホールｈは、エミッタ層８を通過して半導体装置の外部に流出はできない。そのためエミッタ層８の直下に存在するホールｈは、エミッタ層８とベース層９との界面をエミッタ層８の短手方向側に移動した後に、ベース層９を介して半導体装置の外部に流出する。
絶縁ゲート型バイポーラトランジスタ領域においてはエミッタ層８とベース層９との界面の抵抗Ｒ２により、ホールｈが通過する際に電圧降下が発生してラッチアップが発生し得る。
ここで、実施の形態１に係る半導体装置においては、全ての絶縁ゲート型バイポーラトランジスタ領域の面積の和が全てのダイオード領域の面積の和よりも広い。その為、絶縁ゲート型バイポーラトランジスタ領域を非通電状態に切り替える電気信号が入力された後に、ベース層９とエミッタ層８との接合部を通過するホールの密度よりも、ダイオード領域をリカバリー動作時にアノード層１１とキャリア注入抑制層１０との接合部を通過するホールの密度の方が高くなる。
実施の形態１に係る半導体装置においては、図２に示すように、Ｙ方向におけるキャリア注入抑制層１０の幅Ｗ１はエミッタ層８の幅Ｗ２より狭く、キャリア注入抑制層１０の幅Ｗ１は、エミッタ層８の幅Ｗ２に全てのダイオード領域２の面積の和を掛けて全ての絶縁ゲート型バイポーラトランジスタ領域１の面積の和で割った幅以下である。キャリア注入抑制層１０の幅Ｗ１をこのような幅とすることで、キャリア注入抑制層１０とアノード層１１との界面で発生する電圧降下をエミッタ層８とベース層９との界面で発生する電圧降下以下とすることが可能であり、キャリア注入抑制層１０とアノード層１１との間の接合部でのラッチアップの耐量をエミッタ層８とベース層９との間の接合部でのラッチアップの耐量より高くできる。
実施の形態１に係る半導体装置においては、ダイオード領域２にキャリア注入抑制層１０を形成しても、ラッチアップ耐量は絶縁ゲート型バイポーラトランジスタ領域１のラッチアップ耐量で決定されるので、ダイオード領域２のキャリア注入抑制層１０によってラッチアップ耐量が低下することを抑制できる。
なお、図２に示すように、実施の形態１に係る半導体装置では、アノード層１１とキャリア注入抑制層１０とが繰り返し配置された１周期の幅Ｐ１は、ベース層９とエミッタ層８とが繰り返し配置された１周期の幅Ｐ２よりも狭い。このことは、ラッチアップが発生しない狭い幅のキャリア注入抑制層１０をより多く配置することを可能とする。より多くのキャリア注入抑制層１０を配置することは、リカバリー電流を抑制することを可能とすることからリカバリー動作時における破壊耐量を向上できる。
以上より、実施の形態１に係る半導体装置では、キャリア注入抑制層１０を設けることで、ホールの注入抑制によりリカバリー電流を抑制し、更に平面視におけるキャリア注入抑制層１０の幅Ｗ１をエミッタ層８の幅Ｗ２よりも狭くすることでリカバリー動作時のラッチアップによる破壊を防止することが可能である。以上より、リカバリー動作時における破壊耐量を向上させた半導体装置を提供することができる。
＜実施の形態２＞
図１６および図１７を用いて実施の形態２に係る半導体装置の構成を説明する。図１６は実施の形態２に係る半導体装置を示す平面図である。図１７は実施の形態２に係る半導体装置を示す平面図である。図１７は、図１６に記載のＦ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図１７において、半導体基板の第１主面より上側に設けられる電極等の記載は省略している。図１６および図１７には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１６に示すように、実施の形態２に係る半導体装置２００は、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域２０とが半導体装置２００のＸ方向に繰り返し設けられている。
図２に示す実施の形態１に係る半導体装置ではアノード層１１とキャリア注入抑制層１０とが繰り返し配置される方向がベース層９とエミッタ層８とが繰り返し配置される方向と同一の方向となる構成であったことに対して、図１７に示す実施の形態２に係る半導体装置では、アノード層２２とキャリア注入抑制層２１とが繰り返し配置される方向がベース層９とエミッタ層８とが繰り返し配置される方向に対して交差する方向に繰り返し配置されたものである。
図１７に示すように、ダイオード領域２０において隣接するトレンチ５ｂとトレンチ５ｂとの間の表層および隣接するトレンチ５ｂとトレンチ５ｃとの間の表層には、ｎ型のキャリア注入抑制層２１とｐ型のアノード層２２とが繰り返し配置されている。キャリア注入抑制層２１およびアノード層２２は、Ｘ方向に短手方向を有する。またＸ方向においてキャリア注入抑制層２１およびアノード層２２は繰り返し配置されている。
しかしながら、キャリア注入抑制層２１の配置はこれに限らない。例えば、キャリア注入抑制層２１は短手方向を有するＸ方向においてアノード層２２と繰り返し配置されていれば良く、Ｘ方向においてキャリア注入抑制層２１の両側にアノード層２２が隣接するようにキャリア注入抑制層２１を配置しても良い。また、隣接するトレンチ５ｂとトレンチ５ｂとの間、もしくは隣接するトレンチ５ｂとトレンチ５ｃとの間に複数のキャリア注入抑制層２１を配置しても良い。
平面視においてＸ方向におけるキャリア注入抑制層２１の幅Ｗ３は、Ｙ方向におけるエミッタ層８の幅Ｗ２よりも狭い。図１７に示すようにＸ方向においてキャリア注入抑制層２１がトレンチ５ｂもしくはトレンチ５ｃに隣接している場合には、Ｘ方向におけるキャリア注入抑制層２１の幅Ｗ３をＹ方向におけるエミッタ層８の幅Ｗ２よりも狭くすることを容易とすることができる。つまり、ゲート電極７がＹ方向に長手方向を有する場合において、キャリア注入抑制層２１がＸ方向に短手方向を有し、更にキャリア注入抑制層２１がダミーゲート絶縁膜６ｂを介して、ダミーゲート電極１４と面する場合は、キャリア注入抑制層２１の短手方向の幅を狭くすることが容易となる。
実施の形態２に係る半導体装置においては、キャリア注入抑制層２１を設けることで、ダイオード動作時のホールの注入抑制が可能であり、リカバリー電流を抑制することが可能である。また、図１７に示すように、平面視においてキャリア注入抑制層２１の短手方向であるＸ方向の幅Ｗ３をエミッタ層８の短手方向であるＹ方向の幅Ｗ２よりも狭くすることでリカバリー動作時のラッチアップによる破壊を防止することが可能である。以上より、リカバリー動作時における破壊耐量を向上させた半導体装置を提供することができる。
＜実施の形態３＞
図１８および図１９を用いて実施の形態３に係る半導体装置の構成を説明する。図１８は実施の形態３に係る半導体装置を示す平面図である。図１９は実施の形態３に係る半導体装置を示す平面図である。図１９は、図１８に記載のＧ部を拡大した図であり、半導体基板の第１主面側の構造を示す平面図である。図１９において、半導体基板の第１主面の上に設けられる電極等の記載は省略している。図１８および図１９には説明の便宜上のために方向を示すＸＹＺ直交座標軸も示している。なお、実施の形態３において、実施の形態１および実施の形態２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図１８に示すように、実施の形態３に係る半導体装置３００は、絶縁ゲート型バイポーラトランジスタ領域１とダイオード領域３０とが半導体装置３００のＸ方向に繰り返し設けられている。
図１９に示すように、実施の形態３の半導体装置は、アノード層３２とキャリア注入抑制層３１とが繰り返し配置される方向が、ベース層９とエミッタ層８とが繰り返し配置される方向に対して同一な方向および交差する方向の双方に構成されたものである。
図１９に示すように、ダイオード領域３０において隣接するトレンチ５ｂとトレンチ５ｂとの間の表層および隣接するトレンチ５ｂとトレンチ５ｃとの間の表層には、不純物濃度が半導体基板の不純物濃度より高いｎ型のキャリア注入抑制層３１とｐ型のアノード層３２とが配置されている。平面視においてキャリア注入抑制層３１はアノード層３２に囲まれて配置されており、キャリア注入抑制層３１はトレンチ５ｃを挟んでベース層９と対向する位置に設けられている。
キャリア注入抑制層３１は、Ｘ方向に短手方向を有する。Ｘ方向におけるキャリア注入抑制層３１の幅Ｗ４は、Ｙ方向におけるエミッタ層８の幅Ｗ２よりも狭い。
実施の形態３に係る半導体装置では、ダイオード動作時にベース層９からダイオード領域３０にホールが流入する。絶縁ゲートバイポーラトランジスタ領域１からダイオード領域３０に流入するホールは、トレンチ５ｃを挟んでベース層９と対向する位置が最も多くなる。実施の形態３に係る半導体装置においては、キャリア注入抑制層３１はトレンチ５ｃを挟んでベース層９と対向する位置に設けられることで、絶縁ゲートバイポーラトランジスタ領域１からのホールの流入が多い位置のダイオード領域３０からのホールの注入を抑制することが可能である。このことは、絶縁ゲートバイポーラトランジスタ領域１からホールが流入する位置のホール濃度を抑制することが可能であり、リカバリー電流を抑制することが可能である。
実施の形態３に係る半導体装置においては、キャリア注入抑制層３１を設けることで、ダイオード動作時のホールの注入抑制が可能であり、リカバリー電流を抑制することが可能である。また、図１９に示すように、平面視においてキャリア注入抑制層３１の短手方向であるＸ方向の幅Ｗ４をエミッタ層８の短手方向であるＹ方向の幅Ｗ２よりも狭くすることでリカバリー動作時のラッチアップによる破壊を防止することが可能である。以上より、リカバリー動作時における破壊耐量を向上させた半導体装置を提供することができる。
実施の形態１から３において、ベース層が単層であるは構造を示したが、これに限らずベース層は同じ導電型で構成された２層構造であっても良い。例えば、ベース層と第１電極との接触部の接触抵抗が大きい場合は、ベース層の第１主面側に不純物濃度が高い高濃度ベース層を有し、高濃度ベース層よりも第２主面側に高濃度ベース層よりも不純物濃度が低い低濃度ベース層を有する２層構造とすることで、ベース層と第１電極との接触部の接触抵抗を下げることが可能である。同様に、アノード層と第１電極との接触部の接触抵抗が大きい場合は、アノード層の第１主面側に不純物濃度が高い高濃度アノード層を設け、アノード層の第２主面側に高濃度アノード層よりも不純物濃度が低い低濃度アノード層を有する２層とすることで、アノード層と第１電極との接触部の接触抵抗を下げることが可能である。
実施の形態１から３において、キャリア注入抑制層はダイオード領域に一様に設けた構造を示したが、キャリア注入抑制層は、必ずしもダイオード領域に一様に設ける必要はなく、例えば、平面視において絶縁ゲート型バイポーラトランジスタ領域と隣接する箇所のダイオード領域にのみ配置しても良い。
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。また各実施の形態は組み合わせすることが可能である。
１ 絶縁ゲート型バイポーラトランジスタ領域
２ ダイオード領域
６ａ ゲート絶縁膜
７ ゲート電極
８ エミッタ層
９ ベース層
１０ キャリア注入抑制層
１１ アノード層
１２ ドリフト層
１３ コレクタ層
１５ カソード層
２０ ダイオード領域
２１ キャリア注入抑制層
２２ アノード層
３０ ダイオード領域
３１ キャリア注入抑制層
３２ アノード層
Ｓ１ 第１主面
Ｓ２ 第２主面
Ｗ１ キャリア注入抑制層の幅
Ｗ２ エミッタ層の幅
Ｗ３ キャリア注入抑制層の幅
Ｗ４ キャリア注入抑制層の幅
Ｐ１ アノード層とキャリア注入抑制層とが繰り返し配置された１周期の幅
Ｐ２ ベース層とエミッタ層とが繰り返し配置された１周期の幅

Claims (11)

  1. 第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板に、絶縁ゲート型バイポーラトランジスタ領域とダイオード領域とが隣接して設けられた半導体装置であって、
    前記絶縁ゲート型バイポーラトランジスタ領域は、
    前記半導体基板の前記第１主面側の表層に設けられた第２導電型のベース層と、
    前記ベース層の前記第１主面側の表層に選択的に設けられ、平面視にて第１方向に短手方向を有する第１導電型のエミッタ層と、
    前記半導体基板の前記第１主面側に設けられ、ゲート絶縁膜を介して前記エミッタ層、前記ベース層および前記ドリフト層に面するゲート電極と、
    前記半導体基板の前記第２主面側の表層に設けられた第２導電型のコレクタ層と、を備え、
    前記ダイオード領域は、
    前記半導体基板の前記第１主面側の表層に設けられた第２導電型のアノード層と、
    前記アノード層の前記第１主面側の表層に選択的に設けられ、平面視にて第２方向に短手方向を有する第１導電型のキャリア注入抑制層と、
    前記半導体基板の前記第２主面側の表層に設けられた第１導電型のカソード層と、を備え、
    平面視において、前記第２方向における前記キャリア注入抑制層の幅は前記第１方向における前記エミッタ層の幅よりも狭い、
    半導体装置。
  2. 前記ゲート電極は前記第１方向に長手方向を有し、
    前記第２方向は前記第１方向と同じ方向である、
    請求項１に記載の半導体装置。
  3. 前記ゲート電極は前記第１方向に長手方向を有し、
    前記第２方向は前記第１方向と直交する方向である、
    請求項１に記載の半導体装置。
  4. 平面視において、前記ベース層と前記エミッタ層とが前記第１方向に繰り返し配置され、前記アノード層と前記キャリア注入抑制層とが前記第２方向に繰り返し配置されており、
    前記アノード層と前記キャリア注入抑制層とが繰り返し配置された１周期の幅は、前記ベース層と前記エミッタ層とが繰り返し配置された１周期の幅よりも狭い、
    請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記絶縁ゲート型バイポーラトランジスタ領域または前記ダイオード領域のいずれか一方または双方が二つ以上設けられ、
    平面視において、一つまたは複数の前記絶縁ゲート型バイポーラトランジスタ領域の面積の和は、一つまたは複数の前記ダイオード領域の面積の和よりも広い、
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記絶縁ゲート型バイポーラトランジスタ領域の数は前記ダイオード領域の数よりも多い、
    請求項５に記載の半導体装置。
  7. 前記絶縁ゲート型バイポーラトランジスタ領域の面積の和は、前記ダイオード領域の面積の和の１．１倍以上５倍以下である、
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 平面視において、前記第２方向における前記キャリア注入抑制層の幅は、前記第１方向における前記エミッタ層の幅に前記ダイオード領域の面積の和を掛けて、前記絶縁ゲート型バイポーラトランジスタ領域の面積の和で割った幅以下である、
    請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記ベース層は、
    前記第１主面側の表層に高不純物濃度ベース層と、
    前記高不純物濃度ベース層よりも前記第２主面側に設けられ、前記高不純物濃度ベース層よりも不純物濃度の低い低不純物濃度ベース層と、
    を有する、
    請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記アノード層は、
    前記第１主面側の表層に高不純物濃度アノード層と、
    前記高不純物濃度アノード層よりも前記第２主面側に設けられ、前記高不純物濃度アノード層よりも不純物濃度の低い低不純物濃度アノード層と、
    を有する、
    請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記第１主面上にアルミまたはアルミ合金で構成された電極を有し、前記キャリア注入抑制層はチタンもしくはチタン合金を介して前記電極と電気的に接続された、
    請求項１から１０のいずれか１項に記載の半導体装置。
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