JP2024053754A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＩＧＢＴの入力容量を増加させ、かつ、ゲートリーク電流を抑制する構造の半導体装置を得る。【解決手段】ＩＧＢＴ領域１０内の隣接アクティブトレンチ１１ｙ及びダイオード領域２０内の隣接容量調整トレンチ２２ｘはそれぞれ平面視してＹ方向に延びてストライプ状に設けられている。複数の交差トレンチ２３はそれぞれ平面視してＹ方向に直角に交差するＸ方向に延びてストライプ状に設けられている。複数の交差トレンチ２３はそれぞれ平面視して隣接容量調整トレンチ２２ｘから隣接アクティブトレンチ１１ｙにかけて設けられる。したがって、交差トレンチ２３内の交差トレンチ用電極２３ａを介して、隣接アクティブトレンチ１１ｙのゲート電極１１ａと隣接容量調整トレンチ２２ｘの容量調整電極２２ａとが電気的に接続される。【選択図】図１

Description

本開示は、ＩＧＢＴ領域及びダイオード領域を含んで構成される半導体装置及びその製造方法に関する。
電力用の半導体装置の高性能化と低コスト化のため、逆導通型絶縁ゲートバイポーラトランジスタ（ＲＣ－ＩＧＢＴ:Reverse Conducting:IGBT）などが開発されている。以下では、逆導通型絶縁ゲートバイポーラトランジスタを「ＲＣ－ＩＧＢＴ」と称して説明する。ＲＣ－ＩＧＢＴは双方向に通電できる半導体装置であり、例えばＩＧＢＴとダイオードを同一半導体基板に内蔵して一体化したものがある。
ＲＣ―ＩＧＢＴとして、ダイオード領域に設けられるトレンチを用いて容量を調整する構造が例えば特許文献１に提案されている。なお、トレンチ内には絶縁膜を介して電極材料が埋め込まれている。特許文献１では、ダイオード領域のトレンチを、半導体基板上に形成されるゲート配線部で引き上げてＩＧＢＴのゲート電位に接続するゲート接続構造を採用していた。
特開２０１２―４３８９０号公報
特許文献１等で開示された従来のゲート接続構造は、ダイオード領域に形成する複数のトレンチの総数を増加させると、複数のトレンチそれぞれにゲート引上部との接続領域を設ける必要があり、ゲート引上部との接続領域の個数も増加する。複数のトレンチそれぞれの接続領域は通常、端部に設けられる。
このため、従来のゲート接続構造は、ゲート引き上部との接続領域に電界集中が起き易い構造となる。したがって、従来のゲート接続構造は、ゲートリーク電流を増加させるように作用するため、入力容量を増加させる目的でダイオード領域に設けるトレンチ数を増加させると、ゲートリーク電流が増加してしまうという問題点があった。なお、入力容量とは、具体的には、ＩＧＢＴのゲート・エミッタ間容量Cgeとゲート・コレクタ間容量Cgcとの合計値を意味する。
本開示は上記問題点を解決するためになされたもので、ＩＧＢＴの入力容量を増加させ、かつ、ゲートリーク電流を抑制する構造の半導体装置を得ることを目的とする。
本開示に係る半導体装置は、内部にＩＧＢＴを有するＩＧＢＴ領域と、内部にダイオードを有するダイオード領域とを含んで構成される半導体装置であって、第１及び第２の主面を有する半導体基板と、前記半導体基板に設けられる第１の導電型のドリフト層と、前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に選択的に配置される第２の導電型のベース層と、前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に選択的に配置される第２の導電型のアノード層と、前記半導体基板の前記第１の主面上に設けられるエミッタ電極とを備え、前記ＩＧＢＴ領域及び前記ダイオード領域間で前記ドリフト層及び前記エミッタ電極が共用され、前記ＩＧＢＴ領域で前記ベース層が利用され、前記ダイオード領域で前記アノード層が利用され、前記半導体装置は、前記第１の主面側から前記ベース層を貫通して前記ドリフト層の一部に達する領域に設けられるアクティブトレンチと、前記第１の主面側から前記アノード層を貫通して前記ドリフト層の一部に達する領域に設けられるダイオードトレンチと、前記第１の主面側から少なくとも前記アノード層の一部にかけて設けられる容量調整トレンチと、前記第１の主面側から前記ベース層または前記アノード層を貫通して前記ドリフト層の一部に達する領域に設けられる交差トレンチとをさらに備え、前記ＩＧＢＴ領域及び前記ダイオード領域間で前記交差トレンチが共用され、前記ＩＧＢＴ領域で前記アクティブトレンチが利用され、前記ダイオード領域で前記ダイオードトレンチ及び前記容量調整トレンチが利用され、前記アクティブトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれ、前記ダイオードトレンチ内にダイオード絶縁膜を介してダイオード電極が埋め込まれ、前記容量調整トレンチ内に容量調整絶縁膜を介して容量調整電極が埋め込まれ、前記交差トレンチ内に交差トレンチ用絶縁膜を介して交差トレンチ用電極が埋め込まれ、前記ダイオード電極は前記エミッタ電極に電気的に接続され、前記交差トレンチは平面視して前記容量調整トレンチから前記アクティブトレンチにかけて設けられ、前記交差トレンチ用電極を介して、前記ゲート電極と前記容量調整電極とが電気的に接続されることを特徴する。
本開示の半導体装置において、ＩＧＢＴ領域に設けられるゲート電極は、半導体基板内に設けられる交差トレンチ用電極を介して、ダイオード領域に設けられる容量調整電極と電気的に接続されている。
このため、本開示の半導体装置は、アクティブトレンチの数を増やすことなく、ＩＧＢＴの入力容量の増加を図り、かつ、ゲートリーク電流の抑制を図ることができる。
本開示の実施の形態１である半導体装置の平面構造を示す平面図である。 図１のＡ－Ａ断面構造を示す断面図である。 図１のＢ－Ｂ断面構造を示す断面図である。 本開示の実施の形態２である半導体装置の断面構造を示す断面図である。 本開示の実施の形態３である半導体装置の断面構造を示す断面図である。 本開示の実施の形態４である半導体装置の断面構造を示す断面図である。 本開示の実施の形態５である半導体装置の断面構造を示す断面図である。 本開示の実施の形態６である半導体装置の平面構造を示す平面図である。
＜はじめに＞
以下、図面を参照しながら実施の形態１～実施の形態６について説明する。図面は模式的に示されたものであるため、サイズ及び位置の相互関係は変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。以下の説明では、「上」、「下」、「側」、「底」、「表（おもて）」または「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向を限定するものではない。半導体の導電型について、第１の導電型をｎ型、第２の導電型をｐ型として説明を行う。しかし、これらを反対にして第１の導電型をｐ型、第２の導電型をｎ型としてもよい。ｎ＋型はｎ型よりもドナー不純物の濃度が高く、ｎ－型はｎ型よりもドナー不純物の濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりもアクセプタ不純物の濃度が高く、ｐ－はｐ型よりもアクセプタ不純物の濃度が低いことを意味する。
＜実施の形態１＞
図１は本開示の実施の形態１である半導体装置８１を上方から視た平面構造を示す平面図である。図２は図１のＡ－Ａ断面構造を示す断面図、図３は図１のＢ－Ｂ断面構造を示す断面図である。図１～図３それぞれにＸＹＺ直交座標系を記している。なお、図１では、半導体基板４０の上面上の構造である層間絶縁膜４及びエミッタ電極６の図示を省略している。
図１～図３に示すように、本開示の実施の形態１である半導体装置８１は半導体基板４０を備えている。実施の形態１の半導体装置８１は、内部にＩＧＢＴ(Insulated Gate Bipolar Transistor)を有するＩＧＢＴ領域１０と、内部にダイオードを有するダイオード領域２０とを含んで構成される。
なお、半導体基板４０は、＋Ｚ方向側の第１の主面である第１主面Ｓ１と、第１主面Ｓ１に対向する－Ｚ方向側の第２の主面である第２主面Ｓ２とを有している。さらに、半導体基板４０は、ＩＧＢＴ領域１０及びダイオード領域２０に分類されている。
半導体基板４０に第１の導電型であるｎ－型のドリフト層１及びｎ型のキャリア蓄積層２が設けられる。ドリフト層１の上面上にキャリア蓄積層２が設けられる。すなわち、ドリフト層１に対し第１主面Ｓ１側で隣接してキャリア蓄積層２が設けられる。ドリフト層１とキャリア蓄積層２との組合せ構造が広義のドリフト層として機能する。
半導体基板４０に第２の導電型であるｐ型のベース層１５とｐ型のアノード層２５とがさらに設けられる。
ベース層１５は、ＩＧＢＴ領域１０内においてキャリア蓄積層２の上面上に形成される。すなわち、ベース層１５は、ドリフト層１に対し半導体基板４０の第１主面Ｓ１側に選択的に配置される。ベース層１５はＩＧＢＴ領域１０内に設けられる。
アノード層２５は、ダイオード領域２０内においてキャリア蓄積層２の上面上に形成される。すなわち、アノード層２５は、ドリフト層１に対し半導体基板４０の第１主面Ｓ１側に選択的に配置される。アノード層２５はダイオード領域２０内に設けられる。
ベース層１５及びアノード層２５の＋Ｚ方向側の上面が半導体基板４０の第１主面Ｓ１となる。
ＩＧＢＴ領域１０は、半導体基板４０の第１主面Ｓ１から第２主面Ｓ２に及ぶ。ダイオード領域２０も半導体基板４０の第１主面Ｓ１から第２主面Ｓ２に及ぶ。
図２に示すように、ＩＧＢＴ領域１０には、ｎ＋型のエミッタ層１３、ｐ＋型のＩＧＢＴコンタクト層１４及びアクティブトレンチ１１が存在する。
図１及び図２に示されるように、ＩＧＢＴ領域１０には、ベース層１５の上層部にｐ＋型のＩＧＢＴコンタクト層１４とｎ＋型のエミッタ層１３が選択的に設けられる。
一方、図１～図３に示されるように、ダイオード領域２０において、アノード層２５の上層部にｐ＋型のダイオードコンタクト層２４が選択的に設けられる。
図２に示すように、ＩＧＢＴ領域１０に関し、エミッタ層１３が形成された領域において複数のアクティブトレンチ１１が設けられる。複数のアクティブトレンチ１１はそれぞれが半導体基板４０の第１主面Ｓ１側からベース層１５及びキャリア蓄積層２を貫通してドリフト層１の一部に達する領域に設けられる。
複数のアクティブトレンチ１１それぞれにゲート絶縁膜１１ｂを介してゲート電極１１ａが埋め込まれている。なお、ゲート絶縁膜１１ｂはアクティブトレンチ１１の内壁に形成される。以下、装置構造の説明において、アクティブトレンチ１１に関し、ゲート電極１１ａ及びゲート絶縁膜１１ｂを含む完成構造を単に「アクティブトレンチ１１」と称する場合がある。
図１に示すように、複数のアクティブトレンチ１１はそれぞれ平面視してＹ方向に延びるストライプ状に設けられている。
図１～図３に示すように、ダイオード領域２０にはダイオードトレンチ２１及び複数の容量調整トレンチ２２が設けられている。なお、図１及び図２では一つのダイオードトレンチ２１のみ示しているが、ダイオード領域２０に複数のダイオードトレンチ２１を設けもよい。
図２に示すように、ダイオードトレンチ２１は、半導体基板４０の第１主面Ｓ１側からアノード層２５及びキャリア蓄積層２を貫通してドリフト層１の一部に達する領域に設けられる。
ダイオードトレンチ２１にダイオード絶縁膜２１ｂを介してダイオード電極２１ａが埋め込まれている。なお、ダイオード絶縁膜２１ｂはダイオードトレンチ２１の内壁に形成される。以下、装置構造の説明において、ダイオードトレンチ２１に関し、ダイオード電極２１ａ及びダイオード絶縁膜２１ｂを含む完成構造を単に「ダイオードトレンチ２１」と称する場合がある。
さらに、図２に示すように、複数の容量調整トレンチ２２はそれぞれ半導体基板４０の第１主面Ｓ１側からアノード層２５及びキャリア蓄積層２を貫通してドリフト層１の一部に達する領域に設けられる。
複数の容量調整トレンチ２２はそれぞれ容量調整絶縁膜２２ｂを介して容量調整電極２２ａが埋め込まれている。なお、容量調整絶縁膜２２ｂは容量調整トレンチ２２の内壁に形成される。以下、装置構造の説明において、容量調整トレンチ２２に関し、容量調整電極２２ａ及び容量調整絶縁膜２２ｂを含む完成構造を単に「容量調整トレンチ２２」と称する場合がある。
図１及び図２に示すように、複数の容量調整トレンチ２２のうち、一つの容量調整トレンチ２２がＩＧＢＴ領域１０とダイオード領域２０との境界Ｌ１２の近くに設けられ、この容量調整トレンチ２２が隣接容量調整トレンチ２２ｘとなる。一方、複数のアクティブトレンチ１１のうち境界Ｌ１２に最も近い位置に設けられるアクティブトレンチ１１が隣接アクティブトレンチ１１ｙとなる。
加えて、図３に示すように、ダイオード領域２０において、複数の交差トレンチ２３はそれぞれ半導体基板４０の第１主面Ｓ１側からアノード層２５及びキャリア蓄積層２を貫通してドリフト層１の一部に達する領域に設けられる。なお、ＩＧＢＴ領域１０において、複数の交差トレンチ２３はそれぞれ半導体基板４０の第１主面Ｓ１側からベース層１５及びキャリア蓄積層２を貫通してドリフト層１の一部に達する領域に設けられる。
複数の交差トレンチ２３はそれぞれ交差トレンチ用絶縁膜２３ｂを介して交差トレンチ用電極２３ａが埋め込まれている。なお、容量調整絶縁膜２２ｂは交差トレンチ２３の内壁に形成される。以下、装置構造の説明において、交差トレンチ２３に関し、交差トレンチ用電極２３ａ及び交差トレンチ用絶縁膜２３ｂを含む完成構造を単に「交差トレンチ２３」と称する場合がある。
図１に示すように、ダイオードトレンチ２１は平面視してＹ方向に延びてストライプ状に設けられている。同様に、複数の容量調整トレンチ２２はそれぞれ平面視してＹ方向に延びてストライプ状に設けられている。
一方、複数の交差トレンチ２３はそれぞれ平面視してＹ方向に直角に交差するＸ方向に延びてストライプ状に設けられている。具体的には、複数の交差トレンチ２３はそれぞれ平面視して隣接容量調整トレンチ２２ｘから隣接アクティブトレンチ１１ｙにかけて設けられ、交差トレンチ用電極２３ａと隣接アクティブトレンチ１１ｙのゲート電極１１ａとを接触させ、かつ、交差トレンチ用電極２３ａと隣接容量調整トレンチ２２ｘの容量調整電極２２ａとを接触させている。
したがって、交差トレンチ２３内の交差トレンチ用電極２３ａを介して、隣接アクティブトレンチ１１ｙのゲート電極１１ａと隣接容量調整トレンチ２２ｘの容量調整電極２２ａとが電気的に接続される。
加えて、交差トレンチ２３は、平面視して隣接配置された一対の容量調整トレンチ２２，２２間にも設けられ、交差トレンチ用電極２３ａと一対の容量調整電極２２ａ，２２ａそれぞれとが接触する。したがって、交差トレンチ用電極２３ａを介して、一対の容量調整電極２２ａ間が電気的に接続される。
なお、３個以上の複数の容量調整トレンチ２２が形成される場合も、複数組の一対の容量調整トレンチ２２，２２に対応して複数の交差トレンチ２３を設けることにより、複数の交差トレンチ用電極２３ａを介して、複数の容量調整トレンチ２２間を電気的に接続することができる。ただし、複数の容量調整トレンチ２２間にダイオードトレンチ２１が設けられない平面構造にする必要がある。
このように、交差トレンチ２３は平面視して複数の容量調整トレンチ２２間に設けられることにより、交差トレンチ用電極２３ａを介して複数の容量調整電極２２ａ間が電気的に接続される。
ＩＧＢＴ領域１０において、ＩＧＢＴコンタクト層１４、エミッタ層１３及びゲート電極１１ａの表面上に形成される表面構造として、例えば、図２及び図３に示すエミッタ電極６及び層間絶縁膜４が形成されている。エミッタ電極６は図示しない外部端子等により接地電池等の基準電位に設定されている。
図２に示すように、層間絶縁膜４はアクティブトレンチ１１の上部を覆って形成されており、層間絶縁膜４を含む半導体基板４０の上面上にエミッタ電極６が設けられる。層間絶縁膜４の存在により、ゲート電極１１ａとエミッタ電極６との絶縁が図られている。半導体基板４０の上面上において、層間絶縁膜４が形成されていない開口領域１８上にエミッタ電極６が形成されているため、エミッタ電極６は、エミッタ層１３及びＩＧＢＴコンタクト層１４と電気的に接続される。
ＩＧＢＴ領域１０において、ドリフト層１の裏面上に形成される裏面構造として、例えば、図２に示すｎ型のバッファ層３、ｐ型のコレクタ層１６及びコレクタ電極７が形成されている。
ＩＧＢＴ領域１０において、バッファ層３はドリフト層１の－Ｚ方向側、すなわち、第２主面Ｓ２側の下面に設けられ、コレクタ層１６はバッファ層３の下面に設けられる。さらに、コレクタ電極７はコレクタ層１６の下面に設けられる。
上述したエミッタ電極６、ＩＧＢＴコンタクト層１４、エミッタ層１３、ベース層１５、ドリフト層１、バッファ層３、コレクタ層１６、コレクタ電極７、ゲート電極１１ａ、及びゲート絶縁膜１１ｂを主要構成要素としたＩＧＢＴがＩＧＢＴ領域１０内に設けられる。
このような構成において、ＩＧＢＴは、ゲート電極１１ａに正の電圧を印加し、ベース層１５の一部にｎ型のチャネル領域を形成しつつ、コレクタ電極７に正の電圧を印加することで動作する。
次に、図１～図３を参照して、ダイオード領域２０の構造について説明する。ダイオード領域２０において、半導体基板４０に、ドリフト層１、キャリア蓄積層２、アノード層２５、ダイオードコンタクト層２４、ダイオードトレンチ２１、複数の容量調整トレンチ２２、及び複数の交差トレンチ２３が設けられる。
ドリフト層１及びキャリア蓄積層２は、ダイオード領域２０及びＩＧＢＴ領域１０間で共用されている。
ダイオード領域２０において、ダイオードコンタクト層２４、アノード層２５及びダイオードトレンチ２１、容量調整トレンチ２２及び交差トレンチ２３を含む半導体基板４０の表面上に形成される表面構造として、図２及び図３に示すエミッタ電極６及び層間絶縁膜４が形成されている。
図２及び図３に示すように、層間絶縁膜４はダイオードトレンチ２１、複数の容量調整トレンチ２２及び複数の交差トレンチ２３それぞれの上部を覆って形成されており、層間絶縁膜４を含む半導体基板４０の上面上にエミッタ電極６が設けられる。層間絶縁膜４の存在により、ダイオード電極２１ａ、容量調整電極２２ａ及び交差トレンチ用電極２３ａとエミッタ電極６との絶縁が図られている。
なお、ダイオード電極２１ａは、図１～図３では図示しない領域で、エミッタ電極６と電気的に接続されている。
半導体基板４０の上面上において、層間絶縁膜４が形成されていない開口領域１８上にエミッタ電極６が形成されているため、ダイオード領域２０内のエミッタ電極６は、ダイオードコンタクト層２４と電気的に接続される。
エミッタ電極６は、ＩＧＢＴ領域１０とダイオード領域２０とで共通使用する電極である。エミッタ電極６の材料として例えばアルミニウム合金が考えられる。
ダイオード領域２０において、ドリフト層１の裏面上に形成される裏面構造として、図２及び図３に示すｎ型のバッファ層３、ｎ＋型のカソード層２６及びコレクタ電極７が設けられている。
ダイオード領域２０において、バッファ層３はドリフト層１の－Ｚ方向側、すなわち第２主面Ｓ２側の下面に設けられ、カソード層２６はバッファ層３の下面に設けられる。コレクタ電極７はカソード層２６の下面に設けられる。
ｎ型のバッファ層３とコレクタ電極７とは、ＩＧＢＴ領域１０及びダイオード領域２０間で共通利用することができる。なお、カソード層２６はダイオード領域２０で利用される。
上述したエミッタ電極６、アノード層２５、ドリフト層１、キャリア蓄積層２、バッファ層３、カソード層２６、及びコレクタ電極７を主要構成要素としたダイオードがダイオード領域２０内に設けられる。ダイオード領域２０において、エミッタ電極６がアノード電極として機能し、コレクタ電極７がカソード電極として機能する。
このように、ＩＧＢＴ領域１０及びダイオード領域２０間でドリフト層１、キャリア蓄積層２、バッファ層３、エミッタ電極６及びコレクタ電極７が共用される。一方、ＩＧＢＴ領域１０でベース層１５、エミッタ層１３、ＩＧＢＴコンタクト層１４及びコレクタ層１６が利用され、ダイオード領域２０でダイオードコンタクト層２４、アノード層２５及びカソード層２６が利用される。
また、ＩＧＢＴ領域１０及びダイオード領域２０間で交差トレンチ２３が共用され、ＩＧＢＴ領域１０でアクティブトレンチ１１が利用され、ダイオード領域２０でダイオードトレンチ２１及び容量調整トレンチ２２が利用される。
（効果）
実施の形態１の半導体装置８１において、ＩＧＢＴ領域１０に設けられる隣接アクティブトレンチ１１ｙのゲート電極１１ａは、半導体基板４０内に設けられる交差トレンチ用電極２３ａを介して、ダイオード領域２０に設けられる隣接容量調整トレンチ２２ｘの容量調整電極２２ａと電気的に接続されるゲート接続構造を有している。
複数の容量調整トレンチ２２それぞれに関し、容量調整電極２２ａが容量調整絶縁膜２２ｂを介してアノード層２５とが対向する部分がＩＧＢＴのゲート・エミッタ間容量Cgeとして寄与し、容量調整電極２２ａが容量調整絶縁膜２２ｂを介してキャリア蓄積層２またはドリフト層１とが対向する部分がＩＧＢＴのゲート・コレクタ間容量Cgcとして寄与する。なお、入力容量は、ＩＧＢＴのゲート・エミッタ間容量Cgeとゲート・コレクタ間容量Cgcとの合計値となる。
したがって、半導体装置８１の上記ゲート接続構造により、少なくとも隣接容量調整トレンチ２２ｘの容量調整電極２２ａをＩＧＢＴの入力容量として利用できる分、ＩＧＢＴ領域１０に形成されるＩＧＢＴの入力容量を増加させることができる。
このため、実施の形態１の半導体装置８１はアクティブトレンチ１１の数を増やすことなく、必要最小限のアクティブトレンチ１１の数でＩＧＢＴ領域１０に形成されるＩＧＢＴの入力容量の増加を図り、かつ、ＩＧＢＴにおけるゲートリーク電流の抑制を図ることができる。
本開示では、ｄｉ／ｄｔで示す電流変化が律速の場合を想定し、ｄｖ／ｄｔで示す電圧変化を高めたスイッチング特性のＩＧＢＴを得ることを主要目的としている。このため、ＩＧＢＴにおける帰還容量に対する入力容量の比を大きくすべく、本開示の半導体装置は、入力容量を増加させる効果を奏している。なお、「帰還容量」は、ＩＧＢＴにおけるゲート・コレクタ間寄生容量Cgcである。
次に、ゲートリーク電流の抑制効果について説明する。従来の半導体装置は、ゲート電極と容量調整電極とを電気的に接続するために、アクティブトレンチ及び容量調整トレンチの端部領域上にゲート引出電極等の電気的接続部材を設けていた。このため、従来の半導体装置は、ＩＧＢＴのゲート電圧付与時に、上記電気的接続部材からアクティブトレンチや容量調整トレンチの端部領域に電界集中が生じ易いゲート電極構造となっていた。
その結果、従来の半導体装置は、上述した電界集中によりゲートリーク電流の増加を招いてしまう問題点があった。
一方、実施の形態１の半導体装置８１は、半導体基板４０内に設けられる交差トレンチ用電極２３ａを電気的接続部材として用いているため、上述した電界集中を起こす可能性はなく、ゲートリーク電流の抑制を図ることができる。
実施の形態１の半導体装置８１において、ダイオード領域２０に設けられる複数の容量調整電極２２ａは交差トレンチ用電極２３ａを介して電気的に接続される。
このため、実施の形態１の半導体装置８１は、複数の容量調整電極２２ａをＩＧＢＴの入力容量として利用できる分、ＩＧＢＴ領域１０に形成されるＩＧＢＴの入力容量のさらなる増加を図ることができる。
また、容量調整電極２２ａ及び交差トレンチ用電極２３ａの上層には層間絶縁膜４が設けられており、容量調整電極２２ａ及び交差トレンチ用電極２３ａは共にエミッタ層１３やエミッタ電極６と電気的接続関係を有さない。
したがって、容量調整電極２２ａ及び交差トレンチ用電極２３ａをゲート電極とし、カソード層２６を電極領域とした寄生ｎＭＯＳＦＥＴが形成されることないため、ダイオード動作時のオン電圧増加を抑制することができる。
（製造方法）
実施の形態１の半導体装置８１の製造方法は、以下のステップ(a)～(d)を含み、ステップ(a)～(d)を実行することにより、完成前のアクティブトレンチ１１、ダイオードトレンチ２１、容量調整トレンチ２２及び交差トレンチ２３を形成している。
ステップ(a)…アクティブトレンチ１１を形成するステップ、
ステップ(b)…ダイオードトレンチ２１を形成するステップ、
ステップ(c)…容量調整トレンチ２２を形成するステップ、
ステップ(d)…交差トレンチ２３を形成するステップ、
上記したステップ(a)～(d)は同時に実行される。したがって、完成前のトレンチ１１，２１～２３は同程度の形成深さで形成される。
例えば、半導体基板４０上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によって完成前のトレンチ１１，２１～２３を形成する部分の酸化膜に開口部を形成し、開口部を形成したマスクとして半導体基板４０をエッチングする等の既存の製法によって、ステップ(a)～(d)を同時に実行することができる。
なお、トレンチ１１，２１～２３は、例えば、以下で示す工程を経て完成させることができる。酸素を含む雰囲気中で半導体基板４０を加熱してトレンチ１１，２１～２３の内壁および半導体基板４０の第１主面Ｓ１上に酸化膜を形成する。この例では、絶縁膜として酸化膜を採用している。
トレンチ１１，２１～２３の内壁に形成された酸化膜のうち、アクティブトレンチ１１内の酸化膜がゲート絶縁膜１１ｂとなり、ダイオードトレンチ２１内に形成された酸化膜がダイオード絶縁膜２１ｂとなる。同様に、容量調整トレンチ２２内に形成された酸化膜が容量調整絶縁膜２２ｂとなり、交差トレンチ２３内に形成された酸化膜が交差トレンチ用絶縁膜２３ｂとなる。半導体基板４０の第１主面Ｓ１上に形成された上記酸化膜は後の工程で除去される。
次に、内壁に上記酸化膜を形成したトレンチ１１，２１～２３内に、ＣＶＤ（chemical vapor deposition）法等を用いてｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲート電極１１ａ、ダイオード電極２１ａ、容量調整電極２２ａ及び交差トレンチ用電極２３ａを形成する。
実施の形態１の半導体装置８１の製造方法は、上述したステップ(a)～(d)を同時に実行することにより、製造工程数を増加させることなく、アクティブトレンチ１１、ダイオードトレンチ２１、容量調整トレンチ２２及び交差トレンチ２３を含む半導体装置８１を製造することができる。
＜実施の形態２＞
図４は本開示の実施の形態２である半導体装置８２の断面構造を示す断面図である。図４は実施の形態１で示した図１のＡ－Ａ断面構造に相当する。図４においてＸＹＺ直交座標系を記している。
以下、図１～図３で示した実施の形態１の半導体装置８１と同様な構造は、同一の参照符号を付して説明を適宜省略し、実施の形態２の半導体装置８２の特徴箇所を中心に説明する。
図４に示すように、半導体装置８２は、ダイオード領域２０において、キャリア蓄積層２及びアノード層２５がアノード層２５Ｂに置き替わった構造を有している。
アノード層２５Ｂはドリフト層１の第１主面Ｓ１側に隣接して設けられる。すなわち、アノード層２５Ｂの下面はドリフト層１の上面に一致する。このように、アノード層２５Ｂは、実施の形態１のアノード層２５及びキャリア蓄積層２の組合せ構造に対する形成深さを有している。
図４に示すように、ダイオードトレンチ２１及び複数の容量調整トレンチ２２はそれぞれ第１主面Ｓ１からアノード層２５Ｂを貫通してドリフト層１の一部に達する領域に設けられる。
さらに、ダイオード領域２０に設けられるアノード層２５Ｂはベース層１５と比較的して第２主面Ｓ２側への形成深さが深い。すなわち、アノード層２５Ｂは実施の形態１のキャリア蓄積層２の膜厚分、ベース層１５より深く形成されている。
実施の形態２の半導体装置８２において、ダイオード領域２０に設けられるアノード層２５Ｂは、ＩＧＢＴ領域１０に設けられるベース層１５と比較的して形成深さが深い構造を呈している。このため、実施の形態２の半導体装置８２は、ＩＧＢＴの入力容量の増加を図ることができる。
以下、ＩＧＢＴの入力容量の増加を図れる理由を説明する。入力容量の一部となるゲート・エミッタ間寄生容量Cgeは、アノード層２５Ｂと容量調整トレンチ２２との接触面積に比例する。したがって、アノード層２５Ｂをベース層１５と比較的して形成深さを深くする分、上記接触面積が増加する結果、ＩＧＢＴの入力容量が増加することになる。
実施の形態２の半導体装置８２の製造方法は、実施の形態１と同様のステップ(a)～(d)を同時に実行することができ、実施の形態１と同様な効果を奏することができる。
＜実施の形態３＞
図５は本開示の実施の形態３である半導体装置８３の断面構造を示す断面図である。図５は実施の形態１で示した図１のＡ－Ａ断面構造に相当する。図５においてＸＹＺ直交座標系を記している。
以下、図１～図３で示した実施の形態１の半導体装置８１または図４で示した実施の形態２の半導体装置８２と同様な構造は、同一の参照符号を付して説明を適宜省略し、実施の形態３の半導体装置８３の特徴箇所を中心に説明する。
図５に示すように、実施の形態３の半導体装置８３において、複数の容量調整トレンチは、隣接容量調整トレンチ２２ｘと容量調整トレンチ３２とに分類される。隣接容量調整トレンチ２２ｘはアクティブトレンチ１１に最も近い位置に設けられるトレンチである。容量調整トレンチ３２は容量調整トレンチ２２以外の中間容量調整トレンチとして機能する。
容量調整トレンチ３２に容量調整絶縁膜３２ｂを介して容量調整電極３２ａが埋め込まれている。以下、装置構造の説明において、容量調整トレンチ３２に関し、容量調整電極３２ａ及び容量調整絶縁膜３２ｂを含む完成構造を単に「容量調整トレンチ３２」と称する場合がある。
交差トレンチ２３は、平面視して隣接容量調整トレンチ２２ｘ，容量調整トレンチ３２間に設けられ、交差トレンチ用電極２３ａを介して、隣接容量調整トレンチ２２ｘの容量調整電極２２ａと容量調整トレンチ３２の容量調整電極３２ａとが電気的に接続される。
隣接容量調整トレンチ２２ｘは第１の深さを有している。第１の深さは、第１主面Ｓ１側からアノード層２５Ｂを貫通してドリフト層１の一部に達する深さである。
一方、中間容量調整トレンチである容量調整トレンチ３２は底面がアノード層２５Ｂ内に設けられる第２の深さを有している。すなわち、容量調整トレンチ３２の第２の深さは、容量調整トレンチ２２の第１の深さと比較して浅い。したがって、実施の形態３の半導体装置８３における容量調整トレンチ２２及び３２は、第１主面Ｓ１側から少なくともアノード層２５Ｂの一部にかけて設けられる。
実施の形態３の半導体装置８３は、複数の容量調整トレンチのうち中間容量調整トレンチである容量調整トレンチ３２の形成深さを第２の深さに設定する分、ＩＧＢＴにおける複数の容量調整電極による帰還容量値を減少させることができる。なお、複数の容量調整電極は隣接容量調整トレンチ２２ｘの容量調整電極２２ａと容量調整トレンチ３２の容量調整電極３２ａとを含んでいる。
図５で示す容量調整トレンチ３２の底部がアノード層２５Ｂ内に存在するため、容量調整トレンチ３２における帰還容量は実質的に“０”となる。
その結果、実施の形態３の半導体装置８２は、ＩＧＢＴにおける帰還容量を減少させることにより、ターンオン上昇時間の短縮、ターンオフ下降時間の短縮、及び電力損失の縮小を図ることができる。
また、隣接容量調整トレンチ２２ｘはアノード層２５Ｂを貫通してドリフト層１の一部に達する第１の深さを有しているため、半導体装置８３の耐圧低下を抑制することができる。
すなわち、隣接アクティブトレンチ１１ｙと隣接容量調整トレンチ２２ｘとの間で挟まれた領域を空乏化することにより、半導体装置８３の耐圧低下を抑制することができる。なお、挟まれた領域とは、具体的には、キャリア蓄積層２及びベース層１５が該当する。
なお、図５では、中間容量調整トレンチとして一つの容量調整トレンチ３２のみを示したが、複数の中間容量調整トレンチを形成しても良い。この場合、複数の中間容量調整トレンチのうち少なくとも一つを容量調整トレンチ３２のように第２の深さで形成すれば良く、他の中間容量調整トレンチは容量調整トレンチ２２と同様に第１の深さで形成しても良い。
実施の形態３の半導体装置８３の製造方法は、実施の形態１と同様のステップ(a)～(d)を同時に実行することができ、実施の形態１と同様な効果を奏することができる。
ただし、容量調整トレンチ３２の形成深さは、トレンチ１１，２１～２３と異なるため、ステップ(a)～(d)と異なるタイミングで、容量調整トレンチ３２を形成することが望ましい。なお、アクティブトレンチ１１、ダイオードトレンチ２１及び交差トレンチ２３は第１の深さで形成される。
＜実施の形態４＞
図６は本開示の実施の形態４である半導体装置８４の断面構造を示す断面図である。図６は実施の形態１で示した図１のＡ－Ａ断面構造に相当する。図６においてＸＹＺ直交座標系を記している。
以下、図１～図３で示した実施の形態１の半導体装置８１または図４で示した実施の形態２の半導体装置８２と同様な構造は、同一の参照符号を付して説明を適宜省略し、実施の形態４の半導体装置８４の特徴箇所を中心に説明する。
図６に示すように、複数のアクティブトレンチ１１のうち隣接するアクティブトレンチ１１，１１間は第１の間隔であるアクティブトレンチピッチＰ１を隔てて均等に配置されている。すなわち、複数のアクティブトレンチ１１はＸ方向に沿って均等間隔で離散して配置される。
図６に示すように、複数の容量調整トレンチ２２のうち隣接する容量調整トレンチ２２，２２間は、第２の間隔である容量調整トレンチピッチＰ２を隔てて配置される。すなわち、複数の容量調整トレンチ２２はＸ方向に沿って均等間隔で離散して配置される。第２の間隔である容量調整トレンチピッチＰ２は、第１の間隔であるアクティブトレンチピッチＰ１より狭い。
実施の形態４の半導体装置８４において、複数の容量調整トレンチ２２のうち隣接する容量調整トレンチ２２，２２間は、隣接するアクティブトレンチ１１，１１間のアクティブトレンチピッチＰ１より狭い容量調整トレンチピッチＰ２を隔てて配置されている。
このため、実施の形態４の半導体装置８４において、同一面積の形成領域に対し複数のアクティブトレンチ１１の総数よりも、多い総数で複数の容量調整トレンチ２２を設けることができる。
その結果、実施の形態４の半導体装置５４は、複数の容量調整トレンチ２２の総数を増加させる分、ＩＧＢＴの入力容量の増加を図ることができる。
実施の形態４の半導体装置８４の製造方法は、実施の形態１と同様のステップ(a)～(d)を同時に実行することができ、実施の形態１と同様な効果を奏することができる。
ただし、隣接するアクティブトレンチ１１，１１間のアクティブトレンチピッチＰ１と隣接する容量調整トレンチ２２，２２間の容量調整トレンチピッチＰ２とが異なるように、開口部のパターンを設定してステップ(a)及び(c)を実行する必要がある。
＜実施の形態５＞
図７は本開示の実施の形態５である半導体装置８５の断面構造を示す断面図である。図７は実施の形態１で示した図１のＡ－Ａ断面構造に相当する。図７においてＸＹＺ直交座標系を記している。
以下、図１～図３で示した実施の形態１の半導体装置８１または図４で示した実施の形態２の半導体装置８２と同様な構造は、同一の参照符号を付して説明を適宜省略し、実施の形態５の半導体装置８５の特徴箇所を中心に説明する。
図７に示すように、実施の形態５の半導体装置８５は、複数の容量調整トレンチ２２を複数の容量調整トレンチ４２に置き換えたことを特徴としている。なお、隣接容量調整トレンチ４２ｘは隣接容量調整トレンチ２２ｘに対応し、境界Ｌ１２に最も近い位置に設けられる。
複数の容量調整トレンチ４２はそれぞれ実施の形態２の容量調整トレンチ２２と同様、半導体基板４０の第１主面Ｓ１側からアノード層２５を貫通してドリフト層１の一部に達する領域に設けられる。
容量調整トレンチ４２に容量調整絶縁膜４２ｂを介して容量調整電極４２ａが埋め込まれている。以下、装置構造の説明において、容量調整トレンチ４２に関し、容量調整電極４２ａ及び容量調整絶縁膜４２ｂを含む完成構造を単に「容量調整トレンチ４２」と称する場合がある。
実施の形態１と同様、複数の交差トレンチ２３はそれぞれ平面視して隣接容量調整トレンチ４２ｘから隣接アクティブトレンチ１１ｙにかけて設けられ、交差トレンチ２３内の交差トレンチ用電極２３ａを介して、隣接アクティブトレンチ１１ｙのゲート電極１１ａと隣接容量調整トレンチ４２ｘの容量調整電極４２ａとが電気的に接続される。
加えて、実施の形態１と同様、交差トレンチ２３は、平面視して複数の容量調整トレンチ４２間に設けられ、交差トレンチ用電極２３ａを介して、複数の容量調整電極４２ａ間が電気的に接続される。
アクティブトレンチ１１のゲート絶縁膜１１ｂは第１の膜厚を有している。同様に、ダイオードトレンチ２１のダイオード絶縁膜２１ｂは第１の膜厚を有している。
一方、容量調整トレンチ４２の容量調整絶縁膜４２ｂは第１の膜厚より薄い第２の膜厚を有している。同様に、図７では図示しない交差トレンチ２３の交差トレンチ用絶縁膜２３ｂも第２の膜厚を有している。
実施の形態５の半導体装置８５において、容量調整絶縁膜４２ｂ及び交差トレンチ用絶縁膜２３ｂは、ダイオード絶縁膜２１ｂの第１の膜厚より薄い第２の膜厚を有する分、ＩＧＢＴにおける入力容量の増加を図ることができる。
なぜなら、複数の容量調整トレンチ４２それぞれにおいて、容量調整絶縁膜４２ｂの膜厚を薄く形成した分、ＩＧＢＴの入力容量として寄与する容量成分が増加するからである。同様に、複数の交差トレンチ２３それぞれにおいて、交差トレンチ用絶縁膜２３ｂの膜厚を薄く形成した分、ＩＧＢＴの入力容量として寄与する容量成分が増加する。
実施の形態５の半導体装置８５の製造方法は、実施の形態１と同様のステップ(a)～(d)を同時に実行することができ、実施の形態１と同様な効果を奏することができる。
ただし、ステップ(c)では容量調整トレンチ２２に代えて容量調整トレンチ４２が形成され、交差トレンチ２３における交差トレンチ用絶縁膜２３ｂの膜厚は第２の膜厚に設定される。
なお、トレンチ１１，２１，４２，及び２３は、例えば、以下で示す工程を経て完成される。ここでは、絶縁膜として酸化膜を採用している。
酸素を含む雰囲気中で半導体基板４０を加熱してトレンチ１１，２１，４２，２３の内壁および半導体基板４０の第１主面Ｓ１上に酸化膜を形成する。容量調整トレンチ４２内の酸化膜が容量調整絶縁膜４２ｂとなり、交差トレンチ２３内の酸化膜が交差トレンチ用絶縁膜２３ｂとなる。容量調整絶縁膜４２ｂ及び交差トレンチ用絶縁膜２３ｂは上述した第２の膜厚になるように製造される。
このように、実施の形態５では、交差トレンチ用絶縁膜２３ｂの膜厚を容量調整絶縁膜４２ｂと同一の膜厚の第２の膜厚で形成している。
次に、内壁に上記酸化膜を形成したトレンチ１１，２１，４２，２３内に、ＣＶＤ法等を用いてｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、容量調整トレンチ４２内に容量調整電極４２ａを形成し、交差トレンチ２３内に交差トレンチ用電極２３ａを形成する。この際、アクティブトレンチ１１及びダイオードトレンチ２１それぞれの内部にも電極材料が埋め込まれる。
その後、写真製版処理により、容量調整トレンチ４２の上面上及び交差トレンチ２３の上面上をレジストで被覆した後、アクティブトレンチ１１とダイオードトレンチ２１の内部に形成された酸化膜と電極材料を除去する。
レジストを除去した後、上述した酸化膜形成方法及びＣＶＤ法を用いて、アクティブトレンチ１１内にゲート絶縁膜１１ｂ及びゲート電極１１ａを形成し、ダイオードトレンチ２１内にダイオード絶縁膜２１ｂ及びダイオード電極２１ａを形成する。この際、ゲート絶縁膜１１ｂ及びダイオード絶縁膜２１ｂの膜厚は、上述した第１の膜厚になるように製造される。
なお、実施の形態５のトレンチ構造の他の製造方法として、第１のトレンチ群をアクティブトレンチ１１及びダイオードトレンチ２１とし、第２のトレンチ群を容量調整トレンチ４２及び交差トレンチ２３とし、第１のトレンチ群と第２のトレンチ群とを別工程で製造する方法が考えられる。
＜実施の形態６＞
図８は本開示の実施の形態６である半導体装置８６を上方から視たの平面構造を示す平面図である。図８においてＸＹＺ直交座標系を記している。なお、図８では、半導体基板４０の上面上の構造である層間絶縁膜４及びエミッタ電極６の図示を省略している。
以下、図１～図３で示した実施の形態１の半導体装置８１と同様な構造は、同一の参照符号を付して説明を適宜省略し、実施の形態６の半導体装置８６の特徴箇所を中心に説明する。
図８に示すように、実施の形態６の半導体装置８６は、実施の形態１の半導体装置８１と比較して、ダイオードトレンチ２１をダイオードトレンチ３１に置き換え、容量調整トレンチ２２を容量調整トレンチ５２に置き換え、交差トレンチ２３を交差トレンチ３３に置き換えたことを特徴としている。
複数のダイオードトレンチ３１はそれぞれ、実施の形態１のダイオードトレンチ２１と同様、半導体基板４０の第１主面Ｓ１側からアノード層２５及びキャリア蓄積層２を貫通してドリフト層１の一部に達する領域に設けられる。
複数のダイオードトレンチ３１それぞれにダイオード絶縁膜３１ｂを介してダイオード電極３１ａが埋め込まれている。なお、ダイオード絶縁膜３１ｂはダイオードトレンチ３１の内壁に形成される。以下、装置構造の説明において、ダイオードトレンチ３１に関し、ダイオード電極３１ａ及びダイオード絶縁膜３１ｂを含む完成構造を単に「ダイオードトレンチ３１」と称する場合がある。
図８では一つの容量調整トレンチ５２のみ示しているが実際には複数の容量調整トレンチ５２がダイオード領域２０内に設けられている。以下、ダイオード領域２０内に複数の容量調整トレンチ５２が形成されているとして説明する。
複数の容量調整トレンチ５２はそれぞれ、実施の形態１の複数の容量調整トレンチ２２と同様、半導体基板４０の第１主面Ｓ１側からアノード層２５及びキャリア蓄積層２を貫通してドリフト層１の一部に達する領域に設けられる。
複数の容量調整トレンチ５２それぞれに容量調整絶縁膜５２ｂを介して容量調整電極５２ａが埋め込まれている。以下、装置構造の説明において、容量調整トレンチ５２に関し、容量調整電極５２ａ及び容量調整絶縁膜５２ｂを含む完成構造を単に「容量調整トレンチ５２」と称する場合がある。
複数の交差トレンチ３３はそれぞれ、実施の形態１の交差トレンチ２３と同様、半導体基板４０の第１主面Ｓ１側からベース層１５またはアノード層２５とキャリア蓄積層２とを貫通してドリフト層１の一部に達する領域に設けられる。
複数の交差トレンチ３３それぞれに交差トレンチ用絶縁膜３３ｂを介して交差トレンチ用電極３３ａが埋め込まれている。なお、容量調整絶縁膜２２ｂは交差トレンチ３３の内壁に形成される。以下、装置構造の説明において、交差トレンチ３３に関し、交差トレンチ用電極３３ａ及び交差トレンチ用絶縁膜３３ｂを含む完成構造を単に「交差トレンチ３３」と称する場合がある。
図８に示すように、複数のダイオードトレンチ３１及び複数の容量調整トレンチ５２のうち、アクティブトレンチ１１に最も近い位置にダイオードトレンチ３１が設けられている。
すなわち、複数のダイオードトレンチ３１は、隣接アクティブトレンチ１１ｙに最も近い位置に設けられる隣接ダイオードトレンチ３１ｘを有し、複数の容量調整トレンチ５２は隣接ダイオードトレンチ３１ｘに対し、隣接アクティブトレンチ１１ｙから遠ざかる方向に隣接する隣接容量調整トレンチ５２ｘを有している。
このように、実施の形態６の半導体装置８６は、隣接アクティブトレンチ１１ｙに対し、隣接ダイオードトレンチ３１ｘが隣接しており、隣接容量調整トレンチ５２ｘが隣接していない平面構造を呈している。
図８に示すように、複数のダイオードトレンチ３１はそれぞれ平面視してＹ方向に延びてストライプ状に設けられている。同様に、複数の容量調整トレンチ５２は平面視してＹ方向に延びてストライプ状に設けられている。
さらに、図８に示すように、複数のダイオードトレンチ３１はそれぞれトレンチ非形成領域３００を挟んで各々が離散して設けられる複数の部分トレンチとして、部分トレンチ３１１～３１３を含んでいる。
一方、複数の交差トレンチ３３はそれぞれ平面視してＹ方向に直角に交差するＸ方向に延びてストライプ状に設けられている。具体的には、複数の交差トレンチ３３はそれぞれ平面視して隣接容量調整トレンチ５２ｘから隣接アクティブトレンチ１１ｙにかけて設けられ、交差トレンチ３３内の交差トレンチ用電極３３ａを介して、隣接アクティブトレンチ１１ｙのゲート電極１１ａと隣接容量調整トレンチ５２ｘの容量調整電極５２ａとが電気的に接続される。
さらに、交差トレンチ３３は、平面視して隣接ダイオードトレンチ３１ｘのトレンチ非形成領域３００を交差して設けられる。すなわち、交差トレンチ３３は、平面視して隣接容量調整トレンチ５２ｘからトレンチ非形成領域３００を交差して隣接アクティブトレンチ１１ｙにかけて設けられる。
このように、交差トレンチ３３はトレンチ非形成領域３００を交差して設けられているため、交差トレンチ用電極３３ａと隣接ダイオードトレンチ３１ｘのダイオード電極３１ａとは電気的接続関係を有さない。
したがって、交差トレンチ３３は、平面視して隣接容量調整トレンチ５２ｘから隣接アクティブトレンチ１１ｙにかけて設けられ、交差トレンチ用電極３３ａを介して、隣接容量調整トレンチ５２ｘの容量調整電極５２ａと隣接アクティブトレンチ１１ｙのゲート電極１１ａとが電気的に接続され、かつ、隣接ダイオードトレンチ３１ｘのダイオード電極３１ａと交差トレンチ用電極３３ａとは電気的接続関係を有さない。
加えて、実施の形態１と同様、複数の交差トレンチ３３はそれぞれ平面視して複数の容量調整トレンチ５２，５２間に設けられ、交差トレンチ３３内の交差トレンチ用電極３３ａを介して、Ｘ方向に隣接する容量調整トレンチ５２，５２間で容量調整電極５２ａ同士が電気的に接続される。
具体的には、交差トレンチ３３は隣接する一対の容量調整トレンチ５２，５２間に形成され、かつ、平面視してダイオードトレンチ３１のトレンチ非形成領域３００を交差して設けられる。
実施の形態６の半導体装置８６は、複数のダイオードトレンチ３１及び複数の容量調整トレンチ５２のうち、アクティブトレンチ１１に最も近い位置に隣接ダイオードトレンチ３１ｘを設けている。
このため、実施の形態６の半導体装置８６は、複数の容量調整トレンチ５２をダイオード領域２０の中心領域に形成できる分、ダイオード領域２０内の容量バランスを均等化させることができる。
ダイオード領域２０内の容量バランスの均等化によって、ダイオード領域２０内で局所的に電流が集中するという、電流アンバランス現象を抑制することできる。
実施の形態６の半導体装置８６における複数の交差トレンチ３３は、平面視してトレンチ非形成領域３００と交差して設けられるため、複数の部分トレンチである部分トレンチ３１１～３１３のいずれとも交差トレンチ３３は平面視して交差しない。
したがって、実施の形態６の半導体装置８６は、交差トレンチ用電極３３ａとダイオード電極３１ａとが電気的に接続されないように比較的簡単に複数の交差トレンチ３３を形成することができる。
このように、平面視して隣接アクティブトレンチ１１ｙと隣接容量調整トレンチ５２ｘとの間に隣接ダイオードトレンチ３１ｘが存在しても、隣接ダイオードトレンチ３１ｘのダイオード電極３１ａが交差トレンチ用電極３３ａや容量調整電極５２ａと電気的接続関係を有することはない。
なお、ダイオード領域２０における複数のダイオードトレンチ３１と複数の容量調整トレンチ５２との配置関係として、例えば、ｉ（ｉ＝１～Ｎ（＞１）のいずれか）本のトレンチ毎にダイオードトレンチ３１と容量調整トレンチ５２とを交互に形成する平面構造が考えられる。
実施の形態６の半導体装置８６の製造方法は、実施の形態１と同様のステップ(a)～(d)を同時に実行することができ、実施の形態１と同様な効果を奏することができる。
ただし、ステップ(b)ではダイオードトレンチ２１に代えてダイオードトレンチ３１が形成される。同様に、ステップ(c)では容量調整トレンチ２２に代えて容量調整トレンチ５２が形成され、ステップ(d)では交差トレンチ２３に代えて交差トレンチ３３が形成される。
＜その他＞
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
例えば、半導体基板４０として、耐圧クラスが設定された基板、耐ＦＺ(Float Zone)基板、ＭＣＺ(Magnetic field applied CZ(Czochralski))基板、エピタキシャル基板等が考えられる。しかしながら、半導体基板４０として上述した基板に限定される事なく適用可能である。各実施の形態の特徴を部分的に他の実施の形態に適用する事も可能である。
また、アノード層２５及びキャリア蓄積層２を有する実施の形態１のダイオード領域２０内で実施の形態３～実施の形態５で示した構造を設けても良い。
なお、上述した実施の形態では、アクティブトレンチ１１及び２１、ダイオードトレンチ２１及び３１、並びに容量調整トレンチ２２，３２，４２及び５２の平面構造をストライプ状に形成している。この平面構造に限定されず、例えば、上述したトレンチ１１，２１、２１、３１、２２、３２、４２及び５２の平面構造をアイランド状に形成しても良い。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
内部にＩＧＢＴを有するＩＧＢＴ領域と、内部にダイオードを有するダイオード領域とを含んで構成される半導体装置であって、
第１及び第２の主面を有する半導体基板と、
前記半導体基板に設けられる第１の導電型のドリフト層と、
前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に選択的に配置される第２の導電型のベース層と、
前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に選択的に配置される第２の導電型のアノード層と、
前記半導体基板の前記第１の主面上に設けられるエミッタ電極とを備え、
前記ＩＧＢＴ領域及び前記ダイオード領域間で前記ドリフト層及び前記エミッタ電極が共用され、前記ＩＧＢＴ領域で前記ベース層が利用され、前記ダイオード領域で前記アノード層が利用され、
前記半導体装置は、
前記第１の主面側から前記ベース層を貫通して前記ドリフト層の一部に達する領域に設けられるアクティブトレンチと、
前記第１の主面側から前記アノード層を貫通して前記ドリフト層の一部に達する領域に設けられるダイオードトレンチと、
前記第１の主面側から少なくとも前記アノード層の一部にかけて設けられる容量調整トレンチと、
前記第１の主面側から前記ベース層または前記アノード層を貫通して前記ドリフト層の一部に達する領域に設けられる交差トレンチとをさらに備え、
前記ＩＧＢＴ領域及び前記ダイオード領域間で前記交差トレンチが共用され、前記ＩＧＢＴ領域で前記アクティブトレンチが利用され、前記ダイオード領域で前記ダイオードトレンチ及び前記容量調整トレンチが利用され、
前記アクティブトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれ、
前記ダイオードトレンチ内にダイオード絶縁膜を介してダイオード電極が埋め込まれ、
前記容量調整トレンチ内に容量調整絶縁膜を介して容量調整電極が埋め込まれ、
前記交差トレンチ内に交差トレンチ用絶縁膜を介して交差トレンチ用電極が埋め込まれ、
前記ダイオード電極は前記エミッタ電極に電気的に接続され、
前記交差トレンチは平面視して前記容量調整トレンチから前記アクティブトレンチにかけて設けられ、前記交差トレンチ用電極を介して、前記ゲート電極と前記容量調整電極とが電気的に接続されることを特徴する、
半導体装置。
（付記２）
付記１記載の半導体装置であって、
前記容量調整トレンチは複数の容量調整トレンチを含み、前記容量調整電極は前記複数の容量調整トレンチに対応する複数の容量調整電極を含み、
前記交差トレンチは平面視して前記複数の容量調整トレンチ間に設けられ、前記交差トレンチ用電極を介して、前記複数の容量調整電極間が電気的に接続される、
半導体装置。
（付記３）
付記２記載の半導体装置であって、
前記容量調整トレンチは、前記第１の主面側から前記アノード層を貫通して前記ドリフト層の一部に達する領域に設けられ、
前記アノード層は前記ベース層と比較的して前記第２の主面側への形成深さが深い、
半導体装置。
（付記４）
付記２または付記３記載の半導体装置であって、
前記複数の容量調整トレンチは、前記アクティブトレンチに最も近い位置に設けられる隣接容量調整トレンチと前記隣接容量調整トレンチ以外の中間容量調整トレンチとを含み、
前記隣接容量調整トレンチは第１の深さを有し、前記第１の深さは、前記第１の主面側から前記アノード層を貫通して前記ドリフト層の一部に達する深さであり、
前記中間容量調整トレンチは底面が前記アノード層内に設けられる第２の深さを有する、
半導体装置。
（付記５）
付記２から付記４のうち、いずれか１項に記載の半導体装置であって、
前記アクティブトレンチは複数のアクティブトレンチを含み、前記ゲート電極は前記複数のアクティブトレンチに対応する複数のゲート電極を含み、
前記複数のアクティブトレンチのうち隣接するアクティブトレンチ間は第１の間隔を隔てて配置され、
前記複数の容量調整トレンチのうち隣接する容量調整トレンチ間は、前記第１の間隔より狭い第２の間隔を隔てて配置される、
半導体装置。
（付記６）
付記１から付記５のうち、いずれか１項に記載の半導体装置であって、
前記ゲート絶縁膜は第１の膜厚を有し、
前記容量調整絶縁膜は前記第１の膜厚より薄い第２の膜厚を有する、
半導体装置。
（付記７）
付記１から付記６のうち、いずれか１項に記載の半導体装置であって、
前記ダイオードトレンチは、前記アクティブトレンチに最も近い位置に設けられる隣接ダイオードトレンチを含み、
前記容量調整トレンチは、前記隣接ダイオードトレンチに対し、前記アクティブトレンチから遠ざかる方向に隣接する隣接容量調整トレンチを含み、
前記交差トレンチは、平面視して前記隣接容量調整トレンチから前記アクティブトレンチにかけて設けられ、前記交差トレンチ用電極を介して、前記隣接容量調整トレンチの前記容量調整電極と前記ゲート電極とが電気的に接続され、かつ、前記隣接ダイオードトレンチの前記ダイオード電極と前記交差トレンチ用電極とは電気的接続関係を有さない、
半導体装置。
（付記８）
付記７記載の半導体装置であって、
前記隣接ダイオードトレンチはトレンチ非形成領域を挟んで各々が離散して設けられる複数の部分トレンチを含み、
前記交差トレンチは、平面視して前記トレンチ非形成領域を交差して設けられる、
半導体装置。
（付記９）
付記１から付記８のうち、いずれか１項に記載の半導体装置を製造する、半導体装置の製造方法であって、
(a) 前記アクティブトレンチを形成するステップと、
(b) 前記ダイオードトレンチを形成するステップと、
(c) 前記容量調整トレンチを形成するステップと、
(d) 前記交差トレンチを形成するステップとを備え、
前記ステップ(a)～(d)は同時に実行される、
半導体装置の製造方法。
１ ドリフト層、２ キャリア蓄積層、３ バッファ層、４ 層間絶縁膜、６ エミッタ電極、７ コレクタ電極、１５ ベース層、１０ ＩＧＢＴ領域、１１ アクティブトレンチ、１１ａ ゲート電極、１１ｂ ゲート絶縁膜、１６ コレクタ層、２０ ダイオード領域、２１，３１ ダイオードトレンチ、２１ａ，３１ａ ダイオード電極、２１ｂ，３１ｂ ダイオード絶縁膜、２２，３２，４２，５２ 容量調整トレンチ、２２ａ，３２ａ，４２ａ，５２ａ 容量調整電極、２２ｂ，３２ｂ，４２ｂ，５２ｂ 容量調整絶縁膜、２３，３３ 交差トレンチ、２３ａ，３３ａ 交差トレンチ用電極、２３ｂ，３３ｂ 交差トレンチ用絶縁膜、２５，２５Ｂ アノード層、２６ カソード層、４０ 半導体基板、８１～８６ 半導体装置、Ｓ１ 第１主面、Ｓ２ 第２主面。

Claims (9)

  1. 内部にＩＧＢＴを有するＩＧＢＴ領域と、内部にダイオードを有するダイオード領域とを含んで構成される半導体装置であって、
    第１及び第２の主面を有する半導体基板と、
    前記半導体基板に設けられる第１の導電型のドリフト層と、
    前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に選択的に配置される第２の導電型のベース層と、
    前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に選択的に配置される第２の導電型のアノード層と、
    前記半導体基板の前記第１の主面上に設けられるエミッタ電極とを備え、
    前記ＩＧＢＴ領域及び前記ダイオード領域間で前記ドリフト層及び前記エミッタ電極が共用され、前記ＩＧＢＴ領域で前記ベース層が利用され、前記ダイオード領域で前記アノード層が利用され、
    前記半導体装置は、
    前記第１の主面側から前記ベース層を貫通して前記ドリフト層の一部に達する領域に設けられるアクティブトレンチと、
    前記第１の主面側から前記アノード層を貫通して前記ドリフト層の一部に達する領域に設けられるダイオードトレンチと、
    前記第１の主面側から少なくとも前記アノード層の一部にかけて設けられる容量調整トレンチと、
    前記第１の主面側から前記ベース層または前記アノード層を貫通して前記ドリフト層の一部に達する領域に設けられる交差トレンチとをさらに備え、
    前記ＩＧＢＴ領域及び前記ダイオード領域間で前記交差トレンチが共用され、前記ＩＧＢＴ領域で前記アクティブトレンチが利用され、前記ダイオード領域で前記ダイオードトレンチ及び前記容量調整トレンチが利用され、
    前記アクティブトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれ、
    前記ダイオードトレンチ内にダイオード絶縁膜を介してダイオード電極が埋め込まれ、
    前記容量調整トレンチ内に容量調整絶縁膜を介して容量調整電極が埋め込まれ、
    前記交差トレンチ内に交差トレンチ用絶縁膜を介して交差トレンチ用電極が埋め込まれ、
    前記ダイオード電極は前記エミッタ電極に電気的に接続され、
    前記交差トレンチは平面視して前記容量調整トレンチから前記アクティブトレンチにかけて設けられ、前記交差トレンチ用電極を介して、前記ゲート電極と前記容量調整電極とが電気的に接続されることを特徴する、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記容量調整トレンチは複数の容量調整トレンチを含み、前記容量調整電極は前記複数の容量調整トレンチに対応する複数の容量調整電極を含み、
    前記交差トレンチは平面視して前記複数の容量調整トレンチ間に設けられ、前記交差トレンチ用電極を介して、前記複数の容量調整電極間が電気的に接続される、
    半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記容量調整トレンチは、前記第１の主面側から前記アノード層を貫通して前記ドリフト層の一部に達する領域に設けられ、
    前記アノード層は前記ベース層と比較的して前記第２の主面側への形成深さが深い、
    半導体装置。
  4. 請求項２または請求項３記載の半導体装置であって、
    前記複数の容量調整トレンチは、前記アクティブトレンチに最も近い位置に設けられる隣接容量調整トレンチと前記隣接容量調整トレンチ以外の中間容量調整トレンチとを含み、
    前記隣接容量調整トレンチは第１の深さを有し、前記第１の深さは、前記第１の主面側から前記アノード層を貫通して前記ドリフト層の一部に達する深さであり、
    前記中間容量調整トレンチは底面が前記アノード層内に設けられる第２の深さを有する、
    半導体装置。
  5. 請求項２または請求項３記載の半導体装置であって、
    前記アクティブトレンチは複数のアクティブトレンチを含み、前記ゲート電極は前記複数のアクティブトレンチに対応する複数のゲート電極を含み、
    前記複数のアクティブトレンチのうち隣接するアクティブトレンチ間は第１の間隔を隔てて配置され、
    前記複数の容量調整トレンチのうち隣接する容量調整トレンチ間は、前記第１の間隔より狭い第２の間隔を隔てて配置される、
    半導体装置。
  6. 請求項１から請求項３のうち、いずれか１項に記載の半導体装置であって、
    前記ゲート絶縁膜は第１の膜厚を有し、
    前記容量調整絶縁膜は前記第１の膜厚より薄い第２の膜厚を有する、
    半導体装置。
  7. 請求項１から請求項３のうち、いずれか１項に記載の半導体装置であって、
    前記ダイオードトレンチは、前記アクティブトレンチに最も近い位置に設けられる隣接ダイオードトレンチを含み、
    前記容量調整トレンチは、前記隣接ダイオードトレンチに対し、前記アクティブトレンチから遠ざかる方向に隣接する隣接容量調整トレンチを含み、
    前記交差トレンチは、平面視して前記隣接容量調整トレンチから前記アクティブトレンチにかけて設けられ、前記交差トレンチ用電極を介して、前記隣接容量調整トレンチの前記容量調整電極と前記ゲート電極とが電気的に接続され、かつ、前記隣接ダイオードトレンチの前記ダイオード電極と前記交差トレンチ用電極とは電気的接続関係を有さない、
    半導体装置。
  8. 請求項７記載の半導体装置であって、
    前記隣接ダイオードトレンチはトレンチ非形成領域を挟んで各々が離散して設けられる複数の部分トレンチを含み、
    前記交差トレンチは、平面視して前記トレンチ非形成領域を交差して設けられる、
    半導体装置。
  9. 請求項１から請求項３のうち、いずれか１項に記載の半導体装置を製造する、半導体装置の製造方法であって、
    (a) 前記アクティブトレンチを形成するステップと、
    (b) 前記ダイオードトレンチを形成するステップと、
    (c) 前記容量調整トレンチを形成するステップと、
    (d) 前記交差トレンチを形成するステップとを備え、
    前記ステップ(a)～(d)は同時に実行される、
    半導体装置の製造方法。
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