JP5052091B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
近年、省エネルギーの観点から、家電製品や産業用電力装置の制御などにインバータ回路が広く用いられるようになってきている。インバータ回路は、パワー半導体デバイスにより電圧または電流のオンとオフとを繰り返すことによって電力の制御を行なっている。定格電圧が３００Ｖ以上の場合、その特性から絶縁ゲートバイポーラトランジスター(Insulated Gate Bipolar Transistor (IGBT))が主に用いられている。
インバータ回路は、主に誘導モータ等の誘導性負荷を駆動する場合が多い。この場合、誘導負荷から逆起電力が発生する。このため、この逆起電力から生じるＩＧＢＴの主電流と逆方向の電流を還流させるための還流ダイオード(Free Wheel Diode)が必要となる。
通常のインバータ回路には、個別の部品であるＩＧＢＴと還流ダイオードとが並列に接続されたものが用いられてきた。しかし、インバータ装置の小型軽量化のため、ＩＧＢＴと還流ダイオードとが一体化されて１チップ化された半導体装置の開発が進められつつある。
従来、このようなＩＧＢＴと還流ダイオードとが一体化されて１チップ化された半導体装置は、たとえば特開平５−１５２５７４号公報、特開平６−８５２６９号公報、特開平７−１５３９４２号公報などに提案されている。
特開平５−１５２５７４号公報 特開平６−８５２６９号公報 特開平７−１５３９４２号公報
上記半導体装置の還流ダイオードが順方向の導通状態においては、上記半導体装置には電流を運ぶための多数のキャリアが蓄積されている。このため、電圧が逆方向に切り替わった直後には瞬間的に大きな逆方向の電流が流れる現象（リカバリー動作）が発生する。
上記従来の技術では、このリカバリー動作において、基板におけるＩＧＢＴおよび還流ダイオードの形成領域（セル領域）の外周領域に蓄積されたキャリアがセル領域の端部に集中するように電流が流れて半導体装置が破壊（リカバリー破壊）されることがあるという問題があった。
リカバリー破壊された半導体装置は、電極間が単なる抵抗器と電気的に等価となるなどして、もはやＩＧＢＴや還流ダイオードとして十分に機能しなくなる。また金属電極の溶解などの外観異常を呈することもある。またセル領域の端部の結晶構造解析をおこなうと、本来の単結晶構造が破壊されている部分が観察されることがある。
なお、半導体装置におけるキャリアライフタイムが長いほどリカバリー動作における電流がより大きくなり、リカバリー破壊がより発生しやすくなる。このキャリアライフタイムは電子線照射等により短くすることが可能ではあるが、工程の追加により製造コストが増大する。
本発明は、上記の問題に鑑みてなされたものであり、その目的は、ダイオードのリカバリー動作時において、セル領域の外周領域に蓄積されたキャリアがセル領域の端部に集中するように流れる電流を抑制し、リカバリー破壊を防止できる半導体装置を提供することである。
本発明の半導体装置は、半導体基板と、第２導電型の第２不純物領域と、第１導電型の第３不純物領域と、第２導電型の第４不純物領域と、第１導電型の第５不純物領域と、制御電極層とを備えている。半導体基板は、第１および第２主面を有し、第１導電型の第１不純物領域を含んでいる。第２不純物領域は、半導体基板の第１主面に形成され、第１主面において第１不純物領域に取り囲まれている。第３不純物領域は、第１主面に形成され、第１不純物領域との間で第２不純物領域を挟んでいる。第４不純物領域は、半導体基板の第２主面に選択的に形成され、第２不純物領域との間で第１不純物領域を挟んでいる。第５不純物領域は、半導体基板の第２主面に選択的に形成され、第２不純物領域との間で第１不純物領域を挟んでおり、第１不純物領域よりも不純物濃度が高い。制御電極層は、第１不純物領域と第３不純物領域とに挟まれる第２不純物領域に絶縁膜を介在して対向するように形成されている。第１主面において第１不純物領域が形成されている部分と正対する第２主面の部分は、第２主面において第４および第５不純物領域の形成領域を取り囲み、かつ第１不純物領域の不純物濃度以下の濃度を有する第１導電型の領域である。第２主面において、第４不純物領域と第５不純物領域とが同じ方向に延びており第５不純物領域が第４不純物領域に挟まれている。
本発明の半導体装置によれば、半導体基板の第１主面において第１不純物領域が形成されている部分と正対する第２主面の部分が、第２主面において第４および第５不純物領域の形成領域を取り囲み、かつ第１不純物領域の不純物濃度以下の濃度を有する第１導電型の領域である。つまり、半導体基板の第１主面において第１不純物領域が形成されている部分と正対する第２主面の部分には、第１不純物領域の不純物濃度よりも高濃度の第１導電型の領域が形成されていない。
このため、ダイオードが順方向の導通状態の際に、この第２主面の部分からのキャリアの供給が少なくなる。これにより、セル領域の外周領域に蓄積されるキャリアが少なくなる。このため、リカバリー動作時にセル領域の端部に集中する電流が小さくなり、半導体装置のリカバリー破壊を抑制することができる。
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に、本実施の形態の半導体装置の構成について、図１〜図４を用いて説明する。
図１〜図３は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図、上面図および底面図である。なお図１は図２および図３のＩ−Ｉ線に沿う部分断面図である。また図３は第２電極層を除いて図示されている。
主に図１を参照して、本実施の形態の半導体装置は、半導体基板１に形成されたＩＧＢＴと還流ダイオードとを有している。
ＩＧＢＴは、ＩＧＢＴ領域ＩＧに形成されており、ｎ-領域（第１不純物領域）１１と、ｐ型領域（第２不純物領域）１２と、ｎ+エミッタ領域（第３不純物領域）１３と、ｐ型コレクタ領域（第４不純物領域）１４と、ゲート電極層（制御電極層）２３と、絶縁膜３３とを有している。
ｎ-領域１１は、第１主面４１および第２主面４２を有する半導体基板１に含まれた領域である。
ｐ型領域１２は、半導体基板１の第１主面４１に形成されている。また、図２に示すように、半導体基板１の第１主面４１の外周部分はｎ-領域１１となっている。このため第１主面４１において、ｐ型領域１２はｎ-領域１１である外周面４１Ｐに取り囲まれている。
ｎ+エミッタ領域１３は、半導体基板１の第１主面４１においてｐ型領域１２に取り囲まれて形成されている。このｎ+エミッタ領域１３は、ｎ-領域１１との間でｐ型領域１２を挟んでいる。
ｐ型コレクタ領域１４は、第２主面４２に選択的に形成されている。このｐ型コレクタ領域１４は、ｐ型領域１２との間でｎ-領域１１を挟んでいる。図３に示すように、半導体基板の第２主面４２の外周部分はｎ-領域１１となっている。このため、第２主面４２において、ｐ型コレクタ領域１４はｎ-領域１１に取り囲まれている。
ゲート電極層２３は、半導体基板１の第１主面４１に設けられた溝の内部に、絶縁膜３３を介在して形成されている。このゲート電極層２３は、ｎ-領域１１とｎ+エミッタ領域１３とに挟まれるｐ型領域１２に絶縁膜３３を介在して対向している。
還流ダイオードは、ダイオード領域ＤＤに形成されており、ｎ-領域１１と、ｐ型領域１２と、ｎ型カソード領域（第５不純物領域）１５とを有している。
ｎ-領域１１とｐ型領域１２とは、ダイオード領域ＤＤとＩＧＢＴ領域ＩＧとで共有されている。このｎ-領域１１は、上述したように半導体基板１に含まれる領域である。ｐ型領域１２は、半導体基板１の第１主面４１に形成されている。
ｎ型カソード領域１５は、第２主面４２に選択的に形成されている。このｎ型カソード領域１５は、ｐ型領域１２との間でｎ-領域１１を挟んでいる。また、図３に示すように、半導体基板の第２主面４２の外周部分はｎ-領域１１となっている。このため、第２主面４２において、ｐ型コレクタ領域１４はｎ-領域１１に取り囲まれている。
半導体基板１の第１主面４１上には、ゲート電極層２３を被覆するように絶縁膜３１が形成されている。この絶縁膜３１の上から、半導体基板１の第１主面４１上に第１電極層２１が形成されている。第１電極層２１は、ＩＧＢＴ領域ＩＧにおいてｐ型領域１２およびｎ+エミッタ領域１３と接し、またダイオード領域ＤＤにおいてｐ型領域１２と接している。なお、外周面４１Ｐ上には第１電極層２１は形成されていない。
半導体基板１の第２主面４２には、第２電極層２２が形成されている。第２電極層２２は、ＩＧＢＴ領域においてｐ型コレクタ領域１４と接し、ダイオード領域ＤＤにおいてｎ型カソード領域１５と接している。
ＩＧＢＴ領域ＩＧにおいては、ｎ+エミッタ領域１３およびｎ-領域１１がソース／ドレイン領域となり、ゲート電極層２３によりｐ型領域１２のｎチャネルが制御されることができる。よって、ＩＧＢＴ領域ＩＧは、電界効果ランジスタの構造を有している。さらに、ＩＧＢＴ領域ＩＧは、ｐ型コレクタ領域１４と、ｎ-領域１１と、ｐ型領域１２とからなるｐｎｐトランジスタ構造を有し、そのベース電流は上記の電界効果トランジスタにより制御される。これにより、ＩＧＢＴ領域ＩＧは、ＩＧＢＴとして機能することができる。本実施の形態の半導体装置がＩＧＢＴとして機能する際には、第１電極層２１がエミッタ電極に相当し、第２電極層２２がコレクタ電極に相当し、ゲート電極層２３がゲート電極に相当する。
ダイオード領域ＤＤにおいては、ｐ型領域１２がｐ型の領域であり、ｎ型カソード領域１５およびｎ-領域１１がｎ型の領域である。よって、ダイオード領域ＤＤは、ｐｎ接合構造を有している。これにより、ダイオード領域ＤＤは、ダイオードとして機能することができる。本実施の形態の半導体装置がダイオードとして機能する際には、第１電極層２１がアノード電極に相当し、第２電極層２２がカソード電極層に相当する。
ＩＧＢＴ領域ＩＧおよびダイオード領域ＤＤは、交互に並んで配置されており、それら複数のＩＧＢＴ領域ＩＧおよびダイオード領域ＤＤの形成領域は一体としてセル領域ＣＬを形成している。セル領域ＣＬの周囲には、外周領域ＰＲが形成されている。セル領域ＣＬと外周領域ＰＲとの境界には、第１電極層２１と電気的に接続されたｐ型の領域であるｐ型領域１２の外縁が位置している。
半導体基板１の第１主面４１の外周領域ＰＲ部分（外周面４１Ｐ）と正対する第２主面４２の部分である正対面４２Ｐには、ｎ-領域１１が形成されている。図１において、外周面４１Ｐと正対する第２主面４２の部分とは、外周面４１Ｐから第１主面４１に直交する方向に位置する第２主面４２の部分をいう。
正対面４２Ｐは、第２主面４２においてＩＧＢＴ領域ＩＧとダイオード領域ＤＤとを取り囲む領域となっている。このため、正対面４２Ｐは第２主面４２においてｐ型コレクタ領域１４とｎ型カソード領域１５とを取り囲んでいる。
なお、ｎ+エミッタ領域１３と正対する第２主面４２の部分は、ｐ型コレクタ領域１４となっている。図１において、ｎ+エミッタ領域１３と正対する第２主面４２の部分とは、ｎ+エミッタ領域１３から第１主面４１に直交する方向に位置する第２主面４２の部分をいう。
また、ｎ型カソード領域１５と正対する第１主面４１の部分は、ｐ型領域１２となっている。図１において、ｎ型カソード領域１５と正対する第１主面４１の部分とは、ｎ型カソード領域１５から第２主面４２に直交する方向に位置する第１主面４１の部分をいう。
また、ｐ型コレクタ領域１４およびｎ型カソード領域１５は、両方とも第２主面４２内の同一方向（図３の縦方向）に延びた形状を有している。また、ｐ型コレクタ領域１４およびｎ型カソード領域１５は、それぞれ複数の領域に分割されており、ｐ型コレクタ領域１４およびｎ型カソード領域１５の延在方向と垂直な方向に沿って、ｐ型コレクタ領域１４とｎ型カソード領域１５とが交互に配列されている。この配列の両端はｐ型コレクタ領域１４となっているため、ｎ型カソード領域１５は上記配列においてｐ型コレクタ領域１４に挟まれて位置している。
半導体基板１の正対面４２Ｐから外周面４１Ｐにかけての厚み方向（図１の矢印ＰＰ）に導入されている半導体基板１をｎ型とするための不純物の濃度はほとんど一定であり、その平均値はＮ1である。ここで、ほとんど一定とは、不純物濃度が平均不純物濃度Ｎ1に対して±１０％の範囲内であることをいう。
半導体基板１のｎ型カソード領域１５からｐ型領域１２にかけての厚み方向（図１の矢印ＰＤ）の不純物濃度プロファイルは、図４に示すように厚み依存性を有する。図１および図４を参照して、プロファイルのグラフの原点部分が矢印ＰＤ（図１）の第２主面４２の位置に対応する。半導体基板１の厚み寸法ｄのうち、第２主面４２の位置から厚み寸法ｄ５の範囲に、半導体基板１をｎ型とするための不純物の濃度Ｎnがｎ-領域１１よりも大幅に高い領域であるｎ型カソード領域１５が設けられている。ここで、濃度Ｎnが大幅に高いとは、Ｎn≧１００Ｎ1であることをいう。
また、第２主面４２から厚み寸法ｄ５以上離れた領域においては、半導体基板１をｎ型とするための不純物の濃度Ｎnは、おおよそ一定である。ここでおおよそ一定とは、不純物濃度Ｎnが０．９Ｎ1≦Ｎn＜１００Ｎ1の範囲にあることをいう。
また、第１主面４１から厚み寸法ｄ２の範囲内においては、半導体基板１をｐ型とするための不純物の濃度ＮpがＮnよりも高い領域であるｐ型領域１２が形成されている。
次に、本実施の形態の半導体装置の各領域の機能について、図１〜図５を用いて説明する。
次にＩＧＢＴのオン動作について説明する。第１電極層２１と第２電極層２２との間に正のコレクタ電圧ＶCEが印加される。この状態で、第１電極層２１とゲート電極層２３との間に所定の正のゲート電圧ＶGEが印加され、ゲートがオンの状態とされる。このときｐ型領域１２のチャネル領域がｐ型からｎ型に反転してチャネルが形成される。このチャネルを通じて電子が第１電極層２１からｎ-領域１１に注入される。この注入された電子によりｐ型コレクタ領域１４とｎ-領域１１とが順バイアス状態とされ、ｐ型コレクタ領域１４からｎ-領域１１に正孔（ホール）が注入される。これにより、ｎ-領域１１の抵抗が大幅に下がり（いわゆる導電率変調）、ＩＧＢＴのオン抵抗が大幅に下がり、電流容量は増大する。
次にＩＧＢＴオフ動作（ターンオフ）について説明する。オン状態においては、第１電極層２１とゲート電極層２３との間に正のゲート電圧ＶGEが印加された状態である。このゲート電圧ＶGEがゼロまたは負（逆バイアス）とされることにより、ｐ型領域１２のｎ型に反転した領域がｐ型に戻り、第１電極層２１からｎ-領域１１に対する電子の注入が停止する。この停止により、ｐ型コレクタ領域１４からｎ-領域１１への正孔（ホール）の注入も止まることになる。その後、ｎ-領域１１に蓄積されていた電子と正孔（ホール）とは、それぞれ第２電極層２２と第１電極層２１とへ回収されていくか、または互いに再結合して消滅する。
ダイオード領域ＤＤは、ｐ型のｐ型領域１２と、ｎ型のｎ-領域１１およびｎ型カソード領域１５とからなるｐｎ構造を有している。これにより、ダイオード領域ＤＤはダイオードとして機能することができる。半導体装置がダイオードとして機能する場合、第１電極層２１がアノード電極に相当し、第２電極層２２がカソード電極に相当する。
ＩＧＢＴ領域ＩＧおよびダイオード領域ＤＤは、第１および第２電極層２１、２２を共有する。この結果、第１電極層２１と第２電極層との間は、ＩＧＢＴとダイオードとが並列に接続された回路と等価となる。すなわち、本実施の形態の半導体装置は、ＩＧＢＴと還流ダイオードとが並列接続された回路としての機能を有する。なお、ＩＧＢＴの主電流の向きと、ダイオードの順方向の向きとは逆方向である。
次に、還流ダイオードのオン動作について説明する。第１電極層２１と第２電極層２２との間に所定のしきい値を超える順バイアス（アノード電圧ＶAK）が印加されると、ｎ-領域１１には、ｐ型領域１２から正孔（ホール）が注入され、ｎ型カソード領域１５から電子が注入される。これにより、順方向電圧ＶFが大幅に下がり、電流が流れる。
次に、還流ダイオードのオフ動作について説明する。図５を参照して、還流ダイオードに順方向の電圧が印加され（オン状態）、電流Ｉとして順方向電流ＩFが流れている状態がオン状態である。時間ｔが経過して電圧が逆方向に切り替わると（オフ状態）、おおよそ時間ｔRR の間、ピーク値をＩRRとするＩFとは逆方向の電流が流れる（リカバリー動作）。
なお、このピーク値ＩRRは電流が順方向から逆方向に移行するときの電流値の時間微分ｄＩ／ｄｔに比例する。高速スイッチングを行なうためにはｄＩ／ｄｔを大きくする必要があるが、この場合ピーク値ＩRRも大きくなる。
次に、外周領域ＰＲの機能について説明する。外周領域ＰＲは、第１主面４１において第１電極層２１を有しておらず、また第１電極層２１と電気的に接続されたｐ型領域１２も形成されていない。このような領域が半導体装置の外周部に設けられることにより、半導体装置の電気的耐圧を上げることができる。
仮に外周領域ＰＲが存在せず、セル領域ＣＬの端部が半導体基板１の端部となる場合、この端部において電界集中が発生するため、半導体装置の電気的耐圧は低くなる。
図６〜図１３は、本発明の実施の形態１における半導体装置の製造方法の第１〜第８工程を順に示す概略的な部分断面図であり、その断面位置は図１の断面位置に対応する。
図６を参照して、たとえばシリコン基板である半導体基板１の第１主面４１の外周面４１Ｐに選択的にレジスト９２が形成される。半導体基板１の内部はｎ-領域１１であり、不純物濃度Ｎ1±１０％のｎ型の半導体領域である。
続いて、半導体基板１の第１主面４１に向かってイオン注入８２がなされ、レジスト９２が形成されていない部分に選択的に不純物が導入される。これにより、半導体基板１の第１主面４１においてｎ-領域１１に取り囲まれたｐ型のｐ型領域１２が形成される。続いて、レジスト９２が除去される。なお、導入された不純物の活性化は、通常の手法で行なうことができる。
図７を参照して、半導体基板１の第１主面４１上に、パターンを有するレジスト９３が形成される。パターンの開口部においてｐ型領域１２の一部が露出される。また、第１主面４１において、この開口部はｐ型領域１２に囲まれている。
続いて、半導体基板１の第１主面４１に向かってイオン注入８３がなされ、レジスト９３が形成されていない領域に選択的に不純物が導入される。イオン注入される深さを制御することにより、下方にｐ型の領域（ｐ型領域１２）を残存させた状態で第１主面４１にｎ型のｎ+エミッタ領域１３が形成される。これにより、ｎ-領域１１との間でｐ型領域１２を挟むように、ｐ型領域１２内の第１主面にｎ型のｎ+エミッタ領域１３が形成される。
続いて、レジスト９３が除去される。なお、導入された不純物の活性化は、通常の手法で行なうことができる。
図８を参照して、半導体基板１の第１主面４１においてｎ+エミッタ領域１３に囲まれる領域に、ｎ-領域１１に達する深さの溝が、たとえばドライエエッチング法により形成される。続いて、この溝の内壁部分を覆うように絶縁膜３３が、たとえば熱酸化法により形成される。続いて、この溝を埋めるように、ゲート電極層２３が形成される。
図９を参照して、半導体基板１の第１主面４１上に露出したゲート電極層２３を被覆するように、絶縁膜３１が形成される。続いて、第１主面４１上に第１電極層２１が選択的に形成される。この際、第１電極層２１は、ｐ型領域１２およびｎ+エミッタ領域１３と接触し、電気的に接続される。なお、ｎ-領域１１上には第１電極層２１は形成されない。
図１０を参照して、必要に応じて半導体基板１の第２主面４２の側が研磨され、半導体基板１の厚み寸法が調整される。
図１１を参照して、半導体基板１の第２主面４２上に、レジスト９４のパターンが形成される。この際、正対面４２Ｐにはレジスト９４が形成されるようにする。また、ｎ+エミッタ領域１３および絶縁膜３３に正対する部分はレジスト９４の開口部とされる。続いて、半導体基板１の第２主面４２に向かってイオン注入８４がなされ、ｐ型のｐ型コレクタ領域１４が形成される。続いて、レジスト９４が除去される。
図１２を参照して、半導体基板１の第２主面４２上に、レジスト９５のパターンが形成される。この際、正対面４２Ｐにはレジスト９５が形成されるようにする。また、ｎ+エミッタ領域１３および絶縁膜３３に正対する部分にもレジスト９５が形成されるようにする。レジスト９５のパターンとしては、正対面４２Ｐ以外の部分について、図１１のレジスト９４のパターンの反転パターンを用いることができる。
続いて、半導体基板１の第２主面４２に向かってイオン注入８５がなされ、ｎ型のｎ型カソード領域１５が形成される。続いて、レジスト９５が除去される。
図１３を参照して、半導体基板１の第２主面４２にレーザー光７２が照射され、レーザーアニールが行なわれる。これにより、不純物の熱拡散や活性化が、ｐ型コレクタ領域１４およびｎ型カソード領域１５の両方の領域で同時に行なわれる。
本実施の形態によれば、外周領域ＰＲの第２主面４２側の面（正対面４２Ｐ）には、イオン注入がなされていない。このため、正対面４２Ｐは、不純物濃度Ｎ1±１０％のｎ型の半導体領域である。一方、ダイオード領域ＤＤの第２主面４２側の面は、ｎ型のｎ型カソード領域１５であり、その不純物濃度は、図４における寸法ｄ５の領域に示すように１００Ｎ1以上である。このように、半導体基板１の第２主面４２において、外周領域ＰＲの部分は、ダイオード領域ＤＤの部分に比べて、不純物濃度が２桁程度以上低い。よって、外周領域ＰＲには第２主面４２側からのキャリア供給が少なく、外周領域ＰＲにはキャリアが蓄積されにくい。
このように外周領域ＰＲに蓄積されたキャリアが少ないと、還流ダイオードのリカバリー動作において、外周領域ＰＲの第２主面４２側からセル領域ＣＬに向かって最短経路で流れようとする電流（図１４の斜め矢印）も小さくなる。この電流は、ｐ型領域１２の端部（図１４のＥＧ部）へ集中しようとするが、その大きさはダイオード領域ＤＤに流れる電流（図１４の縦矢印）に比べて低い。よって、ｐ型領域１２の端部（図１４のＥＧ部）に過度に高い電流が流れて半導体装置が破壊（リカバリー破壊）することを抑制することができる。
なお、図１５は本実施の形態に対する比較例であり、外周領域ＰＲの第２主面４２側にｎ型カソード領域１５が形成されている場合の還流ダイオードのリカバリー動作時の電流の様子が示されている。この比較例においては、外周領域ＰＲの第２主面４２に形成された高濃度のｎ型不純物領域に起因して、外周領域ＰＲにキャリアが蓄積されやすい。この結果、リカバリー動作時にＥＧ部に集中する電流（図１５の斜め矢印）が大きくなり、半導体装置が破壊（リカバリー破壊）される可能性が高くなる。
また本実施の形態によれば、ｐ型コレクタ領域１４とｎ型カソード領域１５とは、半導体基板１の第２主面４２において、両方とも同一方向（図３の縦方向）に延びた形状を有している。これにより、半導体基板１において、ＩＧＢＴ領域ＩＧとダイオード領域ＤＤとを規則正しく配置することができる。よって、半導体装置の設計を容易化することができる。
また、図３に示すように、ｐ型コレクタ領域１４は、複数の領域に分割されて形成されている。半導体装置がＩＧＢＴとして機能する場合は、主にｎ型カソード領域１５ではなくｐ型コレクタ領域１４に電流が流れる。ｐ型コレクタ領域１４は複数の領域に分割されているため、第２主面４２において電流が複数の領域に分散される。このため、電流にともなう発熱箇所を半導体基板１において分散させることができ、半導体装置の局所的な温度上昇を抑制することができる。
また、図３に示すように、ｎ型カソード領域１５は、複数の領域に分割されて形成されている。半導体装置が還流ダイオードとして機能する場合は、主にｐ型コレクタ領域１４ではなくｎ型カソード領域１５に電流が流れる。ｎ型カソード領域１５は複数の領域に分割されているため、第２主面４２において電流が複数の領域に分散される。このため、電流にともなう発熱箇所を半導体基板１において分散させることができ、半導体装置の局所的な温度上昇を抑制することができる。
また、図３に示すようにｐ型コレクタ領域１４とｎ型カソード領域１５とが交互に配列される際に、この配置の両端はｐ型コレクタ領域１４となっている。このため、ｎ型カソード領域１５はこの配列においてｐ型コレクタ領域１４に挟まれている。よって、ダイオード領域ＤＤよりもＩＧＢＴ領域ＩＧの方が外周領域ＰＲとより多く接することとなる。このため、ダイオード領域ＤＤのダイオードがオン状態の際にｎ-領域１１に供給されるキャリアが外周領域ＰＲに蓄積されることを抑制することができる。この結果、リカバリー動作時の電流のピーク値ＩRR(図５）を小さくし、リカバリー破壊を抑制することができる。
また、図１に示すように、ｎ+エミッタ領域１３と正対する第２主面４２の部分は、ｐ型コレクタ領域１４となっている。これにより、ＩＧＢＴがオン状態のときにｎ-領域１１に電子および正孔（ホール）が注入される経路を最短とすることができる。よって、ＩＧＢＴのオン抵抗が上昇することを抑制することができる。
また、図１に示すように、ｎ型カソード領域１５と正対する第１主面４１の部分は、ｐ型領域１２となっている。これにより、還流ダイオードがオン状態のときにｎ-領域１１に電子および正孔（ホール）が注入される経路を最短とすることができる。よって、ダイオードの順方向電圧ＶFが上昇することを抑制することができる。
また、図１３に示すように、本実施の形態の半導体装置の製造方法によれば、ｐ型コレクタ領域１４およびｎ型カソード領域１５の両者が同時にレーザーアニールされる。よって、ｐ型コレクタ領域１４およびｎ型カソード領域１５の両者が個別に熱処理される場合よりも工程を簡略することができる。
（実施の形態２）
図１６および図１７は、本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図および上面図である。なお図１６は図１７のＸＶＩ−ＸＶＩ線に沿う部分断面図である。
図１６および図１７を参照して、本実施の形態の半導体装置は、半導体基板１の外周面４１Ｐに形成された複数のガードリング領域１６と、外周面４１Ｐ上に形成された複数のガード電極層２４と、絶縁膜３４とを有している。
ガードリング領域１６はｐ型の領域であり、セル領域ＣＬとは間隔を空けて配置されている。ガードリング領域１６上には、たとえば金属からなるガード電極層２４が形成されている。また、ガード電極層２４がｎ-領域１１に接触することを防ぐために、絶縁膜３４が設けられている。ガードリング領域１６およびガード電極層２４は、セル領域ＣＬを取り囲むように形成されている。
なお、本実施の形態のこれ以外の構成は上述した実施の形態１の構成と同様であるため、同一の要素については同一の符号を付し、その説明を省略する。
また、図１６および図１７においてはガードリング領域１６およびガード電極層２４がセル領域ＣＬを三重に取り囲む場合が図示されているが、領域の数は必要に応じて増減することができる。
図１８〜図２０は、本発明の実施の形態２における半導体装置の製造方法の第１〜第３工程を順に示す概略的な部分断面図であり、その断面位置は図１６の断面位置に対応する。
図１８を参照して、たとえばシリコン基板である半導体基板１の第１主面４１の外周面４１Ｐに選択的にイオン注入がされ、不純物が導入される。これにより、第１主面４１においてｎ型であるｎ-領域１１を三重に取り囲むｐ型のガードリング領域１６が形成される。なお、導入された不純物の活性化は、通常の手法で行なうことができる。
続いて、外周面４１Ｐのｎ-領域１１が露出した部分を被覆し、かつガードリング領域１６の一部がガードリング領域１６の全周に渡って露出するように絶縁膜３４が形成される。
図１９を参照して、外周領域ＰＲに囲まれたセル領域ＣＬに、ｐ型領域１２と、ｎ+エミッタ領域１３と、絶縁膜３３と、ゲート電極層２３とが形成される。これらの形成方法は実施の形態１の図６〜図８まで（第１〜第３工程）と同様である。
続いて、半導体基板１の第１主面４１上に露出したゲート電極層２３を被覆する絶縁膜３１が形成される。また、外周面４１Ｐにおいて露出したｎ-領域１１を被覆するように絶縁膜３３が形成される。絶縁膜３１、３４は同時に形成することができる。
図２０を参照して、セル領域ＣＬの第１主面４１側に第１電極層２１が形成される。また、ガードリング領域１６上の全周に渡って、ガード電極層２４が形成される。ガード電極層２４は、ガードリング領域１６と同様に、セル領域ＣＬを三重に取り囲むように形成される。第１電極層２１とガード電極層２４とは同時に形成することができる。
続いて、実施の形態１の図１０〜図１３まで（第５〜第８工程）と同様の方法により、本実施の形態の半導体装置（図１６）が得られる。
本実施の形態によれば、図１６に示すように、外周面４１Ｐにｐ型のガードリング領域１６が形成されている。第１および第２電極層２１、２２の間に電圧が印加された際、ガードリング領域１６とｎ-領域１１とで構成されるｐｎ接合部において、空乏層がセル領域ＣＬを取り囲むように形成される。これにより、半導体装置の電気的耐圧を高めることができる。
また、ガードリング領域１６上にはたとえば金属からなるガード電極層２４が形成されている。これにより、ガードリング領域１６全体の電位を均等とすることができ、上記のガードリング領域１６の作用を高めることができる。
（実施の形態３）
図２１は、本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。図２１を参照して、本実施の形態の半導体装置は、正対面４２Ｐにｐ型コレクタ領域１４が形成されている。
なお、本実施の形態のこれ以外の構成は上述した実施の形態１の構成と同様であるため、同一の要素については同一の符号を付し、その説明を省略する。
本実施の形態によれば、正対面４２Ｐはｐ型の不純物領域である。一方、ダイオード領域ＤＤの第２主面４２側はｎ型の不純物領域である。よって、ダイオード領域ＤＤにおいては第２主面４２のｎ型カソード領域１５からｐ型領域１２にかけてｐｎ構造となるのに対し、正対面４２Ｐからｐ型領域１２に向かってはｐｎｐ構造となっている。このため、ダイオードがオン状態のときでも正対面４２Ｐ部分からは外周領域ＰＲへのキャリア供給がない。よって、実施の形態１においてリカバリー動作時に外周領域ＰＲからセル領域ＣＬの端部に流れる電流（図１４の斜め矢印）をさらに低減し、より一層リカバリー破壊を抑制することができる。
なお、上記すべての実施の形態においては、ｐ型およびｎ型の各導電型は、各々逆の導電型であってもよい。
今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
本発明は、半導体装置、半導体装置の製造方法に特に有利に適用され得る。
本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図であって、図２および図３のＩ−Ｉ線に沿う概略部分断面図である。 本発明の実施の形態１における半導体装置の構成を概略的に示す上面図である。 本発明の実施の形態１における半導体装置の構成を概略的に示す底面図である。 図１の矢印ＰＤに沿った不純物濃度プロファイルのグラフである。 還流ダイオードがオン状態からオフ状態に移行する際の電流を概略的に示すグラフである。 本発明の実施の形態１における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置のリカバリー動作時の電流の様子を概略的に示す部分断面図である。 比較例における半導体装置のリカバリー動作時の電流の様子を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図であって、図１７のＸＶＩ−ＸＶＩ線に沿う部分断面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す上面図である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の構成を概略的に示す部分断面図である。
符号の説明
１ 半導体基板、１１ ｎ-領域、１２ ｐ型領域、１３ ｎ+エミッタ領域、１４ ｐ型コレクタ領域、１５ ｎ型カソード領域、２１ 第１電極層、２２ 第２電極層、２３ ゲート電極層、３３ 絶縁膜、４１ 第１主面、４２ 第２主面。

Claims (4)

  1. 第１および第２主面を有し、第１導電型の第１不純物領域を含む半導体基板と、
    前記半導体基板の前記第１主面に形成され、前記第１主面において前記第１不純物領域に取り囲まれた第２導電型の第２不純物領域と、
    前記第１主面に形成され、前記第１不純物領域との間で前記第２不純物領域を挟む第１導電型の第３不純物領域と、
    前記半導体基板の前記第２主面に選択的に形成され、前記第２不純物領域との間で前記第１不純物領域を挟む第２導電型の第４不純物領域と、
    前記半導体基板の前記第２主面に選択的に形成され、前記第２不純物領域との間で前記第１不純物領域を挟む、前記第１不純物領域よりも不純物濃度の高い第１導電型の第５不純物領域と、
    前記第１不純物領域と前記第３不純物領域とに挟まれる前記第２不純物領域に絶縁膜を介在して対向するように形成された制御電極層とを備え、
    前記第１主面において前記第１不純物領域が形成されている部分と正対する前記第２主面の部分が、前記第２主面において前記第４および第５不純物領域の形成領域を取り囲み、かつ前記第１不純物領域の不純物濃度以下の濃度を有する第１導電型の領域であり、
    前記第２主面において、前記第４不純物領域と前記第５不純物領域とが同じ方向に延びており前記第５不純物領域が前記第４不純物領域に挟まれている、半導体装置。
  2. 前記第１主面において前記第１不純物領域を介在して前記第２不純物領域を取り囲む第２導電型の第６不純物領域をさらに備えたことを特徴とする、請求項１に記載の半導体装置。
  3. 前記半導体基板の前記第１主面上に形成され、前記第６不純物領域と電気的に接続されたガード電極層をさらに備えたことを特徴とする、請求項２に記載の半導体装置。
  4. 前記第３不純物領域と正対する前記第２主面の部分には前記第４不純物領域が位置していることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
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