KR19990066466A

KR19990066466A - 다이오드가 내장된 전력용 소자 및 그 제조방법

Info

Publication number: KR19990066466A
Application number: KR1019980002405A
Authority: KR
Inventors: 김현철
Original assignee: 김덕중; 페어차일드코리아반도체 주식회사
Priority date: 1998-01-26
Filing date: 1998-01-26
Publication date: 1999-08-16

Abstract

실장효율을 증가시키도록 그 내부에 다이오드를 내장한 절연 게이트 바이폴라 트랜지스터(IGBT)에 관해 기재하고 있다. 본 발명에 따르면, P형의 콜렉터영역 상에 N형의 드리프트층이 형성되며, 상기 드리프트층 표면에 P형의 베이스영역이, 상기 베이스영역 내에는 N형의 에미터영역이 형성된다. 또한, 상기 드리프트층 일 표면을 식각하여 형성된 트랜치 내부를 매립하도록 게이트 도전층이 형성되며, 상기 게이트 도전층 사이의 기판 표면에는 다이오드의 캐소드 역할을 하는 캐소드영역이 형성된다. 종래의 게이트 도전층이 형성되던 부분에는, 상기 캐소드영역과 전기적으로 접속된 제1 콜렉터 전극이 형성된다. 따라서, 제1 콜렉터전극과 에미터전극 사이에는 P형의 베이스영역과 N형의 드리프트층 및 N형의 캐소드영역으로 이루어진 다이오드가 형성된다.

Description

다이오드가 내장된 전력용 소자 및 그 제조방법

본 발명은 전력용 소자(power device)에 관한 것으로, 특히 다이오드를 내장한 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bioplar Transistor, 이하 IGBT)에 관한 것이다.

일반적으로, 스위칭 모드 파우어 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동회로 등에 사용되는 전력용 반도체 소자로서, 바이폴라 트랜지스터에 기초를 둔 바이폴라 계열 소자나 모스 트랜지스터에 기초를 둔 모스 계열 소자가 많이 사용되어 왔다. 그러나, 최근에는 모스 계열 소자의 빠른 스위칭 특성과 바이폴라 계열 소자의 높은 전류 밀도의 장점을 취한 IGBT(Insulated Gate Bipolar Transistor), MCT(Mos Controlled Thyristor)와 같은 모스 게이트를 갖는 바이폴라 트랜지스터가 제안되어, 그 사용이 증가되고 있다.

이중, IGBT는 비교적 전류 밀도가 크고 스위칭 속도가 빠른 장점을 가지고 있어 스위칭 소자로서 많이 사용되고 있다.

도 1은 종래 일반적인 IGBT 를 개략적으로 도시한 단면도이다.

도면 참조부호 "10"은 고농도 콜렉터영역을, "12"는 고농도 버퍼층을, "14"는 저농도 에피층을, "16"은 고농도 베이스영역을, "18"은 고농도 에미터영역을, "20"은 게이트 절연막을, "22"는 게이트 도전층을, "24"는 층간절연막을, "26"은 에미터전극을, "28"은 콜렉터전극을 각각 나타낸다.

도 1에 도시된 바와 같이 종래의 IGBT 는, 고농도 P형(P⁺⁺)의 콜렉터영역(10) 상에, 고농도 N형(N⁺)의 버퍼층(12)과, 저농도 N형(N^_)의 에피층(14)이 적층되어 있으며, 상기 에피층(14) 내에는 고농도 P형(P⁺)의 베이스영역(16)이, 상기 베이스영역(16) 내에는 고농도 N형(N⁺)의 에미터영역(18)이 형성되어 있다. 상기 에피층(14) 일 표면에는, 게이트 절연막(20)과, 게이트 도전층(22), 상기 게이트 도전층(22)을 절연시키기 위한 층간절연층(24)이 형성되어 있다. 상기 층간절연층(24) 상에는 에미터영역(18) 및 베이스영역(16)과 전기적으로 접속되는 에미터전극(26)이, 상기 콜렉터영역(10)의 배면에는 이와 전기적으로 접속되는 콜렉터전극(28)이 각각 형성되어 있다.

상기와 같은 구조를 갖는 종래 IGBT가 스위칭 소자로 사용되는 경우, 응용회로에는 반드시 IGBT 가 턴-온에서 턴-오프로 전환될 때 전류 경로로 제공되는 다이오드가 IGBT의 콜렉터와 에미터 사이에 외장되어야 한다. 이를 도 1을 참조하여 살펴보면 다음과 같다.

먼저, IGBT가 턴-온 되도록 콜렉터영역(10) 및 게이트 도전층(22)에 포지티브 바이어스가 인가되면, 게이트 도전층(22) 아래의 베이스영역(16) 표면에 반전층(채널)이 형성되고, 상기 콜렉터영역(10)과 버퍼층(12)은 순방향 접합이 된다. 또한, 에미터영역(18)으로부터 채널을 통과하여 에피층(14), 버퍼층(12)으로 공급되는 전자는, 콜렉터영역(10)-버퍼층(12) 및 에피층(14)-베이스영역(16)으로 구성된 바이폴라 트랜지스터의 베이스 전류 역할을 하게 된다. 이에 따라, P형의 콜렉터영역(10)으로부터 정공이 공급되고, 언급된 바이폴라 트랜지스터는 순방향 도통상태가 된다.

이후, 게이트 도전층(22)에 0(제로) 또는 네거티브 바이어스가 인가되면, 언급된 반전층 즉, 채널은 더 이상 존재하지 않게 된다. 이에 따라, 바이폴라 트랜지스터의 베이스 전류로 공급되던 전자전류 흐름이 중단되고, IGBT의 턴-온 상태에서 에피층(14) 내로 공급되었던 정공들은 에피층(14)내에 축적된다. 축적된 정공들은 에피층(14) 내에서 전자와의 재결합에 의해 서서히 감소되게 된다.

IGBT의 콜렉터와 에미터 사이에 다이오드를 외부적으로 연결하여 상기 정공들을 빠른 시간에 제거함으로써 IGBT의 턴-오프 시간을 향상시키는 방법이 제안되어 있다.

그러나, 이와 같이 별도의 다이오드를 IGBT와 함께 외부적으로 살장하는 것은 실장효율 면에서 불리하므로 하나의 칩 내에 IGBT와 다이오드를 구성하는 것이 요구되고 있다.

본 발명이 이루고자 하는 기술적 과제는, 다이오드가 내장된 전력용 소자를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 전력용 소자를 제조하는데 적합한 제조방법을 제공하는 것이다.

도 2는 본 발명의 일 실시예에 따른 IGBT 구조를 도시한 단면도이다.

도 3 내지 도 5는 본 발명의 일 실시예에 따른 IGBT 제조방법을 설명하기 위해 도시한 단면도들이다.

상기 과제를 달성하기 위한 본 발명에 따른 전력용 반도체 소자는, 제1 도전형의 콜렉터영역과, 상기 콜렉터영역 상에 형성된 제2 도전형의 드리프트층, 상기 드리프트층 내에 형성된 제1 도전형의 베이스영역, 및 상기 베이스영역 내에 형성된 에미터영역을 구비한다. 또한, 상기 드리프트층 일 표면을 식각하여 형성된 트랜치 내부에, 게이트 절연막을 개재하여 형성된 게이트 도전층과, 이웃한 상기 게이트 도전층 사이의 드리프트층 표면에 제2 도전형의 불순물로 형성되고, 상기 에미터영역과 동일한 농도, 동일한 접합 깊이로 형성된 캐소드영역을 더 구비한다. 상기 캐소드영역은 상기 캐소드영역 상에 형성된 제1 콜렉터전극과 전기적으로 접속되고, 상기 에미터영역 및 상기 베이스영역은 에미터 전극과, 상기 콜렉터영역은 제2 콜렉터전극과 전기적으로 접속된다.

상기 다른 과제를 달성하기 위한 본 발명에 따른 전력용 반도체소자 제조방법은, 제1 도전형의 콜렉터영역 일 표면에 제2 도전형의 드리프트층을 형성하고, 상기 드리프트층 내에 제1 도전형의 베이스영역을 형성한다. 다음, 상기 베이스영역과 드리프트층 표면에 제2 도전형의 에미터영역을 형성하고, 상기 에미터영역을 관통하는 둘 이상의 트랜치를 상기 베이스영역보다 깊게 형성하여, 이웃한 트랜치 사이의 상기 에미터영역을 캐소드영역으로 분리시킨다. 계속해서, 상기 트랜치 표면에 게이트 절연막과 상기 트랜치를 매립하는 게이트 도전층을 형성하고, 상기 게이트 도전층 상에, 상기 게이트 도전층을 절연시키는 제1 층간절연막을 형성한다. 이후, 상기 제1 층간절연막 상에, 상기 캐소드영역과 전기적으로 연결되는 제1 콜렉터전극을 형성하고, 상기 제1 콜렉터전극을 절연시키는 제2 층간절연막을 형성한 다음, 상기 베이스영역 및 에미터영역 일부와 전기적으로 연결되는 에미터전극과 상기 콜렉터영역과 전기적으로 접속되는 제2 콜렉터전극을 형성한다.

게이트 절연막을 형성하는 상기 단계 전, 트랜치 식각공정으로 손상된 트랜치 표면을 회복시키기도록 트랜치 표면에 희생산화막을 형성하고, 이를 제거하는 희생산화공정을 수행하는 것이 바람직하다.

본 발명에 따르면, 트랜치 형의 게이트 도전층이 형성되며, 이웃한 트랜치 사이에는 다이오드의 캐소드 역할을 하는 캐소드영역이 형성된다. 또한, 종래의 게이트 도전층이 형성되던 부분에는, 상기 캐소드영역과 접속된 제1 콜렉터 전극이 형성되어 있다. 따라서, 콜렉터전극과 에미터전극 제1 도전형의 베이스영역과 제2 도전형의 캐소드영역으로 이루어진 다이오드가 형성된다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 각 도면에서 있어서 동일참조부호는 동일부재를 나타낸다.

도면 참조부호 "50"은 고농도 콜렉터영역을, "53"은 고농도 버퍼층(52)과 저농도 에피층(54)으로 구성된 드리프트층을, "56"은 고농도 베이스영역을, "58"은 고농도 에미터영역을, "58'"는 다이오드의 캐소드영역을, "60"은 게이트 절연막을, "62"는 게이트 도전층을, "64"는 절연막을, "66"은 제1 층간절연막을, "68"은 제1 콜렉터 전극을, "70"은 제2 층간절연막을, "72"는 에미터전극을, "74"는 제2 콜렉터전극을 각각 나타낸다.

도 2에 도시된 바와 같이, 고농도 제1 도전형, 예컨대 P형의 콜렉터영역(50) 상에, 제2 도전형, 예컨대 N형의 드리프트층(53)이 형성되어 있으며, 상기 드리프트층(53) 내에는 고농도 제1 도전형의 베이스영역(56)이, 상기 베이스영역(56) 내에는 고농도 제2 도전형의 에미터영역(18)이 형성되어 있다. 상기 드리프트층(53) 일 표면에는 소정깊이의 트랜치(T)가 형성되어 있으며, 상기 트랜치(T) 표면에는 게이트 절연막(60)과 게이트 도전층(62)이 형성되어 있다. 상기 게이트 도전층(62) 상에는 상기 게이트 도전층(62)을 절연시키기 위한 얇은 절연막(64) 예컨대, 산화막과, 제1 층간절연층(66)이 형성되어 있다. 상기 절연막(64)은 약 1000Å∼2000Å 정도의 두께로 형성된 것이 바람직하며, 상기 제1 층간절연층(66)은 불순물이 도우프된 실리콘 산화물, 예컨대 BPSG로 형성된 것이 바람직하다.

이웃한 트랜치 즉, 이웃한 게이트 도전층(62) 사이에는 다이오드의 캐소드로 사용될 캐소드영역(58')이 제1 콜렉터전극(68)과 접속되도록 형성되어 있으며, 상기 제1 콜렉터전극(68)은 에미터전극(72)과 제2 층간절연층(70)을 통해 절연된다. 에미터영역(58) 및 베이스영역(56)은 상기 에미터전극(72)과 전기적으로 접속되고, 콜렉터영역(50)은 그 이면에 형성된 제2 콜렉터전극(74)와 전기적으로 접속된다.

본 발명에 따른 IGBT는 도 2에 도시된 바와 같이, 실리콘 기판 내에 형성된 트랜치(T)를 매립하는 형태로 게이트 도전층(62)이 형성되고, 종래의 게이트 도전층이 형성되던 부분에는 제1 콜렉터 전극(68)이 형성되어 캐소드영역(58')과 접속되어 있다. 따라서, 칩 사이즈의 증가 없이, 고농도 P형의 베이스영역(56)과 저농도 N형의 에피층(54) 및 고농도 N형의 캐소드영역(58')으로 이루어진 P⁺-N^--N⁺다이오드가 형성된다.

도 2를 참조하여 본 발명에 따른 IGBT의 동작을 살펴보면, 먼저, IGBT가 턴-온 되도록 제2 콜렉터전극(74) 및 게이트 도전층(62)에 포지티브 바이어스가 인가되면, 게이트 도전층(62)과 이웃하는 베이스영역(56) 표면에 수직의 반전층(채널)이 형성되고, 상기 콜렉터영역(50)과 버퍼층(52)은 순방향 접합이 된다. 이후, 에미터영역(58)으로부터 상기 채널을 통과하여 에피층(54) 및 버퍼층(52)으로 공급되는 전자는, 콜렉터영역(50)-버퍼층(52) 및 에피층(54)-베이스영역(56)으로 구성된 바이폴라 트랜지스터의 베이스 전류 역할을 하게 된다. 이에 따라, P형의 콜렉터영역(50)으로부터 정공이 공급되고, 도시된 바와 같은 정공전류와 전자전류 흐름이 발생된다. 이때, 채널을 통과하여 에피층(54)으로 공급되는 전자 전류는, 도시된 바와 같이, 고농도 N형의 캐소드영역(58')으로도 일부 유입된다.

이후, 게이트 도전층(62)에 0(제로) 또는 네거티브 바이어스가 인가되고, 제2 콜렉터전극(74)과 에미터전극(72)에 역전압이 인가되어 IGBT가 턴-오프되면, 베이스영역(56) 표면에 형성되었던 반전층 즉, 채널은 더 이상 존재하지 않게 되고, 바이폴라 트랜지스터의 베이스 전류로 공급되던 전자전류 흐름이 중단된다. 이에 따라, IGBT의 턴-온 상태에서 에피층(54) 내로 공급되었던 정공들은 에피층(54)내에 축적된다. 이때, IGBT가 턴-오프되어 에미터전극(72)에는 포지티브 바이어스가, 제2 콜렉터 전극(74)에는 네거티브 바이어스가 인가된 상태이므로, 상기 제2 콜렉터전극(74)과 내부적으로 연결되어 동일 전위를 갖는 제1 콜렉터전극(68)에도 네거티브 바이어스가 인가된다. 따라서, 에미터전극(72)과 연결된 고농도 P형의 베이스영역(56)과 저농도 N형의 에피층(54) 및 고농도 N형의 캐소드영역(58')으로 이루어진 P⁺-N^--N⁺다이오드에는 순방향 바이어스가 인가되고, 에피층(54) 내에 축적된 상기 정공들은 캐소드영역(58')을 통해 빠져나가게 된다.

계속해서, 도 3 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 IGBT 제조방법을 설명한다.

도 3을 참조하면, 고농도 제1 도전형, 예컨대 P형의 콜렉터영역(50) 일 표면에 제2 도전형의 드리프트층(53)을 형성한다. 상기 드리프트층(53) 표면에 베이스영역을 형성하기 위한 마스크층(도시되지 않음)을 형성하고, 이를 적용하여 상기 드리프트층(53) 내에, 예컨대 보론(Boron)과 같은 P형의 불순물을 고농도로 이온 주입한 후 열처리함으로써 베이스영역(56)을 형성한다.

이후, 에미터영역이 형성될 부분을 노출시키는 에미터용 마스크층(도시되지 않음)을 형성하고, 이를 적용하여, 상기 베이스영역(56)과 드리프트영역(53) 내에, 예컨대 인(P)과 같은 N형의 불순물을 고농도로 이온 주입한 후 열처리함으로써 에미터영역(58 및 58')을 형성한다.

상기 드리프트층(53)은 N형의 불순물이 고농도로 도우프된 버퍼층(52) 상에 저농도의 에피택셜층을 성장시켜 얻은 에피층(54)으로 구성될 수 있다. 상기 베이스용 마스크층과 에미터용 마스크층은 도시되지는 않았지만, 절연막, 예컨대 산화막을 형성한 후 통상의 사진식각 공정을 적용하여 상기 산화막을 패터닝함으로써 형성될 수 있다.

계속해서, 에미터영역(58 및 58')이 형성된 결과물 상에 트랜치용 마스크층(도시되지 않음)을 형성하고, 이를 적용한 사진식각 공정을 통해 상기 에미터영역(58 및 58') 및 베이스영역(54)을 관통하는 트랜치(T)를 형성한다.

이때, 트랜치 식각공정으로 손상된 트랜치(T) 표면을 회복시키기 위해 희생산화공정을 수행하고 형성된 희생산화막을 제거함으로써, 트랜치 계면의 거칠기를 완화시키고, 트랜치의 위 아래에 위치한 모서리 부분의 곡률을 향상시키는 것이 바람직하다.

여기에서 도시된 이웃한 트랜치(T) 사이에 위치한 에미터영역(58')은, 이후 콜렉터전극과 접속되어 다이오드의 캐소드로 작용하게 되므로 캐소드영역(58')이라 칭한다.

도 4를 참조하면, 트랜치(T)가 형성된 상기 결과물 전면에 게이트 절연막(60)을 형성하고, 상기 트랜치를 매립하는 게이트 도전층(62)을 형성한다. 상기 게이트 도전층(62)은, 예컨대 불순물이 도우프된 폴리실리콘층을 형성한 다음, 공지된 평탄화공정을 통하여 상기 트랜치(T) 부분만을 매립하도록 형성할 수 있다.

계속해서, 게이트 도전층(62)이 형성된 결과물 전면에, 약 1000Å∼2000Å 정도의 두께를 갖는 얇은 절연막, 예컨대 산화막(64)을 형성하고, 그 위에 제1 층간절연막(66)으로서 불순물이 도우프된 절연막, 예컨대 BPSG 막을 형성한 다음, 패터닝하여, 게이트 도전층(62)을 절연시키고 캐소드영역(58')을 노출시킨다.

도 5를 참조하면, 캐소드영역(58')이 노출된 결과물 전면에, 금속막 예를 들어 알루미늄(Al)막을 증착한 후 패터닝함으로써, 상기 캐소드영역(58')과 접속되는 제1 콜렉터전극(68)을 형성한다. 다음에, 제1 콜렉터전극(68)이 형성된 상기 결과물 전면에 절연막, 예컨대 BPSG 막을 형성한 다음 패터닝함으로써, 에미터영역(58)과 베이스영역(56) 일부를 노출시키는 제2 층간절연막(70)을 형성한다. 상기 제2 층간절연막(70)에 의해 제1 콜렉터전극(68)이 이후 형성될 에미터전극과 절연된다.

다음에, 제2 층간절연막(70)이 형성된 결과물 전면에 금속막, 예를 들어 알루미늄(Al)막을 증착한 후 패터닝함으로써, 상기 에미터영역(58) 및 베이스영역(56)에 접속되는 에미터전극(72)을 형성한다. 상기 에미터전극(72) 형성시, 도시되지는 않았지만, 상기 게이트 도전층(62)과 전기적으로 접속되는 게이트전극을 형성한다. 이어서, 상기 고농도 콜렉터영역(50)의 이면을 그라인딩(grinding)을 통상의 방법으로 실시하고, 금속막, 예컨대 알루미늄을 스퍼터링방법으로 증착함으로써, 상기 콜렉터영역(50)과 전기적으로 연결되는 제2 콜렉터전극(74)을 형성한다.

상술한 바와 같이 본 발명에 따르면, 드리프트층 일 표면을 식각하여 형성된 트랜치(T) 내부를 매립하도록 게이트 도전층(62)이 형성되며, 게이트 도전층(62) 사이의 기판 표면에는 다이오드의 캐소드 역할을 하는 캐소드영역(58')이 형성된다. 종래의 게이트 도전층이 형성되던 부분에는 상기 캐소드영역과 전기적으로 접속된 제1 콜렉터 전극이 형성된다.

따라서, 제1 콜렉터전극과 에미터전극 사이에는 고농도 P형의 베이스영역(56)과 저농도 N형의 에피층(54) 및 고농도 N형의 캐소드영역(58')으로 이루어진 P⁺-N^--N⁺다이오드가 형성되므로, 칩 사이즈의 증가 없이 실장 효율이 증가된다.

Claims

제1 도전형의 콜렉터영역;

상기 콜렉터영역 상에 형성된 제2 도전형의 드리프트층;

상기 드리프트층 내에 형성된 제1 도전형의 베이스영역;

상기 베이스영역 표면에 형성된 에미터영역;

상기 드리프트층 일 표면을 식각하여 형성된 트랜치 내부에, 게이트 절연막을 개재하여 형성된 게이트 도전층;

이웃한 상기 게이트 도전층 사이의 드리프트층 표면에 제2 도전형의 불순물로 형성된 캐소드영역;

상기 게이트 도전층 상에, 상기 게이트 도전층을 절연시키도록 형성된 제1 층간절연층;

상기 캐소드영역 상에, 상기 캐소드영역과 전기적으로 접속되도록 형성된 제1 콜렉터전극;

상기 제1 콜렉터 전극 상에, 상기 제1 콜렉터영역을 절연시키기도록 형성된 제2 층간절연층;

상기 에미터영역 및 상기 베이스영역 일부와 전기적으로 접속되는 에미터 전극; 및

상기 콜렉터영역과 전기적으로 접속되는 제2 콜렉터전극을 구비하는 것을 특징으로 하는 전력용 반도체소자.
제1항에 있어서, 상기 캐소드영역은 상기 에미터영역과 동일한 농도, 동일한 접합 깊이로 형성된 것을 특징으로 하는 전력용 반도체소자.
제1항에 있어서, 상기 제1 콜렉터전극과 제2 콜렉터전극은 동일전위를 갖도록 전기적으로 연결된 것을 특징으로 하는 전력용 반도체소자.
제1항에 있어서, 상기 제1 층간절연층 및 제2 층간절연층은, 불순물이 도우프된 실리콘 산화물로 형성된 것을 특징으로 하는 전력용 반도체소자.
제1항에 있어서, 상기 제1 도전형은 P형이고, 제2 도전형은 N형인 것을 특징으로 하는 전력용 반도체소자.
제1항에 있어서, 상기 드리프트층은,

고농도 제2 도전형의 버퍼층과, 저농도 제2 도전형의 에피층이 적층되어 형성되고, 상기 베이스영역은 상기 에피층 내에 형성된 것을 특징으로 하는 전력용 반도체소자.
제1 도전형의 콜렉터영역 일 표면에 제2 도전형의 드리프트층을 형성하는 단계;

상기 드리프트층 내에 제1 도전형의 베이스영역을 형성하는 단계;

상기 베이스영역과 드리프트층 표면에 제2 도전형의 에미터영역을 형성하는 단계;

상기 에미터영역을 관통하는 둘 이상의 트랜치를 상기 베이스영역보다 깊게 형성하여, 이웃한 트랜치 사이의 상기 에미터영역을 캐소드영역으로 분리시키는 단계;

상기 트랜치 표면에 게이트 절연막을 형성하는 단계;

상기 게이트 절연막 상에, 상기 트랜치를 매립하는 게이트 도전층을 형성하는 단계;

상기 게이트 도전층 상에, 상기 게이트 도전층을 절연시키는 제1 층간절연막을 형성하는 단계;

상기 제1 층간절연막 상에, 상기 캐소드영역과 전기적으로 연결되는 제1 콜렉터전극을 형성하는 단계;

상기 제1 콜레터전극 상에, 상기 제1 콜렉터전극을 절연시키는 제2 층간절연막을 형성하는 단계;

상기 제2 층간절연층 상에 상기 베이스영역 및 에미터영역 일부와 전기적으로 연결되는 에미터전극을 형성하는 단계; 및

상기 콜렉터영역 이면에 상기 콜렉터영역과 전기적으로 접속되는 제2 콜렉터전극을 형성하는 단계를 구비하는 것을 특징으로 하는 전력용 반도체소자 제조방법.
제7항에 있어서, 게이트 절연막을 형성하는 상기 단계 전,

트랜치 식각공정으로 손상된 트랜치 표면을 회복시키기도록 트랜치 표면에 희생산화막을 형성하는 단계; 및

상기 희생산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 전력용 반도체소자 제조방법.
제7항에 있어서, 제1 층간절연막을 형성하는 상기 단계 전,

게이트 도전층이 형성된 결과물 전면에, 약 1000Å∼2000Å 정도의 두께를 갖는 얇은 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 전력용 반도체소자 제조방법.
제7항에 있어서, 드리프트층을 형성하는 상기 단계는,

고농도 제2 도전형의 버퍼층을 형성하는 단계; 및

저농도 제2 도전형의 에피층을 형성하는 단계를 구비하는 것을 특징으로 하는 전력용 반도체소자 제조방법.