JP2005101551A - 半導体装置とその製造方法およびその半導体装置を用いた双方向スイッチ素子 - Google Patents

Abstract

【課題】逆バイアス時の逆漏れ電流と順バイアス時のオン電圧が共に低減できる半導体装置およびその製造方法とそれを用いた双方向スイッチ素子を提供する。
【解決手段】逆阻止ＩＧＢＴのｐベース領域３に挟まれたｎ^- ドリフト領域１の露出した箇所の一部領域とエミッタ電極１０の一部領域をショットキー接触（ショットキー接合１１）させることで、逆漏れ電流とオン電圧を共に低減することができる。
【選択図】 図１

Description

この発明は電力変換装置などに使用されるパワーＭＯＳデバイスである半導体装置であって、特に、順方向耐圧と逆方向耐圧の双方の耐圧特性（対称型、非対称型を含む）を有する逆阻止型の半導体装置とこの半導体装置を用いた双方向スイッチ素子に関する。

周波数や電圧を可変にできるＶＶＶＦインバータ装置がモータなどの駆動用に多用されている。通常、このインバータ装置は、商用周波数の交流を直流に変換するコンバータ部と、この直流を所定の周波数と電圧の交流に変換するインバータ部から構成されている。
そのため、電力変換装置としてはコンバータ部とインバータ部が必要となり、また、電流を平滑するための大きなインダクタや電圧の変動を抑制するための大きなコンデンサが必要となり、電力変換装置が大型である。近年、電力変換装置の小型化と高効率化を図るために、交流を直流に変換しないで、直接、交流から交流に変換することができるマトリックスコンバータ装置が脚光を浴びている。
図３１は、マトリックスコンバータ装置の要部構成図であり、同図（ａ）はマトリックスコンバータの回路図、同図（ｂ）は従来の双方向スイッチ素子で構成された双方向スイッチ回路図である。このマトリックスコンバータ装置を構成するためには高周波でスイッチングできる双方向スイッチ素子が必要となる。この双方向スイッチ素子は、逆阻止型のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）がない場合には、同図（ｂ）で示すように通常のＩＧＢＴ５１、５２と逆阻止するためのダイオード５３、５４を直列に接続したものを逆並列して製作していた。

しかし、双方向スイッチ素子のオン電圧は、ダイオード５３、５４とＩＧＢＴ５１、５２を合わせたオン電圧となり、大きなオン電圧となる。そのため、高性能の双方向スイッチ素子を得るには高性能の逆阻止ＩＧＢＴが必要となる。
図３２は、従来の逆阻止ＩＧＢＴの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この逆阻止ＩＧＢＴは、半導体基板１００としてのｎ^- ドリフト領域１と、ｎ^- ドリフト領域１の表面層にセル毎に形成したｐベース領域３（1個のベース領域３を有する矩形状の領域で、この例では説明の便宜上3個のセルを記載しているが、実際は数百のセルが形成される。）と、ｐベース領域３の表面層に形成したｎ⁺ エミッタ領域６と、ｎ⁺ エミッタ領域６とｎ^- ドリフト領域１の間のｐベース領域３上にゲート絶縁膜７を介して形成したゲート電極８と、ｎ⁺ エミッタ領域６とｐベース領域３に接してコンタクトホール１２を介して形成したエミッタ電極１０と、ゲート電極８とエミッタ電極１０を絶縁する層間絶縁膜９と、ｎ^- ドリフト領域１の裏面に形成したｐ⁺ コレクタ領域１５と、このｐ⁺ コレクタ領域１５に接してｎ^- ドリフト領域１の側面に形成したｐ分離領域２と、ｐ⁺ コレクタ領域１５上に形成したコレクタ電極１６で構成される。

この逆阻止ＩＧＢＴのセル間のｎ^- ドリフト領域１の表面はゲート絶縁膜９で被覆されエミッタ電極１０とは電気的に分離されている。
つぎに、トレンチ構造のＭＯＳＦＥＴで寄生ダイオードをフリーホイールダイオードとして積極的に利用した特許文献について説明する。
トレンチゲート構造のＭＯＳＦＥＴにおいて、トレンチに挟まれたベース領域をセル毎に分離して、ドリフト領域を露出し、この露出した箇所にエミッタ電極の一部をショットキー接合させるというものである。このショットキー接合で構成されたショットキーダイオードに大電流を流して、フリーホイールダイオードとして利用する。従来のようにベース領域とドリフト領域で構成されたｐｎ接合で構成されるダイオードと比べてオン電圧を低減できる。これは、ショットキー接合の立ち上がり電圧（ショットキー障壁) がｐｎダイオードの立ち上がり電圧（えん層電圧）より小さいためである。このように、ドリフト領域が露出した箇所にショットキー接合を形成して半導体装置の小型化を実現した例である。この構造をＩＧＢＴに適用した実施例も説明されている（特許文献１）。

また、逆阻止ＩＧＢＴにおいて、ゲート電圧を正に印加してチャネルを開いてコレクタをアノード、エミッタをカソードとするダイオードとして用いた例も報告されている。この例ではドリフト領域にライフタイムキラーを導入して、ダイオードモードで使用した場合にそのダイオードの逆回復ピーク電流を小さくし、ソフトリカバリー特性とすることが述べられている（特許文献２）。
また、逆阻止ＩＧＢＴにおいて、コレクタ領域の厚さを１μｍ程度と薄くして、ＩＧＢＴ動作時のオン電圧の低減とダイオード動作時の逆回復電流の低減およびソフトリカバリー化を実現している（特許文献３）。
また、逆阻止ＩＧＢＴにおいて、ポジテブベベル構造で順方向と逆方向の耐圧特性を出した例が報告されている（特許文献４）。
特開２００３−１７７０１号公報 特開２００２−７６０１７号公報 特開２００２─３１９６７６号公報 特開２００１−１８５７２７号公報

図３３は、図３２の従来の逆阻止ＩＧＢＴについて、断面図およびバイアス状態を示したものである。エミッタ・コレクタ間に逆バイアス電圧を印加すると、空乏層で発生した電子はチャネルとなるｐベース層３（および活性部周辺のｐ層４）へ注入され、このｐベース層部分の注入効率に依存して正孔がエミッタ６から注入される。空乏層で発生する電子の数は増大していくが、逆阻止ＩＧＢＴの場合、逆バイアス時に空乏層が裏面側から広がるため、この裏面側から広がる空乏層で発生する電子の数が増大する。その空乏層で電子の数が増大することにより、逆バイアス時（逆阻止時）に大きな逆漏れ電流が流れる。この空乏層で発生する電子が増大し逆漏れ電流が増大する原因について説明する。
第一の原因はつぎの通りである。裏面低温アニールにおいてｐ⁺ コレクタ領域１５などのｐ層に欠陥が残存していることによる。逆バイアス時には裏面ｐｎ接合から空乏層が伸びるが、ｐ層中にも空乏層すなわち高電界領域が発生する。裏面のｐ層は３００℃〜５００℃の低温アニールにより形成されているため、結晶欠陥が残存しており、この欠陥を介在してキャリアが発生する時間（発生ライフタイム）が極めて短い（頻繁にキャリアが発生する）。このためｐ層中で発生したキャリアが電界により移動して漏れ電流となる。

第二の原因はつぎの通りである。前記の発生したキャリア（電子）がＩＧＢＴの寄生ｐｎｐトランジスタによって増幅されることによる。この寄生トランジスタはｐベース領域３−ｎ^- ドリフト領域１−ｐ⁺ コレクタ領域１５で構成されるｐｎｐトランジスタとｐ領域４、５−ｎ^- ドリフト領域１−ｐ⁺ コレクタ領域１５で構成されるｐｎｐトランジスタがある。尚、ｐ領域４は、ＩＧＢＴが順阻止状態のときは、順漏れ電流を小さくするなどの効果はないが、ターンオフ時にｎ^- ドリフト領域１に蓄積した正孔を引き抜にてターンオフ能力を高める作用をする。
ＩＧＢＴ表面のｐベース領域３、ｐ領域４、５などのｐ拡散層は、適正なＭＯＳしきい値電圧の確保およびラッチアップ回避の為に高濃度である。最表面では１×１０¹⁹ｃｍ^-3を超えるドーピング濃度である。このため寄生ｐｎｐトランジスタのエミッタ注入効率（ｐベース／ｎドリフト接合でのｐベースからｎドリフトへの注入効率）が極めて高く、その増幅率も大きい。このように増幅率が大きいので、裏面で発生した電子電流が増幅されて、大きな漏れ電流となる。

従来の逆阻止ＩＧＢＴにおいても、ゲート−エミッタ間を正にバイアスすると、ＭＯＳチャネルによりエミッタとｎ^- ドリフト領域（すなわち寄生トランジスタのベース）が短絡されるので、裏面で発生した電子は表面のｐ拡散層には入らず、チャネルを通ってエミッタ電極へ抜ける。従って増幅効果は発生せず、逆漏れ電流は劇的に低減される。しかしながら図３１（ａ）に示すマトリクスコンバータ等の応用回路で、逆バイアスされている逆阻止ＩＧＢＴを検出してゲートに正電圧を印加することは、極めて複雑であり困難である。
そのため、ゲート・エミッタ間の電圧を０Ｖにして逆バイアスすると、空乏層は裏面のｐ⁺ コレクタ領域１５とｎ^- ドリフト領域１で形成されるｐｎ接合からｎ^- ドリフト領域１をｐべース領域３に向かって広がる。このとき、ｐベース領域３側のｎ^- ドリフト領域１内の空乏化されずに残っている電荷中性領域から、電子がｐベース領域３に流入する。これにより、前記ｐベース領域３から正孔がｎ^- ドリフト領域１へ流入し、ｐｎｐトランジスタが動作する。

従来の逆阻止ＩＧＢＴでは、高濃度ｐ⁺ 層（図示せず）がｐベース領域３内に形成されているため、エミッタ注入効率が０．８以上と極めて高く、この電流増幅率αｐｎｐが高くなる。そのため、逆阻止ＩＧＢＴの逆バイアス時の漏れ電流が、特に１００℃以上の高温で１０ｍＡ／ｃｍ² 以上と極めて大きくなってしまう。
また、この寄生バイポーラトランジスタの増幅率を低減するには、輸送効率を低減することが有効である。これには、例えば電子線照射による結晶欠陥導入等の手法により、ｎ^- ドリフト領域１の再結合ライフタイムを低減すると良い。このようにして増幅率が低減されて逆漏れ電流は減少する。しかし、結晶欠陥導入は発生ライフタイムを同時に減少させるので順もれ電流の増加を招く。また、電子線照射量が多すぎると定常オン電圧の増加を招き、発生損失が増大する。

また、前記の特許文献１の説明では、ＭＯＳＦＥＴでのショットキー接合の形成はショットキーダイオードはフリーホイールダイオードとして使用した場合であり、このフリーホイールダイオードとしてこのショットキーダイオードを用いることで、フリーホイールダイオードを外付けする必要がなく、チップが小型化でき、また、ショットキーダイオードとすることで低損失化することができることを目的としている。従って、ショットキー接合をドリフト領域が露出した表面全域に形成しており、この場合は、ＭＯＳＦＥＴの場合はフリーホイールダイオードとして用いられるショットキーダイオードのオン電圧は低減して好ましい。
また、ＩＧＢＴにも適用した実施例が記載されているが、その効果は記載されていない。発明者がシミュレーションした結果、ＩＧＢＴの場合はショットキー接合をドリフト領域が露出した表面全域に形成すると、ドリフト領域の表面に蓄積する電子蓄積層が形成されず、ドリフト領域表面の電子濃度が低下して電気抵抗が増大し、ＩＧＢＴのオン電圧が増大することが判明した。

この発明の目的は、前記の課題を解決して、逆バイアス時の逆漏れ電流と順バイアス時のオン電圧が共に低減できる半導体装置およびその製造方法とそれを用いた双方向スイッチ素子を提供することにある。

前記の目的を達成するために、半導体基板における第１導電型のドリフト領域と、該ドリフト領域の表層部に選択的に形成される第２導電型のベース領域と、該ベース領域での表層部に形成される第１導電型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成される第２導電型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成される第２導電型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置において、前記半導体基板の上面にドリフト領域を露出させ、露出させたドリフト領域の一部領域と、エミッタ電極の一部領域とをショットキー接触させる構成とする。

また、前記ベース領域を取り囲み、前記エミッタ電極の外周部と接っし、前記ドリフト領域の表面層に形成される第２導電型の第２半導体領域とを有する構成とする。
また、前記ショットキー接触させた箇所が分散しているとよい。
また、ショットキー接触する前記エミッタ電極を形成する金属のバリア高さが、０．５ｅＶ以上で１．１ｅＶ以下であるとよい。
また、半導体基板における第１導電型のドリフト領域と、該ドリフト領域の表層部に選択的に形成される第２導電型のベース領域と、該ベース領域での表層部に形成される第１導電型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成される第２導電型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成される第２導電型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置において、前記半導体基板の上面にドリフト領域を露出させ、露出させたドリフト領域の一部領域に第２導電型の第１半導体領域を形成し、該第１半導体領域と、エミッタ電極の一部領域とを接触させる構成とする。

また、前記ベース領域を取り囲み、前記エミッタ電極の一部と接っし、前記ドリフト領域の表面層に形成される第２導電型の第２半導体領域を有する構成とする。
また、前記第１半導体領域が分散しているとよい。
また、前記第１半導体領域の単位面積あたりの不純物積分濃度が、前記ベース領域の単位面積あたりの不純物積分濃度よりも低いとよい。
また、前記ベース領域の深さが前記第１半導体領域より深いとよい。
また、前記第1半導体領域とエミッタ電極との接触抵抗が前記ベース領域とエミッタ電極との接触抵抗よりも大きいとよい。
また、前記ベース領域を包むように接する第１導電型の第１バッファ領域を前記ドリフト領域に形成するとよい。

また、前記コレクタ領域と接する第１導電型の第２バッファ領域を前記ドリフト領域に形成するとよい。
また、半導体基板におけるｎ型のドリフト領域と、該ドリフト領域の表層部に選択的に形成されるｐ型のベース領域と、該ベース領域での表層部に形成されるｎ型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成されるｐ型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成されるｐ型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置の製造方法において、前記半導体基板の上面にドリフト領域を露出する工程と、露出したドリフト領域の一部領域にボロンでｐ型の第１半導体領域をイオン注入で形成し、該イオン注入のドーズ量が、１×１０¹¹ｃｍ^-2以上で、１×１０¹⁴ｃｍ^-2以下であり、該第１半導体領域とエミッタ電極の一部領域を接触させ、前記第１半導体領域を分散させて形成する工程とを有する製造方法とする。

また、半導体基板におけるｎ型のドリフト領域と、該ドリフト領域の表層部に選択的に形成されるｐ型のベース領域と、該ベース領域での表層部に形成されるｎ型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ベース領域を取り囲み、前記エミッタ電極の外周部と接っし、前記ドリフト領域の表面層に形成されるｐ型の第２半導体領域と、前記ドリフト領域の裏面部に形成されるｐ型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成されるｐ型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置の製造方法において、前記半導体基板の上面にドリフト領域を露出する工程と、露出したドリフト領域の一部領域にボロンでｐ型の第１半導体領域をイオン注入で形成し、該イオン注入のドーズ量が、１×１０¹¹ｃｍ^-2以上で、１×１０¹⁴ｃｍ^-2以下であり、分割した島状の第２半導体領域の間に露出したドリフト領域にボロンでｐ型の第３半導体領域を形成する工程と、該第１半導体領域とエミッタ電極の一部領域を接触させ、同時に前記第２半導体領域および第３半導体領域領域と前記エミッタ電極の外周部と接触させる工程とを有する製造方法とする。

また、前記第１半導体領域形成時の熱処理温度が、５５０℃以下であるとよい。
また、前記半導体装置を２個逆並列に接続し、双方向に通電特性を有する双方向スイッチ素子とするとよい。
〔作用〕
図３４のように逆阻止ＩＧＢＴ表面において、ｎ^- 層シリコンとエミッタ電極をショットキー接触させる。逆バイアス印加時の逆阻止ＩＧＢＴにおいては、裏面ｐｎ接合は逆バイアスであるが、表面ｐｎ接合（またはショットキー接合）は順バイアスである。図３５のように低電流領域においては、ショットキー接合部は、ｐ⁺ 拡散層（例えばｐベース領域）のｐｎ接合部よりも低い順バイアスで同じ電流を流すことができる。従って裏面で発生した電子電流はｐ⁺ 拡散層に流れ込まず、ショットキー接合部に流れ込む。このためｐｎ接合による増幅効果は消滅し、漏れ電流が劇的に低減される。図３５のように電子電流が数１０Ａ／ｃｍ² 以上のオーダになるとｐｎ接合にも電流が流れるが、漏れ電流のような数ｍＡ／ｃｍ² 程度の電流領域ではｐｎ接合はオンしない。

図３６のようにショットキー接触部に低濃度のｐ層を形成してもよい。図３５のように、ｐｎダイオードにおいてｐ層濃度が低いと、低電流領域においてはより電流を流し易い。従って逆阻止ＩＧＢＴに逆バイアスを印加したとき、表面ｐｎ接合が順バイアスとなるが、低電流域では低濃度ｐ層のｐｎ接合のみに電流が流れる（電子のバイパス効果）。従って増幅率は低濃度ｐ層（以下ｐバイパス領域ともいう）により決定され、ホールの注入は抑制される。このため漏れ電流は激減する。

この発明によれば、ｎ^- ドリフト領域の一部とエミッタ電極をショットキー接触させてショットキー接合を形成するか、ｎ^- ドリフト領域の一部に薄いｐバイパス領域を形成し、このｐバイパス領域とエミッタ電極を接触させることで、逆阻止ＩＧＢＴの逆バイアス印加時の漏れ電流（逆漏れ電流）を大幅に低減することができる。
また、従来のようにゲートに正バイアスを印加せずとも、寄生バイポーラトランジスタの増幅効果を抑制することができるので、複雑なゲート制御を行わなくても逆漏れ電流の増大による素子破壊を防止できる。
また、キャリア引き抜き用のｐ領域の一部にショットキー接合またはｐバイパス領域を設けることで逆漏れ電流を低減できる。
また、従来の逆阻止ＩＧＢＴは高温時の逆漏れ電流が大きく、自己発熱による熱暴走の危険があったが、本発明により、高温環境下への適用が可能になった。

また、ショットキー接合やｐバイパス領域を露出したｎ^- ドリフト領域の一部に形成することで、逆漏れ電流の低減とオン電圧の低減を図ることができる。

発明の実施の形態としては、逆阻止ＩＧＢＴでセル毎のベース領域に挟まれたドリフト領域が露出した領域の一部とエミッタ電極の一部とをショットキー接触させた構造としたり、露出した領域の一部に低濃度のｐ型のバイパス層を形成し、このバイパス層とエミッタ電極の一部とを接触させた構造とすることである。この構造とすることで、逆漏れ電流の低減とオン電圧の低減を図ることができる。

図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この平面図は半導体基板表面でのパターンを示す。また、この半導体装置は順耐圧と逆耐圧が対称の逆阻止ＩＧＢＴである。尚、図３２の従来構造と同一部位には同一符号を記した。
この逆阻止ＩＧＢＴは、半導体基板としてのｎ^- ドリフト領域１と、ｎ^- ドリフト領域１の表面層にストライプ状のセル毎に形成したｐベース領域３と、ｐベース領域３の表面層に形成したｎ⁺ エミッタ領域６と、ｎ⁺ エミッタ領域６とｎ^- ドリフト領域１の間のｐベース領域３上にゲート絶縁膜７を介して形成したゲート電極８と、ｎ⁺ エミッタ領域６とｐベース領域３にコンタクトホール１２を介して接するエミッタ電極１０と、ゲート電極１０とエミッタ電極１２を絶縁する層間絶縁膜９と、ｐベース領域３の間のｎ^- ドリフト領域１の露出した領域の一部とエミッタ電極１０の一部とがショットキー接触して形成されるショットキー接合１１と、ｎ^- ドリフト領域１の裏面に形成したｐ⁺ コレクタ領域１５と、このｐ⁺ コレクタ領域１５に接してｎ^- ドリフト領域１の側面に形成したｐ⁺ 分離領域２と、ｐ⁺ コレクタ領域１５上に形成したコレクタ電極１６で構成される。この逆阻止ＩＧＢＴのセル間のｎ^- ドリフト領域１の表面は層間絶縁膜９で被覆されエミッタ電極１０とは電気的に分離されている。また、ショットキー接合１１の平面形状は、ｐベース領域３と平行したストライプ状である。

また、ｐ⁺ 分離領域２の内側にｐベース領域３で形成される活性領域を取り囲むように正孔引き抜き用のｐ領域４と耐圧構造のｐ領域５が形成される。
尚、微細化でコンタクトホール１２が狭くなる場合は、２本のｎ⁺ エミッタ領域６の間のｐベース領域３内まで達するコンタクトホール１２が形成されることがある。その場合でもｎ⁺ エミッタ領域６とエミッタ電極１０が確実に接触するように、２本のｎ⁺ エミッタ領域６を幅の狭いｎ⁺ 領域で接続してｎ⁺ エミッタ領域６を梯子状に形成する場合もある。
図２から図８は、図１の逆阻止ＩＧＢＴの製造方法について説明する図であり、工程順に示した要部製造工程断面図である。まず、６００Ｖ耐圧クラスの逆阻止ＩＧＢＴについて説明する。

比抵抗２８ΩｃｍのＦＺ−Ｎ型シリコンウエハ（ｎ^- ウエハ：半導体基板１００）上に図示しない初期酸化膜を１８００ｎｍ厚さで形成した後、スクライブラインとなる箇所の初期酸化膜を２００μｍ幅で除去する。全面にボロンガラス（ＢＰＳＧ）膜を形成した後、１３００℃／８３ｈｏｕｒｓの熱処理を行い、初期酸化膜を除去した箇所からボロンガラス（ＢＰＳＧ）膜のボロンを拡散して逆耐圧用のｐ⁺ 分離領域２を形成する。この段階でｐ⁺ 分離領域２の深さは１２０μｍである（図２）。
つぎに、ｐ⁺ 分離領域２に囲まれたｎ^- ウエハである半導体基板１００の表面層にセル毎にｐベース領域３と正孔引き抜き用のｐ領域４と耐圧構造のｐ領域５を形成する。ｐベース領域３の表面層にｎ⁺ エミッタ領域６を形成する。このｎ⁺ エミッタ領域６と半導体基板１００に挟まれたｐベース領域３上にゲート絶縁膜７を介してゲート電極８を形成する。表面に層間絶縁膜９となるＢＰＳＧ膜を形成する。セル形状はストライプ状である。勿論島状としても構わない（図３）。

つぎに、層間絶縁膜９であるＢＰＳＧ膜にエミッタコンタクトホール１２ａとショットキーコンタクトホール１２ｂとなるコンタクトホール１２を同時に形成する。このとき、ｐ領域４、５のコンタクトホール１２ｃ、１２ｄも同時に形成する。ここで、ｎ⁺ エミッタ領域６とｐベース領域３に開けられるエミッタコンタクトホール１２ａの幅は６μｍで、間隔は２４μｍである。ｐベース領域３は、表面濃度５×１０¹⁷／ｃｍ³ 、深さ３μｍである。さらにラッチアップ防止用に、ボロンをドーズ量３×１０¹⁵／ｃｍ² 、１００ｋｅＶの加速電圧にて注入し、１０００℃／１０ｍｉｎの処理を施す。ショットキーコンタクトホール１２ｂの幅は１０μｍ以下、望ましくは２μｍ〜１０μｍにするとよい。２μｍ未満にするとショットキー接合１１の面積が小さくなり、電子の引き抜き効果が小さく、逆漏れ電流の低減率が小さくなる。一方、１０μｍを超えると、ＩＧＢＴのオン状態時にｎ⁺ エミッタ領域６からｎ^- ドリフト領域１にチャネルを経由して注入される電子の蓄積量が減少して、オン電圧が上昇する。

このショットキーコンタクトホール１２ｂの平面形状は、ｐベース領域２と並行するストライプ状とする。勿論、島状としても構わない（図４）。
つぎに、エミッタ電極１０としてＡｌ−Ｓｉ１．０％をスパッタにより形成する。このエミッタ電極はｐベース領域３とｎ⁺ エミッタ領域６にはオーミック接触し、ｎ^- ドリフト領域１にはショットキー接触してショットキー接合１１を形成する。また、このエミッタ電極１０の外周部はｐ領域４とオーミック接触する。さらに、このエミッタ電極１０と同時にＡｌ−Ｓｉ１．０％の金属膜１３、１４をスパッタで形成し、金属膜１３はｐ領域５と、金属膜１４はｐ⁺ 分離領域２とオーミック接触する。
ここで、Ａｌ−Ｓｉ１．０％をスパッタの前に、他の金属、例えば白金シリサイド等を形成しても良い。ここで注意すべきは、メタルのバリア高さφＢである。

図３５にて、電圧が０．５Ｖ以下の十分低い時の電流（飽和電流）は、ショットキー接触における公知の熱電子放出理論で決定される。つまり、飽和電流はショットキー接合で半導体側から金属側に放出される電子量により決定される。よって、バリア高さが低すぎると、この飽和電流が高くなるため、全体の順方向漏れ電流が増加してしまう。よって、望ましくは、０．５ｅＶ以上のバリア高さをもつ金属がよい。例えばＡｌは約０．７ｅＶ、白金シリサイド（ＰｔＳｉ₂ ）は０．７８ｅＶ、Ｐｔは０．９０ｅＶである。さらに公知の方法のようにＡｌ−Ｓｉ１．０％を４２０℃、８０分でシンターすると、実効的バリア高さが増加するため０．９５ｅＶ程度にできる。また、バリア高さは、シリコンのバンドギャップ１．１ｅＶ以下とすることで、空乏層で発生した電子の引き抜きをショットキー接合で支配的にすることで、ｐｎ接合での引き抜きを抑制できる（図５）。

つぎに、図示しない表面保護膜を形成し、裏面バックラップにより半導体基板１００の全体厚を１２０μｍ迄研削後、裏面のみ弗硝酸にて２０μｍエッチングし、全体厚を１００μｍとする。そして裏面側にボロンをドーズ量１×１０¹⁴／ｃｍ^２ 、４５ｋｅＶにてイオン注入し、３５０℃から５５０℃迄の温度（ここでは４２０℃）で低温アニールによりｐ⁺ コレクタ領域１５をｐ⁺ 分離領域２に接するように形成する。その後、ｐ⁺ コレクタ領域１５上にコレクタ電極１６を形成する（図６）。
最後にｐ⁺ 分離領域２の中央部（図６のＹ−Ｙ線）でダイシングし、逆阻止ＩＧＢＴチップ１０１が完成する（図７）。
このようにして製造された逆阻止ＩＧＢＴは、逆バイアス印加時に、裏面で発生した電子電流がｐベース領域３に入ることなく、ショットキー接合１１に抜けていく。従ってｐｎｐ構造による増幅効果が消滅し、漏れ電流が低減される。

つぎに、１２００Ｖ耐圧クラスの製造方法を説明する。製造工程断面図としては前記した図２から図７までの図と同じであり、それらを用いて説明する。
比抵抗９０ΩｃｍのＦＺ−Ｎ型シリコンウエハ（ｎ^- ウエハ：半導体基板１００）上に図示しない初期酸化膜を２４００ｎｍ厚さで形成した後、スクライブラインとなる箇所を２００μｍ幅で初期酸化膜を除去する。全面にボロンガラスを形成した後、１３００℃／２３０ｈｏｕｒｓの熱処理を行い、初期酸化膜が除去された箇所からボロンを拡散して逆耐圧用のｐ⁺ 分離領域２を形成する。この段階でｐ⁺ 分離層の深さは２００μｍである（図２に相当する）。
つぎに、ｐ⁺ 分離領域２に囲まれたｎ^- ウエハである半導体基板１００の表面層にセル毎にｐベース領域３と正孔引き抜き用のｐ領域４と耐圧構造のｐ領域５を形成する。ｐベース領域３の表面層にｎ⁺ エミッタ領域６を形成する。このｎ⁺ エミッタ領域６と半導体基板１００に挟まれたｐベース領域３上にゲート絶縁膜７を介してゲート電極８を形成する。表面に層間絶縁膜９となるＢＰＳＧ膜を形成する。セル形状はストライプ状である。勿論島状としても構わない（図３に相当する）。

つぎに、層間絶縁膜９であるＢＰＳＧ膜にエミッタコンタクトホール１２ａとショットキーコンタクトホール１２ｂとなるコンタクトホール１２を同時に形成する。このとき、ｐ領域４、５のコンタクトホール１２ｃ、１２ｄも同時に形成する。ここで、ｎ⁺ エミッタ領域６とｐベース領域３に開けられるエミッタコンタクトホール１２ａの幅は６μｍで、間隔は２４μｍである。ｐベース領域３は、表面濃度５×１０¹⁷／ｃｍ³ 、深さ３μｍである。さらにラッチアップ防止用に、ボロンを３×１０¹⁵／ｃｍ² 、１００ｋｅＶにて注入し、１０００℃／１０ｍｉｎの処理を施す。ショットキーコンタクトホール１２ｂの幅は１０μｍ以下、望ましくは２μｍ〜１０μｍにするとよい。２μｍ未満にするとショットキー接合１１の面積が小さくなり、電子の引き抜き効果が小さく、逆漏れ電流の低減率が小さくなる。一方、１０μｍを超えると、ＩＧＢＴのオン状態時にｎ⁺ エミッタ領域６からｎ^- ドリフト領域１にチャネルを経由して注入される電子の蓄積量が減少して、オン電圧が上昇する。

このショットキーコンタクトホール１２ｂの平面形状は、ｐベース領域２と並行するストライプ状とする。勿論、島状としても構わない（図４に相当する）。
つぎに、エミッタ電極１０としてＡｌ−Ｓｉ１．０％をスパッタにより形成し、このエミッタ電極はｐベース領域３とｎ⁺ エミッタ領域６にはオーミック接触し、ｎ^- ドリフト領域１にはショットキー接触してショットキー接合１１を形成する。また、このエミッタ電極１０の外周部はｐ領域４とオーミック接触する。さらに、このエミッタ電極１０と同時にＡｌ−Ｓｉ１．０％の金属膜１３、１４をスパッタで形成し、金属膜１３はｐ領域５と、金属膜１４はｐ⁺ 分離領域２とオーミック接触する（図５に相当する）。
つぎに、図示しない表面保護膜を形成し、裏面バックラップにより半導体基板１００の全体厚を２００μｍ迄研削後、裏面のみ弗硝酸にて２０μｍエッチングし、全体厚を１８０μｍとする。そして裏面側にボロンをドーズ量１×１０¹⁵／ｃｍ^２ 、４５ｋｅＶにてイオン注入し、３５０℃から５５０℃迄の温度（ここでは４２０℃）で低温アニールによりｐ⁺ コレクタ領域１５をｐ⁺ 分離領域２に接するように形成する。その後、ｐ⁺ コレクタ領域１５上にコレクタ電極１６を形成する（図６に相当する）。

最後にｐ⁺ 分離領域２の中央部（図６のＹ−Ｙ線）でダイシングし、逆阻止ＩＧＢＴチップ１０１が完成する（図７に相当する）。
このようにして製造された１２００Ｖ耐圧クラスの逆阻止ＩＧＢＴは、前記の６００Ｖ耐圧クラスの逆阻止ＩＧＢＴと同様に、裏面で発生した電子電流がｐベース領域３に入ることなく、ショットキー接合１１に抜けていく。従ってｐｎｐ構造による増幅効果が消滅し、漏れ電流が低減される。
図８は、この発明の第２の実施例の半導体装置の要部断面図である。平面図は、図１（ａ）と同じである。また、この半導体装置は逆阻止ＩＧＢＴである。
図１との違いは、ショットキー接合１１を形成する箇所のｎ^- ドリフト領域１の表面層に、ｐバイパス領域１７（ｐ型の半導体領域）を形成して、このｐバイパス領域１７とエミッタ電極１０をオーミック接触させた点である。ｐバイパス領域１７は、ストライプ状のｐベース領域３に平行したストライプ状をしている。

この逆阻止ＩＧＢＴの製造方法では、図４の工程の後、１×１０¹¹／ｃｍ² 〜１×１０¹⁴／ｃｍ² の低ドーズ量のボロンを４５ｋｅＶ以下の低加速でイオン注入する。その後、エミッタ電極１０をＡｌ−Ｓｉ１．０％のスパッタにより形成する。このスパッタの前に、窒化チタンや白金シリサイドなどの高融点メタルを形成してもよい。ここで、Ａｌ−Ｓｉシンター温度は４２０℃（８０分）とする（図５に相当する）。
この熱処理により前記低濃度のｐバイパス領域１７が低温活性処理で形成される。その後、表面保護膜を形成し、前述の様な裏面バックラップ後にイオン注入および低温アニールによりコレクタ層を形成する。最後にｐ⁺ 分離領域２の中央部でダイシングし（図６に相当する）、逆阻止ＩＧＢＴチップが完成する。このようにして製造された逆阻止ＩＧＢＴは、逆バイアス印加時に、裏面で発生した電子電流が高濃度のｐベース領域３に入ることなく、低濃度のｐバイパス領域１７から抜けていく。従ってｐｎｐ構造による増幅効果が低減され、漏れ電流が低減される。

尚、第２実施例では、コンタクトホール形成後に低濃度のｐバイパス領域１７をイオン注入により形成しているが、もっと前の段階で例えば、図３の工程で形成することもできる。さらに、このｐバイパス領域１７は、イオン注入ではなく、Ａｌ−Ｓｉシンター時にＡｌ−Ｓｉ１．０％から拡散されるＡｌによる極浅（〜５０ｎｍ）の拡散層で形成しても構わない。
ここで、ｐバイパス領域１７の拡散深さは、ＭＯＳ部チャネルｐベース領域３の深さよりも浅い必要がある。これは、ｐバイパス領域１７の拡散深さがｐベース領域３と同じ程度の深さになると、ＪＦＥＴ（接合型電界効果トランジスタ）効果が大きくなり、ｎ⁺ エミッタ領域６からチャネルを経由して注入される電子流がｎ^- ドリフト領域１で絞られてオン電圧が増加するからである。ｐバイパス領域１７の深さがｐベース領域３の９０％よりも浅ければ、ＪＦＥＴ効果は十分低くなり、オン電圧の増加分を０．１Ｖ以下にすることができる。

図９は、この発明の第３実施例の半導体装置の要部平面図である。図１（ａ）との違いは、ショットキー接合１１がｐベース領域３と直交している点である。ｐベース領域３とショットキー接合１１が直交して交わる箇所は、ｐベース領域３とｎ⁺ エミッタ領域６の表面濃度が高いためにエミッタ電極１０とはオーミック接触する。
図１０は、この発明の第４実施例の半導体装置の要部平面図である。図９との違いは、ショットキー接合１１をｐバイパス領域１７とした点である。
図９、図１０のように、ショットキー接合１１またはｐバイパス領域１７をｐベース領域３と直交させることで、ショットキー接合１１またはｐバイパス領域１７の形成間隔を広げることができ、ｐベース領域３と平行させる場合より、ショットキー接合１１またはｐバイパス領域１７の面積を小さくすることができる。

ＩＧＢＴを逆バイアスしたとき、この面積が小さいことで電子の引き抜きが弱くなり、逆漏れ電流は多少増加する。しかし、ＩＧＢＴをオン状態にしたとき、前記の面積が小さいと、チャネルを経由してｎ^- ドリフト領域１に注入される電子のｎ^- ドリフト領域１の上層部に蓄積される量が多くなり、それに伴って正孔の蓄積量も増大して、ｎ^- ドリフト領域１の上層部での伝導度変調の度合いが強まり、オン電圧を低下させる効果を生む。つまり、逆漏れ電流は多少増加するが、オン電圧を低下させる効果がある。
以上は、ｐベース領域３とショットキー接合１１またはｐバイパス領域１７が共にストライプ状をしている場合であるが、以下ではどちらか、もしくは両方がドット状（島状）をしている場合である。
図１１は、この発明の第５実施例の半導体装置の要部平面図である。この図はショットキー接合１１がドット状であり、ｐベース領域３がストライプ状である。

図１と比べて、ショットキー接合１１の面積が小さいために、ＩＧＢＴのオン電圧を低下させることができる。
図１２は、この発明の第６実施例の半導体装置の要部平面図である。この図はショットキー接合１１とｐベース領域３が共にドット状である。
図１１のｐベース領域３をストライプ状からドット状にした例である。
図１３は、この発明の第７実施例の半導体装置の要部平面図である。この図はｐバイパス領域１７がドット状であり、ｐベース領域３がストライプ状である。
図１１との違いは、ショットキー接合１１をｐバイパス領域１７にした点である。図１１と同様の効果が得られる。
図１４は、この発明の第８実施例の半導体装置の要部平面図である。この図はｐバイパス領域１７とｐ
ベース領域３が共にドット状である。

図１２との違いは、ショットキー接合１１をｐバイパス領域１７にした点である。図１２と同様の効果が得られる。
図１５は、この発明の第９実施例の半導体装置の要部構成図であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。同図（ａ）は半導体基板の表面のパターンである。
半導体基板としてのｎ^- ドリフト領域１と、ｎ^- ドリフト領域１の表面層にストライプ状のセル毎に形成したトレンチ２２と、トレンチ２２に挟まれた内側の領域に形成したｐベース領域３と、トレンチ２２の外側の領域に形成されるｐ領域２１と、トレンチ２２の壁面に形成されるゲート絶縁膜７と、トレンチ２２を充填して形成されるゲート電極８と、ｐベース領域３の表面層にトレンチ２２の側壁のゲート絶縁膜７と接して形成されるｎ⁺ エミッタ領域６と、ｎ⁺ エミッタ領域６とｐベース領域３にコンタクトホール１２を介して接するエミッタ電極１０と、ゲート電極１０とエミッタ電極１２を絶縁する層間絶縁膜９と、ｐ領域２１の間のｎ^- ドリフト領域１の露出した領域の一部とエミッタ電極１０の一部とがショットキー接触して形成されるショットキー接合１１と、ｎ^- ドリフト領域１の裏面に形成したｐ⁺ コレクタ領域１５と、このｐ⁺ コレクタ領域１５に接してｎ^- ドリフト領域１の側面に形成した図示しないｐ⁺ 分離領域（図１と同様の構成）と、ｐ⁺ コレクタ領域１５上に形成したコレクタ電極１６で構成される。ショットキー接合１１の平面形状は、同図（ａ）に示すようにトレンチ２２と平行したストライプ状である。

また、図示しないｐ⁺ 分離領域２の内側にｐベース領域３で形成される活性領域を取り囲むように正孔引き抜き用のｐ領域４と耐圧構造のｐ領域５が形成される。
図１５において、図１との違いは、ゲート構造がトレンチゲートとなっている点であり、図１と同様の効果がある。また、前記したように、ｐベース領域３はトレンチ２２に挟まれて形成され、そのｐベース領域３の表層層にｎ⁺ エミッタ領域３が形成されている。またトレンチ２２の外側にはｐ浮遊領域であるｐ領域２１が形成され、このｐ領域２１に挟まれたｎ^- ドリフト領域１の露出面とエミッタ電極１０をショットキー接触させる。このｐ領域２１はＩＧＢＴが順阻止状態のとき、空乏層を伸びやすくしてトレンチ底部の電界集中を緩和する作用がある。ショットキー接合１１はｐ領域２１と接続しても離してもよいが、逆漏れ電流の低減効果を大きくするためには、図示したように離して形成した方がよい。

図１６は、この発明の第１０実施例の半導体装置の要部平面図である。同図は半導体基板の表面のパターンである。図１５（ａ）との違いは、ショットキー接合１１がドット状をしている点である。ショットキー接合の面積が小さいために、オン電圧を低下させることができる。
図１７は、この発明の第１１実施例の半導体装置の要部平面図である。同図は半導体基板の表面のパターンである。図１６との違いは、ｐベース領域３がドット状となっている点である。
トレンチ２２は、上から見てｐベース領域３をリング状に取り囲み、リングの内側のｐベース領域３の表面層にｎ⁺ エミッタ領域６が形成され、トレンチ２２の外側にｐ領域２１とショットキー接合１１が配置される。

図１８は、この発明の第１２実施例の半導体装置の要部断面図である。図１５（ｂ）との違いは、ショットキー接合１１をｐバイパス領域１７とした点である。図１５と同様の効果が得られる。
図１９は、この発明の第１３実施例の半導体装置の要部平面図である。同図は半導体基板の表面のパターンである。図１７との違いは、ｐベース領域３とショットキー接合１１が共にドット状となっているが、これらのドットの位置が三角形の頂点に位置しており、２箇所のショットキー接合１１と１箇所のｐベース領域３が、ほぼ正三角形の格子状の格子点上に配置されている。この三角格子の１辺を１０μｍ以下とすることで、ゲートがオフ（０Ｖ）で順方向に高電圧が印加されるときに、空乏層がピンチオフしやすくなり、ショットキー部の表面電界強度を低減して、ショットキー部に起因する順方向漏れ電流を低減することができる。前述のストライプも同様で、周期配置構造の繰り返し単位長さは、１０μｍ以下であることが望ましい。

ここでは、ショットキー接合１１について示したが、前述のｐバイパス領域１７においても同様である。これは、ｐバイパス領域１７の深さが約０．５μｍ以下と浅いため、ショットキー接合１１と同様に電界強度に応じて順方向漏れ電流が高くなるためである。
図２０は、この発明の第１４実施例の半導体装置の要部断面図である。図１との違いは、ｐベース領域３を包むように第１のｎバッファ領域２３を薄い厚さで形成し、ｎ^- ドリフト領域１に ｐ⁺ コレクタ領域１５と接するように第２のｎバッファ領域２４を形成した点である。
この第１、第２のバッファ領域２３、２４の形成は、ｐ⁺ コレクタ領域１５とｐベース領域３からのホールの注入効率を低減するためである。ｐベース領域３の形成前に、リンをドーズ量５×１０¹²／ｃｍ² 、１００ｋｅＶにて照射し、温度１１５０℃、時間９０分にて拡散して第１のｎバッファ領域２３を形成する。また、ｐ⁺ コレクタ領域１５を形成する前にリンをドーズ量５×１０¹²／ｃｍ² 、１００ｋｅＶにて照射し、１１５０℃９０分にて拡散して第２のバッファ領域２４を形成する。その後、前述の方法にてｐベース領域３およびｐ⁺ コレクタ領域１５を形成する。このようにすれば、第１のｎバッファ領域２３がバリアとなり、正孔のｐベース領域３への流入が抑制され、逆漏れ電流を低減することができる。また、ＩＧＢＴがオン状態のとき、この第２のｎバッファ領域２４により、ｐ⁺ コレクタ領域１５からの正孔の注入が抑制されても、第１のｎバッファ領域２３で正孔がｐベース領域３に流れ込むのを阻止して、ｎ^- ドリフト領域１に正孔が蓄積し、伝導度変調が強くなり、オン電圧を低減することができる。

勿論、ショットキー接合１１を形成する箇所にｐバイパス領域を形成しても同様の効果が得られる。
また、第１のｎバッファ領域２３のみ形成した場合は順阻止能力が低下し、第２のｎバッファ領域２４のみ形成した場合は逆阻止能力が低下する。両者を形成した場合は順、逆阻止能力が共に低下する。
このように、裏面側に第２のｎバッファ領域２４を形成することで、ＰＴ型の逆阻止ＩＧＢＴが実現できる。また、阻止能力は第１、第２のｎバッファ領域２３、２４の幅と不純物濃度の関数となる。ｎバッファ領域の幅が広い程、不純物濃度が高い程、阻止能力は低下する傾向にある。
図２１は、この発明の第１５実施例の半導体装置の要部断面図である。図１８との違いは、ｐベース領域３とｐ領域２１を包むように第１のｎバッファ領域２３を形成した点である。この第１のｎバッファ領域２３を形成することで、逆漏れ電流とオン電圧の低減を図ることができる。

図２２は、この発明の第１６実施例の半導体装置の要部断面図である。図２１との違いは、ｐ領域２１とｐバイパス領域１７を包むように第１のｎバッファ領域２３を形成した点である。この第１のｎバッファ領域２３はｐバイパス領域１７下でも平坦となっている例である。この場合も図２１と同様の効果を得ることができる。
勿論、ｐバイパス領域を形成する箇所にショットキー接合を形成しても同様の効果が得られる。
図２３は、この発明の第１７実施例の半導体装置の要部断面図である。これは、スクライブ部のｐ⁺ 分離領域２を、半導体基板１００の表面と裏面から互いに接続するまで拡散して形成する。
また、前記したｐ⁺ 分離領域２は、ボロンよりも拡散係数の大きいＡｌやＧａで形成するとよい。

図２４は、図１（ｂ）の図に逆バイアス印加時の接続回路を追加した図である。図のように、ゲート電圧を０Ｖとし、コレクタ電極１６をマイナス、エミッタ電極１０を０Ｖに逆バイアス印加すると、空乏層は裏面のｐ⁺ コレクタ領域１５とｎ^- ドリフト領域１で形成されるｐｎ接合からｎ^- ドリフト領域１をｐべース領域３に向かって広がる。このとき、ｐベース領域３側のｎ^- ドリフト領域１内の空乏化されずに残っている電荷中性領域から、電子がショットキー接合１１に流れて、ｐベース領域３への流入が抑えられてエミッタ注入効率およびαｐｎｐ（ｐベース領域（Ｅ）−ｎ^- ドリフト領域（Ｂ）−ｐ⁺ コレクタ領域（Ｃ）で構成されるｐｎｐトランジスタの電流増幅率）が低くなり、逆阻止ＩＧＢＴの逆バイアス時の漏れ電流が、特に１００℃以上の高温で１ｍＡ／ｃｍ² 以下に抑えることが可能となる。

一方、図示しないゲートランナー部下に層間絶縁膜を介して形成され、エミッタ電極１０と接続するｐ領域４では、ドーズ量が１×１０¹⁵ｃｍ^-2であり、少なくともドーズ量が１×１０¹⁴ｃｍ^-2であるｐベース領域３以上の濃度でエミッタ電極１０と接触するため、ｐ領域４からの注入効率も高くなり、このｐ領域４での逆漏れ電流が大きくなる。
これを防ぐ対策についてつぎに説明する。
図２５は、この発明の第１８実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この平面図は半導体基板表面でのパターンを示す。
図１との違いは、ｐ領域に選択的にショットキー接合１１を形成することである。このように、ｐ領域４を分離し、この分離されたｐ領域４の間に露出した箇所のｎ^- ドリフト領域１とエミッタ電極１０とを接続し、ショットキー接合１１を形成することで、電子をショットキー接合から引き抜き、ｐ領域４からｎ^- ドリフト領域１への正孔の注入効率が抑えられ、このｐ領域４での逆漏れ電流を低減できる。

図２６は、この発明の第１９実施例の半導体装置の要部断面図である。図２５との違いは、ショットキー接合１１を形成する箇所にｐバイパス領域１７を形成した点である。この場合も図２３と同様の効果が得られる。
前記した逆阻止ＩＧＢＴはｐ⁺ 分離領域２で逆耐圧を確保したが、ここでは別の方法で逆耐圧を確保する例を説明する。
図２７は、この発明の第２０実施例の半導体装置の要部断面図である。図１（ｂ）との違いは、ｐ⁺ 分離領域２を形成する箇所にメサエッチングでベベル構造（メサエッチング部３１）を形成した点である。このベベル構造で逆耐圧を確保する。
図２８は、この発明の第２１実施例の半導体装置の要部断面図である。図２７との違いは、モードエッチング（Ｍｏａｔ Ｅｔｃｈｉｎｇ：溝エッチング）でベベル構造（モードエッチング部３２）を形成した点であり、この場合も図２７と同様の効果を得ることができる。

また、前記のショットキー接合とｐバイパス領域を併設した構造としても同様の効果が得られることは勿論である。
図２９は、この発明の第２２実施例の双方向スイッチ素子の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は回路図である。絶縁基板４３上に形成された第１、第２導電パターン４４、４５に、第１と第２逆阻止ＩＧＢＴ４１、４２のコレクタ電極１６ａ、１６ｂをそれぞれ固着し、第１逆阻止ＩＧＢＴ４１のエミッタ電極１０ａと第２逆阻止ＩＧＢＴ４２のコレクタ電極１６ｂが固着している第２導電パターン４５とをボンデングワイヤ４６ａで接続し、また、第２逆阻止ＩＧＢＴ４２のエミッタ電極１０ｂと第１逆阻止ＩＧＢＴ４１のコレクタ電極１６ａが固着している第１導電パターン４４とをボンデングワイヤ４６ｂで接続し、第１、第２逆阻止ＩＧＢＴ４１、４２のエミッタ電極１０ａ、１０ｂと第１、第２主端子Ｔ１、Ｔ２と接続し、第１、第２逆阻止ＩＧＢＴ４１、４２のゲートパット８ａ、８ｂと第１、第２ゲート端子Ｇ１、Ｇ２を接続する。

この双方向スイッチ素子は、同図（ｂ）に示す回路図のように、本発明の逆阻止ＩＧＢＴ４１、４２を逆並列に接続した構造となっている。
また、図３０の回路図に示すように、本発明の逆阻止ＩＧＢＴ４１、４２にゲート駆動回路４７ａ、４７ｂを接続して双方向スイッチ回路とすることで、従来の双方向スイッチ回路で必要であった逆阻止用ダイオードが不要となり、電気的損失（順電圧降下、逆回復損失等）を低減できる。
そのため、本発明の逆阻止ＩＧＢＴを用いれば、逆バイアス時の漏れ電流を十分低減しながら、かつ損失の低いマトリクスコンバータを提供することができる。 図３７は、図３６の実施例を変形した第２３実施例の半導体装置の要部断面斜視図である。図３６の低濃度ｐ層によって、漏れ電流は激減するが、オン電圧が上がる。この漏れ電流を減少させつつオン電圧の上昇を抑えるのが図３７,図３８の実施例である。図３７で２５が低濃度ｐ層（ｐバイパス領域）で、２６がコンタクト領域である。低濃度ｐ層２５はｐベース領域３のストライプと同じくストライプ状であり、同じ方向に延びている。このストライプ状の低濃度ｐ層２５の所々にコンタクト領域２６が分散して設けられる。図３７では、セルピッチが３０μmで、コンタクト領域２６とコンタクト領域２６との間が３００μｍ、コンタクト領域２６のストライプ方向の幅が１０μｍとなっている。つまり、コンタクト領域２６は２μｍ×１０μｍの大きさで３００μｍ間隔で設けられている。逆阻止IGBTは、逆バイアス印加時に、裏面で発生した電子電流がｐベース領域３からなるIGBTセル部のｐｎ接合に入ることなく、低濃度ｐ層２５のｐｎ接合部に抜けていく。従ってｐｎｐ構造による増幅効果が低減され、漏れ電流が低減される。図３７のように、低濃度ｐ層２５のストライプ方向に沿って不連続的に一部のみをエミッタ電極（図示せず）にコンタクトさせる。低濃度ｐ層２５を介してエミッタ電極に流れる電流は、この低濃度ｐ層内をストライプ方向に沿って流れてコンタクト領域２６からエミッタ電極に抜ける。この時に電流は低濃度ｐ層２５のストライプ方向に沿って長い距離を流れるため、その通過領域は見かけ上大きな抵抗値を持つ。

図３７において、逆耐圧用の分離領域を形成した後、初期酸化膜を成長させパターニングとエッチングを行う。更に初期酸化膜上にゲート電極となるポリシリコンを堆積させパターニングとエッチングを行う。その時に、2本のストライプ型ＩＧＢＴセルの間に、初期酸化膜及びポリシリコン膜の抜き部分を形成する。初期酸化膜及びポリシリコン膜をマスクとして１×１０^１３ｃｍ^２の低ドーズ量のボロンを４５ｋｅＶの加速エネルギーでイオン注入し、幅９μmの低濃度ｐ層２５を形成する。次に低濃度ｐ層２５をレジスト膜でマスクして、ドーズ量２×１０^１４ｃｍ^２のｐベース層３用のボロンをイオン注入する。その後、１１５０℃で2時間ドライブして、低濃度ｐ層２５とｐベース層３を完成させる。横方向拡散により低濃度ｐ層２５は幅が１５μｍのストライプ状となる。図示しない第２ｐ⁺層と砒素によるエミッタ領域６を形成した後、層間絶縁膜９としてＢＰＳＧを堆積させ、ＢＰＳＧの一部を幅２μｍでドライエッチングすることでエミッタコンタクト領域２６を形成する。ＩＧＢＴセル部のｐベース層３はストライプ方向に沿って全面でエミッタ電極と接触するが、低濃度ｐ層２５はその一部でエミッタ電極と接触する。低濃度ｐ層２５のストライプ方向に沿って、３１０μｍ中の１０μｍをコンタクト領域２６の幅とする。前記したように、コンタクト領域２６は２μm×１０μｍの長方形で、コンタクト領域２６間が３００μｍの間隔となる。エミッタ電極をアルミニウムのスパッタリングにより形成し、表面保護膜を形成して表面側のＭＯＳ部を形成し、裏面のバックラップ後に裏面からイオン注入及び低温アニールによりコレクタ層１５を形成する。最後に分離領域中央部でダイシングし、逆阻止ＩＧＢＴが完成する。

このようにして製造された逆阻止ＩＧＢＴは、低温形成した裏面コレクタ層１５で発生する電子電流が、１２５℃において１００μＡ／ｃｍ^２である。セルピッチを３０μｍとすると、ストライプ方向に単位長さの低濃度ｐ層２５の1本あたりが受け持つべき電子電流は３００ｎＡ／ｃｍである。低濃度ｐ層２５に入った電子はホールと再結合し、低濃度ｐ層２５中ではホール電流が主に流れる。低濃度ｐ層２５の表面シート抵抗を３ｋΩ□とすると、低濃度ｐ層２５から最も離れた位置、即ちコンタクト領域間の中間の１５０μｍからコンタクト領域までの抵抗値は、低濃度ｐ層25の幅が１５μmであることを考慮して３０ｋΩとなる。前記したように単位長さの低濃度ｐ層２５の1本が受け持つ漏れ電流は３００ｎＡ／ｃｍであるので、１５０μmあたりでは４.５ｎＡである。４.５ｎＡが３０ｋΩの抵抗を通過する時の電圧降下は０.１３５ｍＶであり、この電圧により低濃度ｐ層２５のｐｎ接合の順バイアス状態が有意に変化することなく、従って増幅率低減による漏れ電流低減効果が損なわれることはない。仮に低濃度ｐ層２５中の電圧降下が、例えば１００ｍＶ以上に大きくなると、低濃度ｐ層２５の電位が下がり、ｐｎ接合の順バイアス量が減少する。この場合は、裏面からきた電子は低濃度ｐ層２５に入りにくくなり、ＩＧＢＴセルの高濃度なｐベース層３に注入されるようになるので、増幅率が上がってしまい漏れ電流が増大する。このように低濃度ｐ層２５のコンタクト領域を一部領域に限定しても、漏れ電流値のオーダが非常に小さいことにより、漏れ電流低減の効果は不変である。一方、定常オン状態においては、定格電流時の電流密度は１３３Ａ／ｃｍ^２である。このうち、裏面から注入されるホール電流は移動度比により３３Ａ／ｃｍ^２であり、このホール電流は低濃度ｐ層２５及びＩＧＢＴセルのｐベース層３にコレクトされる。仮に全ホール電流が低濃度ｐ層２５にコレクトされるとすると、単位長さの低濃度ｐ層２５の1本が受け持つ順電流は５０ｍＡ／ｃｍであるので、１５０μｍ当たりでは０.７５ｍＡである。０.７５ｍＡが３０ｋΩの抵抗を通過する時の電圧降下は２２.５Ｖにもなるが、オン電圧は２Ｖ程度であり、実際にこのような高電圧が低濃度ｐ層２５中に発生することはない。逆にそのような高電圧が発生しないような電流しか流れない。仮に低濃度ｐ層２５中の電圧降下が上限の２Ｖとすると、低濃度ｐ層２５を流れるホール電流は全体の1割以下の３Ａ程度である。以上の意味するところは、大電流が流れる際には、その大部分がＩＧＢＴセルのｐベース層３に抜けるということである。ＩＧＢＴのオン電圧とターンオフ損失のトレードオフ特性は、表面付近のホールキャリア濃度を上げることで達成される。もしホールが表面でコレクトされ易くなると、表面のキャリア濃度が減少してトレードオフが悪化してしまう。しかしこの実施例では、低濃度ｐ層２５という新たなホールコレクト層を追加したにも関わらず、その内部抵抗が有意に大きいことから大電流をコレクトすることが出来ず、従ってホール濃度の低下を引き起こすことはないのである。

図３８は、図３６の実施例を変形した第２４実施例の半導体装置の要部断面斜視図である。図３８では、低濃度ｐ層２５とのコンタクト領域２７を幅２μｍのストライプ状としてコンタクト抵抗を高めながらコンタクトさせる領域を大きくしている。コンタクト抵抗を高める手段としてコンタクト領域２７には薄い酸化膜が形成されている。この場合、コンタクト領域２７のエミッタ電極との接触界面のコンタクト抵抗を、IGBTセル領域のｐベース領域３のエミッタ電極との接触界面のコンタクト抵抗よりも高くしている。このようにすることで、低濃度ｐ層２５に流れ込む電流経路は大きな抵抗値を有することとなる。図３７では低濃度ｐ層のストライプ方向にコンタクト領域２６が点在しているので、コンタクト領域間の低濃度ｐ層に電子電流が流れるが、図３８では低濃度ｐ層２５にストライプ状にコンタクト領域２７が接触しているので低濃度ｐ層のストライプ方向に電子電流が流れず図３７に比べて増幅率の増加が抑えられ、逆漏れ電流が低減できる。つまり、第２３実施例では、裏面で発生した逆方向漏れ電子電流が低濃度ｐ層２５に引き抜かれる際に、低濃度ｐ層２５中をストライプ方向に長い距離を流れることになる。これは擬似的に低濃度ｐ層２５のｐ型不純物量が大きくなったのと同じ効果を持ち、低濃度ｐ層２５からのホールの注入が増えてしまう。即ち、ｐｎｐ構造の増幅率が見かけ上大きくなるために、逆漏れ電流が増加する。そこで、第２４実施例のようにコンタクト領域２７のコンタクト抵抗を高めつつもストライプ方向全体にコンタクトを取ることで、電子電流が低濃度ｐ層２５をストライプ方向に流れることがなくなり、低濃度ｐ層２５のｐ型不純物濃度が見かけ上高くなることはない。このため、増幅率が抑えられる。このような第２４実施例の製造方法は、第２３実施例と同じであるが、ＢＰＳＧ層間絶縁膜の堆積後に、低濃度ｐ層２５上に連続的な幅２μｍのコンタクト領域２７を窓開け形成する。その後、酸素雰囲気中の熱処理により、コンタクト領域２７のシリコン表面に１０ｎｍの酸化膜を成長させる。パターニングにより低濃度ｐ層２５上のコンタクト領域２７をレジストで覆い、希フッ酸によりＩＧＢＴセル部のｐベース領域３とｎ^＋エミッタ領域６がエミッタ電極と接するコンタクトホールの酸化膜のみを除去する。レジスト剥離後、表面電極用のアルミをスパッタリングし、更にパターニングとエッチングによりエミッタ電極およびゲート電極を形成する。表面保護膜を形成し、裏面バックラップ後にイオン注入および低温アニールによりコレクタ層１５を形成する。最後に分離層中央部でダイシングし、逆阻止ＩＧＢＴチップが完成する。このようにして製造された逆阻止ＩＧＢＴは、低濃度ｐ層２５とエミッタ電極とのコンタクト抵抗が、ｐベース領域３とエミッタ電極とのコンタクト抵抗よりも大きい。従って逆漏れ電流は低濃度ｐ層２５に引き抜かれるものの、オン状態の大電流は低濃度ｐ層２５には引き抜かれない。このため逆漏れ電流は低減されつつも、オン電圧は上昇しない。

図３７で図３８のように増幅率の増加を抑えるためには、例えばコンタクト領域２６を幅２μｍ、長さ２μｍ、とし、コンタクト領域２６間のピッチを２μｍとしてコンタクト領域の１つずつの面積を小さく、かつコンタクト領域２６の間隔を狭くし、各コンタクト領域の抵抗値を上げればよい。こうすることで、見かけ上ほぼ連続的で、かつ高いコンタクト抵抗値が得られる。コンタクト領域間の距離が２μｍと短いので、低濃度ｐ層中のストライプ方向の電流成分はほとんどない。従って増幅率の増加は抑えられる。一方、各コンタクト領域の面積は非常に小さいので、コンタクト抵抗は高い値となる。このため定常オン状態における低濃度ｐ層からのホール電流の引き抜きは抑制され、オン電圧の上昇を避けることができる。

以上の図３６〜３８の実施例の各構造は、低濃度ｐ層２５からエミッタ電極までの電流経路の電気抵抗を高めるためのものである。逆バイアス時の逆方向漏れ電子電流は１００μＡのオーダであり、低濃度ｐ層２５からエミッタ電極へ抜けて流れる際の電圧降下は非常に小さく、電子電流の引き抜きには支障をきたさない。もし、電圧降下が大きいと、ＩＧＢＴセルのｐベース層から電子が引き抜かれるようになり、低濃度ｐ層２５によるバイパス層としての効果が無くなってしまう。

一方、定常オン状態においては、電流密度が１００Ａ／ｃｍ^２程度にもなり、ホールが低濃度ｐ層２５からエミッタ電極へと抜ける際の電圧降下が大きく、ホール電流のほとんどはＩＧＢＴセルのｐベース層３に抜けるようになる。従って低濃度ｐ層２５のバイパス層が存在してもホールはバイパス層から抜けることはなく、表面ホール濃度は低下しない。即ち、ＩＥ効果の減少はなく、オン電圧の上昇は最小限に抑えられる。よって、逆阻止ＩＧＢＴにおいてオン電圧の上昇を最小限に抑えつつ、ゲートオフ時の逆漏れ電流が低減される。

交流から交流に直接変換するマトリックスコンバータ装置の双方向スイッチ素子として有効である。

この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 図１の逆阻止ＩＧＢＴの製造方法について説明する製造工程断面図 図２に続く、図１の逆阻止ＩＧＢＴの製造方法について説明する製造工程断面図 図３に続く、図１の逆阻止ＩＧＢＴの製造方法について説明する製造工程断面図 図４に続く、図１の逆阻止ＩＧＢＴの製造方法について説明する製造工程断面図 図５に続く、図１の逆阻止ＩＧＢＴの製造方法について説明する製造工程断面図 図６に続く、図１の逆阻止ＩＧＢＴの製造方法について説明する製造工程断面図 この発明の第２の実施例の半導体装置の要部断面図 この発明の第３実施例の半導体装置の要部平面図 この発明の第４実施例の半導体装置の要部平面図 この発明の第５実施例の半導体装置の要部平面図 この発明の第６実施例の半導体装置の要部平面図 この発明の第７実施例の半導体装置の要部平面図 この発明の第８実施例の半導体装置の要部平面図 この発明の第９実施例の半導体装置の要部構成図であり、（ａ）は要部平面図、（ｂ）は要部断面図 この発明の第１０実施例の半導体装置の要部平面図 この発明の第１１実施例の半導体装置の要部平面図 この発明の第１２実施例の半導体装置の要部断面図 この発明の第１３実施例の半導体装置の要部平面図 この発明の第１４実施例の半導体装置の要部断面図 この発明の第１５実施例の半導体装置の要部断面図 この発明の第１６実施例の半導体装置の要部断面図 この発明の第１７実施例の半導体装置の要部断面図 図１（ｂ）の図に逆バイアス印加時の接続回路を追加した図 この発明の第１８実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 この発明の第１９実施例の半導体装置の要部断面図 この発明の第２０実施例の半導体装置の要部断面図 この発明の第２１実施例の半導体装置の要部断面図 この発明の第２２実施例の双方向スイッチ素子の構成図 双方向スイッチ回路図 マトリックスコンバータ装置の要部構成図 従来の逆阻止ＩＧＢＴの構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 図３２の従来の逆阻止ＩＧＢＴについて、断面図およびバイアス状態を示した図 逆阻止ＩＧＢＴ表面において、ｎ^- 層シリコンとエミッタ電極をショットキー接触させた図 オン電圧（Ｖ_CE）と電流密度（Ｊｃ）の関係を示した特性図 図３４のショットキー接合の代わりにｐバイパス領域を形成した図 この発明の第２３実施例の半導体装置の要部断面図 この発明の第２４実施例の半導体装置の要部断面図

符号の説明

１ ｎ^- ドリフト領域
２ ｐ⁺ 分離領域
３ ｐベース領域
４ ｐ領域（キャリア引き抜き用）
５ ｐ領域（耐圧構造）
６ ｎ⁺ エミッタ領域
７ ゲート絶縁膜
８ ゲート電極
８ａ、８ｂ ゲートパッド
９ 層間絶縁膜
１０ エミッタ電極
１０ａ 第１エミッタ電極
１０ｂ 第２エミッタ電極
１１ ショットキー接合
１２ コンタクトホール
１２ａ エミッタコンタクトホール
１２ｂ ショットキーコンタクトホール
１３、１４ 金属膜
１５ ｐ⁺ コレクタ領域
１６ コレクタ電極
１６ａ 第１コレクタ電極
１６ｂ 第２コレクタ電極
１７ ｐバイパス領域
２１ ｐ領域（浮遊領域）
２２ トレンチ
２３ 第１のｎバッファ領域
２４ 第２のｎバッファ領域
３１ メサエッチング部
３２ モードエッチング部
４１ 第１逆阻止ＩＧＢＴ
４２ 第２逆阻止ＩＧＢＴ
４３ 絶縁基板
４４ 第１導電パターン
４５ 第２導電パターン
４６ａ、４６ｂ ボンディングワイヤ
１００ 半導体基板
１０１ 半導体チップ

Claims (16)

1. 半導体基板における第１導電型のドリフト領域と、該ドリフト領域の表層部に選択的に形成される第２導電型のベース領域と、該ベース領域での表層部に形成される第１導電型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成される第２導電型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成される第２導電型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置において、
   前記半導体基板の上面にドリフト領域を露出させ、露出させたドリフト領域の一部領域と、エミッタ電極の一部領域とをショットキー接触させることを特徴とする半導体装置。
2. 前記ベース領域を取り囲み、前記エミッタ電極の外周部と接っし、前記ドリフト領域の表面層に形成される第２導電型の第２半導体領域とを有することを特徴とする請求項１に記載の半導体装置。
3. 前記ショットキー接触させた箇所が分散していることを特徴とする請求項１または２に記載の半導体装置。
4. ショットキー接触する前記エミッタ電極を形成する金属のバリア高さが、０．５ｅＶ以上で１．１ｅＶ以下であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 半導体基板における第１導電型のドリフト領域と、該ドリフト領域の表層部に選択的に形成される第２導電型のベース領域と、該ベース領域での表層部に形成される第１導電型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成される第２導電型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成される第２導電型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置において、
   前記半導体基板の上面にドリフト領域を露出させ、露出させたドリフト領域の一部領域に第２導電型の第１半導体領域を形成し、該第１半導体領域と、エミッタ電極の一部領域とを接触させることを特徴とする半導体装置。
6. 前記ベース領域を取り囲み、前記エミッタ電極の一部と接っし、前記ドリフト領域の表面層に形成される第２導電型の第２半導体領域を有することを特徴とする請求項５に記載の半導体装置。
7. 前記第１半導体領域が分散していることを特徴とする請求項５または６に記載の半導体装置。
8. 前記第１半導体領域の単位面積あたりの不純物積分濃度が、前記ベース領域の単位面積あたりの不純物積分濃度よりも低いことを特徴とする請求項５〜７のいずれか一項に記載の半導体装置。
9. 前記ベース領域の深さが前記第１半導体領域より深いことを特徴とする請求項５〜８のいずれか一項に記載の半導体装置。
10. 前記第１半導体領域とエミッタ電極との接触抵抗が前記ベース領域とエミッタ電極との接触抵抗よりも大きいことを特徴とする請求項５〜９のいずれか一項に記載の半導体装置。
11. 前記ベース領域を包むように接する第１導電型の第１バッファ領域を前記ドリフト領域に形成することを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
12. 前記コレクタ領域と接する第１導電型の第２バッファ領域を前記ドリフト領域に形成することを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
13. 半導体基板におけるｎ型のドリフト領域と、該ドリフト領域の表層部に選択的に形成されるｐ型のベース領域と、該ベース領域での表層部に形成されるｎ型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ドリフト領域の裏面部に形成されるｐ型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成されるｐ型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置の製造方法において、
    前記半導体基板の上面にドリフト領域を露出する工程と、露出したドリフト領域の一部領域にボロンでｐ型の第１半導体領域をイオン注入で形成し、該イオン注入のドーズ量が、１×１０¹¹ｃｍ^-2以上で、１×１０¹⁴ｃｍ^-2以下であり、該第１半導体領域とエミッタ電極の一部領域を接触させ、前記第１半導体領域を分散させて形成する工程とを有することを特徴とする半導体装置の製造方法。
14. 半導体基板におけるｎ型のドリフト領域と、該ドリフト領域の表層部に選択的に形成されるｐ型のベース領域と、該ベース領域での表層部に形成されるｎ型のエミッタ領域と、前記ベース領域の一部領域および前記エミッタ領域の一部領域に対しゲート絶縁膜を介して形成されるゲート電極と、前記ベース領域の一部領域および前記エミッタ領域の一部領域と接するエミッタ電極と、前記ベース領域を取り囲み、前記エミッタ電極の外周部と接っし、前記ドリフト領域の表面層に形成されるｐ型の第２半導体領域と、前記ドリフト領域の裏面部に形成されるｐ型のコレクタ領域と、該コレクタ領域と前記ドリフト領域の側面に接して形成されるｐ型の分離領域と、前記コレクタ領域上に形成されるコレクタ電極とを具備する半導体装置の製造方法において、
    前記半導体基板の上面にドリフト領域を露出する工程と、露出したドリフト領域の一部領域にボロンでｐ型の第１半導体領域をイオン注入で形成し、該イオン注入のドーズ量が、１×１０¹¹ｃｍ^-2以上で、１×１０¹⁴ｃｍ^-2以下であり、分割した島状の第２半導体領域の間に露出したドリフト領域にボロンでｐ型の第３半導体領域を形成する工程と、該第１半導体領域とエミッタ電極の一部領域を接触させ、第1半導体領域とエミッタ電極の一部領域を接触させるのと同時に前記第２半導体領域および第３半導体領域領域と前記エミッタ電極の外周部と接触させる工程とを有することを特徴とする半導体装置の製造方法。
15. 前記第１半導体領域形成時の熱処理温度が、５５０℃以下であることを特徴とする請求項１３、１４のいずれか一項に記載の半導体装置の製造方法。
16. 請求項１〜１２の前記半導体装置を２個逆並列に接続し、双方向に通電特性を有することを特徴とする双方向スイッチ素子。

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