JP2019067890A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】負荷短絡時における半導体装置の短絡耐量を向上させる。【解決手段】半導体装置１は、半導体素子３を含む半導体基板７を備える。半導体素子３は、第１のｎ型バッファ層２１と、第２のｎ型バッファ層２２と、第１のｐ型半導体領域２４とを含む。第１のｎ型バッファ層２１に含まれる第１のｎ型キャリアの第１の最大ピーク濃度は、第２のｎ型バッファ層２２に含まれる第２のｎ型キャリアの第２の最大ピーク濃度よりも小さい。第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１の中に形成されている。第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１よりも狭い幅を有する。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
特開２０１３−１３８１７２号公報（特許文献１）は、フィールドストップ層を備える半導体装置を開示している。フィールドストップ層は、リン又はヒ素がドープされた第１の層と、プロトンがドープされた第２の層とを含んでいる。
特開２０１３−１３８１７２号公報
本発明の目的は、負荷短絡時における半導体装置の短絡耐量を向上させることである。
本発明の半導体装置は、半導体素子を含む半導体基板を備える。半導体基板は、おもて面と裏面とを有する。半導体素子は、ｎ型ドリフト領域と、第１のｎ型バッファ層と、第２のｎ型バッファ層と、第１のｐ型半導体領域とを含む。第１のｎ型バッファ層は、ｎ型ドリフト領域に接し、かつ、ｎ型ドリフト領域に対して裏面側に設けられている。第２のｎ型バッファ層は、第１のｎ型バッファ層に接し、かつ、第１のｎ型バッファ層に対して裏面側に設けられている。第１のｎ型バッファ層における第１のｎ型キャリアの第１の最大ピーク濃度は、第２のｎ型バッファ層における第２のｎ型キャリアの第２の最大ピーク濃度よりも小さい。第１のｎ型バッファ層は、第２のｎ型バッファ層よりも厚い。第１のｐ型半導体領域は、第１のｎ型バッファ層の中に形成されている。ｎ型エミッタ領域とゲート電極とが配列されている方向において、第１のｐ型半導体領域は、第１のｎ型バッファ層よりも狭い幅を有する。
本発明の半導体装置の製造方法は、半導体基板を準備することを備える。半導体基板はおもて面と裏面とを有する。半導体基板は、ｎ型ドリフト領域を含む。本発明の半導体装置の製造方法は、第１のｎ型バッファ層を形成することと、第１のｎ型バッファ層の中に第１のｐ型半導体領域を形成することと、第２のｎ型バッファ層を形成することとをさらに備える。第１のｎ型バッファ層は、ｎ型ドリフト領域に接し、かつ、ｎ型ドリフト領域に対して裏面側に設けられている。第２のｎ型バッファ層は、第１のｎ型バッファ層に接し、かつ、第１のｎ型バッファ層に対して裏面側に設けられている。第１のｎ型バッファ層における第１のｎ型キャリアの第１の最大ピーク濃度は、第２のｎ型バッファ層における第２のｎ型キャリアの第２の最大ピーク濃度よりも小さい。第１のｎ型バッファ層は、第２のｎ型バッファ層よりも厚い。ｎ型エミッタ領域とゲート電極とが配列されている方向において、第１のｐ型半導体領域は、第１のｎ型バッファ層よりも狭い幅を有する。
負荷短絡時において、第１のｐ型半導体領域は、ｎ型ドリフト領域と第１のｎ型バッファ層とにおける正孔の濃度の低下を抑制するとともに、ｎ型ドリフト領域と第１のｎ型バッファ層との間の境界領域における電界強度を減少させる。本発明の半導体装置及びその製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
実施の形態１に係る半導体装置の概略部分拡大断面図である。 実施の形態１に係る半導体装置の、図１に示される断面線ＩＩ−ＩＩにおけるキャリア濃度のプロファイルを示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図３に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図４に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図５に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図６に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図７に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図８に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図９に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図１０に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置の製造方法における、図１１に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態１の変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態１の変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態１に係る半導体装置に定格電流が流れているときの、実施の形態１に係る半導体装置内の正孔の濃度の分布を示す図である。 第１比較例に係る半導体装置に定格電流が流れているときの、第１比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 実施の形態１及び第１比較例に係る半導体装置に定格電流が流れているときの、実施の形態１及び第１比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 実施の形態１及び第１比較例に係る半導体装置に定格電流が流れているときの、実施の形態１及び第１比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 負荷短絡時における、実施の形態１及び第１比較例に係る半導体装置内の電界強度の分布を示す図である。 負荷短絡時における、実施の形態１及び第１比較例に係る半導体装置のオン電圧（ＶCE(sat)）と、おもて面からの距離が８０μｍである第１のｎ型バッファ層の部分での実施の形態１及び第１比較例に係る半導体装置内の電界強度との関係を示す図である。 負荷短絡時における、実施の形態１に係る半導体装置内の正孔の濃度の分布を示す図である。 負荷短絡時における、第１比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 負荷短絡時における、実施の形態１及び第１比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 負荷短絡時における、実施の形態１及び第１比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 実施の形態１及び第１比較例に係る半導体装置の、オン電圧（ＶCE(sat)）とターンオフ損失Ｅoffとの関係を示す図である。 実施の形態１の変形例に係る半導体装置の概略部分拡大断面図である。 実施の形態２に係る半導体装置の概略部分拡大断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態２に係る半導体装置の製造方法における、図２８に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態２に係る半導体装置の製造方法における、図２９に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態２に係る半導体装置の製造方法における、図３０に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態３に係る半導体装置の概略平面図である。 実施の形態３に係る半導体装置の、図３２に示される断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩにおける概略部分拡大断面図である。
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態１．
図１及び図２を参照して、実施の形態１に係る半導体装置１を説明する。
本実施の形態の半導体装置１は、半導体基板７を備える。半導体基板７は、特に限定されないが、シリコン基板であってもよいし、炭化珪素基板であってもよい。本実施の形態では、半導体基板７は、シリコン基板である。半導体基板７は、おもて面８と裏面９とを有する。おもて面８と裏面９とは、各々、第１の方向（ｘ方向）と第１の方向に直交する第２の方向（ｚ方向）とに延在している。おもて面８は、第１の方向及び第２の方向に直交する第３の方向（ｙ方向）において、裏面９に対向している。半導体基板７は、例えば、１１０μｍの厚さを有している。半導体基板７の厚さは、第３の方向における、おもて面８と裏面９との間の距離として定義される。
半導体基板７は、少なくとも１つの半導体素子３が設けられたセル領域２を含む。半導体装置１（半導体素子３）は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってもよい。
半導体素子３は、ｎ型ドリフト領域１０と、ｐ型ベース領域１１と、ｎ型エミッタ領域１２と、ゲート絶縁膜１５と、ゲート電極１６と、ｐ型コレクタ層２６とを含む。半導体素子３は、ｐ型コンタクト層１３をさらに含んでもよい。
ｎ型ドリフト領域１０は、例えば、ｎ-型領域であってもよい。ｐ型ベース領域１１は、ｎ型ドリフト領域１０に対しておもて面８側に設けられている。ｐ型ベース領域１１は、おもて面８から第１深さにわたって形成されてもよい。ｎ型エミッタ領域１２は、ｐ型ベース領域１１の一部に形成されている。ｎ型エミッタ領域１２は、おもて面８から第２深さにわたって形成されてもよい。第２深さは、第１深さよりも小さい。ｎ型エミッタ領域１２は、例えば、ｎ+型領域であってもよい。ｎ型エミッタ領域１２は、おもて面８の一部に形成されてもよい。ｐ型コンタクト層１３は、例えば、ｐ+型領域であってもよい。ｐ型コンタクト層１３は、ｐ型ベース領域１１よりも高い正孔濃度を有している。ｐ型コンタクト層１３は、ｎ型エミッタ領域１２が形成されていないおもて面８の一部に形成されてもよい。
ゲート絶縁膜１５は、ｎ型エミッタ領域１２とｎ型ドリフト領域１０とに挟まれるｐ型ベース領域１１の部分１１ａ上に設けられている。半導体素子３のオン動作時に、ｐ型ベース領域１１の部分１１ａにチャネルが形成される。特定的には、ゲート絶縁膜１５は、ｎ型エミッタ領域１２およびｐ型ベース領域１１を貫いてｎ型ドリフト領域１０に達するトレンチ１４の側壁と底面との上に形成されてもよい。ゲート絶縁膜１５は、例えば、ＳｉＯ2膜であってもよい。
ゲート電極１６は、ゲート絶縁膜１５を挟んでｐ型ベース領域１１の部分１１ａに対向している。特定的には、ゲート電極１６は、トレンチゲート電極であってもよく、かつ、半導体装置１は、トレンチゲート型ＩＧＢＴを含んでもよい。ゲート電極１６は、トレンチ１４内にゲート絶縁膜１５を介して設けられている。図２６に示されるように、本実施の形態の変形例の半導体装置１ａでは、ゲート電極１６は、半導体基板７のおもて面８上にゲート絶縁膜１５を介して設けられたプレーナゲート電極であってもよく、かつ、半導体装置１ａは、プレーナゲート型ＩＧＢＴを含んでもよい。本実施の形態の変形例の半導体装置１ａでは、ゲート絶縁膜１５は、ゲート電極１６と第１の電極１８との間にさらに設けられてもよい。ゲート絶縁膜１５は、ゲート電極１６を第１の電極１８から電気的に絶縁してもよい。
ｐ型コレクタ層２６は、半導体基板７の裏面９に設けられている。ｐ型コレクタ層２６は、第２のｎ型バッファ層２２に対して裏面９側に設けられている。ｐ型コレクタ層２６は、第２のｎ型バッファ層２２に接してもよい。ｐ型コレクタ層２６は、第２のｐ型ドーパントを含む。第２のｐ型ドーパントは、例えば、ボロンであってもよい。ドーパントは、例えば、二次イオン質量分析法（ＳＩＭＳ）によって特定されてもよい。ｐ型コレクタ層２６は、３．０×１０17ｃｍ-3以上の第２のｐ型キャリア（正孔）の濃度を有してもよい。ｐ型コレクタ層２６は、例えば、ｐ+型層であってもよい。
半導体素子３は、第１のｎ型バッファ層２１と、第２のｎ型バッファ層２２と、第１のｐ型半導体領域２４とを含む。第１のｎ型バッファ層２１及び第２のｎ型バッファ層２２は、フィールドストップ層２０として機能する。
第１のｎ型バッファ層２１は、ｎ型ドリフト領域１０に接し、かつ、ｎ型ドリフト領域１０に対して裏面９側に設けられている。第１のｎ型バッファ層２１は、ｎ型層であってもよい。第１のｎ型バッファ層２１は、ｎ型ドリフト領域１０よりも大きなｎ型キャリア（電子）の濃度を有している。第１のｎ型バッファ層２１は、例えば、１．０×１０14ｃｍ-3以上５．０×１０15ｃｍ-3以下の第１のｎ型キャリア（電子）の濃度を有してもよい。第１のｎ型バッファ層２１は、第１のｎ型ドーパントを含んでいる。第１のｎ型ドーパントは、プロトンを含んでもよい。図２に示されるように、第１のｎ型バッファ層２１は、第１のｎ型キャリアの複数のピーク濃度を有してもよい。複数のピーク濃度は、裏面９から離れるにつれて減少してもよい。裏面９に垂直な第３の方向（ｙ方向）における、キャリアの濃度分布は、例えば、拡がり抵抗測定（ＳＲＡ）法によって測定されてもよい。
第２のｎ型バッファ層２２は、第１のｎ型バッファ層２１に接し、かつ、第１のｎ型バッファ層２１に対して裏面９側に設けられている。第２のｎ型バッファ層２２は、ｎ型層であってもよい。第２のｎ型バッファ層２２は、第２のｎ型ドーパントを含んでいる。第２のｎ型ドーパントは、リンまたはヒ素を含んでもよい。
図２に示されるように、第１のｎ型バッファ層２１における第１のｎ型キャリアの第１の最大ピーク濃度は、第２のｎ型バッファ層２２における第２のｎ型キャリア（電子）の第２の最大ピーク濃度よりも小さくてもよい。第１のｎ型バッファ層２１は、第２のｎ型バッファ層２２よりも厚い。
第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１の中に形成されている。第１のｐ型半導体領域２４は、ｐ型コレクタ層２６及びｐ型ベース領域１１から離間されている。第１のｐ型半導体領域２４は、フローティングｐ型領域であってもよい。第１のｐ型半導体領域２４は、ｎ型を有する半導体領域または半導体層（例えば、第１のｎ型バッファ層２１）によって囲まれている。第１のｐ型半導体領域２４は、第２のｎ型バッファ層２２及びｎ型ドリフト領域１０から離間されてもよい。第１のｐ型半導体領域２４は、第２のｎ型バッファ層２２及びｎ型ドリフト領域１０の１つに接してもよい。
ｎ型エミッタ領域１２とゲート電極１６とが配列されている第１の方向（ｘ方向）において、第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１よりも狭い幅を有する。複数の半導体素子３が配列されている第１の方向（ｘ方向）において、第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１よりも狭い幅を有する。第１のｐ型半導体領域２４の幅ｗ1は、第１のｎ型バッファ層２１の幅ｗ2よりも小さい。
ｎ型エミッタ領域１２とゲート電極１６とが配列されている第１の方向（ｘ方向）において、複数の半導体素子３が配列されてもよい。第１の方向（ｘ方向）において、互いに隣り合う２つの半導体素子３に含まれる２つの第１のｐ型半導体領域２４は、この２つの半導体素子３に含まれる第１のｎ型バッファ層２１によって、互いに分離されていてもよい。第１の方向（ｘ方向）において、１つの半導体素子３に含まれる第１のｐ型半導体領域２４は、複数の部分に分割されていてもよい。第１の方向（ｘ方向）において、互いに隣り合う２つの半導体素子３に含まれる２つの第１のｐ型半導体領域２４の部分は、互いに離れていてもよいし、互いに接してもよい。
おもて面８の平面視において、第１のｐ型半導体領域２４は、ゲート電極１６に重なってもよい。おもて面８の平面視においてゲート電極１６に重なる第１のｎ型バッファ層２１の部分に選択的に、第１のｐ型半導体領域２４が形成されてもよい。おもて面８の平面視において、第１のｐ型半導体領域２４は、ｐ型ベース領域１１の部分１１ａにさらに重なってもよい。おもて面８の平面視において、第１のｐ型半導体領域２４は、ｎ型エミッタ領域１２にさらに重なってもよい。
ｎ型エミッタ領域１２とゲート電極１６とが配列されている第１の方向（ｘ方向）において、第１のｐ型半導体領域２４は半導体素子３の第１の領域４にのみ設けられている。ｎ型エミッタ領域１２とゲート電極１６とが配列されている第１の方向（ｘ方向）において、第１のｐ型半導体領域２４は半導体素子３の第２の領域５に設けられていない。第１の領域４は、おもて面８の平面視において、ゲート電極１６を含む領域である。ｎ型エミッタ領域１２とゲート電極１６とが配列されている第１の方向（ｘ方向）において、第１の領域４は、おもて面８または裏面９に垂直な面によって、第２の領域５と区分されてもよい。第１の領域４は、おもて面８の平面視において、ｐ型ベース領域１１の部分１１ａを含む領域であってもよい。第２の領域５は、おもて面８の平面視において、ゲート電極１６を含まない領域である。第２の領域５は、おもて面８の平面視において、ｐ型ベース領域１１の部分１１ａを含まない領域であってもよい。おもて面８の平面視において、ｎ型エミッタ領域１２に対してゲート電極１６とは反対側に位置する第１のｎ型バッファ層２１の少なくとも一部（第２の領域５に含まれる第１のｎ型バッファ層２１の部分）には、第１のｐ型半導体領域２４が設けられていなくてもよい。
第１のｐ型半導体領域２４は、第１のｐ型ドーパントを含む。第１のｐ型ドーパントは、例えば、ボロンであってもよい。第１のｐ型半導体領域２４は、３．０×１０16ｃｍ-3以上の第１のｐ型キャリア（正孔）の濃度を有してもよい。図２に示されるように、第１のｐ型半導体領域２４における第１のｐ型キャリアの第３の最大ピーク濃度は、第２のｎ型バッファ層２２における第２のｎ型キャリアの第２の最大ピーク濃度よりも大きくてもよい。第１のｐ型半導体領域２４における第１のｐ型キャリアの第３の最大ピーク濃度は、ｐ型コレクタ層２６における第２のｐ型キャリアの第４の最大ピーク濃度よりも小さくてもよい。
図１に示されるように、第１のｐ型半導体領域２４は、ｐ型コレクタ層２６よりも厚くてもよい。第１のｐ型半導体領域２４の厚さｔ1は、ｐ型コレクタ層２６の厚さｔ2よりも大きくてもよい。第１のｐ型半導体領域２４の厚さｔ1は、おもて面８に垂直な第３の方向（ｙ方向）における第１のｐ型半導体領域２４の長さである。ｐ型コレクタ層２６の厚さｔ2は、おもて面８に垂直な第３の方向（ｙ方向）におけるｐ型コレクタ層２６の長さである。
半導体素子３は、第１の電極１８と第２の電極２９とをさらに含んでもよい。第１の電極１８は、おもて面８におけるｎ型エミッタ領域１２上に形成されている。第１の電極１８は、おもて面８におけるｐ型コンタクト層１３上にも形成されている。第１の電極１８は、ｎ型エミッタ領域１２とｐ型コンタクト層１３とに接触している。第１の電極１８は、エミッタ電極として機能する。第１の電極１８は、ｐ型コンタクト層１３を介してｐ型ベース領域１１に電気的に接続されている。第１の電極１８は、層間絶縁膜１７によって、ゲート電極１６から電気的に絶縁されている。第２の電極２９は、裏面９におけるｐ型コレクタ層２６上に形成されている。第２の電極２９は、ｐ型コレクタ層２６に接触している。第２の電極２９は、コレクタ電極として機能する。
図１から図１２を参照して、実施の形態１に係る半導体装置１の製造方法の一例を説明する。
図３に示されるように、本実施の形態の半導体装置１の製造方法は、半導体基板７を準備することを備える。半導体基板７は、おもて面８と裏面９とを有する。半導体基板７は、ｎ型ドリフト領域１０と、ｐ型ベース領域１１と、ｎ型エミッタ領域１２と、ゲート絶縁膜１５と、ゲート電極１６とを含む。半導体基板７は、ｐ型コンタクト層１３をさらに含んでもよい。ゲート絶縁膜１５は、ｎ型エミッタ領域１２とｎ型ドリフト領域１０とに挟まれるｐ型ベース領域１１の部分１１ａ上に設けられている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐ型ベース領域１１の部分１１ａに対向している。半導体基板７のおもて面８上に第１の電極１８が設けられている。第１の電極１８は、ｎ型エミッタ領域１２とｐ型コンタクト層１３とに接触している。第１の電極１８は、層間絶縁膜１７によって、ゲート電極１６から電気的に絶縁されている。
図４に示されるように、本実施の形態の半導体装置１の製造方法は、半導体基板７の裏面９を加工することによって、半導体基板７を薄くすることを備えてもよい。半導体基板７の裏面９は、例えば、グラインダーを用いて研削されてもよいし、ウェットエッチングされてもよい。半導体基板７は、例えば、１１０μｍの厚さまで薄くされてもよい。
図５及び図６に示されるように、本実施の形態の半導体装置１の製造方法は、裏面９から第１のｎ型ドーパントをドープすることによって、第１のｎ型バッファ層２１を形成することを備える。第１のｎ型バッファ層２１は、ｎ型ドリフト領域１０に接しており、かつ、ｎ型ドリフト領域１０に対して裏面９側に設けられている。第１のｎ型ドーパントは、例えば、プロトンであってもよい。
特定的には、第１のｎ型ドーパントをドープすることは、互いに異なる加速電圧で、複数回、第１のｎ型ドーパントを半導体基板７に注入することを含んでもよい。図２に示されるように、第１のｎ型バッファ層２１は、第１のｎ型キャリアの複数のピーク濃度を有してもよく、複数のピーク濃度は、裏面９から離れるにつれて減少してもよい。具体的には、イオン注入装置を用いて、プロトンを５００ｋｅＶ以上１．５ＭｅＶ以下の異なる加速電圧で、複数回、半導体基板７の裏面９に注入することによって、第１のｎ型バッファ層２１が形成されてもよい。第１のｎ型ドーパントの加速電圧が高くなるほど、第１のｎ型ドーパントの注入量を減少させてもよい。加速電圧が５００ｋｅＶの場合、プロトンの飛程は約６μｍである。加速電圧が１．５ＭｅＶの場合、プロトンの飛程は約３０μｍである。
図６に示されるように、第１のｎ型ドーパントを活性化するために、第１のｎ型バッファ層２１に熱を印加することにより、第１のｎ型バッファ層２１がアニールされてもよい。第１のｎ型バッファ層２１は、例えば、３５０℃以上４５０℃以下の温度でアニールされてもよい。具体的には、第１のｎ型バッファ層２１は、ファーネスアニール処理されてもよい。ファーネスアニール処理による第１のｎ型ドーパントの活性化率は、約０．５％から約１％である。
図７及び図８に示されるように、本実施の形態の半導体装置１の製造方法は、裏面９から第１のｐ型ドーパントをドープすることによって、第１のｎ型バッファ層２１の中に第１のｐ型半導体領域２４を形成することを備える。第１のｐ型ドーパントは、例えば、ボロンであってもよい。ｎ型エミッタ領域１２とゲート電極１６とが配列されている第１の方向（ｘ方向）において、第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１よりも狭い幅を有する。特定的には、おもて面８の平面視において、第１のｐ型半導体領域２４は、ゲート電極１６に重なってもよい。おもて面８の平面視においてゲート電極１６に重なる第１のｎ型バッファ層２１の部分に、第１のｐ型半導体領域２４は選択的に形成されてもよい。おもて面８の平面視において、第１のｐ型半導体領域２４は、ｐ型ベース領域１１の部分１１ａにさらに重なってもよい。おもて面８の平面視において、ｎ型エミッタ領域１２に対してゲート電極１６とは反対側に位置する第１のｎ型バッファ層２１の少なくとも一部には、第１のｐ型半導体領域２４が設けられていなくてもよい。
具体的には、半導体基板７の裏面９上に、開口３４ａを有するマスク３４が形成される。ゲート電極１６を含む第１の領域４は、マスク３４の開口３４ａから露出している。第２の領域５はマスク３４で覆われている。マスク３４の開口３４ａを通して、第１のｐ型ドーパントは第１のｎ型バッファ層２１に注入される。第１のｐ型ドーパントは、第１の領域４における第１のｎ型バッファ層２１にのみ注入される。第１のｐ型ドーパントは、第２の領域５における第１のｎ型バッファ層２１には注入されない。こうして、第１の領域４にのみ選択的に、第１のｐ型半導体領域２４が形成され得る。イオン注入装置を用いて、ボロンを１ＭｅＶ以上の加速電圧で第１のｎ型バッファ層２１に注入することによって、第１のｐ型半導体領域２４が形成されてもよい。
図８に示されるように、第１のｐ型ドーパントを活性化するために、第１のｐ型半導体領域２４に熱を印加することにより、第１のｐ型半導体領域２４がアニールされてもよい。具体的には、第１のｐ型半導体領域２４は、レーザアニール処理されてもよい。
図９及び図１０に示されるように、本実施の形態の半導体装置１の製造方法は、半導体基板７の裏面９から第２のｎ型ドーパントをドープすることによって、第２のｎ型バッファ層２２を形成することを備える。第２のｎ型バッファ層２２は、第１のｎ型バッファ層２１に接し、かつ、第１のｎ型バッファ層２１に対して裏面９側に設けられている。第１のｎ型バッファ層２１における第１のｎ型キャリアの第１の最大ピーク濃度は、第２のｎ型バッファ層２２における第２のｎ型キャリアの第２の最大ピーク濃度よりも小さい。第１のｎ型バッファ層２１は、第２のｎ型バッファ層２２よりも厚い。
第２のｎ型ドーパントは、例えば、リンまたはヒ素であってもよい。具体的には、イオン注入装置を用いて、リンまたはヒ素を１ＭｅＶ以上の加速電圧で第１のｎ型バッファ層２１に注入することによって、第２のｎ型バッファ層２２が形成されてもよい。
図１０に示されるように、第２のｎ型ドーパントを活性化するために、第２のｎ型バッファ層２２に熱を印加することにより、第２のｎ型バッファ層２２がアニールされてもよい。具体的には、第２のｎ型バッファ層２２は、レーザアニール処理されてもよい。レーザアニール処理による第２のｎ型ドーパントの活性化率は、約６０％から約７５％である。そのため、第２のｎ型ドーパントの注入量を第１のｎ型ドーパントの注入量より少なくしても、第２のｎ型バッファ層２２における第２のｎ型キャリアの第２の最大ピーク濃度を第１のｎ型バッファ層２１における第１のｎ型キャリアの第１の最大ピーク濃度よりも大きくすることができる。そのため、第２のｎ型ドーパントを注入することに起因する半導体基板７のダメージを低減することができる。
図１１及び図１２に示されるように、本実施の形態の半導体装置１の製造方法は、裏面９から第２のｐ型ドーパントをドープすることによって、裏面９にｐ型コレクタ層２６を形成することを備える。第１のｐ型半導体領域２４は、ｐ型コレクタ層２６及びｐ型ベース領域１１から離間されている。第２のｐ型ドーパントは、例えば、ボロンであってもよい。具体的には、イオン注入装置を用いて、ボロンを第２のｎ型バッファ層２２に注入することによって、ｐ型コレクタ層２６が形成されてもよい。
図１２に示されるように、第２のｐ型ドーパントを活性化するために、ｐ型コレクタ層２６に熱を印加することにより、ｐ型コレクタ層２６がアニールされてもよい。具体的には、ｐ型コレクタ層２６は、レーザアニール処理されてもよい。
本実施の形態の半導体装置１の製造方法は、ｐ型コレクタ層２６上に第２の電極２９を形成することを備える。第２の電極２９は、Ａｌ／Ｔｉ／Ｎｉ／Ａｕの積層膜、または、ＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕの積層膜であってもよい。第２の電極２９をｐ型コレクタ層２６にオーミック接触させるために、第２の電極２９とｐ型コレクタ層２６とはアニールされてもよい。具体的には、第２の電極２９とｐ型コレクタ層２６とは、例えば、約３５０℃の温度でアニールされてもよい。こうして、図１に示される本実施の形態の半導体装置１が得られる。
上記の本実施の形態の半導体装置１の製造方法の一例では、第１のｎ型バッファ層２１、第１のｐ型半導体領域２４、第２のｎ型バッファ層２２及びｐ型コレクタ層２６の各々が形成されるたびに、第１のｎ型バッファ層２１、第１のｐ型半導体領域２４、第２のｎ型バッファ層２２及びｐ型コレクタ層２６の各々に含まれるドーパントを活性化するための熱処理が行われている。これに対し、図１３に示されるように、本実施の形態の半導体装置１の製造方法の別の例では、第１のｎ型バッファ層２１、第１のｐ型半導体領域２４、第２のｎ型バッファ層２２及びｐ型コレクタ層２６を全て形成した後に、第１のｎ型バッファ層２１、第１のｐ型半導体領域２４、第２のｎ型バッファ層２２及びｐ型コレクタ層２６が一括してアニールされてもよい。こうして、第１のｎ型ドーパントと第２のｎ型ドーパントと第１のｐ型ドーパントと第２のｐ型ドーパントとが一括して活性化されてもよい。
図１４に示されるように、本実施の形態の半導体装置１の製造方法のさらに別の例では、第１のｎ型バッファ層２１、第１のｐ型半導体領域２４、第２のｎ型バッファ層２２、ｐ型コレクタ層２６及び第２の電極２９を全て形成した後に、第１のｎ型バッファ層２１、第１のｐ型半導体領域２４、第２のｎ型バッファ層２２、ｐ型コレクタ層２６及び第２の電極２９が一括してアニールされてもよい。こうして、第１のｎ型ドーパントと第２のｎ型ドーパントと第１のｐ型ドーパントと第２のｐ型ドーパントとを活性化することと、第２の電極２９をｐ型コレクタ層２６にオーミック接触させることとが、単一の工程で行われ得る。
上記の本実施の形態の半導体装置１の製造方法の一例では、第１のｎ型バッファ層２１、第１のｐ型半導体領域２４、第２のｎ型バッファ層２２及びｐ型コレクタ層２６がこの順序で形成されている。これに対し、本実施の形態の半導体装置１の製造方法のさらに別の例では、第１のｎ型バッファ層２１、第１のｐ型半導体領域２４、第２のｎ型バッファ層２２及びｐ型コレクタ層２６が、本実施の形態の半導体装置１の製造方法の一例とは異なる順序で形成されてもよい。なお、本実施の形態の変形例の半導体装置１ａ（図２６を参照）の製造方法は、ゲート絶縁膜１５及びゲート電極１６を半導体基板７のおもて面８上に形成する工程を備える点を除き、本実施の形態の半導体装置１の製造方法と同様の工程を備える。
本実施の形態の半導体装置１の動作を、第１比較例の半導体装置と対比しながら、説明する。第１比較例の半導体装置は、本実施の形態の半導体装置１と同様の構成を備えているが、第１のｐ型半導体領域２４が省略されている点で、本実施の形態の半導体装置１と異なる。
ゲート電極１６に閾値電圧よりも大きな第１の電圧が印加され、かつ、第１の電極１８に印加される第２の電圧よりも大きな第３の電圧が第２の電極２９に印加される。ゲート電極１６に第１の電圧が印加されることにより、ｐ型ベース領域１１の部分１１ａにチャネルが形成される。ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１には、ｎ型エミッタ領域１２から電子が注入され、かつ、ｐ型コレクタ層２６から正孔が注入される。電子及び正孔がｎ型ドリフト領域１０及び第１のｎ型バッファ層２１に蓄積される。ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１に伝導度変調が発生し、ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１の抵抗が大幅に減少する。こうして、半導体装置１（半導体素子３）はオン状態になる。半導体装置１（半導体素子３）には定格電流が流れており、半導体装置１（半導体素子３）は、低いオン電圧ＶCE(sat)を有する。オン電圧ＶCE(sat)は、半導体装置１のオン状態における、第１の電極１８と第２の電極２９との間の飽和電圧である。
図１５から図１８に示されるように、半導体装置（本実施の形態の半導体装置１、第１比較例の半導体装置）に定格電流が流れているときには、本実施の形態の半導体装置１に含まれるｎ型ドリフト領域１０及び第１のｎ型バッファ層２１における正孔の濃度は、第１比較例の半導体装置に含まれるｎ型ドリフト領域１０及び第１のｎ型バッファ層２１における正孔の濃度とほとんど変わらない。例えば、おもて面８からの距離ｙが１００μｍである第１のｎ型バッファ層２１の部分において、本実施の形態の第１の領域４、本実施の形態の第２の領域５及び第１比較例は、それぞれ、２．７２×１０16ｃｍ-3、２．７１×１０16ｃｍ-3、２．９９×１０16ｃｍ-3の正孔濃度を有している。本実施の形態の半導体装置１と第１比較例の半導体装置のオン電圧ＶCE(sat)はほぼ等しい。
これに対し、半導体装置（本実施の形態の半導体装置１、第１比較例の半導体装置）に接続されている負荷（モータなど）が短絡すると、半導体装置（本実施の形態の半導体装置１、第１比較例の半導体装置）に電源電圧が印加される。この負荷短絡時に、第１比較例の半導体装置（半導体素子３）がオン状態になると、第１の電極１８と第２の電極２９との間に電源電圧が印加され、かつ、第１の電極１８と第２の電極２９との間に定格電流よりも多くの電流が流れる。多くの電子が、ｎ型エミッタ領域１２からｎ型ドリフト領域１０に注入されるため、空乏層が、ｐ型ベース領域１１とｎ型ドリフト領域１０との間の境界領域から、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域まで拡がる。ｎ型ドリフト領域１０に含まれる空間電荷（例えば、ドナー電荷）は、ｎ型エミッタ領域１２から注入される電子によって打ち消される。そのため、ｐ型ベース領域１１側のｎ型ドリフト領域１０の部分の電界が減少するとともに、図１９及び図２０に示されるように、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）が増加する。
ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における増加された電界強度（裏面電界強度）によって、ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１からｎ型エミッタ領域１２に向けてドリフトする正孔の量が大幅に増加する。そのため、図２２から図２４に示されるように、ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１における正孔の濃度は大幅に減少する。ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１における正孔の濃度は、ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１における電子の濃度よりも大幅に低くなる。例えば、第１比較例では、おもて面８からの距離ｙが１００μｍである第１のｎ型バッファ層２１の部分における正孔濃度が、８．７５×１０14ｃｍ-3にまで減少している。
第１比較例の半導体装置では、負荷短絡時に、高い電界（裏面電界）がｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域に印加され続ける。そのため、第１比較例の半導体装置が破壊されるまでの時間が短い。第１比較例の半導体装置では、負荷短絡時における短絡耐量は低い。
これに対し、本実施の形態の半導体装置１は、第１のｎ型バッファ層２１中に第１のｐ型半導体領域２４を含んでいる。第１のｐ型半導体領域２４は、ｐ型コレクタ層２６から第１のｎ型バッファ層２１及びｎ型ドリフト領域１０に注入される正孔の量を増加させるとともに、ｎ型ドリフト領域１０に存在する空間電荷（例えば、ドナー電荷）がｎ型エミッタ領域１２から注入される電子によって打ち消されることを減少させる。図１９及び図２０に示されるように、第１のｐ型半導体領域２４は、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）を減少させる。
ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）が減少するため、ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１からｎ型エミッタ領域１２に向けてドリフトする正孔の量が減少する。そのため、図２１、図２３及び図２４に示されるように、負荷短絡時において、第１のｐ型半導体領域２４は、ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１における正孔の濃度の低下を抑制する。負荷短絡時において、第１のｐ型半導体領域２４は、第１の領域４におけるｎ型ドリフト領域１０及び第１のｎ型バッファ層２１だけでなく、第２の領域５におけるｎ型ドリフト領域１０及び第１のｎ型バッファ層２１においても、正孔の濃度の低下を抑制する。例えば、おもて面８からの距離ｙが１００μｍである第１のｎ型バッファ層２１の部分において、本実施の形態の第１の領域４及び第２の領域５は、それぞれ、１．８０×１０15ｃｍ-3、１．６８×１０15ｃｍ-3の正孔濃度を有している。
負荷短絡時に、第１のｐ型半導体領域２４は、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域に印加され続ける電界（裏面電界）を減少させることができる。そのため、本実施の形態の半導体装置１は、半導体装置１が破壊されるまでの時間をより長くすることができる。本実施の形態の半導体装置１は、負荷短絡時における短絡耐量を向上させることができる。
なお、図２０では、第１のｐ型半導体領域２４に含まれる第１のｐ型キャリア（正孔）の濃度を変化させることによって、本実施の形態の半導体装置１のオン電圧ＶCE(sat)を変化させている。図２０において、ｐ型コレクタ層２６に含まれる第２のｐ型キャリア（正孔）の濃度を変化させることによって、第１比較例の半導体装置のオン電圧ＶCE(sat)を変化させている。第１のｐ型キャリアの濃度または第２のｐ型キャリアの濃度が増加するほど、半導体装置（本実施の形態の半導体装置１、第１比較例の半導体装置）のオン電圧ＶCE(sat)は減少する。
図２５に示されるように、ＩＧＢＴのような半導体装置（本実施の形態の半導体装置１、第１比較例の半導体装置）では、オン電圧ＶCE(sat)とターンオフ損失Ｅoffとは互いにトレードオフの関係にある。ターンオフ損失Ｅoffは、ターンオフ過程において半導体装置において発生する電力損失である。ターンオフ過程は、半導体装置がオン状態からオフ状態に遷移する過程である。本実施の形態の半導体装置１のオン電圧ＶCE(sat)−ターンオフ損失Ｅoff特性は、第１比較例の半導体装置のオン電圧ＶCE(sat)−ターンオフ損失Ｅoff特性よりも改善されている。
電界強度（裏面電界強度）が許容短絡耐量に対応する許容電界強度以下となるように半導体装置（本実施の形態の半導体装置１、第１比較例の半導体装置）を設計するとき、図２０に示されるように、本実施の形態の半導体装置１のオン電圧ＶCE(sat)は、第１比較例の半導体装置のオン電圧ＶCE(sat)よりも大きくすることができる。そのため、図２５に示されるように、本実施の形態の半導体装置１は、第１比較例の半導体装置よりも、ターンオフ損失Ｅoffを低減することができる。なお、本実施の形態の変形例の半導体装置１ａも、本実施の形態の半導体装置１と同様に動作する。
本実施の形態の半導体装置１，１ａ及びその製造方法の効果を説明する。
本実施の形態の半導体装置１，１ａは、半導体素子３が設けられたセル領域２を含む半導体基板７を備える。半導体基板７は、おもて面８と裏面９とを有する。半導体素子３は、ｎ型ドリフト領域１０と、ｐ型ベース領域１１と、ｎ型エミッタ領域１２と、ゲート絶縁膜１５と、ゲート電極１６と、裏面９に設けられているｐ型コレクタ層２６とを含む。ゲート絶縁膜１５は、ｎ型エミッタ領域１２とｎ型ドリフト領域１０とに挟まれるｐ型ベース領域１１の部分１１ａ上に設けられている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐ型ベース領域１１の部分１１ａに対向している。
半導体素子３は、第１のｎ型バッファ層２１と、第２のｎ型バッファ層２２と、第１のｐ型半導体領域２４とを含む。第１のｎ型バッファ層２１は、ｎ型ドリフト領域１０に接し、かつ、ｎ型ドリフト領域１０に対して裏面９側に設けられている。第２のｎ型バッファ層２２は、第１のｎ型バッファ層２１に接し、かつ、第１のｎ型バッファ層２１に対して裏面９側に設けられている。第１のｎ型バッファ層２１に含まれる第１のｎ型キャリアの第１の最大ピーク濃度は、第２のｎ型バッファ層２２に含まれる第２のｎ型キャリアの第２の最大ピーク濃度よりも小さい。第１のｎ型バッファ層２１は、第２のｎ型バッファ層２２よりも厚い。第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１の中に形成されている。ｎ型エミッタ領域１２とゲート電極１６とが配列されている方向（第１の方向（ｘ方向））において、第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１よりも狭い幅を有する。第１のｐ型半導体領域２４は、ｐ型コレクタ層２６及びｐ型ベース領域１１から離間されている。
本実施の形態の半導体装置１，１ａは、第１のｎ型バッファ層２１中に第１のｐ型半導体領域２４を含んでいる。負荷短絡時において、第１のｐ型半導体領域２４は、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１とにおける正孔の濃度の低下を抑制するとともに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）を減少させる。本実施の形態の半導体装置１，１ａは、負荷短絡時における短絡耐量を向上させることができる。
第１のｐ型半導体領域２４は、第２のｎ型バッファ層２２中ではなく、第１のｎ型バッファ層２１中に形成されている。第１のｐ型半導体領域２４を第２のｎ型バッファ層２２中に形成する場合よりも、第１のｐ型半導体領域２４を第１のｎ型バッファ層２１中に形成する場合の方が、第１のｐ型半導体領域２４と第１のｐ型半導体領域２４が形成されるバッファ層との間のキャリア濃度の差を大きくすることができる。そのため、第１のｎ型バッファ層２１中に形成される第１のｐ型半導体領域２４は、負荷短絡時において、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１とにおける正孔の濃度の低下を効果的に抑制するとともに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）を効果的に減少させる。また、第１のｐ型半導体領域２４は、負荷短絡時において電界強度（裏面電界強度）が最も大きいｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域のより近くに配置され得る。そのため、本実施の形態の半導体装置１，１ａは、負荷短絡時における短絡耐量を効果的に向上させることができる。
本実施の形態の半導体装置１，１ａは、第２のｎ型バッファ層２２を含んでいる。半導体装置１，１ａのオン電圧ＶCE(sat)を低減するために半導体基板７が薄くされても（例えば、図４を参照）、第２のｎ型バッファ層２２は、半導体装置１，１ａがオン状態であるときにｐ型ベース領域１１とｎ型ドリフト領域１０との間に形成される空乏層が半導体基板７の裏面９に達することを防止することができる。本実施の形態の半導体装置１，１ａによれば、半導体装置１，１ａのオン電圧ＶCE(sat)を低減し得るとともに、半導体装置１，１ａにリーク電流が発生することと半導体装置１，１ａの耐圧が低下することとを防止することができる。
ターンオフ過程において、第１の電極１８と第２の電極２９との間にサージ電圧が印加されると、ｐ型ベース領域１１とｎ型ドリフト領域１０との間に形成される空乏層が半導体基板７の裏面９に向かって拡がる。本実施の形態の半導体装置１，１ａでは、ｎ型ドリフト領域１０は、第２のｎ型バッファ層２２よりも小さなｎ型キャリアの最大ピーク濃度を有する第１のｎ型バッファ層２１に接している。そのため、ｎ型ドリフト領域１０とｎ型ドリフト領域１０に接するバッファ層との間のキャリア濃度の差が小さくなる。ｎ型ドリフト領域１０に接する第１のｎ型バッファ層２１は、空乏層の拡がりを緩やかに止めることができる。ｎ型ドリフト領域１０と第１のｎ型バッファ層２１とにおいて、電子及び正孔が枯渇することが防止される。本実施の形態の半導体装置１，１ａによれば、半導体装置１，１ａにサージ電圧が印加された後に、第１の電極１８と第２の電極２９との間の電圧が発振することが抑制され得る。
本実施の形態の半導体装置１，１ａでは、ｎ型エミッタ領域１２とゲート電極１６とが配列されている方向（第１の方向（ｘ方向））において、第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１よりも狭い幅を有する。ｎ型エミッタ領域１２から注入された電子は、第１のｐ型半導体領域２４を迂回して、ｐ型コレクタ層２６に流れることができる。本実施の形態の半導体装置１，１ａによれば、半導体装置１，１ａの電流−オン電圧（ＶCE(sat)）特性にスナップバック現象が現れることが防止され得る。
第１のｐ型半導体領域２４は、半導体装置１，１ａのオン電圧ＶCE(sat)−ターンオフ損失Ｅoff特性を改善することができる。本実施の形態の半導体装置１，１ａは、ターンオフ損失Ｅoffを低減することができる。
本実施の形態の半導体装置１，１ａでは、おもて面８の平面視において、第１のｐ型半導体領域２４は、ゲート電極１６に重なってもよい。半導体装置１，１ａの動作時に、半導体基板７のうちゲート電極１６と重なる領域（例えば、第１の領域４）には、半導体基板７のうちゲート電極１６と重ならない領域（例えば、第２の領域５）よりも多くの電子がｎ型エミッタ領域１２から注入される。おもて面８の平面視において、第１のｐ型半導体領域２４はゲート電極１６に重なるように配置されている。そのため、負荷短絡時において、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１とにおける正孔の濃度の低下がさらに抑制され得るとともに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）がさらに減少し得る。本実施の形態の半導体装置１，１ａは、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置１，１ａでは、第１のｐ型半導体領域２４に含まれる第１のｐ型キャリアの第３の最大ピーク濃度は、第２のｎ型バッファ層２２に含まれる第２のｎ型キャリアの第２の最大ピーク濃度よりも大きくてもよい。そのため、負荷短絡時において、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１とにおける正孔の濃度の低下がさらに抑制され得るとともに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）がさらに減少し得る。本実施の形態の半導体装置１，１ａは、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置１，１ａでは、第１のｐ型半導体領域２４は、ｐ型コレクタ層２６よりも厚くてもよい。そのため、負荷短絡時において、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１とにおける正孔の濃度の低下がさらに抑制され得るとともに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）がさらに減少し得る。本実施の形態の半導体装置１，１ａは、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置１，１ａでは、第１のｎ型バッファ層２１は、第１のｎ型キャリアの複数のピーク濃度を有してもよい。複数のピーク濃度は、裏面９から離れるにつれて減少してもよい。第１のｎ型バッファ層２１は、ターンオフ過程において発生する空乏層の拡がりを緩やかに止めることができる。本実施の形態の半導体装置１，１ａによれば、ターンオフ過程において半導体装置１，１ａにサージ電圧が印加された後に、第１の電極１８と第２の電極２９との間の電圧が発振することが抑制され得る。
本実施の形態の半導体装置１，１ａでは、第１のｎ型バッファ層は、プロトンを含んでもよい。第２のｎ型バッファ層は、リンまたはヒ素を含んでもよい。本実施の形態の半導体装置１，１ａは、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置１，１ａの製造方法は、半導体基板７を準備することを備える。半導体基板７はおもて面８と裏面９とを有する。半導体基板７は、ｎ型ドリフト領域１０と、ｐ型ベース領域１１と、ｎ型エミッタ領域１２と、ゲート絶縁膜１５と、ゲート電極１６とを含む。ゲート絶縁膜１５は、ｎ型エミッタ領域１２とｎ型ドリフト領域１０とに挟まれるｐ型ベース領域１１の部分１１ａ上に設けられている。ゲート電極１６は、ゲート絶縁膜１５を挟んでｐ型ベース領域１１の部分１１ａに対向している。
本実施の形態の半導体装置１，１ａの製造方法は、裏面９から第１のｎ型ドーパントをドープすることによって、第１のｎ型バッファ層２１を形成することをさらに備える。第１のｎ型バッファ層２１は、ｎ型ドリフト領域１０に接し、かつ、ｎ型ドリフト領域１０に対して裏面９側に設けられている。本実施の形態の半導体装置１，１ａの製造方法は、裏面９から第１のｐ型ドーパントをドープすることによって、第１のｎ型バッファ層２１の中に第１のｐ型半導体領域２４を形成することをさらに備える。ｎ型エミッタ領域１２とゲート電極１６とが配列されている方向において、第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１よりも狭い幅を有する。
本実施の形態の半導体装置１，１ａの製造方法は、裏面９から第２のｎ型ドーパントをドープすることによって、第２のｎ型バッファ層２２を形成することをさらに備える。第２のｎ型バッファ層２２は、第１のｎ型バッファ層２１に接し、かつ、第１のｎ型バッファ層２１に対して裏面９側に設けられている。第１のｎ型バッファ層２１に含まれる第１のｎ型キャリアの第１の最大ピーク濃度は、第２のｎ型バッファ層２２に含まれる第２のｎ型キャリアの第２の最大ピーク濃度よりも小さい。第１のｎ型バッファ層２１は、第２のｎ型バッファ層２２よりも厚い。本実施の形態の半導体装置１，１ａの製造方法は、裏面９から第２のｐ型ドーパントをドープすることによって、裏面９にｐ型コレクタ層２６を形成することをさらに備える。第１のｐ型半導体領域２４は、ｐ型コレクタ層２６及びｐ型ベース領域１１から離間されている。
負荷短絡時において、第１のｐ型半導体領域２４は、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１とにおける正孔の濃度の低下を抑制するとともに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）を減少させる。本実施の形態の半導体装置１，１ａの製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置１，１ａの製造方法によって製造された半導体装置１，１ａは、第２のｎ型バッファ層２２を含んでいる。そのため、半導体装置１，１ａのオン電圧ＶCE(sat)が低減され得るとともに、半導体装置１，１ａにリーク電流が発生することと半導体装置１，１ａの耐圧が低下することとが防止され得る。本実施の形態の半導体装置１，１ａの製造方法によって製造された半導体装置１，１ａは、第１のｎ型バッファ層２１を含んでいる。そのため、半導体装置１，１ａにサージ電圧が印加された後に、第１の電極１８と第２の電極２９との間の電圧が発振することが抑制され得る。
本実施の形態の半導体装置１，１ａの製造方法によって製造された半導体装置１，１ａでは、ｎ型エミッタ領域１２とゲート電極１６とが配列されている方向（第１の方向（ｘ方向））において、第１のｐ型半導体領域２４は、第１のｎ型バッファ層２１よりも狭い幅を有する。本実施の形態の半導体装置１，１ａの製造方法によれば、半導体装置１，１ａの電流−オン電圧（ＶCE(sat)）特性にスナップバック現象が現れることが防止され得る。
第１のｐ型半導体領域２４は、半導体装置１，１ａのオン電圧ＶCE(sat)−ターンオフ損失Ｅoff特性を改善することができる。本実施の形態の半導体装置１，１ａの製造方法によれば、半導体装置１，１ａのターンオフ損失Ｅoffを低減することができる。
本実施の形態の半導体装置１，１ａの製造方法では、おもて面８の平面視において、第１のｐ型半導体領域２４は、ゲート電極１６に重なってもよい。そのため、負荷短絡時において、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１と第２のｎ型バッファ層２２とにおける正孔の濃度の低下がさらに抑制され得るとともに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）がさらに減少され得る。本実施の形態の半導体装置１，１ａの製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置１，１ａの製造方法では、第１のｎ型ドーパントをドープすることは、互いに異なる加速電圧で、複数回、第１のｎ型ドーパントを半導体基板７に注入することを含んでもよい。第１のｎ型バッファ層２１は、第１のｎ型キャリアの複数のピーク濃度を有してもよく、複数のピーク濃度は、裏面９から離れるにつれて減少してもよい。第１のｎ型バッファ層２１は、ターンオフ過程において発生する空乏層の拡がりを緩やかに止めることができる。本実施の形態の半導体装置１，１ａの製造方法によれば、ターンオフ過程において半導体装置１，１ａにサージ電圧が印加された後に、第１の電極１８と第２の電極２９との間の電圧が発振することが抑制され得る。
本実施の形態の半導体装置１，１ａの製造方法は、第１のｎ型バッファ層２１を３５０℃以上４５０℃以下の温度でファーネスアニール処理して、第１のｎ型ドーパントを活性化することをさらに備えてもよい。本実施の形態の半導体装置１，１ａの製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置１，１ａの製造方法は、第１のｎ型ドーパントと第２のｎ型ドーパントと第１のｐ型ドーパントと第２のｐ型ドーパントとを一括してアニールして、第１のｎ型ドーパントと第２のｎ型ドーパントと第１のｐ型ドーパントと第２のｎ型ドーパントとを活性化することをさらに備えてもよい。本実施の形態の半導体装置１，１ａの製造方法によれば、より少ない工程で、負荷短絡時における短絡耐量が向上された半導体装置１，１ａを得ることができる。
本実施の形態の半導体装置１，１ａの製造方法では、第１のｎ型ドーパントは、プロトンを含んでもよい。第２のｎ型ドーパントは、リンまたはヒ素を含んでもよい。本実施の形態の半導体装置１，１ａの製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
実施の形態２．
図２７を参照して、実施の形態２に係る半導体装置１ｂを説明する。本実施の形態の半導体装置１ｂは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｂでは、半導体素子３ｂ（半導体基板７）は、ｎ型半導体領域２７をさらに含んでいる。ｎ型半導体領域２７は、裏面９に設けられている。ｎ型半導体領域２７は、ｐ型コレクタ層２６に隣接して設けられており、かつ、おもて面８の平面視において、ゲート電極１６に重なっていない。おもて面８の平面視において、ｎ型半導体領域２７は、ｐ型ベース領域１１の部分１１ａに重なっていなくてもよい。おもて面８の平面視において、ｎ型半導体領域２７は、ｎ型エミッタ領域１２に重なっていなくてもよい。ｎ型半導体領域２７は、第１の領域４に設けられてない。ｎ型半導体領域２７は、第２の領域５にのみ選択的に設けられている。ｎ型半導体領域２７は、ｎ+型領域であってもよい。ｎ型半導体領域２７は、第２のｎ型バッファ層２２よりも高いｎ型キャリア（電子）の濃度を有している。
本実施の形態の半導体装置１ｂ（半導体素子３ｂ）は、例えば、逆導通絶縁ゲート型バイポーラトランジスタ（ＲＣ−ＩＧＢＴ）であってもよい。本実施の形態の半導体装置１ｂ（半導体素子３ｂ）では、ＩＧＢＴとフリーホイールダイオード（ＦＷＤ）とが互いに逆並列接続されている。
半導体装置１ｂ（半導体素子３ｂ）に順バイアス電圧が印加されているとき（すなわち、第２の電極２９に印加される第３の電圧が、第１の電極１８に印加される第２の電圧よりも大きいとき）、第２の電極２９から第１の電極１８に流れる電流は第１の領域４を流れて、第１の領域４はＩＧＢＴとして機能する。第１の電極１８はエミッタ電極として機能し、かつ、第２の電極２９はコレクタ電極として機能する。
半導体装置１ｂに接続されている負荷（モータなど）において逆起電力が発生すると、半導体装置１ｂ（半導体素子３ｂ）に逆バイアス電圧が印加される。すなわち、第２の電極２９に印加される第３の電圧が、第１の電極１８に印加される第２の電圧よりも小さい。半導体装置１ｂに逆バイアス電圧が印加されているとき、第１の電極１８から第２の電極２９に流れる電流は第２の領域５を流れて、第２の領域５はＦＷＤとして機能する。第１の電極１８はアノード電極として機能し、かつ、第２の電極２９はカソード電極として機能する。ｐ型ベース領域１１はアノード領域として機能し、かつ、ｎ型半導体領域２７はカソード領域として機能する。半導体装置１ｂに逆バイアス電圧が印加されているときに、ＦＷＤ（第２の領域５）は、ＩＧＢＴ（第１の領域４）に電流が流れ込むことを防止する。こうして、ＦＷＤ（第２の領域５）はＩＧＢＴ（第１の領域４）を電気的に保護して、ＩＧＢＴ（第１の領域４）が破壊されることを防止する。
本実施の形態の半導体装置１ｂでは、ｎ型半導体領域２７は、ｐ型コレクタ層２６に隣接して、半導体基板７の裏面９に設けられている。本実施の形態の半導体装置１ｂにおけるｐ型コレクタ層２６の面積は、実施の形態１の半導体装置１におけるｐ型コレクタ層２６の面積よりも小さい。そのため、本実施の形態の半導体装置１ｂ（半導体素子３ｂ）から第１のｐ型半導体領域２４が省略された第２比較例では、第１比較例よりもさらに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）が増加するとともに、ｎ型ドリフト領域１０及び第１のｎ型バッファ層２１における正孔の濃度は減少する。第２比較例の半導体装置では、第１比較例の半導体装置よりも、負荷短絡時における短絡耐量は低い。
本実施の形態の半導体装置１ｂ（半導体素子３ｂ）は、第１のｐ型半導体領域２４を含んでいる。負荷短絡時において、第１のｐ型半導体領域２４は、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１とにおける正孔の濃度の低下を抑制するとともに、ｎ型ドリフト領域１０と第１のｎ型バッファ層２１との間の境界領域における電界強度（裏面電界強度）を減少させる。本実施の形態の半導体装置１ｂによれば、負荷短絡時における短絡耐量を向上させることができる。なお、本実施の形態の半導体装置１ｂはトレンチゲート型ＩＧＢＴを含んでいるが、トレンチゲート型ＩＧＢＴに代えて、プレーナゲート型ＩＧＢＴ（図２６を参照）を含んでもよい。
図２７から図３１を参照して、実施の形態２に係る半導体装置１ｂの製造方法の一例を説明する。本実施の形態の半導体装置１ｂの製造方法は、実施の形態１の半導体装置１の製造方法と同様の工程を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｂの製造方法は、図３から図６に示される工程を備える。それから、図２８に示されるように、本実施の形態の半導体装置１ｂの製造方法は、半導体基板７の裏面９から第２のｎ型ドーパントをドープすることによって、第２のｎ型バッファ層２２を形成することを備える。図２８に示される第２のｎ型バッファ層２２を形成する工程は、図９及び図１０に示される工程と同様であってもよい。
図２９に示されるように、本実施の形態の半導体装置１ｂの製造方法は、半導体基板７の裏面９から第３のｎ型ドーパントをドープすることによって、裏面９にｎ型半導体領域２７を形成することをさらに備える。ｎ型半導体領域２７は、第２のｎ型バッファ層２２に接し、かつ、第２のｎ型バッファ層２２に対して裏面９側に設けられている。ｎ型半導体領域２７に含まれる第３のｎ型キャリア（電子）の最大ピーク濃度は、第２のｎ型バッファ層２２に含まれる第２のｎ型キャリアの第２の最大ピーク濃度よりも大きい。ｎ型半導体領域２７は、第２のｎ型バッファ層２２よりも薄くてもよい。
第３のｎ型ドーパントは、例えば、リンまたはヒ素であってもよい。具体的には、イオン注入装置を用いて、リンまたはヒ素を第２のｎ型バッファ層２２に注入することによって、ｎ型半導体領域２７が形成されてもよい。第３のｎ型ドーパントの加速電圧は、第２のｎ型ドーパントの加速電圧よりも低い。第３のｎ型ドーパントを活性化するために、ｎ型半導体領域２７がアニールされてもよい。
図３０に示されるように、本実施の形態の半導体装置１ｂの製造方法は、半導体基板７の裏面９から第１のｐ型ドーパントをドープすることによって、第１のｎ型バッファ層２１の中に第１のｐ型半導体領域２４を形成することを備える。具体的には、半導体基板７の裏面９上に、開口３４ａを有するマスク３４が形成される。マスク３４の開口３４ａを通して、第１のｐ型ドーパントを第１のｎ型バッファ層２１に注入する。図３０に示される第１のｐ型半導体領域２４を形成する工程は、図７及び図８に示される工程と同様であってもよい。
図３１に示されるように、本実施の形態の半導体装置１ｂの製造方法は、半導体基板７の裏面９から第２のｐ型ドーパントをドープすることによって、裏面９にｐ型コレクタ層２６を形成することを備える。第２のｐ型ドーパントは、例えば、ボロンであってもよい。ｐ型コレクタ層２６を形成することは、ｎ型半導体領域２７に第２のｐ型ドーパントをドープすることを含む。具体的には、イオン注入装置を用いて、ボロンをｎ型半導体領域２７に注入することによって、ｐ型コレクタ層２６が形成されてもよい。ｐ型コレクタ層２６は、ｎ型半導体領域２７に隣接して設けられており、かつ、おもて面８の平面視において、ゲート電極１６に重なっている。ｎ型半導体領域２７は、ｐ型コレクタ層２６に隣接して設けられており、かつ、おもて面８の平面視において、ゲート電極１６に重なっていない。
具体的には、半導体基板７の裏面９上に、開口３４ａを有するマスク３４が形成されている。第１のｐ型半導体領域２４とｐ型コレクタ層２６とは、同一のマスク３４を用いて形成されてもよい。ゲート電極１６を含む第１の領域４は、マスク３４の開口３４ａから露出している。ゲート電極１６を含まない第２の領域５はマスク３４で覆われている。マスク３４の開口３４ａを通して、第２のｐ型ドーパントをｎ型半導体領域２７に注入する。第２のｐ型ドーパントは、第１の領域４におけるｎ型半導体領域２７にのみ注入される。第２のｐ型ドーパントは、第２の領域５におけるｎ型半導体領域２７には注入されない。こうして、第１の領域４にのみ選択的に、ｐ型コレクタ層２６が形成される。第２のｐ型ドーパントを活性化するために、図１２に示されるように、ｐ型コレクタ層２６はアニールされてもよい。
本実施の形態の半導体装置１ｂの製造方法は、ｐ型コレクタ層２６とｎ型半導体領域２７との上に第２の電極２９を形成することを備える。第２の電極２９をｐ型コレクタ層２６とｎ型半導体領域２７とにオーミック接触させるために、第２の電極２９とｐ型コレクタ層２６とｎ型半導体領域２７とはアニールされてもよい。こうして、図２７に示される本実施の形態の半導体装置１ｂが得られる。
上記の本実施の形態の半導体装置１ｂの製造方法の一例では、第１のｎ型バッファ層２１、第２のｎ型バッファ層２２、ｎ型半導体領域２７、第１のｐ型半導体領域２４及びｐ型コレクタ層２６がこの順序で形成されている。これに対し、本実施の形態の半導体装置１ｂの製造方法の別の例では、第１のｎ型バッファ層２１、第２のｎ型バッファ層２２、ｎ型半導体領域２７、第１のｐ型半導体領域２４及びｐ型コレクタ層２６が、本実施の形態の半導体装置１ｂの製造方法の一例とは異なる順序で形成されてもよい。
本実施の形態の半導体装置１ｂ及びその製造方法の効果を説明する。本実施の形態の半導体装置１ｂ及びその製造方法は、実施の形態１の半導体装置１及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｂでは、半導体素子３ｂは、ｎ型半導体領域２７をさらに含んでいる。ｎ型半導体領域２７は、裏面９に設けられている。ｎ型半導体領域２７は、ｐ型コレクタ層２６に隣接して設けられており、かつ、おもて面８の平面視において、ゲート電極１６に重なっていない。
半導体装置１ｂに順バイアス電圧が印加されているとき、半導体基板７のうちｐ型コレクタ層２６が形成されている領域（第１の領域４）は、ＩＧＢＴとして機能する。半導体装置１ｂに接続されている負荷（モータなど）において逆起電力が発生して、半導体装置１ｂに逆バイアス電圧が印加されているとき、半導体基板７のうちｎ型半導体領域２７が形成されている領域（第２の領域５）は、ＦＷＤとして機能する。本実施の形態の半導体装置１ｂによれば、半導体装置１ｂに接続されている負荷（モータなど）において逆起電力が発生するときに、ｐ型コレクタ層２６が形成されている領域（第１の領域４、ＩＧＢＴ）が破壊されることが防止され得る。
本実施の形態の半導体装置１ｂの製造方法は、裏面９から第３のｎ型ドーパントをドープすることによって、裏面９にｎ型半導体領域２７を形成することをさらに備える。ｐ型コレクタ層２６を形成することは、ｎ型半導体領域２７に第２のｐ型ドーパントをドープすることを含む。ｎ型半導体領域２７は、ｐ型コレクタ層２６に隣接して設けられており、かつ、おもて面８の平面視において、ゲート電極１６に重なっていない。本実施の形態の半導体装置１ｂの製造方法によれば、半導体装置１ｂに接続されている負荷（モータなど）において逆起電力が発生するときに、ｐ型コレクタ層２６が形成されている領域（第１の領域４、ＩＧＢＴ）が破壊されることが防止され得る。
本実施の形態の半導体装置１ｂの製造方法では、第１のｐ型半導体領域２４とｐ型コレクタ層２６とは、同一のマスク３４を用いて形成されてもよい。本実施の形態の半導体装置１ｂの製造方法によれば、より少ない工程で、負荷短絡時における短絡耐量が向上された半導体装置１ｂを得ることができる。
実施の形態３．
図３２及び図３３を参照して、実施の形態３に係る半導体装置１ｃを説明する。本実施の形態の半導体装置１ｃは、実施の形態１の半導体装置１と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置１ｃでは、半導体基板７は、セル領域２を取り囲む外周領域６０をさらに含む。具体的には、半導体基板７は、おもて面８の平面視においてセル領域２を取り囲む中間領域５０と、おもて面８の平面視において中間領域５０を取り囲む外周領域６０とを含んでもよい。セル領域２に含まれるｎ型ドリフト領域１０、第１のｎ型バッファ層２１、第２のｎ型バッファ層２２、ｐ型コレクタ層２６及び第２の電極２９は、中間領域５０及び外周領域６０にも延在している。中間領域５０及び外周領域６０には、ｐ型ベース領域１１とｎ型エミッタ領域１２と第１の電極１８とは形成されていない。
半導体基板７のおもて面８上に、層間絶縁膜５１を介して、ゲート配線５２，５３が形成されている。ゲート配線５２，５３は、導電膜５４で覆われてもよい。導電膜５４は、第１の電極１８と同一工程で形成されてもよい。ゲート配線５２は中間領域５０に形成されており、おもて面８の平面視においてセル領域２を取り囲んでいる。半導体基板７のおもて面８上に、層間絶縁膜５１を介して、ゲートパッド５５が形成されている。ゲート配線５２，５３は、ゲートパッド５５に接続されている。ゲート配線５３は、ゲートパッド５５からセル領域２に延在している。中間領域５０における半導体基板７のおもて面８に、第２のｐ型半導体領域５６が形成されている。ゲート配線５２は、層間絶縁膜５１を介して、第２のｐ型半導体領域５６に対向している。層間絶縁膜５１は、第２のｐ型半導体領域５６をゲート配線５２から電気的に絶縁している。
外周領域６０は、半導体基板７のおもて面８に設けられた少なくとも１つのガードリング６１を含む。おもて面８の平面視において、ガードリング６１は、セル領域２を取り囲んでいる。ガードリング６１は、ｐ+型領域であってもよい。外周領域６０の最外周部にチャネルストッパ領域６５が形成されている。チャネルストッパ領域６５は、ｎ+型領域であってもよい。半導体基板７のおもて面８上に、層間絶縁膜５１が形成されている。層間絶縁膜５１から露出するガードリング６１とチャネルストッパ領域６５との上に第３の電極６２が形成されている。おもて面８の平面視において、第３の電極６２は、それぞれ、セル領域２を取り囲んでいる。
ガードリング６１は、外周領域６０における電界集中を緩和する。ガードリング６１は、半導体装置１ｃの耐圧を向上させる。チャネルストッパ領域６５は、ガードリング６１とｎ型ドリフト領域１０との間に形成されるｐｎ接合部から延在する空乏層が半導体基板７の端面７ｅに達することを防止する。
本実施の形態の半導体装置１ｃでは、第１のｐ型半導体領域２４は外周領域６０に形成されていない。第１のｐ型半導体領域２４は、セル領域２にのみ選択的に形成されている。そのため、ターンオフ過程における半導体装置１ｃの遮断耐量が向上され得る。
具体的には、ターンオフ過程において、ゲート電極１６に印加される第１の電圧が閾値電圧より小さくなると、半導体装置１ｃ（半導体素子３ｂ）は一時的にｐｎｐトランジスタとして動作する。第１のｐ型半導体領域２４が外周領域６０に形成されていないため、外周領域６０におけるｐ型コレクタ層２６からセル領域２への正孔の流入が低減され得る。ターンオフ過程において、正孔はより短い時間でセル領域２から排出され得る。ターンオフ過程において、セル領域２のコーナー部５８において半導体装置１ｃがラッチアップすることが防止され得る。ターンオフ過程において、セル領域２のコーナー部５８において半導体基板７内の電界が上昇することが抑制され得る。こうして、ターンオフ過程における半導体装置１ｃの遮断耐量が向上され得る。
なお、本実施の形態の半導体装置１ｃのオン状態では、ｎ型エミッタ領域１２から注入される電子は、主に、セル領域２におけるｐ型コレクタ層２６に向かって流れる。そのため、本実施の形態の半導体装置１ｃのオン電圧は、外周領域６０にも第１のｐ型半導体領域２４が形成されている半導体装置のオン電圧と実質的に同じである。本実施の形態の半導体装置１ｂはトレンチゲート型ＩＧＢＴを含んでいるが、トレンチゲート型ＩＧＢＴに代えて、プレーナゲート型ＩＧＢＴ（図２６を参照）を含んでもよい。
本実施の形態の半導体装置１ｃの効果を説明する。本実施の形態の半導体装置１ｃは、実施の形態１の半導体装置１の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置１ｃでは、半導体基板７は、セル領域２を取り囲む外周領域６０をさらに含む。外周領域６０は、おもて面８に設けられたガードリング６１を含む。ガードリング６１は、セル領域２を取り囲んでいる。本実施の形態の半導体装置１ｃによれば、半導体装置１ｃの耐圧が向上され得る。
本実施の形態の半導体装置１ｃでは、第１のｐ型半導体領域２４は外周領域６０に形成されていない。本実施の形態の半導体装置１ｃによれば、ターンオフ過程における半導体装置１ｃの遮断耐量が向上され得る。
今回開示された実施の形態１−３はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
１，１ａ，１ｂ，１ｃ 半導体装置、２ セル領域、３，３ｂ 半導体素子、４ 第１の領域、５ 第２の領域、７ 半導体基板、７ｅ 端面、８ おもて面、９ 裏面、１０ ｎ型ドリフト領域、１１ ｐ型ベース領域、１１ａ 部分、１２ ｎ型エミッタ領域、１３ ｐ型コンタクト層、１４ トレンチ、１５ ゲート絶縁膜、１６ ゲート電極、１７，５１ 層間絶縁膜、１８ 第１の電極、２０ フィールドストップ層、２１ 第１のｎ型バッファ層、２２ 第２のｎ型バッファ層、２４ 第１のｐ型半導体領域、２６ ｐ型コレクタ層、２７ ｎ型半導体領域、２９ 第２の電極、３４ マスク、３４ａ 開口、５０ 中間領域、５２，５３ ゲート配線、５４ 導電膜、５５ ゲートパッド、５６ 第２のｐ型半導体領域、５８ コーナー部、６０ 外周領域、６１ ガードリング、６２ 第３の電極、６５ チャネルストッパ領域。

Claims (17)

  1. 半導体素子が設けられたセル領域を含む半導体基板を備え、前記半導体基板は、おもて面と裏面とを有し、
    前記半導体素子は、ｎ型ドリフト領域と、ｐ型ベース領域と、ｎ型エミッタ領域と、前記ｎ型エミッタ領域と前記ｎ型ドリフト領域とに挟まれる前記ｐ型ベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ｐ型ベース領域の前記部分に対向するゲート電極と、前記裏面に設けられているｐ型コレクタ層と、第１のｎ型バッファ層と、第２のｎ型バッファ層と、第１のｐ型半導体領域とを含み、
    前記第１のｎ型バッファ層は、前記ｎ型ドリフト領域に接し、かつ、前記ｎ型ドリフト領域に対して前記裏面側に設けられており、
    前記第２のｎ型バッファ層は、前記第１のｎ型バッファ層に接し、かつ、前記第１のｎ型バッファ層に対して前記裏面側に設けられており、前記第１のｎ型バッファ層における第１のｎ型キャリアの第１の最大ピーク濃度は、前記第２のｎ型バッファ層における第２のｎ型キャリアの第２の最大ピーク濃度よりも小さく、前記第１のｎ型バッファ層は、前記第２のｎ型バッファ層よりも厚く、
    前記第１のｐ型半導体領域は、前記第１のｎ型バッファ層の中に形成されており、
    前記ｎ型エミッタ領域と前記ゲート電極とが配列されている方向において、前記第１のｐ型半導体領域は、前記第１のｎ型バッファ層よりも狭い幅を有し、
    前記第１のｐ型半導体領域は、前記ｐ型コレクタ層及び前記ｐ型ベース領域から離間されている、半導体装置。
  2. 前記おもて面の平面視において、前記第１のｐ型半導体領域は、前記ゲート電極に重なっている、請求項１に記載の半導体装置。
  3. 前記半導体素子は、ｎ型半導体領域をさらに含み、
    前記ｎ型半導体領域は、前記裏面に設けられており、
    前記ｎ型半導体領域は、前記ｐ型コレクタ層に隣接して設けられており、かつ、前記平面視において、前記ゲート電極に重なっていない、請求項２に記載の半導体装置。
  4. 前記第１のｐ型半導体領域における第１のｐ型キャリアの第３の最大ピーク濃度は、前記第２のｎ型バッファ層における前記第２のｎ型キャリアの前記第２の最大ピーク濃度よりも大きい、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記第１のｐ型半導体領域は、前記ｐ型コレクタ層よりも厚い、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記第１のｎ型バッファ層は、前記第１のｎ型キャリアの複数のピーク濃度を有しており、前記複数のピーク濃度は前記裏面から離れるにつれて減少する、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記第１のｎ型バッファ層は、プロトンを含み、
    前記第２のｎ型バッファ層は、リンまたはヒ素を含む、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 前記半導体基板は、前記セル領域を取り囲む外周領域をさらに含み、
    前記外周領域は、前記おもて面に設けられたガードリングを含み、前記ガードリングは前記セル領域を取り囲んでいる、請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 前記第１のｐ型半導体領域は前記外周領域に形成されていない、請求項８に記載の半導体装置。
  10. 半導体基板を準備することを備え、前記半導体基板はおもて面と裏面とを有し、前記半導体基板は、前記半導体基板のセル領域に、ｎ型ドリフト領域と、ｐ型ベース領域と、ｎ型エミッタ領域と、前記ｎ型エミッタ領域と前記ｎ型ドリフト領域とに挟まれる前記ｐ型ベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ｐ型ベース領域の前記部分に対向するゲート電極とを含み、さらに、
    前記裏面から第１のｎ型ドーパントをドープすることによって、第１のｎ型バッファ層を形成することを備え、前記第１のｎ型バッファ層は、前記ｎ型ドリフト領域に接し、かつ、前記ｎ型ドリフト領域に対して前記裏面側に設けられており、さらに、
    前記裏面から第１のｐ型ドーパントをドープすることによって、前記第１のｎ型バッファ層の中に第１のｐ型半導体領域を形成することを備え、前記ｎ型エミッタ領域と前記ゲート電極とが配列されている方向において、前記第１のｐ型半導体領域は、前記第１のｎ型バッファ層よりも狭い幅を有し、さらに、
    前記裏面から第２のｎ型ドーパントをドープすることによって、第２のｎ型バッファ層を形成することを備え、前記第２のｎ型バッファ層は、前記第１のｎ型バッファ層に接し、かつ、前記第１のｎ型バッファ層に対して前記裏面側に設けられており、前記第１のｎ型バッファ層における第１のｎ型キャリアの第１の最大ピーク濃度は、前記第２のｎ型バッファ層における第２のｎ型キャリアの第２の最大ピーク濃度よりも小さく、前記第１のｎ型バッファ層は、前記第２のｎ型バッファ層よりも厚く、さらに、
    前記裏面から第２のｐ型ドーパントをドープすることによって、前記裏面にｐ型コレクタ層を形成することを備え、
    前記第１のｐ型半導体領域は、前記ｐ型コレクタ層及び前記ｐ型ベース領域から離間されている、半導体装置の製造方法。
  11. 前記おもて面の平面視において、前記第１のｐ型半導体領域は、前記ゲート電極に重なっている、請求項１０に記載の半導体装置の製造方法。
  12. 前記裏面から第３のｎ型ドーパントをドープすることによって、前記裏面にｎ型半導体領域を形成することをさらに備え、
    前記ｐ型コレクタ層を形成することは、前記ｎ型半導体領域に前記第２のｐ型ドーパントをドープすることを含み、
    前記ｎ型半導体領域は、前記ｐ型コレクタ層に隣接して設けられており、かつ、前記平面視において、前記ゲート電極に重なっていない、請求項１１に記載の半導体装置の製造方法。
  13. 前記第１のｐ型半導体領域と前記ｐ型コレクタ層とは、同一のマスクを用いて形成される、請求項１２に記載の半導体装置の製造方法。
  14. 前記第１のｎ型ドーパントをドープすることは、互いに異なる加速電圧で複数回前記第１のｎ型ドーパントを前記半導体基板に注入することを含み、
    前記第１のｎ型バッファ層は、前記第１のｎ型キャリアの複数のピーク濃度を有しており、前記複数のピーク濃度は前記裏面から離れるにつれて減少する、請求項１０から請求項１３のいずれか１項に記載の半導体装置の製造方法。
  15. 前記第１のｎ型バッファ層を３５０℃以上４５０℃以下の温度でファーネスアニール処理して、前記第１のｎ型ドーパントを活性化することをさらに備える、請求項１０から請求項１４のいずれか１項に記載の半導体装置の製造方法。
  16. 前記第１のｎ型ドーパントと前記第２のｎ型ドーパントと前記第１のｐ型ドーパントと前記第２のｐ型ドーパントとを一括してアニールして、前記第１のｎ型ドーパントと前記第２のｎ型ドーパントと前記第１のｐ型ドーパントと前記第２のｐ型ドーパントとを活性化することをさらに備える、請求項１０から請求項１４のいずれか１項に記載の半導体装置の製造方法。
  17. 前記第１のｎ型ドーパントは、プロトンを含み、
    前記第２のｎ型ドーパントは、リンまたはヒ素を含む、請求項１０から請求項１６のいずれか１項に記載の半導体装置の製造方法。
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