JP2019067890A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】負荷短絡時における半導体装置の短絡耐量を向上させる。【解決手段】半導体装置1は、半導体素子3を含む半導体基板7を備える。半導体素子3は、第1のn型バッファ層21と、第2のn型バッファ層22と、第1のp型半導体領域24とを含む。第1のn型バッファ層21に含まれる第1のn型キャリアの第1の最大ピーク濃度は、第2のn型バッファ層22に含まれる第2のn型キャリアの第2の最大ピーク濃度よりも小さい。第1のp型半導体領域24は、第1のn型バッファ層21の中に形成されている。第1のp型半導体領域24は、第1のn型バッファ層21よりも狭い幅を有する。【選択図】図1

Description

本発明は、半導体装置及びその製造方法に関する。
特開2013−138172号公報(特許文献1)は、フィールドストップ層を備える半導体装置を開示している。フィールドストップ層は、リン又はヒ素がドープされた第1の層と、プロトンがドープされた第2の層とを含んでいる。
特開2013−138172号公報
本発明の目的は、負荷短絡時における半導体装置の短絡耐量を向上させることである。
本発明の半導体装置は、半導体素子を含む半導体基板を備える。半導体基板は、おもて面と裏面とを有する。半導体素子は、n型ドリフト領域と、第1のn型バッファ層と、第2のn型バッファ層と、第1のp型半導体領域とを含む。第1のn型バッファ層は、n型ドリフト領域に接し、かつ、n型ドリフト領域に対して裏面側に設けられている。第2のn型バッファ層は、第1のn型バッファ層に接し、かつ、第1のn型バッファ層に対して裏面側に設けられている。第1のn型バッファ層における第1のn型キャリアの第1の最大ピーク濃度は、第2のn型バッファ層における第2のn型キャリアの第2の最大ピーク濃度よりも小さい。第1のn型バッファ層は、第2のn型バッファ層よりも厚い。第1のp型半導体領域は、第1のn型バッファ層の中に形成されている。n型エミッタ領域とゲート電極とが配列されている方向において、第1のp型半導体領域は、第1のn型バッファ層よりも狭い幅を有する。
本発明の半導体装置の製造方法は、半導体基板を準備することを備える。半導体基板はおもて面と裏面とを有する。半導体基板は、n型ドリフト領域を含む。本発明の半導体装置の製造方法は、第1のn型バッファ層を形成することと、第1のn型バッファ層の中に第1のp型半導体領域を形成することと、第2のn型バッファ層を形成することとをさらに備える。第1のn型バッファ層は、n型ドリフト領域に接し、かつ、n型ドリフト領域に対して裏面側に設けられている。第2のn型バッファ層は、第1のn型バッファ層に接し、かつ、第1のn型バッファ層に対して裏面側に設けられている。第1のn型バッファ層における第1のn型キャリアの第1の最大ピーク濃度は、第2のn型バッファ層における第2のn型キャリアの第2の最大ピーク濃度よりも小さい。第1のn型バッファ層は、第2のn型バッファ層よりも厚い。n型エミッタ領域とゲート電極とが配列されている方向において、第1のp型半導体領域は、第1のn型バッファ層よりも狭い幅を有する。
負荷短絡時において、第1のp型半導体領域は、n型ドリフト領域と第1のn型バッファ層とにおける正孔の濃度の低下を抑制するとともに、n型ドリフト領域と第1のn型バッファ層との間の境界領域における電界強度を減少させる。本発明の半導体装置及びその製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
実施の形態1に係る半導体装置の概略部分拡大断面図である。 実施の形態1に係る半導体装置の、図1に示される断面線II−IIにおけるキャリア濃度のプロファイルを示す図である。 実施の形態1に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図3に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図4に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図5に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図6に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図7に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図8に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図9に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図10に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置の製造方法における、図11に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態1の変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態1の変形例に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態1に係る半導体装置に定格電流が流れているときの、実施の形態1に係る半導体装置内の正孔の濃度の分布を示す図である。 第1比較例に係る半導体装置に定格電流が流れているときの、第1比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 実施の形態1及び第1比較例に係る半導体装置に定格電流が流れているときの、実施の形態1及び第1比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 実施の形態1及び第1比較例に係る半導体装置に定格電流が流れているときの、実施の形態1及び第1比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 負荷短絡時における、実施の形態1及び第1比較例に係る半導体装置内の電界強度の分布を示す図である。 負荷短絡時における、実施の形態1及び第1比較例に係る半導体装置のオン電圧(VCE(sat))と、おもて面からの距離が80μmである第1のn型バッファ層の部分での実施の形態1及び第1比較例に係る半導体装置内の電界強度との関係を示す図である。 負荷短絡時における、実施の形態1に係る半導体装置内の正孔の濃度の分布を示す図である。 負荷短絡時における、第1比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 負荷短絡時における、実施の形態1及び第1比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 負荷短絡時における、実施の形態1及び第1比較例に係る半導体装置内の正孔の濃度の分布を示す図である。 実施の形態1及び第1比較例に係る半導体装置の、オン電圧(VCE(sat))とターンオフ損失Eoffとの関係を示す図である。 実施の形態1の変形例に係る半導体装置の概略部分拡大断面図である。 実施の形態2に係る半導体装置の概略部分拡大断面図である。 実施の形態2に係る半導体装置の製造方法の一工程を示す概略部分拡大断面図である。 実施の形態2に係る半導体装置の製造方法における、図28に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態2に係る半導体装置の製造方法における、図29に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態2に係る半導体装置の製造方法における、図30に示す工程の次工程を示す概略部分拡大断面図である。 実施の形態3に係る半導体装置の概略平面図である。 実施の形態3に係る半導体装置の、図32に示される断面線XXXIII−XXXIIIにおける概略部分拡大断面図である。
以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態1.
図1及び図2を参照して、実施の形態1に係る半導体装置1を説明する。
本実施の形態の半導体装置1は、半導体基板7を備える。半導体基板7は、特に限定されないが、シリコン基板であってもよいし、炭化珪素基板であってもよい。本実施の形態では、半導体基板7は、シリコン基板である。半導体基板7は、おもて面8と裏面9とを有する。おもて面8と裏面9とは、各々、第1の方向(x方向)と第1の方向に直交する第2の方向(z方向)とに延在している。おもて面8は、第1の方向及び第2の方向に直交する第3の方向(y方向)において、裏面9に対向している。半導体基板7は、例えば、110μmの厚さを有している。半導体基板7の厚さは、第3の方向における、おもて面8と裏面9との間の距離として定義される。
半導体基板7は、少なくとも1つの半導体素子3が設けられたセル領域2を含む。半導体装置1(半導体素子3)は、例えば、絶縁ゲート型バイポーラトランジスタ(IGBT)であってもよい。
半導体素子3は、n型ドリフト領域10と、p型ベース領域11と、n型エミッタ領域12と、ゲート絶縁膜15と、ゲート電極16と、p型コレクタ層26とを含む。半導体素子3は、p型コンタクト層13をさらに含んでもよい。
n型ドリフト領域10は、例えば、n-型領域であってもよい。p型ベース領域11は、n型ドリフト領域10に対しておもて面8側に設けられている。p型ベース領域11は、おもて面8から第1深さにわたって形成されてもよい。n型エミッタ領域12は、p型ベース領域11の一部に形成されている。n型エミッタ領域12は、おもて面8から第2深さにわたって形成されてもよい。第2深さは、第1深さよりも小さい。n型エミッタ領域12は、例えば、n+型領域であってもよい。n型エミッタ領域12は、おもて面8の一部に形成されてもよい。p型コンタクト層13は、例えば、p+型領域であってもよい。p型コンタクト層13は、p型ベース領域11よりも高い正孔濃度を有している。p型コンタクト層13は、n型エミッタ領域12が形成されていないおもて面8の一部に形成されてもよい。
ゲート絶縁膜15は、n型エミッタ領域12とn型ドリフト領域10とに挟まれるp型ベース領域11の部分11a上に設けられている。半導体素子3のオン動作時に、p型ベース領域11の部分11aにチャネルが形成される。特定的には、ゲート絶縁膜15は、n型エミッタ領域12およびp型ベース領域11を貫いてn型ドリフト領域10に達するトレンチ14の側壁と底面との上に形成されてもよい。ゲート絶縁膜15は、例えば、SiO2膜であってもよい。
ゲート電極16は、ゲート絶縁膜15を挟んでp型ベース領域11の部分11aに対向している。特定的には、ゲート電極16は、トレンチゲート電極であってもよく、かつ、半導体装置1は、トレンチゲート型IGBTを含んでもよい。ゲート電極16は、トレンチ14内にゲート絶縁膜15を介して設けられている。図26に示されるように、本実施の形態の変形例の半導体装置1aでは、ゲート電極16は、半導体基板7のおもて面8上にゲート絶縁膜15を介して設けられたプレーナゲート電極であってもよく、かつ、半導体装置1aは、プレーナゲート型IGBTを含んでもよい。本実施の形態の変形例の半導体装置1aでは、ゲート絶縁膜15は、ゲート電極16と第1の電極18との間にさらに設けられてもよい。ゲート絶縁膜15は、ゲート電極16を第1の電極18から電気的に絶縁してもよい。
p型コレクタ層26は、半導体基板7の裏面9に設けられている。p型コレクタ層26は、第2のn型バッファ層22に対して裏面9側に設けられている。p型コレクタ層26は、第2のn型バッファ層22に接してもよい。p型コレクタ層26は、第2のp型ドーパントを含む。第2のp型ドーパントは、例えば、ボロンであってもよい。ドーパントは、例えば、二次イオン質量分析法(SIMS)によって特定されてもよい。p型コレクタ層26は、3.0×1017cm-3以上の第2のp型キャリア(正孔)の濃度を有してもよい。p型コレクタ層26は、例えば、p+型層であってもよい。
半導体素子3は、第1のn型バッファ層21と、第2のn型バッファ層22と、第1のp型半導体領域24とを含む。第1のn型バッファ層21及び第2のn型バッファ層22は、フィールドストップ層20として機能する。
第1のn型バッファ層21は、n型ドリフト領域10に接し、かつ、n型ドリフト領域10に対して裏面9側に設けられている。第1のn型バッファ層21は、n型層であってもよい。第1のn型バッファ層21は、n型ドリフト領域10よりも大きなn型キャリア(電子)の濃度を有している。第1のn型バッファ層21は、例えば、1.0×1014cm-3以上5.0×1015cm-3以下の第1のn型キャリア(電子)の濃度を有してもよい。第1のn型バッファ層21は、第1のn型ドーパントを含んでいる。第1のn型ドーパントは、プロトンを含んでもよい。図2に示されるように、第1のn型バッファ層21は、第1のn型キャリアの複数のピーク濃度を有してもよい。複数のピーク濃度は、裏面9から離れるにつれて減少してもよい。裏面9に垂直な第3の方向(y方向)における、キャリアの濃度分布は、例えば、拡がり抵抗測定(SRA)法によって測定されてもよい。
第2のn型バッファ層22は、第1のn型バッファ層21に接し、かつ、第1のn型バッファ層21に対して裏面9側に設けられている。第2のn型バッファ層22は、n型層であってもよい。第2のn型バッファ層22は、第2のn型ドーパントを含んでいる。第2のn型ドーパントは、リンまたはヒ素を含んでもよい。
図2に示されるように、第1のn型バッファ層21における第1のn型キャリアの第1の最大ピーク濃度は、第2のn型バッファ層22における第2のn型キャリア(電子)の第2の最大ピーク濃度よりも小さくてもよい。第1のn型バッファ層21は、第2のn型バッファ層22よりも厚い。
第1のp型半導体領域24は、第1のn型バッファ層21の中に形成されている。第1のp型半導体領域24は、p型コレクタ層26及びp型ベース領域11から離間されている。第1のp型半導体領域24は、フローティングp型領域であってもよい。第1のp型半導体領域24は、n型を有する半導体領域または半導体層(例えば、第1のn型バッファ層21)によって囲まれている。第1のp型半導体領域24は、第2のn型バッファ層22及びn型ドリフト領域10から離間されてもよい。第1のp型半導体領域24は、第2のn型バッファ層22及びn型ドリフト領域10の1つに接してもよい。
n型エミッタ領域12とゲート電極16とが配列されている第1の方向(x方向)において、第1のp型半導体領域24は、第1のn型バッファ層21よりも狭い幅を有する。複数の半導体素子3が配列されている第1の方向(x方向)において、第1のp型半導体領域24は、第1のn型バッファ層21よりも狭い幅を有する。第1のp型半導体領域24の幅w1は、第1のn型バッファ層21の幅w2よりも小さい。
n型エミッタ領域12とゲート電極16とが配列されている第1の方向(x方向)において、複数の半導体素子3が配列されてもよい。第1の方向(x方向)において、互いに隣り合う2つの半導体素子3に含まれる2つの第1のp型半導体領域24は、この2つの半導体素子3に含まれる第1のn型バッファ層21によって、互いに分離されていてもよい。第1の方向(x方向)において、1つの半導体素子3に含まれる第1のp型半導体領域24は、複数の部分に分割されていてもよい。第1の方向(x方向)において、互いに隣り合う2つの半導体素子3に含まれる2つの第1のp型半導体領域24の部分は、互いに離れていてもよいし、互いに接してもよい。
おもて面8の平面視において、第1のp型半導体領域24は、ゲート電極16に重なってもよい。おもて面8の平面視においてゲート電極16に重なる第1のn型バッファ層21の部分に選択的に、第1のp型半導体領域24が形成されてもよい。おもて面8の平面視において、第1のp型半導体領域24は、p型ベース領域11の部分11aにさらに重なってもよい。おもて面8の平面視において、第1のp型半導体領域24は、n型エミッタ領域12にさらに重なってもよい。
n型エミッタ領域12とゲート電極16とが配列されている第1の方向(x方向)において、第1のp型半導体領域24は半導体素子3の第1の領域4にのみ設けられている。n型エミッタ領域12とゲート電極16とが配列されている第1の方向(x方向)において、第1のp型半導体領域24は半導体素子3の第2の領域5に設けられていない。第1の領域4は、おもて面8の平面視において、ゲート電極16を含む領域である。n型エミッタ領域12とゲート電極16とが配列されている第1の方向(x方向)において、第1の領域4は、おもて面8または裏面9に垂直な面によって、第2の領域5と区分されてもよい。第1の領域4は、おもて面8の平面視において、p型ベース領域11の部分11aを含む領域であってもよい。第2の領域5は、おもて面8の平面視において、ゲート電極16を含まない領域である。第2の領域5は、おもて面8の平面視において、p型ベース領域11の部分11aを含まない領域であってもよい。おもて面8の平面視において、n型エミッタ領域12に対してゲート電極16とは反対側に位置する第1のn型バッファ層21の少なくとも一部(第2の領域5に含まれる第1のn型バッファ層21の部分)には、第1のp型半導体領域24が設けられていなくてもよい。
第1のp型半導体領域24は、第1のp型ドーパントを含む。第1のp型ドーパントは、例えば、ボロンであってもよい。第1のp型半導体領域24は、3.0×1016cm-3以上の第1のp型キャリア(正孔)の濃度を有してもよい。図2に示されるように、第1のp型半導体領域24における第1のp型キャリアの第3の最大ピーク濃度は、第2のn型バッファ層22における第2のn型キャリアの第2の最大ピーク濃度よりも大きくてもよい。第1のp型半導体領域24における第1のp型キャリアの第3の最大ピーク濃度は、p型コレクタ層26における第2のp型キャリアの第4の最大ピーク濃度よりも小さくてもよい。
図1に示されるように、第1のp型半導体領域24は、p型コレクタ層26よりも厚くてもよい。第1のp型半導体領域24の厚さt1は、p型コレクタ層26の厚さt2よりも大きくてもよい。第1のp型半導体領域24の厚さt1は、おもて面8に垂直な第3の方向(y方向)における第1のp型半導体領域24の長さである。p型コレクタ層26の厚さt2は、おもて面8に垂直な第3の方向(y方向)におけるp型コレクタ層26の長さである。
半導体素子3は、第1の電極18と第2の電極29とをさらに含んでもよい。第1の電極18は、おもて面8におけるn型エミッタ領域12上に形成されている。第1の電極18は、おもて面8におけるp型コンタクト層13上にも形成されている。第1の電極18は、n型エミッタ領域12とp型コンタクト層13とに接触している。第1の電極18は、エミッタ電極として機能する。第1の電極18は、p型コンタクト層13を介してp型ベース領域11に電気的に接続されている。第1の電極18は、層間絶縁膜17によって、ゲート電極16から電気的に絶縁されている。第2の電極29は、裏面9におけるp型コレクタ層26上に形成されている。第2の電極29は、p型コレクタ層26に接触している。第2の電極29は、コレクタ電極として機能する。
図1から図12を参照して、実施の形態1に係る半導体装置1の製造方法の一例を説明する。
図3に示されるように、本実施の形態の半導体装置1の製造方法は、半導体基板7を準備することを備える。半導体基板7は、おもて面8と裏面9とを有する。半導体基板7は、n型ドリフト領域10と、p型ベース領域11と、n型エミッタ領域12と、ゲート絶縁膜15と、ゲート電極16とを含む。半導体基板7は、p型コンタクト層13をさらに含んでもよい。ゲート絶縁膜15は、n型エミッタ領域12とn型ドリフト領域10とに挟まれるp型ベース領域11の部分11a上に設けられている。ゲート電極16は、ゲート絶縁膜15を挟んでp型ベース領域11の部分11aに対向している。半導体基板7のおもて面8上に第1の電極18が設けられている。第1の電極18は、n型エミッタ領域12とp型コンタクト層13とに接触している。第1の電極18は、層間絶縁膜17によって、ゲート電極16から電気的に絶縁されている。
図4に示されるように、本実施の形態の半導体装置1の製造方法は、半導体基板7の裏面9を加工することによって、半導体基板7を薄くすることを備えてもよい。半導体基板7の裏面9は、例えば、グラインダーを用いて研削されてもよいし、ウェットエッチングされてもよい。半導体基板7は、例えば、110μmの厚さまで薄くされてもよい。
図5及び図6に示されるように、本実施の形態の半導体装置1の製造方法は、裏面9から第1のn型ドーパントをドープすることによって、第1のn型バッファ層21を形成することを備える。第1のn型バッファ層21は、n型ドリフト領域10に接しており、かつ、n型ドリフト領域10に対して裏面9側に設けられている。第1のn型ドーパントは、例えば、プロトンであってもよい。
特定的には、第1のn型ドーパントをドープすることは、互いに異なる加速電圧で、複数回、第1のn型ドーパントを半導体基板7に注入することを含んでもよい。図2に示されるように、第1のn型バッファ層21は、第1のn型キャリアの複数のピーク濃度を有してもよく、複数のピーク濃度は、裏面9から離れるにつれて減少してもよい。具体的には、イオン注入装置を用いて、プロトンを500keV以上1.5MeV以下の異なる加速電圧で、複数回、半導体基板7の裏面9に注入することによって、第1のn型バッファ層21が形成されてもよい。第1のn型ドーパントの加速電圧が高くなるほど、第1のn型ドーパントの注入量を減少させてもよい。加速電圧が500keVの場合、プロトンの飛程は約6μmである。加速電圧が1.5MeVの場合、プロトンの飛程は約30μmである。
図6に示されるように、第1のn型ドーパントを活性化するために、第1のn型バッファ層21に熱を印加することにより、第1のn型バッファ層21がアニールされてもよい。第1のn型バッファ層21は、例えば、350℃以上450℃以下の温度でアニールされてもよい。具体的には、第1のn型バッファ層21は、ファーネスアニール処理されてもよい。ファーネスアニール処理による第1のn型ドーパントの活性化率は、約0.5%から約1%である。
図7及び図8に示されるように、本実施の形態の半導体装置1の製造方法は、裏面9から第1のp型ドーパントをドープすることによって、第1のn型バッファ層21の中に第1のp型半導体領域24を形成することを備える。第1のp型ドーパントは、例えば、ボロンであってもよい。n型エミッタ領域12とゲート電極16とが配列されている第1の方向(x方向)において、第1のp型半導体領域24は、第1のn型バッファ層21よりも狭い幅を有する。特定的には、おもて面8の平面視において、第1のp型半導体領域24は、ゲート電極16に重なってもよい。おもて面8の平面視においてゲート電極16に重なる第1のn型バッファ層21の部分に、第1のp型半導体領域24は選択的に形成されてもよい。おもて面8の平面視において、第1のp型半導体領域24は、p型ベース領域11の部分11aにさらに重なってもよい。おもて面8の平面視において、n型エミッタ領域12に対してゲート電極16とは反対側に位置する第1のn型バッファ層21の少なくとも一部には、第1のp型半導体領域24が設けられていなくてもよい。
具体的には、半導体基板7の裏面9上に、開口34aを有するマスク34が形成される。ゲート電極16を含む第1の領域4は、マスク34の開口34aから露出している。第2の領域5はマスク34で覆われている。マスク34の開口34aを通して、第1のp型ドーパントは第1のn型バッファ層21に注入される。第1のp型ドーパントは、第1の領域4における第1のn型バッファ層21にのみ注入される。第1のp型ドーパントは、第2の領域5における第1のn型バッファ層21には注入されない。こうして、第1の領域4にのみ選択的に、第1のp型半導体領域24が形成され得る。イオン注入装置を用いて、ボロンを1MeV以上の加速電圧で第1のn型バッファ層21に注入することによって、第1のp型半導体領域24が形成されてもよい。
図8に示されるように、第1のp型ドーパントを活性化するために、第1のp型半導体領域24に熱を印加することにより、第1のp型半導体領域24がアニールされてもよい。具体的には、第1のp型半導体領域24は、レーザアニール処理されてもよい。
図9及び図10に示されるように、本実施の形態の半導体装置1の製造方法は、半導体基板7の裏面9から第2のn型ドーパントをドープすることによって、第2のn型バッファ層22を形成することを備える。第2のn型バッファ層22は、第1のn型バッファ層21に接し、かつ、第1のn型バッファ層21に対して裏面9側に設けられている。第1のn型バッファ層21における第1のn型キャリアの第1の最大ピーク濃度は、第2のn型バッファ層22における第2のn型キャリアの第2の最大ピーク濃度よりも小さい。第1のn型バッファ層21は、第2のn型バッファ層22よりも厚い。
第2のn型ドーパントは、例えば、リンまたはヒ素であってもよい。具体的には、イオン注入装置を用いて、リンまたはヒ素を1MeV以上の加速電圧で第1のn型バッファ層21に注入することによって、第2のn型バッファ層22が形成されてもよい。
図10に示されるように、第2のn型ドーパントを活性化するために、第2のn型バッファ層22に熱を印加することにより、第2のn型バッファ層22がアニールされてもよい。具体的には、第2のn型バッファ層22は、レーザアニール処理されてもよい。レーザアニール処理による第2のn型ドーパントの活性化率は、約60%から約75%である。そのため、第2のn型ドーパントの注入量を第1のn型ドーパントの注入量より少なくしても、第2のn型バッファ層22における第2のn型キャリアの第2の最大ピーク濃度を第1のn型バッファ層21における第1のn型キャリアの第1の最大ピーク濃度よりも大きくすることができる。そのため、第2のn型ドーパントを注入することに起因する半導体基板7のダメージを低減することができる。
図11及び図12に示されるように、本実施の形態の半導体装置1の製造方法は、裏面9から第2のp型ドーパントをドープすることによって、裏面9にp型コレクタ層26を形成することを備える。第1のp型半導体領域24は、p型コレクタ層26及びp型ベース領域11から離間されている。第2のp型ドーパントは、例えば、ボロンであってもよい。具体的には、イオン注入装置を用いて、ボロンを第2のn型バッファ層22に注入することによって、p型コレクタ層26が形成されてもよい。
図12に示されるように、第2のp型ドーパントを活性化するために、p型コレクタ層26に熱を印加することにより、p型コレクタ層26がアニールされてもよい。具体的には、p型コレクタ層26は、レーザアニール処理されてもよい。
本実施の形態の半導体装置1の製造方法は、p型コレクタ層26上に第2の電極29を形成することを備える。第2の電極29は、Al/Ti/Ni/Auの積層膜、または、AlSi/Ti/Ni/Auの積層膜であってもよい。第2の電極29をp型コレクタ層26にオーミック接触させるために、第2の電極29とp型コレクタ層26とはアニールされてもよい。具体的には、第2の電極29とp型コレクタ層26とは、例えば、約350℃の温度でアニールされてもよい。こうして、図1に示される本実施の形態の半導体装置1が得られる。
上記の本実施の形態の半導体装置1の製造方法の一例では、第1のn型バッファ層21、第1のp型半導体領域24、第2のn型バッファ層22及びp型コレクタ層26の各々が形成されるたびに、第1のn型バッファ層21、第1のp型半導体領域24、第2のn型バッファ層22及びp型コレクタ層26の各々に含まれるドーパントを活性化するための熱処理が行われている。これに対し、図13に示されるように、本実施の形態の半導体装置1の製造方法の別の例では、第1のn型バッファ層21、第1のp型半導体領域24、第2のn型バッファ層22及びp型コレクタ層26を全て形成した後に、第1のn型バッファ層21、第1のp型半導体領域24、第2のn型バッファ層22及びp型コレクタ層26が一括してアニールされてもよい。こうして、第1のn型ドーパントと第2のn型ドーパントと第1のp型ドーパントと第2のp型ドーパントとが一括して活性化されてもよい。
図14に示されるように、本実施の形態の半導体装置1の製造方法のさらに別の例では、第1のn型バッファ層21、第1のp型半導体領域24、第2のn型バッファ層22、p型コレクタ層26及び第2の電極29を全て形成した後に、第1のn型バッファ層21、第1のp型半導体領域24、第2のn型バッファ層22、p型コレクタ層26及び第2の電極29が一括してアニールされてもよい。こうして、第1のn型ドーパントと第2のn型ドーパントと第1のp型ドーパントと第2のp型ドーパントとを活性化することと、第2の電極29をp型コレクタ層26にオーミック接触させることとが、単一の工程で行われ得る。
上記の本実施の形態の半導体装置1の製造方法の一例では、第1のn型バッファ層21、第1のp型半導体領域24、第2のn型バッファ層22及びp型コレクタ層26がこの順序で形成されている。これに対し、本実施の形態の半導体装置1の製造方法のさらに別の例では、第1のn型バッファ層21、第1のp型半導体領域24、第2のn型バッファ層22及びp型コレクタ層26が、本実施の形態の半導体装置1の製造方法の一例とは異なる順序で形成されてもよい。なお、本実施の形態の変形例の半導体装置1a(図26を参照)の製造方法は、ゲート絶縁膜15及びゲート電極16を半導体基板7のおもて面8上に形成する工程を備える点を除き、本実施の形態の半導体装置1の製造方法と同様の工程を備える。
本実施の形態の半導体装置1の動作を、第1比較例の半導体装置と対比しながら、説明する。第1比較例の半導体装置は、本実施の形態の半導体装置1と同様の構成を備えているが、第1のp型半導体領域24が省略されている点で、本実施の形態の半導体装置1と異なる。
ゲート電極16に閾値電圧よりも大きな第1の電圧が印加され、かつ、第1の電極18に印加される第2の電圧よりも大きな第3の電圧が第2の電極29に印加される。ゲート電極16に第1の電圧が印加されることにより、p型ベース領域11の部分11aにチャネルが形成される。n型ドリフト領域10及び第1のn型バッファ層21には、n型エミッタ領域12から電子が注入され、かつ、p型コレクタ層26から正孔が注入される。電子及び正孔がn型ドリフト領域10及び第1のn型バッファ層21に蓄積される。n型ドリフト領域10及び第1のn型バッファ層21に伝導度変調が発生し、n型ドリフト領域10及び第1のn型バッファ層21の抵抗が大幅に減少する。こうして、半導体装置1(半導体素子3)はオン状態になる。半導体装置1(半導体素子3)には定格電流が流れており、半導体装置1(半導体素子3)は、低いオン電圧VCE(sat)を有する。オン電圧VCE(sat)は、半導体装置1のオン状態における、第1の電極18と第2の電極29との間の飽和電圧である。
図15から図18に示されるように、半導体装置(本実施の形態の半導体装置1、第1比較例の半導体装置)に定格電流が流れているときには、本実施の形態の半導体装置1に含まれるn型ドリフト領域10及び第1のn型バッファ層21における正孔の濃度は、第1比較例の半導体装置に含まれるn型ドリフト領域10及び第1のn型バッファ層21における正孔の濃度とほとんど変わらない。例えば、おもて面8からの距離yが100μmである第1のn型バッファ層21の部分において、本実施の形態の第1の領域4、本実施の形態の第2の領域5及び第1比較例は、それぞれ、2.72×1016cm-3、2.71×1016cm-3、2.99×1016cm-3の正孔濃度を有している。本実施の形態の半導体装置1と第1比較例の半導体装置のオン電圧VCE(sat)はほぼ等しい。
これに対し、半導体装置(本実施の形態の半導体装置1、第1比較例の半導体装置)に接続されている負荷(モータなど)が短絡すると、半導体装置(本実施の形態の半導体装置1、第1比較例の半導体装置)に電源電圧が印加される。この負荷短絡時に、第1比較例の半導体装置(半導体素子3)がオン状態になると、第1の電極18と第2の電極29との間に電源電圧が印加され、かつ、第1の電極18と第2の電極29との間に定格電流よりも多くの電流が流れる。多くの電子が、n型エミッタ領域12からn型ドリフト領域10に注入されるため、空乏層が、p型ベース領域11とn型ドリフト領域10との間の境界領域から、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域まで拡がる。n型ドリフト領域10に含まれる空間電荷(例えば、ドナー電荷)は、n型エミッタ領域12から注入される電子によって打ち消される。そのため、p型ベース領域11側のn型ドリフト領域10の部分の電界が減少するとともに、図19及び図20に示されるように、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)が増加する。
n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における増加された電界強度(裏面電界強度)によって、n型ドリフト領域10及び第1のn型バッファ層21からn型エミッタ領域12に向けてドリフトする正孔の量が大幅に増加する。そのため、図22から図24に示されるように、n型ドリフト領域10及び第1のn型バッファ層21における正孔の濃度は大幅に減少する。n型ドリフト領域10及び第1のn型バッファ層21における正孔の濃度は、n型ドリフト領域10及び第1のn型バッファ層21における電子の濃度よりも大幅に低くなる。例えば、第1比較例では、おもて面8からの距離yが100μmである第1のn型バッファ層21の部分における正孔濃度が、8.75×1014cm-3にまで減少している。
第1比較例の半導体装置では、負荷短絡時に、高い電界(裏面電界)がn型ドリフト領域10と第1のn型バッファ層21との間の境界領域に印加され続ける。そのため、第1比較例の半導体装置が破壊されるまでの時間が短い。第1比較例の半導体装置では、負荷短絡時における短絡耐量は低い。
これに対し、本実施の形態の半導体装置1は、第1のn型バッファ層21中に第1のp型半導体領域24を含んでいる。第1のp型半導体領域24は、p型コレクタ層26から第1のn型バッファ層21及びn型ドリフト領域10に注入される正孔の量を増加させるとともに、n型ドリフト領域10に存在する空間電荷(例えば、ドナー電荷)がn型エミッタ領域12から注入される電子によって打ち消されることを減少させる。図19及び図20に示されるように、第1のp型半導体領域24は、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)を減少させる。
n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)が減少するため、n型ドリフト領域10及び第1のn型バッファ層21からn型エミッタ領域12に向けてドリフトする正孔の量が減少する。そのため、図21、図23及び図24に示されるように、負荷短絡時において、第1のp型半導体領域24は、n型ドリフト領域10及び第1のn型バッファ層21における正孔の濃度の低下を抑制する。負荷短絡時において、第1のp型半導体領域24は、第1の領域4におけるn型ドリフト領域10及び第1のn型バッファ層21だけでなく、第2の領域5におけるn型ドリフト領域10及び第1のn型バッファ層21においても、正孔の濃度の低下を抑制する。例えば、おもて面8からの距離yが100μmである第1のn型バッファ層21の部分において、本実施の形態の第1の領域4及び第2の領域5は、それぞれ、1.80×1015cm-3、1.68×1015cm-3の正孔濃度を有している。
負荷短絡時に、第1のp型半導体領域24は、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域に印加され続ける電界(裏面電界)を減少させることができる。そのため、本実施の形態の半導体装置1は、半導体装置1が破壊されるまでの時間をより長くすることができる。本実施の形態の半導体装置1は、負荷短絡時における短絡耐量を向上させることができる。
なお、図20では、第1のp型半導体領域24に含まれる第1のp型キャリア(正孔)の濃度を変化させることによって、本実施の形態の半導体装置1のオン電圧VCE(sat)を変化させている。図20において、p型コレクタ層26に含まれる第2のp型キャリア(正孔)の濃度を変化させることによって、第1比較例の半導体装置のオン電圧VCE(sat)を変化させている。第1のp型キャリアの濃度または第2のp型キャリアの濃度が増加するほど、半導体装置(本実施の形態の半導体装置1、第1比較例の半導体装置)のオン電圧VCE(sat)は減少する。
図25に示されるように、IGBTのような半導体装置(本実施の形態の半導体装置1、第1比較例の半導体装置)では、オン電圧VCE(sat)とターンオフ損失Eoffとは互いにトレードオフの関係にある。ターンオフ損失Eoffは、ターンオフ過程において半導体装置において発生する電力損失である。ターンオフ過程は、半導体装置がオン状態からオフ状態に遷移する過程である。本実施の形態の半導体装置1のオン電圧VCE(sat)−ターンオフ損失Eoff特性は、第1比較例の半導体装置のオン電圧VCE(sat)−ターンオフ損失Eoff特性よりも改善されている。
電界強度(裏面電界強度)が許容短絡耐量に対応する許容電界強度以下となるように半導体装置(本実施の形態の半導体装置1、第1比較例の半導体装置)を設計するとき、図20に示されるように、本実施の形態の半導体装置1のオン電圧VCE(sat)は、第1比較例の半導体装置のオン電圧VCE(sat)よりも大きくすることができる。そのため、図25に示されるように、本実施の形態の半導体装置1は、第1比較例の半導体装置よりも、ターンオフ損失Eoffを低減することができる。なお、本実施の形態の変形例の半導体装置1aも、本実施の形態の半導体装置1と同様に動作する。
本実施の形態の半導体装置1,1a及びその製造方法の効果を説明する。
本実施の形態の半導体装置1,1aは、半導体素子3が設けられたセル領域2を含む半導体基板7を備える。半導体基板7は、おもて面8と裏面9とを有する。半導体素子3は、n型ドリフト領域10と、p型ベース領域11と、n型エミッタ領域12と、ゲート絶縁膜15と、ゲート電極16と、裏面9に設けられているp型コレクタ層26とを含む。ゲート絶縁膜15は、n型エミッタ領域12とn型ドリフト領域10とに挟まれるp型ベース領域11の部分11a上に設けられている。ゲート電極16は、ゲート絶縁膜15を挟んでp型ベース領域11の部分11aに対向している。
半導体素子3は、第1のn型バッファ層21と、第2のn型バッファ層22と、第1のp型半導体領域24とを含む。第1のn型バッファ層21は、n型ドリフト領域10に接し、かつ、n型ドリフト領域10に対して裏面9側に設けられている。第2のn型バッファ層22は、第1のn型バッファ層21に接し、かつ、第1のn型バッファ層21に対して裏面9側に設けられている。第1のn型バッファ層21に含まれる第1のn型キャリアの第1の最大ピーク濃度は、第2のn型バッファ層22に含まれる第2のn型キャリアの第2の最大ピーク濃度よりも小さい。第1のn型バッファ層21は、第2のn型バッファ層22よりも厚い。第1のp型半導体領域24は、第1のn型バッファ層21の中に形成されている。n型エミッタ領域12とゲート電極16とが配列されている方向(第1の方向(x方向))において、第1のp型半導体領域24は、第1のn型バッファ層21よりも狭い幅を有する。第1のp型半導体領域24は、p型コレクタ層26及びp型ベース領域11から離間されている。
本実施の形態の半導体装置1,1aは、第1のn型バッファ層21中に第1のp型半導体領域24を含んでいる。負荷短絡時において、第1のp型半導体領域24は、n型ドリフト領域10と第1のn型バッファ層21とにおける正孔の濃度の低下を抑制するとともに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)を減少させる。本実施の形態の半導体装置1,1aは、負荷短絡時における短絡耐量を向上させることができる。
第1のp型半導体領域24は、第2のn型バッファ層22中ではなく、第1のn型バッファ層21中に形成されている。第1のp型半導体領域24を第2のn型バッファ層22中に形成する場合よりも、第1のp型半導体領域24を第1のn型バッファ層21中に形成する場合の方が、第1のp型半導体領域24と第1のp型半導体領域24が形成されるバッファ層との間のキャリア濃度の差を大きくすることができる。そのため、第1のn型バッファ層21中に形成される第1のp型半導体領域24は、負荷短絡時において、n型ドリフト領域10と第1のn型バッファ層21とにおける正孔の濃度の低下を効果的に抑制するとともに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)を効果的に減少させる。また、第1のp型半導体領域24は、負荷短絡時において電界強度(裏面電界強度)が最も大きいn型ドリフト領域10と第1のn型バッファ層21との間の境界領域のより近くに配置され得る。そのため、本実施の形態の半導体装置1,1aは、負荷短絡時における短絡耐量を効果的に向上させることができる。
本実施の形態の半導体装置1,1aは、第2のn型バッファ層22を含んでいる。半導体装置1,1aのオン電圧VCE(sat)を低減するために半導体基板7が薄くされても(例えば、図4を参照)、第2のn型バッファ層22は、半導体装置1,1aがオン状態であるときにp型ベース領域11とn型ドリフト領域10との間に形成される空乏層が半導体基板7の裏面9に達することを防止することができる。本実施の形態の半導体装置1,1aによれば、半導体装置1,1aのオン電圧VCE(sat)を低減し得るとともに、半導体装置1,1aにリーク電流が発生することと半導体装置1,1aの耐圧が低下することとを防止することができる。
ターンオフ過程において、第1の電極18と第2の電極29との間にサージ電圧が印加されると、p型ベース領域11とn型ドリフト領域10との間に形成される空乏層が半導体基板7の裏面9に向かって拡がる。本実施の形態の半導体装置1,1aでは、n型ドリフト領域10は、第2のn型バッファ層22よりも小さなn型キャリアの最大ピーク濃度を有する第1のn型バッファ層21に接している。そのため、n型ドリフト領域10とn型ドリフト領域10に接するバッファ層との間のキャリア濃度の差が小さくなる。n型ドリフト領域10に接する第1のn型バッファ層21は、空乏層の拡がりを緩やかに止めることができる。n型ドリフト領域10と第1のn型バッファ層21とにおいて、電子及び正孔が枯渇することが防止される。本実施の形態の半導体装置1,1aによれば、半導体装置1,1aにサージ電圧が印加された後に、第1の電極18と第2の電極29との間の電圧が発振することが抑制され得る。
本実施の形態の半導体装置1,1aでは、n型エミッタ領域12とゲート電極16とが配列されている方向(第1の方向(x方向))において、第1のp型半導体領域24は、第1のn型バッファ層21よりも狭い幅を有する。n型エミッタ領域12から注入された電子は、第1のp型半導体領域24を迂回して、p型コレクタ層26に流れることができる。本実施の形態の半導体装置1,1aによれば、半導体装置1,1aの電流−オン電圧(VCE(sat))特性にスナップバック現象が現れることが防止され得る。
第1のp型半導体領域24は、半導体装置1,1aのオン電圧VCE(sat)−ターンオフ損失Eoff特性を改善することができる。本実施の形態の半導体装置1,1aは、ターンオフ損失Eoffを低減することができる。
本実施の形態の半導体装置1,1aでは、おもて面8の平面視において、第1のp型半導体領域24は、ゲート電極16に重なってもよい。半導体装置1,1aの動作時に、半導体基板7のうちゲート電極16と重なる領域(例えば、第1の領域4)には、半導体基板7のうちゲート電極16と重ならない領域(例えば、第2の領域5)よりも多くの電子がn型エミッタ領域12から注入される。おもて面8の平面視において、第1のp型半導体領域24はゲート電極16に重なるように配置されている。そのため、負荷短絡時において、n型ドリフト領域10と第1のn型バッファ層21とにおける正孔の濃度の低下がさらに抑制され得るとともに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)がさらに減少し得る。本実施の形態の半導体装置1,1aは、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置1,1aでは、第1のp型半導体領域24に含まれる第1のp型キャリアの第3の最大ピーク濃度は、第2のn型バッファ層22に含まれる第2のn型キャリアの第2の最大ピーク濃度よりも大きくてもよい。そのため、負荷短絡時において、n型ドリフト領域10と第1のn型バッファ層21とにおける正孔の濃度の低下がさらに抑制され得るとともに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)がさらに減少し得る。本実施の形態の半導体装置1,1aは、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置1,1aでは、第1のp型半導体領域24は、p型コレクタ層26よりも厚くてもよい。そのため、負荷短絡時において、n型ドリフト領域10と第1のn型バッファ層21とにおける正孔の濃度の低下がさらに抑制され得るとともに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)がさらに減少し得る。本実施の形態の半導体装置1,1aは、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置1,1aでは、第1のn型バッファ層21は、第1のn型キャリアの複数のピーク濃度を有してもよい。複数のピーク濃度は、裏面9から離れるにつれて減少してもよい。第1のn型バッファ層21は、ターンオフ過程において発生する空乏層の拡がりを緩やかに止めることができる。本実施の形態の半導体装置1,1aによれば、ターンオフ過程において半導体装置1,1aにサージ電圧が印加された後に、第1の電極18と第2の電極29との間の電圧が発振することが抑制され得る。
本実施の形態の半導体装置1,1aでは、第1のn型バッファ層は、プロトンを含んでもよい。第2のn型バッファ層は、リンまたはヒ素を含んでもよい。本実施の形態の半導体装置1,1aは、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置1,1aの製造方法は、半導体基板7を準備することを備える。半導体基板7はおもて面8と裏面9とを有する。半導体基板7は、n型ドリフト領域10と、p型ベース領域11と、n型エミッタ領域12と、ゲート絶縁膜15と、ゲート電極16とを含む。ゲート絶縁膜15は、n型エミッタ領域12とn型ドリフト領域10とに挟まれるp型ベース領域11の部分11a上に設けられている。ゲート電極16は、ゲート絶縁膜15を挟んでp型ベース領域11の部分11aに対向している。
本実施の形態の半導体装置1,1aの製造方法は、裏面9から第1のn型ドーパントをドープすることによって、第1のn型バッファ層21を形成することをさらに備える。第1のn型バッファ層21は、n型ドリフト領域10に接し、かつ、n型ドリフト領域10に対して裏面9側に設けられている。本実施の形態の半導体装置1,1aの製造方法は、裏面9から第1のp型ドーパントをドープすることによって、第1のn型バッファ層21の中に第1のp型半導体領域24を形成することをさらに備える。n型エミッタ領域12とゲート電極16とが配列されている方向において、第1のp型半導体領域24は、第1のn型バッファ層21よりも狭い幅を有する。
本実施の形態の半導体装置1,1aの製造方法は、裏面9から第2のn型ドーパントをドープすることによって、第2のn型バッファ層22を形成することをさらに備える。第2のn型バッファ層22は、第1のn型バッファ層21に接し、かつ、第1のn型バッファ層21に対して裏面9側に設けられている。第1のn型バッファ層21に含まれる第1のn型キャリアの第1の最大ピーク濃度は、第2のn型バッファ層22に含まれる第2のn型キャリアの第2の最大ピーク濃度よりも小さい。第1のn型バッファ層21は、第2のn型バッファ層22よりも厚い。本実施の形態の半導体装置1,1aの製造方法は、裏面9から第2のp型ドーパントをドープすることによって、裏面9にp型コレクタ層26を形成することをさらに備える。第1のp型半導体領域24は、p型コレクタ層26及びp型ベース領域11から離間されている。
負荷短絡時において、第1のp型半導体領域24は、n型ドリフト領域10と第1のn型バッファ層21とにおける正孔の濃度の低下を抑制するとともに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)を減少させる。本実施の形態の半導体装置1,1aの製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置1,1aの製造方法によって製造された半導体装置1,1aは、第2のn型バッファ層22を含んでいる。そのため、半導体装置1,1aのオン電圧VCE(sat)が低減され得るとともに、半導体装置1,1aにリーク電流が発生することと半導体装置1,1aの耐圧が低下することとが防止され得る。本実施の形態の半導体装置1,1aの製造方法によって製造された半導体装置1,1aは、第1のn型バッファ層21を含んでいる。そのため、半導体装置1,1aにサージ電圧が印加された後に、第1の電極18と第2の電極29との間の電圧が発振することが抑制され得る。
本実施の形態の半導体装置1,1aの製造方法によって製造された半導体装置1,1aでは、n型エミッタ領域12とゲート電極16とが配列されている方向(第1の方向(x方向))において、第1のp型半導体領域24は、第1のn型バッファ層21よりも狭い幅を有する。本実施の形態の半導体装置1,1aの製造方法によれば、半導体装置1,1aの電流−オン電圧(VCE(sat))特性にスナップバック現象が現れることが防止され得る。
第1のp型半導体領域24は、半導体装置1,1aのオン電圧VCE(sat)−ターンオフ損失Eoff特性を改善することができる。本実施の形態の半導体装置1,1aの製造方法によれば、半導体装置1,1aのターンオフ損失Eoffを低減することができる。
本実施の形態の半導体装置1,1aの製造方法では、おもて面8の平面視において、第1のp型半導体領域24は、ゲート電極16に重なってもよい。そのため、負荷短絡時において、n型ドリフト領域10と第1のn型バッファ層21と第2のn型バッファ層22とにおける正孔の濃度の低下がさらに抑制され得るとともに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)がさらに減少され得る。本実施の形態の半導体装置1,1aの製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置1,1aの製造方法では、第1のn型ドーパントをドープすることは、互いに異なる加速電圧で、複数回、第1のn型ドーパントを半導体基板7に注入することを含んでもよい。第1のn型バッファ層21は、第1のn型キャリアの複数のピーク濃度を有してもよく、複数のピーク濃度は、裏面9から離れるにつれて減少してもよい。第1のn型バッファ層21は、ターンオフ過程において発生する空乏層の拡がりを緩やかに止めることができる。本実施の形態の半導体装置1,1aの製造方法によれば、ターンオフ過程において半導体装置1,1aにサージ電圧が印加された後に、第1の電極18と第2の電極29との間の電圧が発振することが抑制され得る。
本実施の形態の半導体装置1,1aの製造方法は、第1のn型バッファ層21を350℃以上450℃以下の温度でファーネスアニール処理して、第1のn型ドーパントを活性化することをさらに備えてもよい。本実施の形態の半導体装置1,1aの製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
本実施の形態の半導体装置1,1aの製造方法は、第1のn型ドーパントと第2のn型ドーパントと第1のp型ドーパントと第2のp型ドーパントとを一括してアニールして、第1のn型ドーパントと第2のn型ドーパントと第1のp型ドーパントと第2のn型ドーパントとを活性化することをさらに備えてもよい。本実施の形態の半導体装置1,1aの製造方法によれば、より少ない工程で、負荷短絡時における短絡耐量が向上された半導体装置1,1aを得ることができる。
本実施の形態の半導体装置1,1aの製造方法では、第1のn型ドーパントは、プロトンを含んでもよい。第2のn型ドーパントは、リンまたはヒ素を含んでもよい。本実施の形態の半導体装置1,1aの製造方法によれば、負荷短絡時における短絡耐量を向上させることができる。
実施の形態2.
図27を参照して、実施の形態2に係る半導体装置1bを説明する。本実施の形態の半導体装置1bは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置1bでは、半導体素子3b(半導体基板7)は、n型半導体領域27をさらに含んでいる。n型半導体領域27は、裏面9に設けられている。n型半導体領域27は、p型コレクタ層26に隣接して設けられており、かつ、おもて面8の平面視において、ゲート電極16に重なっていない。おもて面8の平面視において、n型半導体領域27は、p型ベース領域11の部分11aに重なっていなくてもよい。おもて面8の平面視において、n型半導体領域27は、n型エミッタ領域12に重なっていなくてもよい。n型半導体領域27は、第1の領域4に設けられてない。n型半導体領域27は、第2の領域5にのみ選択的に設けられている。n型半導体領域27は、n+型領域であってもよい。n型半導体領域27は、第2のn型バッファ層22よりも高いn型キャリア(電子)の濃度を有している。
本実施の形態の半導体装置1b(半導体素子3b)は、例えば、逆導通絶縁ゲート型バイポーラトランジスタ(RC−IGBT)であってもよい。本実施の形態の半導体装置1b(半導体素子3b)では、IGBTとフリーホイールダイオード(FWD)とが互いに逆並列接続されている。
半導体装置1b(半導体素子3b)に順バイアス電圧が印加されているとき(すなわち、第2の電極29に印加される第3の電圧が、第1の電極18に印加される第2の電圧よりも大きいとき)、第2の電極29から第1の電極18に流れる電流は第1の領域4を流れて、第1の領域4はIGBTとして機能する。第1の電極18はエミッタ電極として機能し、かつ、第2の電極29はコレクタ電極として機能する。
半導体装置1bに接続されている負荷(モータなど)において逆起電力が発生すると、半導体装置1b(半導体素子3b)に逆バイアス電圧が印加される。すなわち、第2の電極29に印加される第3の電圧が、第1の電極18に印加される第2の電圧よりも小さい。半導体装置1bに逆バイアス電圧が印加されているとき、第1の電極18から第2の電極29に流れる電流は第2の領域5を流れて、第2の領域5はFWDとして機能する。第1の電極18はアノード電極として機能し、かつ、第2の電極29はカソード電極として機能する。p型ベース領域11はアノード領域として機能し、かつ、n型半導体領域27はカソード領域として機能する。半導体装置1bに逆バイアス電圧が印加されているときに、FWD(第2の領域5)は、IGBT(第1の領域4)に電流が流れ込むことを防止する。こうして、FWD(第2の領域5)はIGBT(第1の領域4)を電気的に保護して、IGBT(第1の領域4)が破壊されることを防止する。
本実施の形態の半導体装置1bでは、n型半導体領域27は、p型コレクタ層26に隣接して、半導体基板7の裏面9に設けられている。本実施の形態の半導体装置1bにおけるp型コレクタ層26の面積は、実施の形態1の半導体装置1におけるp型コレクタ層26の面積よりも小さい。そのため、本実施の形態の半導体装置1b(半導体素子3b)から第1のp型半導体領域24が省略された第2比較例では、第1比較例よりもさらに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)が増加するとともに、n型ドリフト領域10及び第1のn型バッファ層21における正孔の濃度は減少する。第2比較例の半導体装置では、第1比較例の半導体装置よりも、負荷短絡時における短絡耐量は低い。
本実施の形態の半導体装置1b(半導体素子3b)は、第1のp型半導体領域24を含んでいる。負荷短絡時において、第1のp型半導体領域24は、n型ドリフト領域10と第1のn型バッファ層21とにおける正孔の濃度の低下を抑制するとともに、n型ドリフト領域10と第1のn型バッファ層21との間の境界領域における電界強度(裏面電界強度)を減少させる。本実施の形態の半導体装置1bによれば、負荷短絡時における短絡耐量を向上させることができる。なお、本実施の形態の半導体装置1bはトレンチゲート型IGBTを含んでいるが、トレンチゲート型IGBTに代えて、プレーナゲート型IGBT(図26を参照)を含んでもよい。
図27から図31を参照して、実施の形態2に係る半導体装置1bの製造方法の一例を説明する。本実施の形態の半導体装置1bの製造方法は、実施の形態1の半導体装置1の製造方法と同様の工程を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置1bの製造方法は、図3から図6に示される工程を備える。それから、図28に示されるように、本実施の形態の半導体装置1bの製造方法は、半導体基板7の裏面9から第2のn型ドーパントをドープすることによって、第2のn型バッファ層22を形成することを備える。図28に示される第2のn型バッファ層22を形成する工程は、図9及び図10に示される工程と同様であってもよい。
図29に示されるように、本実施の形態の半導体装置1bの製造方法は、半導体基板7の裏面9から第3のn型ドーパントをドープすることによって、裏面9にn型半導体領域27を形成することをさらに備える。n型半導体領域27は、第2のn型バッファ層22に接し、かつ、第2のn型バッファ層22に対して裏面9側に設けられている。n型半導体領域27に含まれる第3のn型キャリア(電子)の最大ピーク濃度は、第2のn型バッファ層22に含まれる第2のn型キャリアの第2の最大ピーク濃度よりも大きい。n型半導体領域27は、第2のn型バッファ層22よりも薄くてもよい。
第3のn型ドーパントは、例えば、リンまたはヒ素であってもよい。具体的には、イオン注入装置を用いて、リンまたはヒ素を第2のn型バッファ層22に注入することによって、n型半導体領域27が形成されてもよい。第3のn型ドーパントの加速電圧は、第2のn型ドーパントの加速電圧よりも低い。第3のn型ドーパントを活性化するために、n型半導体領域27がアニールされてもよい。
図30に示されるように、本実施の形態の半導体装置1bの製造方法は、半導体基板7の裏面9から第1のp型ドーパントをドープすることによって、第1のn型バッファ層21の中に第1のp型半導体領域24を形成することを備える。具体的には、半導体基板7の裏面9上に、開口34aを有するマスク34が形成される。マスク34の開口34aを通して、第1のp型ドーパントを第1のn型バッファ層21に注入する。図30に示される第1のp型半導体領域24を形成する工程は、図7及び図8に示される工程と同様であってもよい。
図31に示されるように、本実施の形態の半導体装置1bの製造方法は、半導体基板7の裏面9から第2のp型ドーパントをドープすることによって、裏面9にp型コレクタ層26を形成することを備える。第2のp型ドーパントは、例えば、ボロンであってもよい。p型コレクタ層26を形成することは、n型半導体領域27に第2のp型ドーパントをドープすることを含む。具体的には、イオン注入装置を用いて、ボロンをn型半導体領域27に注入することによって、p型コレクタ層26が形成されてもよい。p型コレクタ層26は、n型半導体領域27に隣接して設けられており、かつ、おもて面8の平面視において、ゲート電極16に重なっている。n型半導体領域27は、p型コレクタ層26に隣接して設けられており、かつ、おもて面8の平面視において、ゲート電極16に重なっていない。
具体的には、半導体基板7の裏面9上に、開口34aを有するマスク34が形成されている。第1のp型半導体領域24とp型コレクタ層26とは、同一のマスク34を用いて形成されてもよい。ゲート電極16を含む第1の領域4は、マスク34の開口34aから露出している。ゲート電極16を含まない第2の領域5はマスク34で覆われている。マスク34の開口34aを通して、第2のp型ドーパントをn型半導体領域27に注入する。第2のp型ドーパントは、第1の領域4におけるn型半導体領域27にのみ注入される。第2のp型ドーパントは、第2の領域5におけるn型半導体領域27には注入されない。こうして、第1の領域4にのみ選択的に、p型コレクタ層26が形成される。第2のp型ドーパントを活性化するために、図12に示されるように、p型コレクタ層26はアニールされてもよい。
本実施の形態の半導体装置1bの製造方法は、p型コレクタ層26とn型半導体領域27との上に第2の電極29を形成することを備える。第2の電極29をp型コレクタ層26とn型半導体領域27とにオーミック接触させるために、第2の電極29とp型コレクタ層26とn型半導体領域27とはアニールされてもよい。こうして、図27に示される本実施の形態の半導体装置1bが得られる。
上記の本実施の形態の半導体装置1bの製造方法の一例では、第1のn型バッファ層21、第2のn型バッファ層22、n型半導体領域27、第1のp型半導体領域24及びp型コレクタ層26がこの順序で形成されている。これに対し、本実施の形態の半導体装置1bの製造方法の別の例では、第1のn型バッファ層21、第2のn型バッファ層22、n型半導体領域27、第1のp型半導体領域24及びp型コレクタ層26が、本実施の形態の半導体装置1bの製造方法の一例とは異なる順序で形成されてもよい。
本実施の形態の半導体装置1b及びその製造方法の効果を説明する。本実施の形態の半導体装置1b及びその製造方法は、実施の形態1の半導体装置1及びその製造方法の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置1bでは、半導体素子3bは、n型半導体領域27をさらに含んでいる。n型半導体領域27は、裏面9に設けられている。n型半導体領域27は、p型コレクタ層26に隣接して設けられており、かつ、おもて面8の平面視において、ゲート電極16に重なっていない。
半導体装置1bに順バイアス電圧が印加されているとき、半導体基板7のうちp型コレクタ層26が形成されている領域(第1の領域4)は、IGBTとして機能する。半導体装置1bに接続されている負荷(モータなど)において逆起電力が発生して、半導体装置1bに逆バイアス電圧が印加されているとき、半導体基板7のうちn型半導体領域27が形成されている領域(第2の領域5)は、FWDとして機能する。本実施の形態の半導体装置1bによれば、半導体装置1bに接続されている負荷(モータなど)において逆起電力が発生するときに、p型コレクタ層26が形成されている領域(第1の領域4、IGBT)が破壊されることが防止され得る。
本実施の形態の半導体装置1bの製造方法は、裏面9から第3のn型ドーパントをドープすることによって、裏面9にn型半導体領域27を形成することをさらに備える。p型コレクタ層26を形成することは、n型半導体領域27に第2のp型ドーパントをドープすることを含む。n型半導体領域27は、p型コレクタ層26に隣接して設けられており、かつ、おもて面8の平面視において、ゲート電極16に重なっていない。本実施の形態の半導体装置1bの製造方法によれば、半導体装置1bに接続されている負荷(モータなど)において逆起電力が発生するときに、p型コレクタ層26が形成されている領域(第1の領域4、IGBT)が破壊されることが防止され得る。
本実施の形態の半導体装置1bの製造方法では、第1のp型半導体領域24とp型コレクタ層26とは、同一のマスク34を用いて形成されてもよい。本実施の形態の半導体装置1bの製造方法によれば、より少ない工程で、負荷短絡時における短絡耐量が向上された半導体装置1bを得ることができる。
実施の形態3.
図32及び図33を参照して、実施の形態3に係る半導体装置1cを説明する。本実施の形態の半導体装置1cは、実施の形態1の半導体装置1と同様の構成を備えるが、主に以下の点で異なる。
本実施の形態の半導体装置1cでは、半導体基板7は、セル領域2を取り囲む外周領域60をさらに含む。具体的には、半導体基板7は、おもて面8の平面視においてセル領域2を取り囲む中間領域50と、おもて面8の平面視において中間領域50を取り囲む外周領域60とを含んでもよい。セル領域2に含まれるn型ドリフト領域10、第1のn型バッファ層21、第2のn型バッファ層22、p型コレクタ層26及び第2の電極29は、中間領域50及び外周領域60にも延在している。中間領域50及び外周領域60には、p型ベース領域11とn型エミッタ領域12と第1の電極18とは形成されていない。
半導体基板7のおもて面8上に、層間絶縁膜51を介して、ゲート配線52,53が形成されている。ゲート配線52,53は、導電膜54で覆われてもよい。導電膜54は、第1の電極18と同一工程で形成されてもよい。ゲート配線52は中間領域50に形成されており、おもて面8の平面視においてセル領域2を取り囲んでいる。半導体基板7のおもて面8上に、層間絶縁膜51を介して、ゲートパッド55が形成されている。ゲート配線52,53は、ゲートパッド55に接続されている。ゲート配線53は、ゲートパッド55からセル領域2に延在している。中間領域50における半導体基板7のおもて面8に、第2のp型半導体領域56が形成されている。ゲート配線52は、層間絶縁膜51を介して、第2のp型半導体領域56に対向している。層間絶縁膜51は、第2のp型半導体領域56をゲート配線52から電気的に絶縁している。
外周領域60は、半導体基板7のおもて面8に設けられた少なくとも1つのガードリング61を含む。おもて面8の平面視において、ガードリング61は、セル領域2を取り囲んでいる。ガードリング61は、p+型領域であってもよい。外周領域60の最外周部にチャネルストッパ領域65が形成されている。チャネルストッパ領域65は、n+型領域であってもよい。半導体基板7のおもて面8上に、層間絶縁膜51が形成されている。層間絶縁膜51から露出するガードリング61とチャネルストッパ領域65との上に第3の電極62が形成されている。おもて面8の平面視において、第3の電極62は、それぞれ、セル領域2を取り囲んでいる。
ガードリング61は、外周領域60における電界集中を緩和する。ガードリング61は、半導体装置1cの耐圧を向上させる。チャネルストッパ領域65は、ガードリング61とn型ドリフト領域10との間に形成されるpn接合部から延在する空乏層が半導体基板7の端面7eに達することを防止する。
本実施の形態の半導体装置1cでは、第1のp型半導体領域24は外周領域60に形成されていない。第1のp型半導体領域24は、セル領域2にのみ選択的に形成されている。そのため、ターンオフ過程における半導体装置1cの遮断耐量が向上され得る。
具体的には、ターンオフ過程において、ゲート電極16に印加される第1の電圧が閾値電圧より小さくなると、半導体装置1c(半導体素子3b)は一時的にpnpトランジスタとして動作する。第1のp型半導体領域24が外周領域60に形成されていないため、外周領域60におけるp型コレクタ層26からセル領域2への正孔の流入が低減され得る。ターンオフ過程において、正孔はより短い時間でセル領域2から排出され得る。ターンオフ過程において、セル領域2のコーナー部58において半導体装置1cがラッチアップすることが防止され得る。ターンオフ過程において、セル領域2のコーナー部58において半導体基板7内の電界が上昇することが抑制され得る。こうして、ターンオフ過程における半導体装置1cの遮断耐量が向上され得る。
なお、本実施の形態の半導体装置1cのオン状態では、n型エミッタ領域12から注入される電子は、主に、セル領域2におけるp型コレクタ層26に向かって流れる。そのため、本実施の形態の半導体装置1cのオン電圧は、外周領域60にも第1のp型半導体領域24が形成されている半導体装置のオン電圧と実質的に同じである。本実施の形態の半導体装置1bはトレンチゲート型IGBTを含んでいるが、トレンチゲート型IGBTに代えて、プレーナゲート型IGBT(図26を参照)を含んでもよい。
本実施の形態の半導体装置1cの効果を説明する。本実施の形態の半導体装置1cは、実施の形態1の半導体装置1の効果に加えて、以下の効果を奏する。
本実施の形態の半導体装置1cでは、半導体基板7は、セル領域2を取り囲む外周領域60をさらに含む。外周領域60は、おもて面8に設けられたガードリング61を含む。ガードリング61は、セル領域2を取り囲んでいる。本実施の形態の半導体装置1cによれば、半導体装置1cの耐圧が向上され得る。
本実施の形態の半導体装置1cでは、第1のp型半導体領域24は外周領域60に形成されていない。本実施の形態の半導体装置1cによれば、ターンオフ過程における半導体装置1cの遮断耐量が向上され得る。
今回開示された実施の形態1−3はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
1,1a,1b,1c 半導体装置、2 セル領域、3,3b 半導体素子、4 第1の領域、5 第2の領域、7 半導体基板、7e 端面、8 おもて面、9 裏面、10 n型ドリフト領域、11 p型ベース領域、11a 部分、12 n型エミッタ領域、13 p型コンタクト層、14 トレンチ、15 ゲート絶縁膜、16 ゲート電極、17,51 層間絶縁膜、18 第1の電極、20 フィールドストップ層、21 第1のn型バッファ層、22 第2のn型バッファ層、24 第1のp型半導体領域、26 p型コレクタ層、27 n型半導体領域、29 第2の電極、34 マスク、34a 開口、50 中間領域、52,53 ゲート配線、54 導電膜、55 ゲートパッド、56 第2のp型半導体領域、58 コーナー部、60 外周領域、61 ガードリング、62 第3の電極、65 チャネルストッパ領域。

Claims (17)

  1. 半導体素子が設けられたセル領域を含む半導体基板を備え、前記半導体基板は、おもて面と裏面とを有し、
    前記半導体素子は、n型ドリフト領域と、p型ベース領域と、n型エミッタ領域と、前記n型エミッタ領域と前記n型ドリフト領域とに挟まれる前記p型ベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記p型ベース領域の前記部分に対向するゲート電極と、前記裏面に設けられているp型コレクタ層と、第1のn型バッファ層と、第2のn型バッファ層と、第1のp型半導体領域とを含み、
    前記第1のn型バッファ層は、前記n型ドリフト領域に接し、かつ、前記n型ドリフト領域に対して前記裏面側に設けられており、
    前記第2のn型バッファ層は、前記第1のn型バッファ層に接し、かつ、前記第1のn型バッファ層に対して前記裏面側に設けられており、前記第1のn型バッファ層における第1のn型キャリアの第1の最大ピーク濃度は、前記第2のn型バッファ層における第2のn型キャリアの第2の最大ピーク濃度よりも小さく、前記第1のn型バッファ層は、前記第2のn型バッファ層よりも厚く、
    前記第1のp型半導体領域は、前記第1のn型バッファ層の中に形成されており、
    前記n型エミッタ領域と前記ゲート電極とが配列されている方向において、前記第1のp型半導体領域は、前記第1のn型バッファ層よりも狭い幅を有し、
    前記第1のp型半導体領域は、前記p型コレクタ層及び前記p型ベース領域から離間されている、半導体装置。
  2. 前記おもて面の平面視において、前記第1のp型半導体領域は、前記ゲート電極に重なっている、請求項1に記載の半導体装置。
  3. 前記半導体素子は、n型半導体領域をさらに含み、
    前記n型半導体領域は、前記裏面に設けられており、
    前記n型半導体領域は、前記p型コレクタ層に隣接して設けられており、かつ、前記平面視において、前記ゲート電極に重なっていない、請求項2に記載の半導体装置。
  4. 前記第1のp型半導体領域における第1のp型キャリアの第3の最大ピーク濃度は、前記第2のn型バッファ層における前記第2のn型キャリアの前記第2の最大ピーク濃度よりも大きい、請求項1から請求項3のいずれか1項に記載の半導体装置。
  5. 前記第1のp型半導体領域は、前記p型コレクタ層よりも厚い、請求項1から請求項4のいずれか1項に記載の半導体装置。
  6. 前記第1のn型バッファ層は、前記第1のn型キャリアの複数のピーク濃度を有しており、前記複数のピーク濃度は前記裏面から離れるにつれて減少する、請求項1から請求項5のいずれか1項に記載の半導体装置。
  7. 前記第1のn型バッファ層は、プロトンを含み、
    前記第2のn型バッファ層は、リンまたはヒ素を含む、請求項1から請求項6のいずれか1項に記載の半導体装置。
  8. 前記半導体基板は、前記セル領域を取り囲む外周領域をさらに含み、
    前記外周領域は、前記おもて面に設けられたガードリングを含み、前記ガードリングは前記セル領域を取り囲んでいる、請求項1から請求項7のいずれか1項に記載の半導体装置。
  9. 前記第1のp型半導体領域は前記外周領域に形成されていない、請求項8に記載の半導体装置。
  10. 半導体基板を準備することを備え、前記半導体基板はおもて面と裏面とを有し、前記半導体基板は、前記半導体基板のセル領域に、n型ドリフト領域と、p型ベース領域と、n型エミッタ領域と、前記n型エミッタ領域と前記n型ドリフト領域とに挟まれる前記p型ベース領域の部分上に設けられているゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記p型ベース領域の前記部分に対向するゲート電極とを含み、さらに、
    前記裏面から第1のn型ドーパントをドープすることによって、第1のn型バッファ層を形成することを備え、前記第1のn型バッファ層は、前記n型ドリフト領域に接し、かつ、前記n型ドリフト領域に対して前記裏面側に設けられており、さらに、
    前記裏面から第1のp型ドーパントをドープすることによって、前記第1のn型バッファ層の中に第1のp型半導体領域を形成することを備え、前記n型エミッタ領域と前記ゲート電極とが配列されている方向において、前記第1のp型半導体領域は、前記第1のn型バッファ層よりも狭い幅を有し、さらに、
    前記裏面から第2のn型ドーパントをドープすることによって、第2のn型バッファ層を形成することを備え、前記第2のn型バッファ層は、前記第1のn型バッファ層に接し、かつ、前記第1のn型バッファ層に対して前記裏面側に設けられており、前記第1のn型バッファ層における第1のn型キャリアの第1の最大ピーク濃度は、前記第2のn型バッファ層における第2のn型キャリアの第2の最大ピーク濃度よりも小さく、前記第1のn型バッファ層は、前記第2のn型バッファ層よりも厚く、さらに、
    前記裏面から第2のp型ドーパントをドープすることによって、前記裏面にp型コレクタ層を形成することを備え、
    前記第1のp型半導体領域は、前記p型コレクタ層及び前記p型ベース領域から離間されている、半導体装置の製造方法。
  11. 前記おもて面の平面視において、前記第1のp型半導体領域は、前記ゲート電極に重なっている、請求項10に記載の半導体装置の製造方法。
  12. 前記裏面から第3のn型ドーパントをドープすることによって、前記裏面にn型半導体領域を形成することをさらに備え、
    前記p型コレクタ層を形成することは、前記n型半導体領域に前記第2のp型ドーパントをドープすることを含み、
    前記n型半導体領域は、前記p型コレクタ層に隣接して設けられており、かつ、前記平面視において、前記ゲート電極に重なっていない、請求項11に記載の半導体装置の製造方法。
  13. 前記第1のp型半導体領域と前記p型コレクタ層とは、同一のマスクを用いて形成される、請求項12に記載の半導体装置の製造方法。
  14. 前記第1のn型ドーパントをドープすることは、互いに異なる加速電圧で複数回前記第1のn型ドーパントを前記半導体基板に注入することを含み、
    前記第1のn型バッファ層は、前記第1のn型キャリアの複数のピーク濃度を有しており、前記複数のピーク濃度は前記裏面から離れるにつれて減少する、請求項10から請求項13のいずれか1項に記載の半導体装置の製造方法。
  15. 前記第1のn型バッファ層を350℃以上450℃以下の温度でファーネスアニール処理して、前記第1のn型ドーパントを活性化することをさらに備える、請求項10から請求項14のいずれか1項に記載の半導体装置の製造方法。
  16. 前記第1のn型ドーパントと前記第2のn型ドーパントと前記第1のp型ドーパントと前記第2のp型ドーパントとを一括してアニールして、前記第1のn型ドーパントと前記第2のn型ドーパントと前記第1のp型ドーパントと前記第2のp型ドーパントとを活性化することをさらに備える、請求項10から請求項14のいずれか1項に記載の半導体装置の製造方法。
  17. 前記第1のn型ドーパントは、プロトンを含み、
    前記第2のn型ドーパントは、リンまたはヒ素を含む、請求項10から請求項16のいずれか1項に記載の半導体装置の製造方法。
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