CN109585529A - 半导体装置及其制造方法 - Google Patents

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Abstract

半导体装置(1)具备包含半导体元件(3)的半导体衬底(7)。半导体元件(3)包含第一n型缓冲层(21)、第二n型缓冲层(22)、以及第一p型半导体区域(24)。第一n型缓冲层(21)所包含的第一n型载流子的第1最大峰值浓度比第二n型缓冲层(22)所包含的第二n型载流子的第2最大峰值浓度小。第一p型半导体区域(24)形成于第一n型缓冲层(21)中。第一p型半导体区域(24)具有比第一n型缓冲层(21)窄的宽度。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
专利文献1(日本特开2013－138172号公报)公开了具备场阻断层的半导体装置。场阻断层包含：第1层，其掺杂了磷或砷；以及第2层，其掺杂了质子。
发明内容
本发明的目的在于，使负载短路时的半导体装置的短路耐量提高。
本发明的半导体装置具备包含半导体元件的半导体衬底。半导体衬底具有表面和背面。半导体元件包含n型漂移区域、第一n型缓冲层、第二n型缓冲层、以及第一p型半导体区域。第一n型缓冲层与n型漂移区域接触，且该第一n型缓冲层相对于n型漂移区域设置于背面侧。第二n型缓冲层与第一n型缓冲层接触，且该第二n型缓冲层相对于第一n型缓冲层设置于背面侧。第一n型缓冲层的第一n型载流子的第1最大峰值浓度比第二n型缓冲层的第二n型载流子的第2最大峰值浓度小。第一n型缓冲层比第二n型缓冲层厚。第一p型半导体区域形成于第一n型缓冲层中。在n型发射极区域和栅极电极进行排列的方向，第一p型半导体区域具有比第一n型缓冲层窄的宽度。
本发明的半导体装置的制造方法具备对半导体衬底进行准备的工序。半导体衬底具有表面和背面。半导体衬底包含n型漂移区域。本发明的半导体装置的制造方法还具备形成第一n型缓冲层的工序、在第一n型缓冲层中形成第一p型半导体区域的工序、以及形成第二n型缓冲层的工序。第一n型缓冲层与n型漂移区域接触，且该第一n型缓冲层相对于n型漂移区域设置于背面侧。第二n型缓冲层与第一n型缓冲层接触，且该第二n型缓冲层相对于第一n型缓冲层设置于背面侧。第一n型缓冲层的第一n型载流子的第1最大峰值浓度比第二n型缓冲层的第二n型载流子的第2最大峰值浓度小。第一n型缓冲层比第二n型缓冲层厚。在n型发射极区域和栅极电极进行排列的方向，第一p型半导体区域具有比第一n型缓冲层窄的宽度。
在负载短路时，第一p型半导体区域对n型漂移区域和第一n型缓冲层的空穴的浓度的降低进行抑制，并且使n型漂移区域和第一n型缓冲层之间的边界区域的电场强度减小。根据本发明的半导体装置及其制造方法，能够提高负载短路时的短路耐量。
附图说明
图1是实施方式1涉及的半导体装置的概略局部放大剖视图。
图2是表示实施方式1涉及的半导体装置的图1所示的剖面线II－II处的载流子浓度的分布的图。
图3是表示实施方式1涉及的半导体装置的制造方法的一个工序的概略局部放大剖视图。
图4是表示实施方式1涉及的半导体装置的制造方法中的图3所示的工序的下一个工序的概略局部放大剖视图。
图5是表示实施方式1涉及的半导体装置的制造方法中的图4所示的工序的下一个工序的概略局部放大剖视图。
图6是表示实施方式1涉及的半导体装置的制造方法中的图5所示的工序的下一个工序的概略局部放大剖视图。
图7是表示实施方式1涉及的半导体装置的制造方法中的图6所示的工序的下一个工序的概略局部放大剖视图。
图8是表示实施方式1涉及的半导体装置的制造方法中的图7所示的工序的下一个工序的概略局部放大剖视图。
图9是表示实施方式1涉及的半导体装置的制造方法中的图8所示的工序的下一个工序的概略局部放大剖视图。
图10是表示实施方式1涉及的半导体装置的制造方法中的图9所示的工序的下一个工序的概略局部放大剖视图。
图11是表示实施方式1涉及的半导体装置的制造方法中的图10所示的工序的下一个工序的概略局部放大剖视图。
图12是表示实施方式1涉及的半导体装置的制造方法中的图11所示的工序的下一个工序的概略局部放大剖视图。
图13是表示实施方式1的变形例涉及的半导体装置的制造方法的一个工序的概略局部放大剖视图。
图14是表示实施方式1的变形例涉及的半导体装置的制造方法的一个工序的概略局部放大剖视图。
图15是表示在实施方式1涉及的半导体装置流过额定电流时，实施方式1涉及的半导体装置内的空穴的浓度的分布的图。
图16是表示在第1对比例涉及的半导体装置流过额定电流时，第1对比例涉及的半导体装置内的空穴的浓度的分布的图。
图17是表示在实施方式1及第1对比例涉及的半导体装置流过额定电流时，实施方式1及第1对比例涉及的半导体装置内的空穴的浓度的分布的图。
图18是表示在实施方式1及第1对比例涉及的半导体装置流过额定电流时，实施方式1及第1对比例涉及的半导体装置内的空穴的浓度的分布的图。
图19是表示负载短路时的实施方式1及第1对比例涉及的半导体装置内的电场强度的分布的图。
图20是表示负载短路时的实施方式1及第1对比例涉及的半导体装置的导通电压(VCE(sat))、以及与表面的距离为80μm的第一n型缓冲层的部分处的实施方式1及第1对比例涉及的半导体装置内的电场强度之间的关系的图。
图21是表示负载短路时的实施方式1涉及的半导体装置内的空穴的浓度的分布的图。
图22是表示负载短路时的第1对比例涉及的半导体装置内的空穴的浓度的分布的图。
图23是表示负载短路时的实施方式1及第1对比例涉及的半导体装置内的空穴的浓度的分布的图。
图24是表示负载短路时的实施方式1及第1对比例涉及的半导体装置内的空穴的浓度的分布的图。
图25是表示实施方式1及第1对比例涉及的半导体装置的导通电压(VCE(sat))和截止损耗Eoff的关系的图。
图26是实施方式1的变形例涉及的半导体装置的概略局部放大剖视图。
图27是实施方式2涉及的半导体装置的概略局部放大剖视图。
图28是表示实施方式2涉及的半导体装置的制造方法的一个工序的概略局部放大剖视图。
图29是表示实施方式2涉及的半导体装置的制造方法中的图28所示的工序的下一个工序的概略局部放大剖视图。
图30是表示实施方式2涉及的半导体装置的制造方法中的图29所示的工序的下一个工序的概略局部放大剖视图。
图31是表示实施方式2涉及的半导体装置的制造方法中的图30所示的工序的下一个工序的概略局部放大剖视图。
图32是实施方式3涉及的半导体装置的概略俯视图。
图33是实施方式3涉及的半导体装置的图32所示的剖面线XXXIII－XXXIII处的概略局部放大剖视图。
具体实施方式
下面，对本发明的实施方式进行说明。另外，对相同的结构标注相同的参照标号，不重复其说明。
实施方式1.
参照图1及图2，对实施方式1涉及的半导体装置1进行说明。
本实施方式的半导体装置1具备半导体衬底7。半导体衬底7并不特别限定，可以是硅衬底，也可以是碳化硅衬底。在本实施方式中，半导体衬底7是硅衬底。半导体衬底7具有表面8和背面9。表面8和背面9在第1方向(x方向)和与第1方向正交的第2方向(z方向)这两个方向延伸。表面8在与第1方向及第2方向正交的第3方向(y方向)与背面9相对。半导体衬底7具有例如110μm的厚度。半导体衬底7的厚度被定义为第3方向上的表面8和背面9之间的距离。
半导体衬底7包含设置有至少1个半导体元件3的单元区域2。半导体装置1(半导体元件3)也可以是例如绝缘栅型双极晶体管(IGBT)。
半导体元件3包含n型漂移区域10、p型基极区域11、n型发射极区域12、栅极绝缘膜15、栅极电极16、以及p型集电极层26。半导体元件3还包含p型接触层13。
n型漂移区域10也可以是例如n-型区域。p型基极区域11相对于n型漂移区域10设置于表面8侧。p型基极区域11也可以从表面8形成至第1深度。n型发射极区域12形成在p型基极区域11的一部分。n型发射极区域12也可以从表面8形成至第2深度。第2深度比第1深度小。n型发射极区域12也可以是例如n+型区域。n型发射极区域12也可以形成在表面8的一部分。p型接触层13也可以是例如p+型区域。p型接触层13具有比p型基极区域11高的空穴浓度。p型接触层13也可以形成在没有形成n型发射极区域12的表面8的一部分。
栅极绝缘膜15设置于被n型发射极区域12和n型漂移区域10夹着的p型基极区域11的部分11a之上。在半导体元件3的导通动作时，在p型基极区域11的部分11a形成沟道。特定地，栅极绝缘膜15也可以形成于将n型发射极区域12及p型基极区域11贯穿而达到n型漂移区域10的沟槽14的侧壁和底面之上。栅极绝缘膜15也可以是例如SiO2膜。
栅极电极16隔着栅极绝缘膜15而与p型基极区域11的部分11a相对。特定地，栅极电极16也可以是沟槽栅极电极，且半导体装置1也可以包含沟槽栅型IGBT。栅极电极16隔着栅极绝缘膜15设置于沟槽14内。如图26所示，就本实施方式的变形例的半导体装置1a而言，栅极电极16也可以是隔着栅极绝缘膜15而设置于半导体衬底7的表面8之上的平面栅极电极，且半导体装置1a也可以包含平面栅型IGBT。就本实施方式的变形例的半导体装置1a而言，栅极绝缘膜15也可以还设置于栅极电极16和第1电极18之间。栅极绝缘膜15也可以将栅极电极16与第1电极18电绝缘。
p型集电极层26设置于半导体衬底7的背面9。p型集电极层26相对于第二n型缓冲层22设置于背面9侧。p型集电极层26也可以与第二n型缓冲层22接触。p型集电极层26包含第二p型掺杂剂。第二p型掺杂剂也可以是例如硼。掺杂剂也可以由例如二次离子质量分析法(SIMS)确定。p型集电极层26也可以具有大于或等于3.0×1017cm-3的第二p型载流子(空穴)的浓度。p型集电极层26也可以是例如p+型层。
半导体元件3包含第一n型缓冲层21、第二n型缓冲层22以及第一p型半导体区域24。第一n型缓冲层21及第二n型缓冲层22作为场阻断层20发挥功能。
第一n型缓冲层21与n型漂移区域10接触，且该第一n型缓冲层21相对于n型漂移区域10设置于背面9侧。第一n型缓冲层21也可以是n型层。第一n型缓冲层21具有比n型漂移区域10大的n型载流子(电子)的浓度。第一n型缓冲层21也可以具有例如大于或等于1.0×1014cm-3而小于或等于5.0×1015cm-3的第一n型载流子(电子)的浓度。第一n型缓冲层21包含第一n型掺杂剂。第一n型掺杂剂也可以包含质子。如图2所示，第一n型缓冲层21也可以具有第一n型载流子的多个峰值浓度。多个峰值浓度也可以随着从背面9远离而减少。与背面9垂直的第3方向(y方向)上的载流子的浓度分布也可以由例如扩展电阻测量(SRA)法来测量。
第二n型缓冲层22与第一n型缓冲层21接触，且该第二n型缓冲层22相对于第一n型缓冲层21设置于背面9侧。第二n型缓冲层22也可以是n型层。第二n型缓冲层22包含第二n型掺杂剂。第二n型掺杂剂也可以包含磷或砷。
如图2所示，第一n型缓冲层21的第一n型载流子的第1最大峰值浓度也可以比第二n型缓冲层22的第二n型载流子(电子)的第2最大峰值浓度小。第一n型缓冲层21比第二n型缓冲层22厚。
第一p型半导体区域24形成于第一n型缓冲层21中。第一p型半导体区域24与p型集电极层26、p型基极区域11远离。第一p型半导体区域24也可以是浮动p型区域。第一p型半导体区域24被呈n型的半导体区域或半导体层(例如，第一n型缓冲层21)包围。第一p型半导体区域24也可以与第二n型缓冲层22、n型漂移区域10远离。第一p型半导体区域24也可以与第二n型缓冲层22及n型漂移区域10的一个接触。
在n型发射极区域12和栅极电极16进行排列的第1方向(x方向)，第一p型半导体区域24具有比第一n型缓冲层21窄的宽度。在多个半导体元件3进行排列的第1方向(x方向)，第一p型半导体区域24具有比第一n型缓冲层21窄的宽度。第一p型半导体区域24的宽度w1比第一n型缓冲层21的宽度w2小。
在n型发射极区域12和栅极电极16进行排列的第1方向(x方向)，也可以排列多个半导体元件3。在第1方向(x方向)，彼此相邻的2个半导体元件3所包含的2个第一p型半导体区域24也可以通过该2个半导体元件3所包含的第一n型缓冲层21而彼此分离。在第1方向(x方向)，1个半导体元件3所包含的第一p型半导体区域24也可以被分割为多个部分。在第1方向(x方向)，彼此相邻的2个半导体元件3所包含的2个第一p型半导体区域24的部分可以彼此分离，也可以彼此接触。
在从表面8进行俯视观察时，第一p型半导体区域24也可以与栅极电极16重叠。在从表面8进行俯视观察时在与栅极电极16重叠的第一n型缓冲层21的部分也可以选择性地形成第一p型半导体区域24。在从表面8进行俯视观察时，第一p型半导体区域24也可以还与p型基极区域11的部分11a重叠。在从表面8进行俯视观察时，第一p型半导体区域24也可以还与n型发射极区域12重叠。
在n型发射极区域12和栅极电极16进行排列的第1方向(x方向)，第一p型半导体区域24仅设置于半导体元件3的第1区域4。在n型发射极区域12和栅极电极16进行排列的第1方向(x方向)，第一p型半导体区域24没有设置于半导体元件3的第2区域5。第1区域4是在从表面8进行俯视观察时包含栅极电极16的区域。在n型发射极区域12和栅极电极16进行排列的第1方向(x方向)，第1区域4也可以通过与表面8或背面9垂直的面，与第2区域5区分开。第1区域4也可以是在从表面8进行俯视观察时包含p型基极区域11的部分11a的区域。第2区域5是在从表面8进行俯视观察时不包含栅极电极16的区域。第2区域5也可以是在从表面8进行俯视观察时不包含p型基极区域11的部分11a的区域。在从表面8进行俯视观察时，在相对于n型发射极区域12位于与栅极电极16相反侧的第一n型缓冲层21的至少一部分(第2区域5所包含的第一n型缓冲层21的部分)，也可以没有设置第一p型半导体区域24。
第一p型半导体区域24包含第一p型掺杂剂。第一p型掺杂剂也可以是例如硼。第一p型半导体区域24也可以具有大于或等于3.0×1016cm-3的第一p型载流子(空穴)的浓度。如图2所示，第一p型半导体区域24的第一p型载流子的第3最大峰值浓度也可以比第二n型缓冲层22的第二n型载流子的第2最大峰值浓度大。第一p型半导体区域24的第一p型载流子的第3最大峰值浓度也可以比p型集电极层26的第二p型载流子的第4最大峰值浓度小。
如图1所示，第一p型半导体区域24也可以比p型集电极层26厚。第一p型半导体区域24的厚度t1也可以比p型集电极层26的厚度t2大。第一p型半导体区域24的厚度t1是与表面8垂直的第3方向(y方向)上的第一p型半导体区域24的长度。p型集电极层26的厚度t2是与表面8垂直的第3方向(y方向)上的p型集电极层26的长度。
半导体元件3也可以还包含第1电极18和第2电极29。第1电极18形成于表面8的n型发射极区域12之上。第1电极18也形成于表面8的p型接触层13之上。第1电极18与n型发射极区域12、p型接触层13接触。第1电极18作为发射极电极发挥功能。第1电极18经由p型接触层13与p型基极区域11电连接。第1电极18通过层间绝缘膜17与栅极电极16电绝缘。第2电极29形成于背面9的p型集电极层26之上。第2电极29与p型集电极层26接触。第2电极29作为集电极(collector)电极(electrode)发挥功能。
参照图1至图12，对实施方式1涉及的半导体装置1的制造方法的一个例子进行说明。
如图3所示，本实施方式的半导体装置1的制造方法具备对半导体衬底7进行准备的工序。半导体衬底7具有表面8和背面9。半导体衬底7包含n型漂移区域10、p型基极区域11、n型发射极区域12、栅极绝缘膜15、以及栅极电极16。半导体衬底7也可以还包含p型接触层13。栅极绝缘膜15设置于被n型发射极区域12和n型漂移区域10夹着的p型基极区域11的部分11a之上。栅极电极16隔着栅极绝缘膜15而与p型基极区域11的部分11a相对。在半导体衬底7的表面8之上设置有第1电极18。第1电极18与n型发射极区域12、p型接触层13接触。第1电极18通过层间绝缘膜17与栅极电极16电绝缘。
如图4所示，本实施方式的半导体装置1的制造方法也可以具备通过对半导体衬底7的背面9进行加工从而使半导体衬底7变薄的工序。半导体衬底7的背面9例如可以使用研磨机而进行研磨，也可以进行湿蚀刻。半导体衬底7也可以例如减薄至110μm的厚度。
如图5及图6所示，本实施方式的半导体装置1的制造方法具备通过从背面9掺杂第一n型掺杂剂，从而形成第一n型缓冲层21的工序。第一n型缓冲层21与n型漂移区域10接触，且该第一n型缓冲层21相对于n型漂移区域10设置于背面9侧。第一n型掺杂剂也可以是例如硼。
特定地，掺杂第一n型掺杂剂也可以包含以彼此不同的加速电压，多次将第一n型掺杂剂注入到半导体衬底7。如图2所示，第一n型缓冲层21也可以具有第一n型载流子的多个峰值浓度，多个峰值浓度也可以随着从背面9远离而减少。具体而言，也可以通过使用离子注入装置，以大于或等于500keV而小于或等于1.5MeV的不同的加速电压，多次将质子注入到半导体衬底7的背面9，从而形成第一n型缓冲层21。也可以是第一n型掺杂剂的加速电压越高，越使第一n型掺杂剂的注入量减少。在加速电压为500keV的情况下，质子的射程约为6μm。在加速电压为1.5MeV的情况下，质子的射程约为30μm。
如图6所示，为了使第一n型掺杂剂激活，也可以通过对第一n型缓冲层21施加热量而将第一n型缓冲层21退火。第一n型缓冲层21也可以以例如大于或等于350℃而小于或等于450℃的温度进行退火。具体而言，第一n型缓冲层21也可以进行炉内退火处理。由炉内退火处理实现的第一n型掺杂剂的激活率是约0.5％至约1％。
如图7及图8所示，本实施方式的半导体装置1的制造方法具备通过从背面9掺杂第一p型掺杂剂，从而在第一n型缓冲层21中形成第一p型半导体区域24的工序。第一p型掺杂剂也可以是例如硼。在n型发射极区域12和栅极电极16进行排列的第1方向(x方向)，第一p型半导体区域24具有比第一n型缓冲层21窄的宽度。特定地，在从表面8进行俯视观察时，第一p型半导体区域24也可以与栅极电极16重叠。在从表面8进行俯视观察时在与栅极电极16重叠的第一n型缓冲层21的部分也可以选择性地形成第一p型半导体区域24。在从表面8进行俯视观察时，第一p型半导体区域24也可以还与p型基极区域11的部分11a重叠。在从表面8进行俯视观察时，也可以在相对于n型发射极区域12位于与栅极电极16相反侧的第一n型缓冲层21的至少一部分没有设置第一p型半导体区域24。
具体而言，在半导体衬底7的背面9之上，形成具有开口34a的掩模34。包含栅极电极16的第1区域4从掩模34的开口34a露出。第2区域5被掩模34覆盖。通过掩模34的开口34a，将第一p型掺杂剂注入到第一n型缓冲层21。第一p型掺杂剂仅注入到第1区域4的第一n型缓冲层21。第一p型掺杂剂没有注入到第2区域5的第一n型缓冲层21。这样，能够仅在第1区域4选择性地形成第一p型半导体区域24。也可以通过使用离子注入装置，以大于或等于1MeV的加速电压将硼注入到第一n型缓冲层21，从而形成第一p型半导体区域24。
如图8所示，为了使第一p型掺杂剂激活，也可以通过对第一p型半导体区域24施加热量而将第一p型半导体区域24退火。具体而言，第一p型半导体区域24也可以进行激光退火处理。
如图9及图10所示，本实施方式的半导体装置1的制造方法具备通过从半导体衬底7的背面9掺杂第二n型掺杂剂，从而形成第二n型缓冲层22的工序。第二n型缓冲层22与第一n型缓冲层21接触，且该第二n型缓冲层22相对于第一n型缓冲层21设置于背面9侧。第一n型缓冲层21的第一n型载流子的第1最大峰值浓度比第二n型缓冲层22的第二n型载流子的第2最大峰值浓度小。第一n型缓冲层21比第二n型缓冲层22厚。
第二n型掺杂剂也可以是例如磷或砷。具体而言，也可以通过使用离子注入装置，以大于或等于1MeV的加速电压将磷或砷注入到第一n型缓冲层21，从而形成第二n型缓冲层22。
如图10所示，为了使第二n型掺杂剂激活，也可以通过对第二n型缓冲层22施加热量而将第二n型缓冲层22退火。具体而言，第二n型缓冲层22也可以进行激光退火处理。由激光退火处理实现的第二n型掺杂剂的激活率是约60％至约75％。因此，即使将第二n型掺杂剂的注入量设为比第一n型掺杂剂的注入量少，也能够使第二n型缓冲层22的第二n型载流子的第2最大峰值浓度比第一n型缓冲层21的第一n型载流子的第1最大峰值浓度大。因此，能够降低由注入第二n型掺杂剂引起的半导体衬底7的损伤。
如图11及图12所示，本实施方式的半导体装置1的制造方法具备通过从背面9掺杂第二p型掺杂剂，从而在背面9形成p型集电极层26的工序。第一p型半导体区域24与p型集电极层26、p型基极区域11远离。第二p型掺杂剂也可以是例如硼。具体而言，也可以通过使用离子注入装置，将硼注入到第二n型缓冲层22，从而形成p型集电极层26。
如图12所示，为了使第二p型掺杂剂激活，也可以通过对p型集电极层26施加热量而将p型集电极层26退火。具体而言，p型集电极层26也可以进行激光退火处理。
本实施方式的半导体装置1的制造方法具备在p型集电极层26之上形成第2电极29的工序。第2电极29也可以是Al/Ti/Ni/Au的层叠膜，或者AlSi/Ti/Ni/Au的层叠膜。为了使第2电极29与p型集电极层26欧姆接触，也可以将第2电极29和p型集电极层26退火。具体而言，第2电极29和p型集电极层26也可以在例如约350℃的温度下进行退火。这样，得到图1所示的本实施方式的半导体装置1。
在上述本实施方式的半导体装置1的制造方法的一个例子中，在形成第一n型缓冲层21、第一p型半导体区域24、第二n型缓冲层22及p型集电极层26的每一者时，进行用于使第一n型缓冲层21、第一p型半导体区域24、第二n型缓冲层22及p型集电极层26的每一者所包含的掺杂剂激活的热处理。与此相对，如图13所示，在本实施方式的半导体装置1的制造方法的其它例子中，也可以在全部形成第一n型缓冲层21、第一p型半导体区域24、第二n型缓冲层22及p型集电极层26后，将第一n型缓冲层21、第一p型半导体区域24、第二n型缓冲层22及p型集电极层26一起退火。这样，也可以将第一n型掺杂剂、第二n型掺杂剂、第一p型掺杂剂以及第二p型掺杂剂一起激活。
如图14所示，在本实施方式的半导体装置1的制造方法的另一例子中，也可以在全部形成第一n型缓冲层21、第一p型半导体区域24、第二n型缓冲层22、p型集电极层26及第2电极29后，将第一n型缓冲层21、第一p型半导体区域24、第二n型缓冲层22、p型集电极层26及第2电极29一起退火。这样，能够以单一的工序将第一n型掺杂剂、第二n型掺杂剂、第一p型掺杂剂以及第二p型掺杂剂激活，以及使第2电极29与p型集电极层26欧姆接触。
在上述本实施方式的半导体装置1的制造方法的一个例子中，依次形成第一n型缓冲层21、第一p型半导体区域24、第二n型缓冲层22及p型集电极层26。与此相对，在本实施方式的半导体装置1的制造方法的另一例子中，也可以以与本实施方式的半导体装置1的制造方法的一个例子不同的顺序形成第一n型缓冲层21、第一p型半导体区域24、第二n型缓冲层22及p型集电极层26。此外，本实施方式的变形例的半导体装置1a(参照图26)的制造方法除了具备在半导体衬底7的表面8之上形成栅极绝缘膜15及栅极电极16的工序这一点之外，具备与本实施方式的半导体装置1的制造方法相同的工序。
一边与第1对比例的半导体装置进行对比，一边对本实施方式的半导体装置1的动作进行说明。第1对比例的半导体装置具备与本实施方式的半导体装置1相同的结构，但在省略了第一p型半导体区域24这一点上与本实施方式的半导体装置1不同。
对栅极电极16施加比阈值电压大的第1电压，且将比施加于第1电极18的第2电压大的第3电压施加于第2电极29。通过对栅极电极16施加第1电压，从而在p型基极区域11的部分11a形成沟道。向n型漂移区域10及第一n型缓冲层21，从n型发射极区域12注入电子，且从p型集电极层26注入空穴。电子及空穴被积蓄在n型漂移区域10及第一n型缓冲层21。在n型漂移区域10及第一n型缓冲层21产生传导率调制，n型漂移区域10及第一n型缓冲层21的电阻大幅度减少。这样，半导体装置1(半导体元件3)变为导通状态。在半导体装置1(半导体元件3)流过额定电流，半导体装置1(半导体元件3)具有低的导通电压VCE(sat)。导通电压VCE(sat)是半导体装置1的导通状态下的第1电极18和第2电极29之间的饱和电压。
如图15至图18所示，在半导体装置(本实施方式的半导体装置1、第1对比例的半导体装置)流过额定电流时，本实施方式的半导体装置1所包含的n型漂移区域10及第一n型缓冲层21的空穴的浓度，与第1对比例的半导体装置所包含的n型漂移区域10及第一n型缓冲层21的空穴的浓度几乎相同。例如，在与表面8的距离y为100μm的第一n型缓冲层21的部分，本实施方式的第1区域4、以及本实施方式的第2区域5及第1对比例分别具有2.72×1016cm-3、2.71×1016cm-3、以及2.99×1016cm-3的空穴浓度。本实施方式的半导体装置1和第1对比例的半导体装置的导通电压VCE(sat)大致相等。
与此相对，如果与半导体装置(本实施方式的半导体装置1、第1对比例的半导体装置)连接的负载(电动机等)短路，则在半导体装置(本实施方式的半导体装置1、第1对比例的半导体装置)施加电源电压。在该负载短路时，如果第1对比例的半导体装置(半导体元件3)变为导通状态，则在第1电极18和第2电极29之间施加电源电压，且在第1电极18和第2电极29之间流动比额定电流多的电流。由于将许多电子从n型发射极区域12注入到n型漂移区域10，因此耗尽层从p型基极区域11和n型漂移区域10之间的边界区域，扩展至n型漂移区域10和第一n型缓冲层21之间的边界区域为止。n型漂移区域10所包含的空间电荷(例如，施主电荷)被从n型发射极区域12注入的电子抵消。因此，p型基极区域11侧的n型漂移区域10的部分的电场减小，并且如图19及图20所示，n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)增加。
由于n型漂移区域10和第一n型缓冲层21之间的边界区域的增加后的电场强度(背面电场强度)，从n型漂移区域10及第一n型缓冲层21向n型发射极区域12漂移的空穴的量大幅度增加。因此，如图22至图24所示，n型漂移区域10及第一n型缓冲层21的空穴的浓度大幅度减少。n型漂移区域10及第一n型缓冲层21的空穴的浓度与n型漂移区域10及第一n型缓冲层21的电子的浓度相比大幅度变低。例如，在第1对比例中，与表面8的距离y为100μm的第一n型缓冲层21的部分中的空穴浓度减少至8.75×1014cm-3。
就第1对比例的半导体装置而言，在负载短路时，高电场(背面电场)持续被施加于n型漂移区域10和第一n型缓冲层21之间的边界区域。因此，直至第1对比例的半导体装置被破坏为止的时间短。就第1对比例的半导体装置而言，在负载短路时的短路耐量低。
与此相对，本实施方式的半导体装置1在第一n型缓冲层21中包含第一p型半导体区域24。第一p型半导体区域24使从p型集电极层26注入到第一n型缓冲层21及n型漂移区域10的空穴的量增加，并且使在n型漂移区域10存在的空间电荷(例如，施主电荷)被从n型发射极区域12注入的电子抵消的情况减少。如图19及图20所示，第一p型半导体区域24使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)减小。
由于n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)减小，因此从n型漂移区域10及第一n型缓冲层21向n型发射极区域12漂移的空穴的量减少。因此，如图21、图23及图24所示，在负载短路时，第一p型半导体区域24对n型漂移区域10及第一n型缓冲层21的空穴的浓度的降低进行抑制。在负载短路时，第一p型半导体区域24不仅对第1区域4的n型漂移区域10及第一n型缓冲层21，还对第2区域5的n型漂移区域10及第一n型缓冲层21的空穴的浓度的降低进行抑制。例如，在与表面8的距离y为100μm的第一n型缓冲层21的部分，本实施方式的第1区域4及第2区域5分别具有1.80×1015cm-3、1.68×1015cm-3的空穴浓度。
在负载短路时，第一p型半导体区域24能够使持续施加于n型漂移区域10和第一n型缓冲层21之间的边界区域的电场(背面电场)减小。因此，本实施方式的半导体装置1能够将直至半导体装置1被破坏为止的时间延长。本实施方式的半导体装置1能够使负载短路时的短路耐量提高。
此外，在图20中，通过使第一p型半导体区域24所包含的第一p型载流子(空穴)的浓度变化，从而使本实施方式的半导体装置1的导通电压VCE(sat)变化。在图20中，通过使p型集电极层26所包含的第二p型载流子(空穴)的浓度变化，从而使第1对比例的半导体装置的导通电压VCE(sat)变化。随着第一p型载流子的浓度或第二p型载流子的浓度增加，半导体装置(本实施方式的半导体装置1、第1对比例的半导体装置)的导通电压VCE(sat)减少。
如图25所示，就如IGBT那样的半导体装置(本实施方式的半导体装置1、第1对比例的半导体装置)而言，导通电压VCE(sat)和截止损耗Eoff彼此呈折衷的关系。截止损耗Eoff是在截止过程中在半导体装置产生的电力损耗。截止过程是半导体装置从导通状态转换为断开状态的过程。与第1对比例的半导体装置的导通电压VCE(sat)－截止损耗Eoff特性相比，本实施方式的半导体装置1的导通电压VCE(sat)－截止损耗Eoff特性得到了改善。
在以使得电场强度(背面电场强度)小于或等于与容许短路耐量对应的容许电场强度的方式设计半导体装置(本实施方式的半导体装置1、第1对比例的半导体装置)时，如图20所示，本实施方式的半导体装置1的导通电压VCE(sat)能够比第1对比例的半导体装置的导通电压VCE(sat)大。因此，如图25所示，本实施方式的半导体装置1与第1对比例的半导体装置相比，能够降低截止损耗Eoff。此外，本实施方式的变形例的半导体装置1a也与本实施方式的半导体装置1相同地进行动作。
对本实施方式的半导体装置1、1a及其制造方法的效果进行说明。
本实施方式的半导体装置1、1a具备半导体衬底7，该半导体衬底7包含设有半导体元件3的单元区域2。半导体衬底7具有表面8和背面9。半导体元件3包含n型漂移区域10、p型基极区域11、n型发射极区域12、栅极绝缘膜15、栅极电极16、以及在背面9设置的p型集电极层26。栅极绝缘膜15设置于被n型发射极区域12和n型漂移区域10夹着的p型基极区域11的部分11a之上。栅极电极16隔着栅极绝缘膜15而与p型基极区域11的部分11a相对。
半导体元件3包含第一n型缓冲层21、第二n型缓冲层22以及第一p型半导体区域24。第一n型缓冲层21与n型漂移区域10接触，且该第一n型缓冲层21相对于n型漂移区域10设置于背面9侧。第二n型缓冲层22与第一n型缓冲层21接触，且该第二n型缓冲层22相对于第一n型缓冲层21设置于背面9侧。第一n型缓冲层21所包含的第一n型载流子的第1最大峰值浓度比第二n型缓冲层22所包含的第二n型载流子的第2最大峰值浓度小。第一n型缓冲层21比第二n型缓冲层22厚。第一p型半导体区域24形成于第一n型缓冲层21中。在n型发射极区域12和栅极电极16进行排列的方向(第1方向(x方向))，第一p型半导体区域24具有比第一n型缓冲层21窄的宽度。第一p型半导体区域24与p型集电极层26、p型基极区域11远离。
本实施方式的半导体装置1、1a在第一n型缓冲层21中包含第一p型半导体区域24。在负载短路时，第一p型半导体区域24对n型漂移区域10和第一n型缓冲层21的空穴的浓度的降低进行抑制，并且使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)减小。本实施方式的半导体装置1、1a能够使负载短路时的短路耐量提高。
第一p型半导体区域24不是形成于第二n型缓冲层22中，而是形成于第一n型缓冲层21中。与在第二n型缓冲层22中形成第一p型半导体区域24的情况相比，在第一n型缓冲层21中形成第一p型半导体区域24的情况能够将第一p型半导体区域24和形成第一p型半导体区域24的缓冲层之间的载流子浓度差增大。因此，在第一n型缓冲层21中形成的第一p型半导体区域24在负载短路时，对n型漂移区域10和第一n型缓冲层21的空穴的浓度的降低进行有效抑制，并且使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)有效地减小。另外，第一p型半导体区域24能够配置得更接近于在负载短路时电场强度(背面电场强度)最大的n型漂移区域10和第一n型缓冲层21之间的边界区域。因此，本实施方式的半导体装置1、1a能够使负载短路时的短路耐量有效地提高。
本实施方式的半导体装置1、1a包含第二n型缓冲层22。即使为了降低半导体装置1、1a的导通电压VCE(sat)而将半导体衬底7减薄(例如，参照图4)，第二n型缓冲层22也能够防止在半导体装置1、1a处于导通状态时在p型基极区域11和n型漂移区域10之间形成的耗尽层到达半导体衬底7的背面9。根据本实施方式的半导体装置1、1a，能够降低半导体装置1、1a的导通电压VCE(sat)，并且能够防止在半导体装置1、1a产生泄漏电流以及半导体装置1、1a的耐压降低。
在截止过程中，如果在第1电极18和第2电极29之间施加浪涌电压，则在p型基极区域11和n型漂移区域10之间形成的耗尽层向半导体衬底7的背面9扩展。就本实施方式的半导体装置1、1a而言，n型漂移区域10与第一n型缓冲层21接触，该第一n型缓冲层21与第二n型缓冲层22相比具有小的n型载流子的最大峰值浓度。因此，n型漂移区域10和与n型漂移区域10接触的缓冲层之间的载流子浓度差变小。与n型漂移区域10接触的第一n型缓冲层21能够使耗尽层的扩展平缓地停止。在n型漂移区域10和第一n型缓冲层21，防止了电子及空穴枯竭。根据本实施方式的半导体装置1、1a，能够抑制在向半导体装置1、1a施加了浪涌电压后第1电极18和第2电极29之间的电压产生振荡这一情况。
就本实施方式的半导体装置1、1a而言，在n型发射极区域12和栅极电极16进行排列的方向(第1方向(x方向))，第一p型半导体区域24具有比第一n型缓冲层21窄的宽度。从n型发射极区域12注入的电子能够绕过第一p型半导体区域24，流至p型集电极层26。根据本实施方式的半导体装置1、1a，能够防止半导体装置1、1a的电流－导通电压(VCE(sat))特性出现骤回现象。
第一p型半导体区域24能够改善半导体装置1、1a的导通电压VCE(sat)－截止损耗Eoff特性。本实施方式的半导体装置1、1a能够降低截止损耗Eoff。
就本实施方式的半导体装置1、1a而言，在从表面8进行俯视观察时，第一p型半导体区域24也可以与栅极电极16重叠。在半导体装置1、1a的动作时，在半导体衬底7中的与栅极电极16重叠的区域(例如，第1区域4)，相比于半导体衬底7中的不与栅极电极16重叠的区域(例如，第2区域5)从n型发射极区域12注入更多电子。在从表面8进行俯视观察时，第一p型半导体区域24配置为与栅极电极16重叠。因此，在负载短路时，能够对n型漂移区域10和第一n型缓冲层21的空穴的浓度的降低进行进一步抑制，并且能够使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)进一步减小。本实施方式的半导体装置1、1a能够使负载短路时的短路耐量提高。
就本实施方式的半导体装置1、1a而言，第一p型半导体区域24所包含的第一p型载流子的第3最大峰值浓度也可以比第二n型缓冲层22所包含的第二n型载流子的第2最大峰值浓度大。因此，在负载短路时，能够对n型漂移区域10和第一n型缓冲层21的空穴的浓度的降低进行进一步抑制，并且能够使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)进一步减小。本实施方式的半导体装置1、1a能够使负载短路时的短路耐量提高。
就本实施方式的半导体装置1、1a而言，第一p型半导体区域24也可以比p型集电极层26厚。因此，在负载短路时，能够对n型漂移区域10和第一n型缓冲层21的空穴的浓度的降低进行进一步抑制，并且能够使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)进一步减小。本实施方式的半导体装置1、1a能够使负载短路时的短路耐量提高。
就本实施方式的半导体装置1、1a而言，第一n型缓冲层21也可以具有第一n型载流子的多个峰值浓度。多个峰值浓度也可以随着从背面9远离而减少。第一n型缓冲层21能够平缓地停止在截止过程中产生的耗尽层的扩展。根据本实施方式的半导体装置1、1a，能够抑制在截止过程中向半导体装置1、1a施加了浪涌电压后第1电极18和第2电极29之间的电压发生振荡这一情况。
就本实施方式的半导体装置1、1a而言，第一n型缓冲层也可以包含质子。第二n型缓冲层也可以包含磷或砷。本实施方式的半导体装置1、1a能够使负载短路时的短路耐量提高。
本实施方式的半导体装置1、1a的制造方法具备对半导体衬底7进行准备的工序。半导体衬底7具有表面8和背面9。半导体衬底7包含n型漂移区域10、p型基极区域11、n型发射极区域12、栅极绝缘膜15、以及栅极电极16。栅极绝缘膜15设置于被n型发射极区域12和n型漂移区域10夹着的p型基极区域11的部分11a之上。栅极电极16隔着栅极绝缘膜15而与p型基极区域11的部分11a相对。
本实施方式的半导体装置1、1a的制造方法还具备通过从背面9掺杂第一n型掺杂剂，从而形成第一n型缓冲层21的工序。第一n型缓冲层21与n型漂移区域10接触，且该第一n型缓冲层21相对于n型漂移区域10设置于背面9侧。本实施方式的半导体装置1、1a的制造方法还具备通过从背面9掺杂第一p型掺杂剂，从而在第一n型缓冲层21中形成第一p型半导体区域24的工序。在n型发射极区域12和栅极电极16进行排列的方向，第一p型半导体区域24具有比第一n型缓冲层21窄的宽度。
本实施方式的半导体装置1、1a的制造方法还具备通过从背面9掺杂第二n型掺杂剂，从而形成第二n型缓冲层22的工序。第二n型缓冲层22与第一n型缓冲层21接触，且该第二n型缓冲层22相对于第一n型缓冲层21设置于背面9侧。第一n型缓冲层21所包含的第一n型载流子的第1最大峰值浓度比第二n型缓冲层22所包含的第二n型载流子的第2最大峰值浓度小。第一n型缓冲层21比第二n型缓冲层22厚。本实施方式的半导体装置1、1a的制造方法还具备通过从背面9掺杂第二p型掺杂剂，从而在背面9形成p型集电极层26的工序。第一p型半导体区域24与p型集电极层26、p型基极区域11远离。
在负载短路时，第一p型半导体区域24对n型漂移区域10和第一n型缓冲层21的空穴的浓度的降低进行抑制，并且使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)减小。根据本实施方式的半导体装置1、1a的制造方法，能够提高负载短路时的短路耐量。
通过本实施方式的半导体装置1、1a的制造方法制造出的半导体装置1、1a包含第二n型缓冲层22。因此，能够降低半导体装置1、1a的导通电压VCE(sat)，并且能够防止在半导体装置1、1a产生泄漏电流以及半导体装置1、1a的耐压降低。通过本实施方式的半导体装置1、1a的制造方法制造出的半导体装置1、1a包含第一n型缓冲层21。因此，能够抑制在向半导体装置1、1a施加了浪涌电压后第1电极18和第2电极29之间的电压发生振荡这一情况。
就通过本实施方式的半导体装置1、1a的制造方法制造出的半导体装置1、1a而言，在n型发射极区域12和栅极电极16进行排列的方向(第1方向(x方向))，第一p型半导体区域24具有比第一n型缓冲层21窄的宽度。根据本实施方式的半导体装置1、1a的制造方法，能够防止半导体装置1、1a的电流－导通电压(VCE(sat))特性出现骤回现象。
第一p型半导体区域24能够改善半导体装置1、1a的导通电压VCE(sat)－截止损耗Eoff特性。根据本实施方式的半导体装置1、1a的制造方法，能够降低半导体装置1、1a的截止损耗Eoff。
在本实施方式的半导体装置1、1a的制造方法中，在从表面8进行俯视观察时，第一p型半导体区域24也可以与栅极电极16重叠。因此，在负载短路时，能够对n型漂移区域10、第一n型缓冲层21以及第二n型缓冲层22的空穴的浓度的降低进行进一步抑制，并且能够使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)进一步减小。根据本实施方式的半导体装置1、1a的制造方法，能够提高负载短路时的短路耐量。
在本实施方式的半导体装置1、1a的制造方法中，掺杂第一n型掺杂剂也可以包含以彼此不同的加速电压，多次将第一n型掺杂剂注入到半导体衬底7。第一n型缓冲层21也可以具有第一n型载流子的多个峰值浓度，多个峰值浓度也可以随着从背面9远离而减少。第一n型缓冲层21能够平缓地停止在截止过程中产生的耗尽层的扩展。根据本实施方式的半导体装置1、1a的制造方法，能够抑制在截止过程中向半导体装置1、1a施加了浪涌电压后第1电极18和第2电极29之间的电压发生振荡这一情况。
本实施方式的半导体装置1、1a的制造方法也可以还具备在大于或等于350℃而小于或等于450℃的温度下对第一n型缓冲层21进行炉内退火处理，使第一n型掺杂剂激活的工序。根据本实施方式的半导体装置1、1a的制造方法，能够提高负载短路时的短路耐量。
本实施方式的半导体装置1、1a的制造方法也可以还具备对第一n型掺杂剂、第二n型掺杂剂、第一p型掺杂剂、以及第二p型掺杂剂一起进行退火，使第一n型掺杂剂、第二n型掺杂剂、第一p型掺杂剂、以及第二n型掺杂剂激活的工序。根据本实施方式的半导体装置1、1a的制造方法，能够以更少的工序，得到提高了负载短路时的短路耐量的半导体装置1、1a。
在本实施方式的半导体装置1、1a的制造方法中，第一n型掺杂剂也可以包含质子。第二n型掺杂剂也可以包含磷或砷。根据本实施方式的半导体装置1、1a的制造方法，能够提高负载短路时的短路耐量。
实施方式2.
参照图27，对实施方式2涉及的半导体装置1b进行说明。本实施方式的半导体装置1b具备与实施方式1的半导体装置1相同的结构，但主要在以下方面不同。
就本实施方式的半导体装置1b而言，半导体元件3b(半导体衬底7)还包含n型半导体区域27。n型半导体区域27设置于背面9。n型半导体区域27是与p型集电极层26相邻地设置的，且在从表面8进行俯视观察时，不与栅极电极16重叠。在从表面8进行俯视观察时，n型半导体区域27也可以与p型基极区域11的部分11a不重叠。在从表面8进行俯视观察时，n型半导体区域27也可以不与n型发射极区域12重叠。n型半导体区域27没有设置于第1区域4。n型半导体区域27仅选择性地设置于第2区域5。n型半导体区域27也可以是n+型区域。n型半导体区域27具有比第二n型缓冲层22高的n型载流子(电子)的浓度。
本实施方式的半导体装置1b(半导体元件3b)也可以是例如反向导通绝缘栅型双极晶体管(RC－IGBT)。就本实施方式的半导体装置1b(半导体元件3b)而言，IGBT和续流二极管(FWD)彼此反并联连接。
在向半导体装置1b(半导体元件3b)施加有正向偏置电压时(即，向第2电极29施加的第3电压比向第1电极18施加的第2电压大时)，从第2电极29流至第1电极18的电流在第1区域4流过，第1区域4作为IGBT发挥功能。第1电极18作为发射极电极发挥功能，且第2电极29作为集电极电极发挥功能。
如果在与半导体装置1b连接的负载(电动机等)中产生反电动势，则向半导体装置1b(半导体元件3b)施加反向偏置电压。即，向第2电极29施加的第3电压比向第1电极18施加的第2电压小。在向半导体装置1b施加有反向偏置电压时，从第1电极18流至第2电极29的电流在第2区域5流过，第2区域5作为FWD发挥功能。第1电极18作为阳极电极发挥功能，且第2电极29作为阴极电极发挥功能。p型基极区域11作为阳极区域发挥功能，且n型半导体区域27作为阴极区域发挥功能。在向半导体装置1b施加有反向偏置电压时，FWD(第2区域5)防止电流流入IGBT(第1区域4)。这样，FWD(第2区域5)对IGBT(第1区域4)进行电保护，防止IGBT(第1区域4)被破坏。
就本实施方式的半导体装置1b而言，n型半导体区域27与p型集电极层26接触，该n型半导体区域27设置于半导体衬底7的背面9。本实施方式的半导体装置1b的p型集电极层26的面积比实施方式1的半导体装置1的p型集电极层26的面积小。因此，在从本实施方式的半导体装置1b(半导体元件3b)省略了第一p型半导体区域24的第2对比例中，与第1对比例相比，进一步增加了n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)，并且减少了n型漂移区域10及第一n型缓冲层21的空穴的浓度。就第2对比例的半导体装置而言，与第1对比例的半导体装置相比，负载短路时的短路耐量低。
本实施方式的半导体装置1b(半导体元件3b)包含第一p型半导体区域24。在负载短路时，第一p型半导体区域24对n型漂移区域10和第一n型缓冲层21的空穴的浓度的降低进行抑制，并且使n型漂移区域10和第一n型缓冲层21之间的边界区域的电场强度(背面电场强度)减小。根据本实施方式的半导体装置1b，能够使负载短路时的短路耐量提高。此外，本实施方式的半导体装置1b包含沟槽栅型IGBT，但也可以替代沟槽栅型IGBT，包含平面栅型IGBT(参照图26)。
参照图27至图31，对实施方式2涉及的半导体装置1b的制造方法的一个例子进行说明。本实施方式的半导体装置1b的制造方法具备与实施方式1的半导体装置1的制造方法相同的工序，但主要在以下方面不同。
本实施方式的半导体装置1b的制造方法具备图3至图6所示的工序。另外，如图28所示，本实施方式的半导体装置1b的制造方法具备通过从半导体衬底7的背面9掺杂第二n型掺杂剂，从而形成第二n型缓冲层22的工序。图28所示的形成第二n型缓冲层22的工序也可以与图9及图10所示的工序相同。
如图29所示，本实施方式的半导体装置1b的制造方法还具备通过从半导体衬底7的背面9掺杂第三n型掺杂剂，从而在背面9形成n型半导体区域27的工序。n型半导体区域27与第二n型缓冲层22接触，且该n型半导体区域27相对于第二n型缓冲层22设置于背面9侧。n型半导体区域27所包含的第三n型载流子(电子)的最大峰值浓度比第二n型缓冲层22所包含的第二n型载流子的第2最大峰值浓度大。n型半导体区域27也可以比第二n型缓冲层22薄。
第三n型掺杂剂也可以是例如磷或砷。具体而言，也可以通过使用离子注入装置，将磷或砷注入到第二n型缓冲层22，从而形成n型半导体区域27。第三n型掺杂剂的加速电压比第二n型掺杂剂的加速电压低。为了使第三n型掺杂剂激活，也可以对n型半导体区域27进行退火。
如图30所示，本实施方式的半导体装置1b的制造方法具备通过从半导体衬底7的背面9掺杂第一p型掺杂剂，从而在第一n型缓冲层21中形成第一p型半导体区域24的工序。具体而言，在半导体衬底7的背面9之上，形成具有开口34a的掩模34。通过掩模34的开口34a，将第一p型掺杂剂注入到第一n型缓冲层21。形成图30所示的第一p型半导体区域24的工序也可以与图7及图8所示的工序相同。
如图31所示，本实施方式的半导体装置1b的制造方法具备通过从半导体衬底7的背面9掺杂第二p型掺杂剂，从而在背面9形成p型集电极层26的工序。第二p型掺杂剂也可以是例如硼。形成p型集电极层26的工序包含向n型半导体区域27掺杂第二p型掺杂剂的工序。具体而言，也可以通过使用离子注入装置，将硼注入到n型半导体区域27，从而形成p型集电极层26。p型集电极层26是与n型半导体区域27相邻地设置的，且在从表面8进行俯视观察时，与栅极电极16重叠。n型半导体区域27是与p型集电极层26相邻地设置的，且在从表面8进行俯视观察时，不与栅极电极16重叠。
具体而言，在半导体衬底7的背面9之上，形成具有开口34a的掩模34。第一p型半导体区域24和p型集电极层26也可以是使用相同的掩模34而形成的。包含栅极电极16的第1区域4从掩模34的开口34a露出。不包含栅极电极16的第2区域5被掩模34覆盖。通过掩模34的开口34a，将第二p型掺杂剂注入到n型半导体区域27。第二p型掺杂剂仅注入到第1区域4的n型半导体区域27。第二p型掺杂剂没有注入到第2区域5的n型半导体区域27。这样，仅在第1区域4选择性地形成p型集电极层26。为了使第二p型掺杂剂激活，也可以如图12所示对p型集电极层26进行退火。
本实施方式的半导体装置1b的制造方法具备在p型集电极层26和n型半导体区域27之上形成第2电极29的工序。为了使第2电极29与p型集电极层26、n型半导体区域27欧姆接触，也可以将第2电极29、p型集电极层26以及n型半导体区域27退火。这样，得到图27所示的本实施方式的半导体装置1b。
在上述本实施方式的半导体装置1b的制造方法的一个例子中，依次形成有第一n型缓冲层21、第二n型缓冲层22、n型半导体区域27、第一p型半导体区域24及p型集电极层26。与此相对，在本实施方式的半导体装置1b的制造方法的其它例子中，也可以以与本实施方式的半导体装置1b的制造方法的一个例子不同的顺序形成第一n型缓冲层21、第二n型缓冲层22、n型半导体区域27、第一p型半导体区域24及p型集电极层26。
对本实施方式的半导体装置1b及其制造方法的效果进行说明。本实施方式的半导体装置1b及其制造方法除了实施方式1的半导体装置1及其制造方法的效果之外，还取得以下效果。
就本实施方式的半导体装置1b而言，半导体元件3b还包含n型半导体区域27。n型半导体区域27设置于背面9。n型半导体区域27是与p型集电极层26相邻地设置的，且在从表面8进行俯视观察时，不与栅极电极16重叠。
在向半导体装置1b施加有正向偏置电压时，半导体衬底7中的形成有p型集电极层26的区域(第1区域4)作为IGBT发挥功能。在与半导体装置1b连接的负载(电动机等)产生反电动势，向半导体装置1b施加有反向偏置电压时，半导体衬底7中的形成有n型半导体区域27的区域(第2区域5)作为FWD发挥功能。根据本实施方式的半导体装置1b，在与半导体装置1b连接的负载(电动机等)产生反电动势时，能够防止形成有p型集电极层26的区域(第1区域4、IGBT)被破坏。
本实施方式的半导体装置1b的制造方法还具备通过从背面9掺杂第三n型掺杂剂，从而在背面9形成n型半导体区域27的工序。形成p型集电极层26的工序包含向n型半导体区域27掺杂第二p型掺杂剂的工序。n型半导体区域27是与p型集电极层26相邻地设置的，且在从表面8进行俯视观察时，不与栅极电极16重叠。根据本实施方式的半导体装置1b的制造方法，在与半导体装置1b连接的负载(电动机等)产生反电动势时，能够防止形成有p型集电极层26的区域(第1区域4、IGBT)被破坏。
在本实施方式的半导体装置1b的制造方法中，第一p型半导体区域24和p型集电极层26也可以使用相同掩模34来形成。根据本实施方式的半导体装置1b的制造方法，能够以更少的工序，得到提高了负载短路时的短路耐量的半导体装置1b。
实施方式3.
参照图32及图33，对实施方式3涉及的半导体装置1c进行说明。本实施方式的半导体装置1c具备与实施方式1的半导体装置1相同的结构，但主要在以下方面不同。
就本实施方式的半导体装置1c而言，半导体衬底7还包含将单元区域2包围的外周区域60。具体而言，半导体衬底7也可以包含有在从表面8进行俯视观察时将单元区域2包围的中间区域50和在从表面8进行俯视观察时将中间区域50包围的外周区域60。单元区域2所包含的n型漂移区域10、第一n型缓冲层21、第二n型缓冲层22、p型集电极层26及第2电极29也在中间区域50及外周区域60延伸。在中间区域50及外周区域60，没有形成p型基极区域11、n型发射极区域12以及第1电极18。
在半导体衬底7的表面8之上，隔着层间绝缘膜51形成有栅极配线52、53。栅极配线52、53也可以被导电膜54覆盖。导电膜54也可以与第1电极18通过相同工序形成。栅极配线52形成于中间区域50，在从表面8进行俯视观察时将单元区域2包围。在半导体衬底7的表面8之上，隔着层间绝缘膜51形成有栅极焊盘55。栅极配线52、53连接于栅极焊盘55。栅极配线53从栅极焊盘55延伸至单元区域2。在中间区域50的半导体衬底7的表面8，形成有第二p型半导体区域56。栅极配线52隔着层间绝缘膜51与第二p型半导体区域56相对。层间绝缘膜51将第二p型半导体区域56与栅极配线52电绝缘。
外周区域60包含在半导体衬底7的表面8设置的至少1个保护环61。在从表面8进行俯视观察时，保护环61将单元区域2包围。保护环61也可以是p+型区域。在外周区域60的最外周部形成有沟道截断区域65。沟道截断区域65也可以是n+型区域。在半导体衬底7的表面8之上形成有层间绝缘膜51。在从层间绝缘膜51露出的保护环61和沟道截断区域65之上形成有第3电极62。在从表面8进行俯视观察时，第3电极62分别将单元区域2包围。
保护环61对外周区域60的电场集中进行缓和。保护环61使半导体装置1c的耐压提高。沟道截断区域65防止从在保护环61和n型漂移区域10之间形成的pn结部延伸的耗尽层到达半导体衬底7的端面7e。
就本实施方式的半导体装置1c而言，第一p型半导体区域24没有形成于外周区域60。第一p型半导体区域24仅选择性地形成于单元区域2。因此，能够将截止过程中的半导体装置1c的断路耐量提高。
具体而言，如果在截止过程中，向栅极电极16施加的第1电压变为比阈值电压小，则半导体装置1c(半导体元件3b)暂时作为pnp晶体管进行动作。由于第一p型半导体区域24没有形成于外周区域60，因此能够降低从外周区域60的p型集电极层26向单元区域2的空穴的流入。在截止过程中，空穴能够以更短的时间从单元区域2排出。在截止过程中，能够防止在单元区域2的角部58处半导体装置1c发生闩锁。在截止过程中，能够抑制在单元区域2的角部58处半导体衬底7内的电场上升。这样，能够将截止过程中的半导体装置1c的断路耐量提高。
此外，在本实施方式的半导体装置1c的导通状态下，从n型发射极区域12注入的电子主要流向单元区域2的p型集电极层26。因此，本实施方式的半导体装置1c的导通电压与在外周区域60也形成有第一p型半导体区域24的半导体装置的导通电压实质上相同。本实施方式的半导体装置1b包含沟槽栅型IGBT，但也可以替代沟槽栅型IGBT，包含平面栅型IGBT(参照图26)。
对本实施方式的半导体装置1c的效果进行说明。本实施方式的半导体装置1c除了实施方式1的半导体装置1的效果之外，还取得以下效果。
就本实施方式的半导体装置1c而言，半导体衬底7还包含将单元区域2包围的外周区域60。外周区域60包含在表面8设置的保护环61。保护环61将单元区域2包围。根据本实施方式的半导体装置1c，能够将半导体装置1c的耐压提高。
就本实施方式的半导体装置1c而言，第一p型半导体区域24没有形成于外周区域60。根据本实施方式的半导体装置1c，能够将截止过程中的半导体装置1c的断路耐量提高。
应理解为本次公开的实施方式1－3在所有方面都是例示，并不是限制性内容。本发明的范围不是由上述说明表示的，而是由权利要求书表示，这意味着包含与权利要求书等同的含义及范围内的所有的变更。

Claims (17)

1.一种半导体装置，其具备半导体衬底，该半导体衬底包含设有半导体元件的单元区域，所述半导体衬底具有表面和背面，
所述半导体元件包含：n型漂移区域；p型基极区域；n型发射极区域；栅极绝缘膜，其设置于被所述n型发射极区域和所述n型漂移区域夹着的所述p型基极区域的部分之上；栅极电极，其隔着所述栅极绝缘膜而与所述p型基极区域的所述部分相对；p型集电极层，其设置于所述背面；第一n型缓冲层；第二n型缓冲层；以及第一p型半导体区域，
所述第一n型缓冲层与所述n型漂移区域接触，且所述第一n型缓冲层相对于所述n型漂移区域设置于所述背面侧，
所述第二n型缓冲层与所述第一n型缓冲层接触，且所述第二n型缓冲层相对于所述第一n型缓冲层设置于所述背面侧，所述第一n型缓冲层的第一n型载流子的第1最大峰值浓度比所述第二n型缓冲层的第二n型载流子的第2最大峰值浓度小，所述第一n型缓冲层比所述第二n型缓冲层厚，
所述第一p型半导体区域形成于所述第一n型缓冲层中，
在所述n型发射极区域和所述栅极电极进行排列的方向，所述第一p型半导体区域具有比所述第一n型缓冲层窄的宽度，
所述第一p型半导体区域与所述p型集电极层、所述p型基极区域远离。
2.根据权利要求1所述的半导体装置，其中，
在从所述表面进行俯视观察时，所述第一p型半导体区域与所述栅极电极重叠。
3.根据权利要求2所述的半导体装置，其中，
所述半导体元件还包含n型半导体区域，
所述n型半导体区域设置于所述背面，
所述n型半导体区域是与所述p型集电极层相邻地设置的，且在所述俯视观察时，没有与所述栅极电极重叠。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第一p型半导体区域的第一p型载流子的第3最大峰值浓度比所述第二n型缓冲层的所述第二n型载流子的所述第2最大峰值浓度大。
5.根据权利要求1至4中任一项所述的半导体装置，其中，
所述第一p型半导体区域比所述p型集电极层厚。
6.根据权利要求1至5中任一项所述的半导体装置，其中，
所述第一n型缓冲层具有所述第一n型载流子的多个峰值浓度，所述多个峰值浓度随着从所述背面远离而减少。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
所述第一n型缓冲层包含质子，
所述第二n型缓冲层包含磷或砷。
8.根据权利要求1至7中任一项所述的半导体装置，其中，
所述半导体衬底还包含将所述单元区域包围的外周区域，
所述外周区域包含在所述表面设置的保护环，所述保护环将所述单元区域包围。
9.根据权利要求8所述的半导体装置，其中，
所述第一p型半导体区域没有形成于所述外周区域。
10.一种半导体装置的制造方法，其具备对半导体衬底进行准备的工序，所述半导体衬底具有表面和背面，所述半导体衬底在所述半导体衬底的单元区域包含：n型漂移区域；p型基极区域；n型发射极区域；栅极绝缘膜，其设置于被所述n型发射极区域和所述n型漂移区域夹着的所述p型基极区域的部分之上；以及栅极电极，其隔着所述栅极绝缘膜而与所述p型基极区域的所述部分相对，并且，
该半导体装置的制造方法具备通过从所述背面掺杂第一n型掺杂剂，从而形成第一n型缓冲层的工序，所述第一n型缓冲层与所述n型漂移区域接触，且所述第一n型缓冲层相对于所述n型漂移区域设置于所述背面侧，并且，
该半导体装置的制造方法具备通过从所述背面掺杂第一p型掺杂剂，从而在所述第一n型缓冲层中形成第一p型半导体区域的工序，在所述n型发射极区域和所述栅极电极进行排列的方向，所述第一p型半导体区域具有比所述第一n型缓冲层窄的宽度，并且，
该半导体装置的制造方法具备通过从所述背面掺杂第二n型掺杂剂，从而形成第二n型缓冲层的工序，所述第二n型缓冲层与所述第一n型缓冲层接触，且所述第二n型缓冲层相对于所述第一n型缓冲层设置于所述背面侧，所述第一n型缓冲层的第一n型载流子的第1最大峰值浓度比所述第二n型缓冲层的第二n型载流子的第2最大峰值浓度小，所述第一n型缓冲层比所述第二n型缓冲层厚，并且，
该半导体装置的制造方法具备通过从所述背面掺杂第二p型掺杂剂，从而在所述背面形成p型集电极层的工序，
所述第一p型半导体区域与所述p型集电极层、所述p型基极区域远离。
11.根据权利要求10所述的半导体装置的制造方法，其中，
在从所述表面进行俯视观察时，所述第一p型半导体区域与所述栅极电极重叠。
12.根据权利要求11所述的半导体装置的制造方法，其中，
还具备通过从所述背面掺杂第三n型掺杂剂，从而在所述背面形成n型半导体区域的工序，
形成所述p型集电极层的工序包含向所述n型半导体区域掺杂所述第二p型掺杂剂的工序，
所述n型半导体区域是与所述p型集电极层相邻地设置的，且在所述俯视观察时，没有与所述栅极电极重叠。
13.根据权利要求12所述的半导体装置的制造方法，其中，
所述第一p型半导体区域和所述p型集电极层使用相同的掩模而形成。
14.根据权利要求10至13中任一项所述的半导体装置的制造方法，其中，
掺杂所述第一n型掺杂剂的工序包含以彼此不同的加速电压多次将所述第一n型掺杂剂注入到所述半导体衬底的工序，
所述第一n型缓冲层具有所述第一n型载流子的多个峰值浓度，所述多个峰值浓度随着从所述背面远离而减少。
15.根据权利要求10至14中任一项所述的半导体装置的制造方法，其中，
还具备在大于或等于350℃而小于或等于450℃的温度下对所述第一n型缓冲层进行炉内退火处理，使所述第一n型掺杂剂激活的工序。
16.根据权利要求10至14中任一项所述的半导体装置的制造方法，其中，
还具备对所述第一n型掺杂剂、所述第二n型掺杂剂、所述第一p型掺杂剂、以及所述第二p型掺杂剂一起进行退火，使所述第一n型掺杂剂、所述第二n型掺杂剂、所述第一p型掺杂剂、以及所述第二p型掺杂剂激活的工序。
17.根据权利要求10至16中任一项所述的半导体装置的制造方法，其中，
所述第一n型掺杂剂包含质子，
所述第二n型掺杂剂包含磷或砷。
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