CN101165897A - 半导体装置及其制造方法 - Google Patents

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Abstract

第2杂质区(12)在第1主面(41)上由第1杂质区(11)围住。第1主面(41)的第3杂质区(13)与第1杂质区(11)之间夹着第2杂质区(12)。第2主面(42)的第4(14)及第5杂质区(15)与第2杂质区(12)之间夹着第1杂质区(11)。控制电极层(23)隔着绝缘膜(33)与第2杂质区(12)相对。与第1主面(41)的形成有第1杂质区(11)的部分正对的第2主面(42)的部分，将第4杂质区(14)和第5杂质区(15)的形成区域围住，是浓度为第1杂质区(11)的杂质浓度以下的第1导电型的区域及第2导电型的区域的任一区域。从而，能够在绝缘栅双极晶体管与续流二极管一体化的半导体装置中抑制续流二极管的恢复击穿。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
近年来，从节能的观点出发，在家电产品及产业用电力装置的控制等中一直广泛使用倒相电路。倒相电路是通过功率半导体器件重复电压或电流的导通和截止，进行电力控制。当额定电压为300V以上时，根据其特性，主要采用的是绝缘栅双极晶体管(Insulated GateBipolar Transistor(IGBT))。
倒相电路往往主要驱动感应电动机等电感性负载。此时由于电感性负载而产生反向电动势。因此，需要使与此反向电动势产生的IGBT的主电流反向的电流回流的续流二极管(Free Wheel Diode)。
在通常的倒相电路中一直采用将作为分立元件的IGBT与续流二极管并联。但是，为了使倒相装置小型、轻量化，正在开发将IGBT与续流二极管一体化、并单片化的半导体装置。
传统上，这种将IGBT与续流二极管一体化、并单片化的半导体装置，已经在例如特开平05-152574号公报、特开平06-085269号公报、特开平07-153942号公报等中提出。
上述半导体装置的续流二极管在正向导通状态下，在上述半导体装置中积蓄用于输送电流的多数载流子。因此，在电压刚反向切换后，会产生大的反向电流瞬间流动的现象(恢复动作)。
在上述传统技术中存在以下的问题：在此恢复动作中电流流动，以使基板上的IGBT及续流二极管的形成区域(单元区)的外围区域内积蓄的载流子向单元区的端部集中，有时半导体装置会被破坏(恢复击穿)。
被恢复击穿的半导体装置在电气上等效于在电极之间的电阻器等，因此已不能作为IGBT及续流二极管充分起作用。另外，有时也呈现出金属电极溶解等的外观异常。而如果对单元区端部的晶体结构进行分析，则有时能观察到本来的单晶结构已被破坏的部分。
另外，半导体装置中的载流子寿命越长，恢复动作中的电流就越大，越容易发生恢复击穿。载流子寿命虽然通过电子线照射等，可以变得更短，但会因增加工序而使制造成本提高。
发明内容
本发明鉴于上述问题而提出，其目的在于：提供一种半导体装置及其制造方法，该半导体装置在二极管的恢复动作时，能够抑制使单元区的外围区域内积蓄的载流子向单元区的端部集中而流动的电流，防止恢复击穿。
本发明的半导体装置备有半导体基板、第2导电型的第2杂质区、第1导电型的第3杂质区、第2导电型的第4杂质区、第1导电型的第5杂质区和控制电极层。半导体基板具有第1及第2主面，并含有第1导电型的第1杂质区。第2杂质区在半导体基板的第1主面上形成，在第1主面上由第1杂质区围住。第3杂质区在第1主面上形成，它与第1杂质区之间夹着第2杂质区。第4杂质区在半导体基板的第2主面上有选择地形成，与第2杂质区之间夹着第1杂质区。第5杂质区在半导体基板的第2主面上有选择地形成，它与第2杂质区之间夹着第1杂质区，其杂质浓度比第1杂质区高。控制电极层与夹在第1杂质区和第3杂质区之间的第2杂质区隔着绝缘膜相对而形成。与第1主面上形成第1杂质区的部分正对的第2主面的部分在第2主面上围住第4及第5杂质区的形成区域，且是具有第1杂质区的杂质浓度以下的浓度的第1导电型的区域及第2导电型的区域中的任一区域。
本发明的半导体装置制造方法包括以下工序：
首先，在具有第1及第2主面的、且具有第1导电型的第1杂质区的半导体基板的第1主面上有选择地导入杂质，从而在第1主面上形成由第1杂质区围住的第2导电型的第2杂质区。在第2杂质区内的第1主面上形成第1导电型的第3杂质区，在该区与第1杂质区之间夹着第2杂质区。控制电极层与夹在第3杂质区和第1杂质区之间的第2杂质区隔着绝缘膜相对而形成。在第2主面上有选择地形成第2导电型的第4杂质区。在与第2杂质区正对的第2主面的部分上有选择地形成杂质浓度高于第1杂质区的第1导电型的第5杂质区。
根据本发明的半导体装置及其制造方法，与半导体基板的第1主面上形成了第1杂质区的部分正对的第2主面的部分在第2主面上围住第4及第5杂质区的形成区域，而且是具有浓度小于第1杂质区的杂质浓度的第1导电型的区域和第2导电型的区域中的任一区域。也就是说，在与半导体基板的第1主面上形成第1杂质区的部分正对的第2主面的部分上未形成浓度比第1杂质区的杂质浓度高的第1导电型的区域。
因此，在二极管处于正向的导通状态时，来自该第2主面的部分的载流子供给减少。由此，积蓄在单元区的外围区域的载流子减少。因此，在恢复动作时集中于单元区端部的电流减小，能够抑制半导体装置的恢复击穿(recovery breakdown)。
根据本发明的结合附图理解的以下详细说明，当可对本发明的上述及其它目的、特征、形态和优点有明确的了解。
附图说明
图1是概略表示本发明实施例1中的半导体装置结构的局部剖面图，是沿图2及图3的I-I线的概略局部剖面图。
图2是概略表示本发明实施例1中的半导体装置结构的俯视图。
图3是概略表示本发明实施例1中的半导体装置结构的仰视图。
图4是沿图1的箭头PD的杂质分布曲线图。
图5是概略表示续流二极管从导通状态过渡到截止状态时电流曲线图。
图6～图13是依次表示本发明实施例1的半导体装置制造方法的第1～第8工序的概略局部剖面图，其剖切位置对应于图1的剖切位置。
图14是概略表示本发明实施例1的半导体装置恢复动作时的电流状况的局部剖面图。
图15是概略表示比较例中的外围区域的第2主面侧上形成n型阴极区时半导体装置续流二极管恢复动作时的电流状况的局部剖面图。
图16是概略表示本发明实施例2中的半导体装置结构的局部剖面图，是沿图17的XVI-XVI线的局部剖面图。
图17是概略表示本发明实施例2的半导体装置结构的俯视图。
图18～图20是依次表示本发明实施例2的半导体装置制造方法的第1～第3工序的概略局部剖面图，其剖切位置与图16的剖切位置相对应。
图21是概略表示本发明实施例3的半导体装置结构的局部剖面图。
具体实施方式
下面参照附图说明本发明的实施例。
(实施例1)
首先，用图1～图4说明本实施例的半导体装置结构。
主要参照图1，本实施例的半导体装置具有在半导体基板1上形成的IGBT和续流二极管。
IGBT在IGBT区IG上形成，具有n-区(第1杂质区)11、p型区(第2杂质区)12、n+发射极区(第3杂质区)13、p型集电极区(第4杂质区)14、栅电极层(控制电极层)23以及绝缘膜33。
n-区11是具有第1主面41及第2主面42的半导体基板1上包含的区域。
p型区12在半导体基板1的第1主面41上形成。另外，如图2所示，半导体基板1的第1主面41的外围部分成为n-区11。因此，在第1主面41上p型区12由n-区11，即外围面41P围住。
n+发射极区13在半导体基板1的第1主面41上由p型区12围住而形成。该n+发射极区13与n-区11之间夹着p型区12。
p型集电极区14在第2主面42上有选择地形成。p型集电极区14与p型区12之间夹着n-区11。如图3所示，半导体基板的第2主面42的外围部分成为n-区11。因此，在第2主面42上p型集电极区14由n-区11围住。
在设于半导体基板1的第1主面41的沟槽的内部，栅电极层23隔着绝缘膜33而形成。该栅电极层23与夹在n-区11和n+发射极区13之间的p型区12隔着绝缘膜33相对。
续流二极管在二极管区DD内形成，具有n-区11、p型区12和n型阴极区(第5杂质区)15。
n-区11和p型区12共有二极管区DD和IGBT区IG。如上所述，该n-区11是半导体基板1包含的区域。p型区12在半导体基板1的第1主面41上形成。
n型阴极区15在第2主面42上有选择地形成。该n型阴极区15与p型区12之间夹着n-区11。另外，如图3所示，半导体基板的第2主面42的外围部分成为n-区11。因此，在第2主面42上p型集电极区14由n-区11围住。
在半导体基板1的第1主面41上形成绝缘膜31，将栅电极层23覆盖。从该绝缘膜31上，在半导体基板1的第1主面41上形成有第1电极层21。第1电极层21在IGBT区IG内与p型区12及n+发射极区13相接，而在二极管区DD内与p型区12相接。另外，在外围面41P上未形成第1电极层21。
在半导体基板1的第2主面42上形成有第2电极层22。第2电极层22在IGBT区内与p型集电极区14相接，在二极管区DD与n型阴极区15相接。
在IGBT区IG内n+发射极区13和n-区11成为源/漏极区，能够通过栅电极层23控制p型区12的n沟道。所以，IGBT区IG具有场效应晶体管的结构。IGBT区IG还具有由p型集电极区14、n-区11和p型区12构成的pnp晶体管结构，其基极电流由上述的场效应晶体管控制。因此，IGBT区IG能够起IGBT的作用。在本实施例的半导体装置起IGBT的作用时，第1电极层21相当于发射极，第2电极层22相当于集电极，栅电极层23相当于栅极。
在二极管区DD内，p型区12是p型的区域，n型阴极区15及n-区11是n型的区域。所以，二极管区DD具有pn结的构造。因此，二极管区DD能够起到二极管的作用。在本实施例的半导体装置起二极管作用时，第1电极层21相当于阳极电极，第2电极层22相当于阴极电极。
IGBT区IG和二极管区DD互相并列配置，多个IGBT区IG和二极管区DD的形成区域作为一体而形成单元区CL。在单元区CL的周围形成外围区PR。与第1电极层21电气连接的p型区即p型区12的外缘，位于单元区CL与外围区PR的边界。
在与半导体基板1的第1主面41的外围区PR部分(外围面41P)正对的第2主面42的部分即正对面42P上形成n-区11。在图1中，所谓与外围面41P正对的第2主面42的部分是指位于从外围面41P与第1主面41正交方向上的第2主面42的部分。
正对面42P为第2主面42上围住IGBT区IG和二极管区DD的区域。因此，正对面42P在第2主面42P上围住p型集电极区14和n型阴极区15。
再有，与n+发射极区13正对的第2主面42的部分成为p型集电极区14。在图1中，所谓与n+发射极区13正对的第2主面42的部分是指位于从n+发射极区13与第1主面41正交的方向上的第2主面42的部分。
另外，与n型阴极区15正对的第1主面41的部分成为p型区12。在图1中，所谓与n型阴极区15正对的第1主面41的部分是指位于从n型阴极区15与第2主面42正交的方向上的第1主面41的部分。
另外，p型集电极区14和n型阴极区15两者都具有沿第2主面42内同一方向(图3的纵向)延伸的形状。另外，p型集电极区14和n型阴极区15各自分割为多个区域，p型集电极区14和n型阴极区15沿着与p型集电极区14及n型阴极区15的延长方向垂直的方向交互排列。因为排列的两端为p型集电极区14，所以在上述排列中n型阴极区15处于由p型集电极区14夹着的位置。
从半导体基板1的正对面42P至外围面41P的厚度方向(图1的箭头PP)导入的、使半导体基板1成为n型的杂质浓度是几乎恒定的，其平均值是N1。这里，所谓几乎恒定是指杂质浓度相对于平均杂质浓度N1在±10％的范围内。
如图4所示，从半导体基板1的n型阴极区15至p型区12的厚度方向(图1的箭头PD)的杂质浓度分布具有厚度依存性。参照图1及图4，分布图案的原点部分与箭头PD(图1)第2主面42的位置对应。在半导体基板1的厚度尺寸d中，在从第2主面42的位置起的厚度尺寸d5的范围内，设有用以使半导体基板1成为n型的杂质浓度Nn远比n-区11高的区域，即n型阴极区15。这里，所谓浓度Nn相当高是指Nn≥100N1。
另外，在从第2主面42离开到大于厚度尺寸d5的区域中，用于使半导体基板1为n型的杂质浓度Nn大致恒定。这里，所谓大致恒定是指杂质浓度Nn在0.9N1≤Nn＜100N1的范围内。
另外，在从第1主面41起厚度尺寸d2的范围内，形成用于使半导体基板1为p型的杂质浓度Np比Nn高的区域，即p型区12。
接着，用图1～图5，说明本实施例的半导体装置各区域的功能。
下面说明IGBT的导通动作。在第1电极层21与第2电极层22之间施加正的集电极电压VCE。在此状态下，在第1电极层21与栅电极层23之间施加预定的正栅极电压VGE，使栅极变为导通状态。此时p型区12的沟道区从p型反转成n型而形成沟道。电子经此沟道从第1电极层21注入n-区11。通过该被注入的电子使p型集电极区14和n-区11变为正偏置状态，而空穴从p型集电极区14注入n-区11。由此，n-区11的电阻大幅度下降(所谓的导电率调制)，IGBT的导通电阻大幅度下降，容许电流增大。
下面说明IGBT的截止动作(断开)。导通状态是在第1电极层21与栅电极层23之间施加了正的栅极电压VGE的状态。通过使此栅极电压VGE为零或负(反向偏压)，p型区12的已反转成n型的区域返回到p型，电子从第1电极层21向n-区11的注入停止。因为电子注入停止，空穴从p型集电极区14至n-区11的注入也停止。此后，使积蓄在n-区11的电子和空穴分别返回到第2电极层22和第1电极层21，或者互相再结合而湮没。
二极管区DD具有由p型的p型区12与n型的n-区11及n型阴极区15构成的pn结构。由此，二极管区DD可起到二极管的作用。在半导体装置起二极管作用时，第1电极层21相当于阳极，第2电极层22相当于阴极。
IGBT区IG和二极管区DD共有第1及第2电极层21、22。其结果：第1电极层21和第2电极层22之间变成等效于IGBT和二极管并联的电路。即本实施例的半导体装置具有TGBT与续流二极管并联的电路的功能。另外，IGBT的主电流方向与二极管的正向相反。
下面说明续流二极管的导通动作。在第1电极层21与第2电极层22之间施加了大于预定阈值的正偏压(阳极电压VAK)时，空穴从p型区12注入n-区11，电子从n型阴极区15注入n-区11。由此，正向电压VF大幅度下降，电流就流动。
下面说明续流二极管的截止动作。参照图5，在续流二极管上施加正向电压(导通状态)，正向电流Ip作为电流I而流动着状态是导通状态。如果经过时间t，电压切换为反方向(截止状态)，则大约在时间IRR期间，峰值为IRR的与IF反向的电流流动(恢复动作)。
再有，该峰值IRR与电流从正向过渡到反向时的电流值的时间微分dI/dt成正比。为了进行高速开关，须增大dI/dt，但此时峰值IRR也增大。
下面说明外围区PR的功能。外围区PR在第1主面41上不具有第1电极层21，也不形成与第1电极层21电气连接的p型区12。通过在半导体装置的外围部设置这种区域，能够提高半导体装置电气上的耐压性能。
假设不存在外围区PR，单元区CL的端部为半导体基板1的端部，则在此端部将发生电场集中，所以半导体装置的电气耐压降低。
下面用图6～图13，说明本实施例的半导体装置制造方法。
参照图6，例如在硅基板即半导体基板1的第1主面41的外围面41P上有选择地形成光刻胶92。半导体基板1的内部是n-区11，是杂质浓度为N1±10％的n型半导体区域。
接着，向半导体基板1的第1主面41进行离子注入82，在未形成光刻胶92的部分有选择地导入杂质。由此，在半导体基板1的第1主面41上形成由n-区11围住的p型区12。然后除去光刻胶92。再有，被导入的杂质的活性化可用通常的工艺进行。
参照图7，在半导体基板1的第1主面41上形成具有图案的光刻胶93。在图案的开口部中p型区12的一部分露出。并且，在第1主面41上此开口部由p型区12围住。
接着，向半导体基板1的第1主面41进行离子注入83，在未形成光刻胶93的区域有选择地导入杂质。通过控制离子注入的深度，在使p型区(p型区12)在下方残留的状态下，在第1主面41上形成n型的n+发射极区13。由此，在p型区12内的第1主面上形成n型的n+发射极区13，该区与n-区11之间夹着p型区12。
然后，除去光刻胶93。再有，被导入的杂质的活性化可用通常的工艺进行。
参照图8，在半导体基板1的第1主面41上，在n+发射极区13围住的区域形成深度达到n-区11的沟槽，例如通过干蚀法形成。接着，例如通过热氧化法形成绝缘膜33，将此沟槽的内壁部分覆盖。接着，形成栅电极层23，将此沟填埋。
参照图9，形成绝缘膜31，将半导体基板1的第1主面41上已露出的栅电极层23覆盖。接着，在第1主面41上有选择地形成第1电极层21。此时，第1电极层21与p型区12及n+发射极区13接触，电气连接。再有，在n-区11上不形成第1电极层21。
参照图10，根据需要，研磨半导体基板1的第2主面42侧，并调整半导体基板1的厚度尺寸。
参照图11，在半导体基板1的第2主面42上形成光刻胶94的图案。此时，在正对面42P上形成光刻胶94。另外，与n+发射极区13和绝缘膜33正对的部分作为光刻胶94的开口部。接着，向半导体基板1的第2主面42进行离子注入84，形成p型集电极区14。然后，除去光刻胶94。
参照图12，在半导体基板1的第2主面42上形成光刻胶95的图案。此时，在正对面42P上形成光刻胶95。另外，在与n+发射极区13及绝缘膜33正对的部分上也形成光刻胶95。作为光刻胶95的图案，对于正对面42P以外的部分，可使用图11的光刻胶94的图案的反转图案。
接着，向半导体基板1的第2主面42进行离子注入85，形成n型阴极区15。然后除去光刻胶95。
参照图13，在半导体基板1的第2主面42上照射激光72，进行激光退火。由此，在p型集电极区14及n型阴极区15这两个区域同时进行杂质的热扩散及活性化。
根据本实施例，在外围区PR的第2主面42侧的面(正对面42P)上未进行离子注入。因此，正对面42P是杂质浓度为N1±10％的n型半导体区域。另一方面，二极管区DD的第2主面42侧的面是n型的n型阴极区15，如图4中尺寸d5的区域所示，其杂质浓度大于100N1。这样，在半导体基板1的第2主面42上，外围区PR的部分的杂质浓度比二极管区DD的部分约低2位数以上。所以，在外围区PR来自第2主面42侧的载流子供给少，载流子难以在外围区PR积蓄。
这样，积蓄在外围区PR的载流子少，在续流二极管的恢复动作中，要从外围区PR的第2主面42侧向单元区CL、以最短路径流动的电流(图14的斜箭头)也减小。此电流向p型区12的端部(图14的EG部)集中，但其大小比流入二极管区DD的电流(图14的纵箭头)小。所以，能够抑制过分的大电流流入p型区12的端部(图14的EG部)，破坏半导体装置(恢复击穿)。
再有，在图15的比较例中，起因于外围区PR的第2主面42上形成的高浓度n型杂质区，载流子易积蓄在外围区PR。其结果是：在恢复动作时集中在EG部的电流(图15的斜箭头)增大，半导体装置受破坏(恢复击穿)的可能性增高。
另外，根据本实施例，在半导体基板1的第2主面42上，p型集电极区14和n型阴极区15两者都具有沿同一方向(图3的纵向)延伸的形状。由此，在半导体基板1上能够整齐地配置IGBT区IG和二极管区DD。所以，可简化半导体装置的设计。
另外，如图3所示，p型集电极区14分割成多个区域而形成。在半导体装置起IGBT的作用时，电流主要不是流入n型阴极区15，而是流入p型集电极区14。因为p型集电极区14分割成多个区域，所以在第2主面42上电流被分散在多个区域。因此，能够使电流引起的发热位置在半导体基板1上分散，能够抑制半导体装置的局部温度上升。
另外，如图3所示，n型阴极区15分割成多个区域而形成。在半导体装置作为续流二极管起作用时，电流主要不是流入p型集电极区14，而是流入n型阴极区15。因为n型阴极区15分割成多个区域，所以在第2主面42上电流被分散在多个区域。因此，能够使电流引起的发热位置在半导体基板1上分散，能够抑制半导体装置的局部温度上升。
另外，如图3所示，在p型集电极区14和n型阴极区15交互排列时，两端都配置为p型集电极区14。所以，在此排列中n型阴极区15由p型集电极区14夹着。因此，与二极管区DD相比，IGBT区IG与外围区PR更多地相接，所以，在二极管区DD的二极管处于导通状态时，能够抑制供给n-区11的载流子积蓄在外围区PR。其结果是：能够减小恢复动作时的电流峰值IRR(图5)，抑制恢复击穿。
另外，如图1所示，与n+发射极区13正对的第2主面42的部分成为p型集电极区14。由此，在IGBT为导通状态时，能够使电子及空穴注入n-区11的路径成为最短。所以，能够抑制IGBT的导通电阻上升。
另外，如图1所示，与n型阴极区15正对的第1主面41的部分成为p型区12。由此，在续流二极管为导通状态时，能够使电子及空穴注入到n-区11的路径为最短。由此，能够抑制二极管的正向电压VF上升。
另外，如图13所示，根据本实施例的半导体装置制造方法，p型集电极区14及n型阴极区15两者同时进行激光退火。因此，与p型集电极区14及n型阴极区15两者单独进行热处理的情况相比，能够使工序更简化。
(实施例2)
首先，说明本实施例2的半导体装置结构。
参照图16和17，本实施例的半导体装置具有形成于半导体基板1的外围面41P上的多个护环区16、形成于外围面41P上的多个保护电极层24和绝缘膜34。
护环区16是p型区，与单元区CL之间留出间隔而配置。在护环区16上形成例如由金属形成的保护电极层24。另外，为了防止保护电极层24与n-区11接触，设有绝缘膜34。护环区16和保护电极层24形成为将单元区CL围住。
再有，由于本实施例的其它结构都与上述实施例1的结构相同，对于同一要素附上同一标记，其说明省略。
另外，在图16及图17中图示了护环区16及保护电极层24将单元区CL三重包围的情况，但这些区域的数量可根据需要而增减。
下面用图18～图20，说明本实施例的半导体装置制造方法。
参照图18，例如在硅基板即半导体基板1的第1主面41的外围面41P上有选择地进行离子注入，导入杂质。由此，在第1主面41上形成将n型的n-区11三重包围的p型护环区16。再有，可采用通常的工艺进行被导入的杂质的活性化。
接着，形成绝缘膜34，将外围面41P的n-区11已露出的部分覆盖，并使护环区16的一部分在护环区16整圈地露出。
参照图19，在由外围区PR围住的单元区CL形成p型区12、n+发射极区13、绝缘膜33和栅电极层23。其形成方法与实施例1的图6～图8(第1～第3工序)相同。
接着，形成覆盖半导体基板1的第1主面41上已露出的栅电极层23的绝缘膜31。另外，形成绝缘膜33，将外围面41P上已露出的n-区11覆盖。绝缘膜31、34可同时形成。
参照图20，在单元区CL的第1主面41侧形成第1电极层21。另外，在护环区16的整圈上形成保护电极层24。与护环区16同样，将单元区CL三重包围地形成保护电极层24。第1电极层21和保护电极层24可同时形成。
接着，采用与实施例1的图10～图13(第5～第8工序)同样的方法，获得本实施例的半导体装置(图16)。
如图16所示，根据本实施例，在外围面41P上形成有p型护环区16。在第1及第2电极层21、22之间施加电压时，在由护环区16与n-区11之间构成的pn结部，形成耗尽层，以围住单元区CL。因此，能够提高半导体装置的电气耐压。
另外，在护环区16上形成例如由金属形成的保护电极层24。由此，能够使整个护环区16的电位均匀，能够提高上述的护环区16的作用。
(实施例3)
参照图21，本实施例的半导体装置中，在正对面42P上形成p型发射极区14。
再有，本实施例的其它结构与上述的实施例1的结构相同，对于同一要素附上同一标记，其说明省略。
根据本实施例，正对面42P是p型杂质区。另一方面，二极管区DD的第2主面42侧是n型杂质区。由此，在二极管区DD中，从第2主面42的n型阴极区15至p型区12形成pn结构，而从正对面42P至p型区12则形成pnp结构。所以，即使二极管为导通状态时，也没有从正对面42P部分向外围区PR的载流子供给。因此，实施例1中，恢复动作时从外围区PR流入单元区CL端部的电流(图14的斜箭头)进一步减少，能够进一步抑制恢复击穿。
再有，在上述所有的实施例中，p型和n型的各导电型也可为分别相反的导电型。
以上对本发明进行了详细说明，但这是仅为例示而不是限定，应当明白本发明的精神和范围仅由附加的权利要求范围限定。

Claims (8)

1.一种半导体装置，其中设有：
包括第1及第2主面并含有第1导电型的第1杂质区的半导体基板；
在所述半导体基板的所述第1主面上形成的、在所述第1主面上由所述第1杂质区围住的第2导电型的第2杂质区；
在所述第1主面上形成的、与所述第1杂质区之间夹着所述第2杂质区的第1导电型的第3杂质区；
在所述半导体基板的所述第2主面上有选择地形成的、与所述第2杂质区之间夹着所述第1杂质区的第2导电型的第4杂质区；
在所述半导体基板的所述第2主面上有选择地形成的、与所述第2杂质区之间夹着所述第1杂质区且其杂质浓度比所述第1杂质区高的第1导电型的第5杂质区；以及
在夹在所述第1杂质区和所述第3杂质区之间的所述第2杂质区上隔着绝缘膜相对而形成的控制电极层，
与所述第1主面上形成有所述第1杂质区的部分正对的所述第2主面的部分，是在所述第2主面上围住所述第4和第5杂质区的形成区域的、且具有所述第1杂质区的杂质浓度以下的浓度的第1导电型区域及第2导电型区域中的任一区域。
2.如权利要求1所述的半导体装置，其特征在于：
还设有在所述第1主面上隔着所述第1杂质区而围住所述第2杂质区的第2导电型的第6杂质区。
3.如权利要求2所述的半导体装置，其特征在于：
还设有在所述半导体基板的所述第1主面上形成的、与所述第6杂质区电气连接的保护电极层。
4.如权利要求1所述的半导体装置，其特征在于：
所述第4杂质区位于与所述第3杂质区正对的所述第2主面的部分。
5.如权利要求1所述的半导体装置，其特征在于：
在所述第2主面上，所述第4杂质区和所述第5杂质区在同一方向上延伸。
6.如权利要求5所述的半导体装置，其特征在于：
在所述第2主面上，所述第5杂质区由所述第4杂质区夹着。
7.一种半导体装置制造方法，包括以下工序：
通过在具有第1及第2主面、且具有第1导电型的第1杂质区的半导体基板的所述第1主面上有选择地导入杂质，从而在所述第1主面上形成由所述第1杂质区围住的第2导电型的第2杂质区；
在所述第2杂质区内的所述第1主面上形成第1导电型的第3杂质区，该区与所述第1杂质区之间夹着所述第2杂质区；
在夹于所述第1杂质区和所述第3杂质区之间的所述第2杂质区上形成隔着绝缘膜相对的控制电极层；
在所述第2主面上有选择地形成第2导电型的第4杂质区；以及
在与所述第2杂质区正对的所述第2主面的部分上有选择地形成其杂质浓度高于所述第1杂质区的第1导电型的第5杂质区。
8.如权利要求7所述的半导体装置制造方法，其特征在于：
在形成所述第4和所述第5杂质区后，进行所述第2主面的热处理。
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