KR100397882B1 - 전계효과-제어가능반도체소자 - Google Patents

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Abstract

본 발명은 전계 효과-제어 가능 반도체 소자에 관한 것이다. 본 발명에 따르면, 새로운 평탄화 기술을 사용하는 IGBT가 제공되며, 베이스 영역(6) 주위에 배치되는 차폐 영역(13)의 결합은 IGBT의 음극면에서의 소수 전하 캐리어 밀도를 증가시키고, 이는 순방향 전압(VCESat)의 감소를 가져온다. 차폐 영역(13)과 베이스 영역(6) 사이의 농도 변화로 인해 형성되는 부동 필드의 효과는 내부 영역이 더 이상은 소수 전하 캐리어에 대한 싱크와 같은 역할을 하지 않도록 하는 것이다. IGBT의 항복 전압이 차례 영역(13)의 결합에 의해 감소되지 않도록 하기 위하여, 높은 전도도의 비접속 부동 영역이 내부 영역(2)에 배치되고, 비접속 영역의 하부 에지부(16)는 차폐 영역(13)의 하부 에지부(14)보다 내부 영역(2)에서 더 깊다. 비접속 부동 영역(15)은 차폐 영역(14)과 내부 영역(2)에 대해 반대되는 도전형이다.

Description

전계 효과-제어 가능 반도체 소자{FIELD EFFECT CONTROLLABLE SEMICONDUCTOR COMPONENT}
이상에서 언급한 반도체 소자는 예를 들면, 미국 특허 출원 번호 제 4,364,073호에 IGBT(Insulated Gate Bipolar Transistor) 형태로 개시되어 있고 완전하게 설명되어 있다. 공지된 모든 IGBT는 제조 기술에 관계없이 본질적으로 유사하게 구성되고 유사한 전기적 작동을 한다. 순방향 모드에서, 높은 역전압이 차단되고 높은 전력이 스위칭될 수 있다. 역방향 모드에서, IGBT는 (게이트 전압에의해 영향을 받을 수 있는) 트랜지스터 특성이 중첩될 수 있는 클리어-아웃(clear-out) 다이오드 특성을 나타낸다. IGBT의 부하 전류 경로는 순방향 다이오드를 포함한다. 만일 MOS 트랜지스터가 스위칭-온되면, 다수의 전하 캐리어 전류가 MOS 트랜지스터를 경유하여 베이스 영역을 통해 그리고 pn 정션을 경유하여 콜렉터 영역으로 흐른다. 이에 의한 결과는 소수의 전하 캐리어가 내부 영역으로 주입된다는 것이다. 소수 전하 캐리어의 일부는 베이스 영역을 곧바로 경유하여 에미터 전극으로 흐른다. 소수 전하 캐리어 전류의 이러한 부분은 베이스 영역에서 전압 강하를 발생시킨다.
베이스 영역이 소수 캐리어에 대해 싱크와 같은 역할을 하기 때문에, 도입부에서 언급된 평탄한 IGBT에서는 소자의 항복 전압을 감소시킴 없이 순방향으로 콜렉터-에미터 전압을 곧바로 감소시키는 것은 불가능하다. 이는 IGBT가 DRAM 기술로부터 유출된 트렌치 구조와 함께 발전되어 왔기 때문이다. 도입부에서 언급한 평탄한 IGBT와 차이점은 V-자형 또는 U-자형 트렌치가 이방성 에칭에 의해 내부 영역으로 유입되고, 이러한 트렌치에서 게이트 전극이 내부 영역으로부터 절연되도록 배치된다는 점이다. 이는 매우 낮은 시트 저항과 높은 패킹 밀도를 야기한다.
하지만, 한편으로는 이러한 평탄하지 않는 배치는 비교적 간단한 평탄화 기술과는 많이 벗어난다는 단점을 가진다. 따라서, 본 발명의 목적은 트렌치 구조를 가지는 IGBT의 파라미터가 이상에 설명된 단점을 가지지 않는 도입부에서 언급된 바와 같은 전계 효과-제어 가능 소자를 제공하는 것이다.
본 발명에 따르면, 이러한 목적은 도입부에서 언급한 형태의 전계 효과-제어가능 반도체 소자에 의해 구현되고, 이러한 소자에서, 제 1 도전형 차폐 영역내에 삽입되는 베이스 영역이 자신을 둘러싸고 있는 내부 영역보다 더 높은 도핑 농도를 가진다는 점 및 제 2 도전형인 높은 도핑 농도를 가지는 적어도 하나의 접속되지 않은 부동 게이트가 내부 영역에 배치되고 이러한 영역의 하부 에지부는 차폐 영역의 하부 에지부보다 내부 영역에서 더 깊다는 점으로 인해 장점을 가진다.
이러한 차폐 영역의 결합 결과, 추가의 저항이 베이스 영역 바로 이전의 내부 영역을 유입되어 내부 영역내의 소수 전하 캐리어의 농도를 증가시킨다. 결과적으로, 내부 영역에서의 전압 강하는 현저하게 감소되고 따라서 정격 전류에서 순방향으로의 콜렉터-에미터 전압(VCESat)이 현저하게 감소된다. 결과적으로, 한편으로는 일정한-상태의 전력 손실이 최소화되고 또 한편으로는 높은 전류 밀도가 얻어질 수 있고, 이에 의한 결과로 더 작고 따라서 더 높은 비용-효과가 있는 반도체 소자가 동일한 전체 전류에 대해 사용될 수 있다.
차단 세기를 감소시키지 않기 위하여, 차폐 영역으로 둘러싸인 에미터 영역은 부도의 비-접속 영역에 의해 차폐된다.
IGBT는 일반적으로 병진적이고 규칙적으로 배치되고 셀간 영역에 의해 간격을 두고 분리되는 다수의 베이스 영역, 에미터 영역 및 차폐 영역을 가진다. 이러한 에미터 영역은 본 발명에서는 병렬로 접속된다. 이러한 셀 구조는 스트립형, 육각형, 삼각형, 원형 또는 사각형일 수 있다.
본 발명의 일실시예에서, 부동 영역은 차폐 영역 하부와 양극 영역 상부에배치된다. 하지만, 부동 영역이 차폐 영역에 인접하여 간격을 두고 분리되어 반도체 몸체부의 상부 표면내에 삽입되는 것 또한 가능하고 그 결과 부동 게이트는 셀-형 구조를 가진 IGBT내의 셀간 영역내에 위치된다.
차폐 영역과 베이스 영역 사이의 농도 변화에 의해 형성된 부동 전계 효과는 내부 영역이 더 이상은 소수의 전하 캐리어를 위한 싱크와 같은 역할을 하지 않도록 하고, IGBT가 온(on)된 상태에서 소수 전하 캐리어의 이에 상응하는 증가를 가져온다.
전형적으로, 도핑 농도는 내부 영역에서 보다 차폐 영역에서 현저하게 더 높다. 차폐 영역에서 1017/㎤의 도핑 농도와 내부 영역에서 1014/㎤의 도핑 농도가 특히 바람직한데, 이는 차폐 영역이 내부 영역보다 현저하게 높게 도핑되고 이러한 두 영역 사이의 실질적으로 높은 농도 변화가 발생하기 때문이고, 이러한 농도 변화는 내부 영역이 더 이상은 소수 전하 캐리어를 위한 싱크와 같은 역할 할 수 없도록 부동 필드에 영향을 미친다.
본 발명은 이하의 도시된 도면을 참조로한 실시예를 통해 상세히 설명될 것이다.
본 발명은 반도체 몸체부의 상부 표면에 인접하는 제 1 도전형 내부 영역, 반도체 몸체부의 하부 표면에 인접하는 제 2 도전형 양극 영역, 반도체 몸체부의 상부 표면내에 삽입되는 적어도 하나의 제 2 도전형 베이스 영역, 이러한 베이스 영역내에 삽입되는 적어도 하나의 제 1 도전형 에미터 영역, 반도체 몸체부의 상부 표면상에 배치되고 에미터 영역과 도전적으로 접속되는 에미터 전극, 반도체 몸체부의 하부 표면 하부에 배치되고 양극 영역에 도전적으로 접속되는 콜렉터 전극 및 절연 클리어런스를 가지며 반도체 몸체부의 상부 표면 상부에 배치되고 베이스 영역과 에미터 영역의 일부를 덮는 게이트 전극을 구비하는 반도체 몸체부를 포함하는 전계 효과-제어 가능 반도체 소자에 관한 것이다.
도 1은 본 발명에 따른 IGBT의 부분 단면도이다.
도 2는 본 발명에 따른 선택적인 IGBT의 부분 단면도이다.
도 3은 본 발명에 따른 추가의 선택적인 IGBT의 부분 단면도이다.
도 1 내지 도 3은 n-채널 IGBT를 사용하여 본 발명을 도시한다. 물론, 본 발명은 p-채널 IGBT에도 사용될 수 있다. 반도체 소자의 반도체 몸체부는 도 1내지 도 3에서 참조 부호 1로 표시된다. 반도체 몸체부는 상부 표면(3)과 하부 표면(4)을 가진다. 반도체 몸체부(1)의 상부 표면(3)에 인접하는 n-도핑 내부 영역(2) 또한 가진다. p-도핑 베이스 에미터 영역(7)이 상부 표면(3)내에 삽입된다. 두 개의 n+-도핑 에미터 영역(7)이 베이스 영역(6)에 삽입된다. 예를 들면, 알루미늄과 같은 금속으로 구성된 에미터 전극(8)이 베이스 영역(6)과 에미터 영역(7)과 접촉한다.
p+-도핑 양극 영역(5)은 내부 영역(2)의 하부 표면(4)에 인접한다. 상기 양극 영역은 금속화층을 통해 콜렉터 전극(9)에 접속된다. 셀간 영역(12)은 베이스 영역(6)에 인접하여 좌우측에 위치하고 서로에 대해 병진적이고 규칙적으로 배치된 베이스 영역을 간격을 두고 분리한다.
게이트 전극(10)이 상부 표면(3) 상부에서 게이트 산화물(11)에 의해 절연되어 배치된다. 게이트 전극(10)은 고도핑된 폴리실리콘 또는 금속으로 구성된다.
도 1에서, 베이스 영역(6)은 n+-고도핑 차폐 영역(13)에 삽입된다. 차폐 영역(14)은 자신을 둘러싸는 내부 영역(2)보다 현저하게 더 높은 도핑 농도를 가진다. 차폐 영역(13)은 좌측 수평 에지부(17)와 우측 수평 에지부(18)를 가진다.p+-고도핑되고 비접속된 부동 영역(15)은 이러한 두 수평 영역 각각에 대해 인접하여 위치하고 이들로부터 간격을 두고 분리된다. 이러한 두 부동 영역(15)의 하부 에지부(16)는 내부 영역(2)내에 깊게 위치한다. 특히, 부동 영역(15)의 하부 에지부는 차폐 영역(13)의 하부 에지부에서 보다 더 깊게 배치된다.
도 2는 본 발명의 선택적인 실시예를 도시하고, 여기서 부동 영역(15)은 차폐 영역(13)에 수평적으로 인접하여 배치되지 않고 차폐 영역(13) 하부와 양극 영역(5) 상부에 위치한다. 부동 영역(15)은 이 경우에 차폐 영역(14) 하부 에지부로부터 간격을 두고 분리되도록 배치되는 반면, 도 3에서는 차폐 영역(13)이 부동 영역(15)내에 삽입되는 실시예가 도시된다.
도시된 3 실시예 모두에서, 도핑 농도는 실질적으로 내부 영역(2)에서 보다 차폐 영역(13)에서 더 높다. 도시된 3 실시예 모두에서, 차폐 영역(13)내에서의 도핑 농도는 대략 1017/㎤의 값을 가지는 반면에, 내부 영역에서의 도핑 농도는 대략 1014/㎤의 값을 가진다.
본 발명에 따른 구조물을 제조하는 방법이 이하에서 도 3을 참조로 하여 설명된다. 예를 들면, 붕소인 p-형 도펀트가 n--도핑 기판 내부로 주입된다. 다음으로 도펀트는 "드라이브 인"되거나 또는 다음의 열-처리 단계에 의해 확산된다. n-고도핑 도전 영역(13)이 상기 드라이브 인 p+-도핑층 내부로 유입되고, 부동 영역(15)과 같은 역할을 한다. 이러한 n-고도핑 도전 영역은 차폐 영역(13)과 같은 역할을 한다. 다음으로 n-저도핑 도전층이 상기 층상에 다시 한번 에피택셜 증착되고 반도체 몸체부를 위 방향으로 종결한다. 다음으로, 이러한 층의 상부 표면상에 베이스 영역(6)이 삽입되고 n-고도핑 도전 영역(13', 13")이 베이스 영역의 수평 에지부에서의 추가의 주입에 의해 베이스 영역(6)에 주입된다. 이러한 n-고도핑 도전 영역(13', 13")은 다시 한번 정확하게 말하면, 하부에 위치하는 n-형 영역과 접촉하도록 드라이브 인된다. 끝으로, 이러한 영역은 베이스 영역의 주변부를 형성한다. 이러한 방법으로 제조된 반도체 몸체부는 최상부에서 추가로 처리된다. 즉, 에미터 영역, 에미터 전극, 가능한 단락 회로 영역 및 게이트 전극 또한 형성된다.
도 1 내지 도 3에 도시된 구조물의 기능이 이하에서 상세히 설명된다.
차폐 영역(13)의 결과로, 소수 전하 캐리어에 대한 추가의 저항이 내부 영역(2)내에 결합된다. 이러한 추가의 저항은 정격 전류에서 순방향으로의 콜렉터-에미터 전압의 큰 감소를 가져온다 즉, VCESat가 현저하게 감소된다. 결과적으로, 한편으로는 일정한-상태의 전력 손실을 최소화하고 또 한편으로는 더 높은 전류 밀도를 얻을 수 있으며, 이에 의해 더 작고 비용-효과가 있는 반도체 소자를 동일한 전체 전류에 대해 제공할 수 있게 된다.
이러한 차폐 영역(13)의 결합은 IGBT의 양극면 즉, 베이스 영역(6) 하부에서 소수 전하 캐리어의 상당한 증가를 가져온 구조를 제공한다. 차폐 영역(13)과 내부 영역(2) 사이의 농도 변화 때문에 형성되는 부동 필드의 효과는 베이스 영역(6)이 더 이상은 소수 전하 캐리어에 대한 싱크와 같은 역할을 할 수 없게 된다는 것이고, 이는 IGBT가 온된 상태에서 소수 전하 캐리어의 이에 상응하는 증가를 가져온다. IGBT의 항복 전압이 차폐 영역(13)의 결합에 의해 감소되지 않도록 하기 위하여, 반대되는 도전형의 비접속 부동 영역(15)이 결합되고, 이러한 영역은 차폐 영역(13) 하부와 양극 영역(5) 상부에 배치되거나 또는 셀간 영역(12)내의 베이스 영역(6)에 인접하여 위치한다. 여기서 중요한 것은 반대되는 도전형인 비접속 부동영역(15)은 내부 영역 내부로의 차폐부의 관통 깊이보다 현저하게 더 큰 관통 깊이를 가진다는 것이다. 차폐 영역(13)에 대해 반대되는 도전형인 비접속 부동 영역의 목적은 음극면에서 곧바로 즉, 베이스 영역(6) 하부에서 곧바로 영역을 차폐하는 것 다시 말해, 베이스 영역(6)의 하부 에지부에 대해 가능한 한 멀리 동전위 라인의 경로를 보호하는 것이다. 이는 매우 작은 VCESat뿐만 아니라 높은 차단 강도를 구현할 수 있다.

Claims (6)

  1. a) 반도체 몸체부(1)의 상부 표면(3)에 인접하는 제 1 도전형 내부 영역(2);
    b)상기 반도체 몸체부(1)의 하부 표면(4)에 인접하는 제 2 도전형 양극 영역(5);
    c)상기 반도체 몸체부(1)의 상기 상부 표면(3)내에 삽입되는 적어도 하나의 제 2 도전형 베이스 영역(6);
    d)상기 베이스 영역(6)내에 삽입되는 적어도 하나의 제 1 도전형 에미터 영역(7);
    e)상기 반도체 몸체부(1)의 상기 상부 표면(3)상에 배치되고 상기 에미터 영역(7)에 도전적으로 접속되는 에미터 전극(8);
    f)상기 반도체 몸체부(1)의 상기 하부 표면(4) 하부에 배치되고 상기 양극 영역(5)에 도전적으로 접속되는 콜렉터 전극(9); 및
    g)절연 클리어런스를 가지며, 상기 반도체 몸체부(1) 상기 상부 표면(3)상에 배치되고, 상기 베이스 영역(6) 및 상기 에미터 영역(7)의 일부를 덮는 게이트 전극(10)을 구비하는 반도체 몸체부(1)를 가지는 전계 효과-제어 가능 반도체 소자에 있어서,
    h)상기 베이스 영역(6)은 자신을 둘러싸는 내부 영역(2)보다 더 높은 도핑 농도를 가지는 제 1 도전형 차폐 영역(13)내에 삽입되며;
    I)제 2 도전형의 높은 전도도를 가진 적어도 하나의 비접속 부동 영역(15)이상기 내부 영역(2)에 제공되며, 상기 비접속 부동 영역(15)의 하부 에지부(16)는 상기 차폐 영역(13)의 하부 에지부(14)보다 상기 내부 영역(2)에서 더 깊은 것을 특징으로 하는 전계 효과-제어 가능 반도체 소자.
  2. 제 1 항에 있어서, 상기 다수의 베이스 영역(6), 상기 에미터 영역(7) 및 상기 차폐 영역(13)이 병진적이고 규칙적으로 배치되어 상기 반도체 몸체부(1)내에서 셀간 영역(12)에 의해 간격을 두고 분리되는 것을 특징으로 하는 전계 효과-제어 가능 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 비접속 부동 영역(15)은 상기 차폐 영역(13) 하부와 상기 양극 영역(5) 상부에 배치되는 것을 특징으로 하는 전계 효과-제어 가능 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 비접속 부동 영역(15)은 상기 차폐 영역(13)에 인접하여 간격을 두고 분리되며 상기 반도체 몸체부(1)의 상부 표면(3)내에 삽입되는 것을 특징으로 하는 전계 효과-제어 가능 반도체 소자.
  5. 제 3 항에 있어서, 상기 차폐 영역(13)의 도핑 농도는 상기 내부 영역(2)의 도핑 농도의 103배 이상인 것을 특징으로 하는 전계 효과-제어 가능 반도체 소자.
  6. 제 4 항에 있어서, 상기 차폐 영역(13)의 도핑 농도는 상기 내부 영역(2)의 도핑 농도의 103배 이상인 것을 특징으로 하는 전계 효과-제어 가능 반도체 소자.
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