JP4044735B2 - バイポーラ高電圧電力素子 - Google Patents
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Description
【０００１】
本発明は、半導体基体を備えるバイポーラ高電圧電力素子に関し、ここでこの半導体基体に、相互に間隔を置かれて少なくとも２つの電極が設けられており、これらの電極の間でドリフト区間が第１導電形の半導体領域内に形成されている。
【０００２】
バイポーラ半導体素子、例えばダイオード、バイポーラトランジスタ、またはＩＧＢＴ（絶縁ゲートを備えるバイポーラトランジスタ）では、ダイナミック特性はドリフト区間に、すなわちバイポーラトランジスタではベースに存在する少数キャリアによってほとんど決定される。すなわちベース幅が小さければ小さいほど、それだけ高い限界周波数を最終的に達成することができる。
【０００３】
最近では、バイポーラトランジスタにおいてベース幅を約３０ｎｍにまで減らすことに成功しており、これによってすでに説明した、ベースに蓄積される少数キャリアの低減が行われ、限界周波数を高めることができそうである。しかし判明したことは、確かにバイポーラトランジスタのベース幅を約３０ｎｍにまで減らすと、ベースに蓄積される少数キャリアの量ないしは拡散容量を低減でき、これによって最終的に限界周波数を約５０ＧＨｚにまで相応に高めることができるが、同時に耐圧は数ボルトに下がってしまうということである。
【０００４】
高電圧電力素子、例えば数ｋＶまでの電圧を印加することの可能なＩＧＢＴまたはダイオードでは、ベース幅は、要求される耐圧および高電圧電力素子の構造によりそれ自体で決まる。しかしながらまったく一般的にはドリフトゾーン、すなわちバイポーラトランジスタではベースゾーンに蓄積される少数キャリアによって、最大動作周波数が決まってしまうか、またはこの素子のオンオフ時にダイナミック損失が発生してしまう。
【０００５】
確かにバイポーラ高電圧電力素子のダイナミック損失は低減することができ、これは例えばＩＧＢＴではエミッタ効率を下げることにより、蓄積される少数キャリアの量を減らすことによって行われる。しかしこのようなやり方では必然的に静的損失が増加してしまう。また荷電キャリアのライフタイムを、相応のライフタイムキラーすなわち金または白金をドーピングすることによって、または電子照射またはヘリウム照射によって短くすることができ、これによってダイナミック損失を低減することができる。
【０００６】
しかしながらこのようなやり方では同時に静的損失も増加してしまう。
【０００７】
したがって本発明の課題は、バイポーラ高電圧電力素子を改善して、ドリフト区間が比較的大きくてもスイッチング損失が格段に低減され、ひいては可能な動作周波数が格段に上昇し、しかもこの際にこのバイポーラ高電圧電力素子の導通特性が損なわれないバイポーラ高電圧電力素子を提供することである。
【０００８】
この課題は、半導体基体を有するバイポーラ高電圧ＩＧＢＴであって、この半導体基体は、ドリフト区間を形成する第１導電形の半導体領域と、この半導体領域の下にある、第１導電形とは異なる第２導電形の半導体基板とから構成されており、また上記の半導体基体の互いに反対側を向いた２つの表面に、相互に間隔を置いて少なくとも２つの電極が設けられている形式のバイポーラ高電圧ＩＧＢＴにおいて、本発明により、上記の半導体領域に第２導電形の複数のポテンシャルフリーゾーンが設けられており、ここでこれらのゾーンは、上記の一方の電極を有する表面から他方の電極を有する半導体基板の近くまで延在し、これによってこれらのそれぞれのポテンシャルフリーゾーンが半導体領域および半導体基板と、第１導電形のベースを有するバイポーラトランジスタを構成しており、第２導電形のチャネルを有する第１のＭＯＳトランジスタと、第１導電形のチャネルを有する第２のＭＯＳトランジスタとが、上記半導体領域の表面に接して２つのポテンシャルフリーゾーンの間に設けられており、上記のポテンシャルフリーゾーンのうちの１つは第１ＭＯＳトランジスタのソースとして、上記の半導体領域はそのチャネルとして、また表面に入れられた第２導電形の領域はそのドレインとして使用され、また第２導電形の領域に入れられた第１導電形のゾーンは第２ＭＯＳトランジスタのソースとして、第２導電形の領域はそのチャネルとして、また半導体領域はそのドレインとして使用され、第２ＭＯＳトランジスタは、ＩＧＢＴの構成部分をなしており、また上記のポテンシャルフリーゾーンは、上記の第１ＭＯＳトランジスタのチャネルおよびドレインを介して、表面に設けられた一方の電極に、またバイポーラトランジスタのベースを介して、半導体基板に接続された他方の電極に接続されており、上記のポテンシャルフリーのゾーンは、当該ＩＧＢＴがスイッチオンされた場合、第２導電形の荷電キャリアを前記半導体領域に出し、当該ＩＧＢＴがスイッチオフされた場合、第２導電形の荷電キャリアを前記半導体領域から受け取ることを特徴とするバイポーラ高電圧ＩＧＢＴを構成することによって解決される。
【０００９】
本発明のバイポーラ高電圧電力素子では、（耐圧が同じ場合に）ダイナミック損失と静的損失との間で上記のような「妥協」をしなくてもよい。このために第１導電形の半導体領域すなわち例えば、バイポーラトランジスタのｎ導電形のドリフト区間に、第２導電形のポテンシャルフリーゾーンすなわちｐ導電形ゾーンが、拡散または打ち込みによって挿入される。ｎ導電形の半導体領域では「ｐ形パイル」とも称することのできるこれらのポテンシャルフリーゾーンの役割は、少数キャリア、すなわちこの例ではホールを「オーミック線路」によって、ポテンシャルフリーゾーン間に存在する半導体領域に入れ、ないしはここから導き出すことである。
このやり方、すなわちオン時に少数キャリアを半導体領域にポテンシャルフリーゾーンから入れ、オフ時に少数キャリアを半導体領域からポテンシャルフリーゾーンに出すことは、拡散による少数キャリア密度の上昇ないしは下降よりも格段に高速に行えることが分かった。
【００１１】
有利にはこれらのポテンシャルフリーゾーンは、第２導電形のチャネルを備える１つずつのＭＯＳトランジスタまたは第１導電形のベースを備えるバイポーラトランジスタを介して、２つの電極に接続されたアクティブな、電力素子の領域に接続されている。したがって例えば、ドリフト区間としてのｎ導電形の半導体領域を備えるＩＧＢＴではｐ導電形のパイルは、ｐｎｐトランジスタによってＩＧＢＴのエミッタないしはアノードに、またｐ−ＭＯＳトランジスタによってＩＧＢＴのチャネルないしはボディ領域に接続されている。この場合にＩＧＢＴがオンになると、ホールはｐｎｐトランジスタとｐ導電形のパイルを介してドリフト区間に運ばれる。その一方、オフ時にはｐ−ＭＯＳトランジスタはオンになり、これによって少数キャリアすなわちホールが、ｎ導電形の半導体領域から、ｐ導電形のパイルを介して多数キャリアとして、またｐ−ＭＯＳトランジスタを介して流れ出すことができる。
【００１２】
本発明の別の発展形態では、このＭＯＳトランジスタは、相応のアクティブ領域を含む別のＭＯＳトランジスタと接続されている。ここで例えばこれらの２つのＭＯＳトランジスタのゲートを相互に接続することができる。
【００１３】
したがって上記の例では、ｐ−ＭＯＳトランジスタ（これを介して少数キャリアがドリフト区間から流れる）のゲートは、ｎ−ＭＯＳトランジスタのゲートに接続されている。この場合に動作周波数に依存して、スイッチオフ損失を低減するためにまずｐ−ＭＯＳトランジスタをオンにし、つぎに例えば１μｓの遅延の後、ｎ−ＭＯＳトランジスタをオフにすると有利である。この遅延は別個の制御部によって実現でき、または遅延素子、例えば２つのゲート間の抵抗値の高い抵抗によって実現することもできる。ここでこの遅延素子もバイポーラ高電圧電力素子の半導体チップに集積することができる。
【００１４】
半導体領域およびポテンシャルフリーゾーンのドーピングは、この半導体領域および半導体ゾーンが相互に「補償し」合って高い阻止電圧が得られるように調整される。ここで有利には１立方センチメートル当たりの荷電キャリア数が５×１０１４〜５×１０１６であるドーピングが選択される。
【００１５】
しかしここで可能な限りに高濃度のｎドーピングが、例えばｎ導電形半導体領域においてユニポーラトランジスタの場合と同様に得られることは重要ではない。むしろポテンシャルフリーの半導体ゾーンの抵抗を、すなわち上記のｐ導電形のパイルの例では電圧が低くてもホールが十分に高速に流れ出すように適合させなければならない。すなわちこの場合、導通状態における良好な導電率のために必要なキャリア過剰はｐ導電形のエミッタによって得られ、ｐ導電形パイルがマイナスに作用することはない。それはこのｐ導電形パイルは導通動作中、吸引側のｐ導電形領域に接続されていないからである。これはオフ時にはじめて、ｐ−ＭＯＳトランジスタによって行われる。
【００１６】
本発明はＩＧＢＴの場合に殊に有利に適用可能である。それはここでは殊に大きなキャリア過剰が生じ、この場合にこれを直ちにポテンシャルフリーゾーンを介して出せるからである。本発明にしたがって作成したＩＧＢＴは、従来のＩＧＢＴと比べて導通電圧が同じ場合に、スイッチオフ損失が８０％まで低減されることが分かった。いわゆる「フィールドストップＩＧＢＴ」に対しても本発明によってスイッチオフ損失を半減することも可能である。
【００１７】
本発明のバイポーラ高電圧電力素子の別の適用例は、例えばダイオードである。ダイオードではポテンシャルフリー領域を、アノードのｐ導電形領域に直接接続することもでき、これにより付加的なｐ−ＭＯＳトランジスタは不要である。
【００１８】
本発明を以下、図面に基づいて詳しく説明する。ここで、
図１は、本発明の第１実施例のＩＧＢＴの断面図を示しており、
図２は、本発明の第２実施例のダイオードの断面図を示しており、
図３は、本発明の第３実施例のＩＧＢＴの断面図を示している。
【００１９】
図１は、ｐ＋導電形の半導体サブストレート２上にｎ導電形半導体領域１を備えるＩＧＢＴの断面図を示している。この半導体サブストレート２はアノードＡに接続されたエミッタを形成している。この半導体サブストレートとは反対側の、半導体領域１の表面にはｐ導電形半導体領域３が収容されており、この半導体領域３内にｎ＋導電形のソースゾーン４がある。
【００２０】
半導体サブストレート２、半導体領域１、半導体領域３およびソースゾーン４は有利にはシリコンからなる。しかし場合によっては別の半導体材料を使用することも可能である。
【００２１】
ソースゾーン４および半導体領域３は半導体領域１と共に、半導体領域３（ボディ）の上部に配置されたゲート電極ＧＮを備えるｎ−ＭＯＳトランジスタ５を形成している。ここではさらにカソード端子Ｋを備えるカソード電極６が示されており、この電極は半導体領域３およびソースゾーン４に接触接続している。
【００２２】
本発明では半導体領域１内に、有利にはポテンシャルフリーの、すなわち半導体領域３に接続されていないｐ導電形ゾーン７がある。
【００２３】
図１では右側のポテンシャルフリーの半導体ゾーン７は、ゲート電極ＧＰ、半導体領域３、およびこの半導体領域３とポテンシャルフリーゾーン７との間に配置された半導体領域１の部分と共にｐ−ＭＯＳトランジスタ８を形成している。さらに図１の左側のポテンシャルフリー半導体ゾーン７は、半導体領域１と半導体サブストレート２と共にｐｎｐトランジスタ９を形成している。
【００２４】
このポテンシャルフリーゾーン７の役割は、この実施例ではホールである少数キャリアを、オーミック線路によって、ｐ導電形のゾーン７間にある、ｎ導電形の半導体領域１の領域に入れる、ないしはこれから導き出すことである。ここでこのポテンシャルフリーゾーン７は、ｐｎｐトランジスタ９によってＩＧＢＴのｐ導電形エミッタまたはアノードＡに、またｐ−ＭＯＳトランジスタ８によって半導体領域３（ボディ）に接続されている。ＭＯＳトランジスタ８およびｐｎｐトランジスタ９の代わりに、それぞれバイポーラトランジスタ（ＭＯＳトランジスタ８に対して）またはＭＯＳトランジスタ（バイポーラトランジスタ９に対して）を使用することも可能である。
【００２５】
ＭＯＳトランジスタ５のチャネル領域は同時に、ＭＯＳないしはバイポーラトランジスタのドレインないしはコレクタ領域を形成している。
【００２６】
ＩＧＢＴのオン時には（図１の左半面を参照されたい）、ホール（参照符号１０を参照されたい）は、ｐｎｐトランジスタ９とゾーン７を介して、半導体領域１のドリフト区間に運ばれる。オフ時には（図１の右半面を参照されたい）、ｐ−ＭＯＳトランジスタ８はオンになり、これによって少数キャリアは半導体領域１から、ゾーン７を介して多数キャリアとして、またｐ−ＭＯＳトランジスタ８を介して流れることができる。ホール１０の流れ込みおよび流れ出しは図１ではそれぞれ矢印によって示されている。
【００２７】
図１ではオン経過およびオフ経過の両方が示されているが、当然のことながら２つのゾーン７では、オン経過またはオフ経過のいずれか一方だけが常に同時に行われる。すなわちオン時には両方のゾーン７に左側に示した関係が生じ、その一方オフ時には右側に示した状況になる。
【００２８】
ｎ−ＭＯＳトランジスタ５のゲート電極ＧＮと、ｐ−ＭＯＳトランジスタ８のゲート電極ＧＰとは、図１に示したように相互に接続することができる。場合によってはさらに遅延素子１１を、ゲート電極ＧＮとＧＰとの間の接続線路に設けることができる。これによってスイッチオフ損失を低減するために、まずｐ−ＭＯＳトランジスタ８をオンにし、つぎに例えば１μｓの遅延の後、ｎ−ＭＯＳトランジスタ５をオフにすることが可能である。遅延素子１１の代わりに場合によっては、２つのゲート電極ＧＰまたはＧＮを時間をずらしてないしは別個に制御することも可能である。この場合、これらのゲート電極は相互に接続されない。
【００２９】
本発明の別の実施形態ではトランジスタ５，８は有利には別個にかつ外部から制御される。
【００３０】
半導体領域１または半導体ゾーン７のドーピング濃度は、電圧が低くてもホール１０が十分に高速に流れ出すように調整される。有利なドーピング濃度は、１立方センチメートル当たりの荷電キャリア数が５×１０１４〜５×１０１６である。
【００３１】
図２は、ダイオードとして実施された本発明の別の実施例である。ここではｎ導電形の半導体領域１に、ｐ導電形領域ゾーン７が埋め込まれており、これらのゾーンはここでは直接、ｐ導電形領域１２にアノードＡであるアルミニウム層１３の下で接続されている。カソードＫはｎ＋導電形の半導体サブストレート２に接続されている。このような形態では付加的なｐ−ＭＯＳトランジスタ８は不要である。
【００３２】
最後の図３は、本発明の別の実施例を示しており、ここでは隣接するＩＧＢＴセルの間でゲートがつながっており、ＧＰ＝ＧＮが成り立つ。
【００３３】
本発明のバイポーラ高電圧電力素子は、垂直または横方向に構成することができる。すなわち第１導電形のドリフト区間および第２導電形のゾーン７を、半導体基体１の表面に対して実質的に平行または垂直に配置可能である。
【図面の簡単な説明】
【図１】 本発明の第１実施例のＩＧＢＴの断面図である。
【図２】 本発明の第２実施例のダイオードの断面図である。
【図３】 本発明の第３実施例のＩＧＢＴの断面図である。
本発明は、半導体基体を備えるバイポーラ高電圧電力素子に関し、ここでこの半導体基体に、相互に間隔を置かれて少なくとも２つの電極が設けられており、これらの電極の間でドリフト区間が第１導電形の半導体領域内に形成されている。
【０００２】
バイポーラ半導体素子、例えばダイオード、バイポーラトランジスタ、またはＩＧＢＴ（絶縁ゲートを備えるバイポーラトランジスタ）では、ダイナミック特性はドリフト区間に、すなわちバイポーラトランジスタではベースに存在する少数キャリアによってほとんど決定される。すなわちベース幅が小さければ小さいほど、それだけ高い限界周波数を最終的に達成することができる。
【０００３】
最近では、バイポーラトランジスタにおいてベース幅を約３０ｎｍにまで減らすことに成功しており、これによってすでに説明した、ベースに蓄積される少数キャリアの低減が行われ、限界周波数を高めることができそうである。しかし判明したことは、確かにバイポーラトランジスタのベース幅を約３０ｎｍにまで減らすと、ベースに蓄積される少数キャリアの量ないしは拡散容量を低減でき、これによって最終的に限界周波数を約５０ＧＨｚにまで相応に高めることができるが、同時に耐圧は数ボルトに下がってしまうということである。
【０００４】
高電圧電力素子、例えば数ｋＶまでの電圧を印加することの可能なＩＧＢＴまたはダイオードでは、ベース幅は、要求される耐圧および高電圧電力素子の構造によりそれ自体で決まる。しかしながらまったく一般的にはドリフトゾーン、すなわちバイポーラトランジスタではベースゾーンに蓄積される少数キャリアによって、最大動作周波数が決まってしまうか、またはこの素子のオンオフ時にダイナミック損失が発生してしまう。
【０００５】
確かにバイポーラ高電圧電力素子のダイナミック損失は低減することができ、これは例えばＩＧＢＴではエミッタ効率を下げることにより、蓄積される少数キャリアの量を減らすことによって行われる。しかしこのようなやり方では必然的に静的損失が増加してしまう。また荷電キャリアのライフタイムを、相応のライフタイムキラーすなわち金または白金をドーピングすることによって、または電子照射またはヘリウム照射によって短くすることができ、これによってダイナミック損失を低減することができる。
【０００６】
しかしながらこのようなやり方では同時に静的損失も増加してしまう。
【０００７】
したがって本発明の課題は、バイポーラ高電圧電力素子を改善して、ドリフト区間が比較的大きくてもスイッチング損失が格段に低減され、ひいては可能な動作周波数が格段に上昇し、しかもこの際にこのバイポーラ高電圧電力素子の導通特性が損なわれないバイポーラ高電圧電力素子を提供することである。
【０００８】
この課題は、半導体基体を有するバイポーラ高電圧ＩＧＢＴであって、この半導体基体は、ドリフト区間を形成する第１導電形の半導体領域と、この半導体領域の下にある、第１導電形とは異なる第２導電形の半導体基板とから構成されており、また上記の半導体基体の互いに反対側を向いた２つの表面に、相互に間隔を置いて少なくとも２つの電極が設けられている形式のバイポーラ高電圧ＩＧＢＴにおいて、本発明により、上記の半導体領域に第２導電形の複数のポテンシャルフリーゾーンが設けられており、ここでこれらのゾーンは、上記の一方の電極を有する表面から他方の電極を有する半導体基板の近くまで延在し、これによってこれらのそれぞれのポテンシャルフリーゾーンが半導体領域および半導体基板と、第１導電形のベースを有するバイポーラトランジスタを構成しており、第２導電形のチャネルを有する第１のＭＯＳトランジスタと、第１導電形のチャネルを有する第２のＭＯＳトランジスタとが、上記半導体領域の表面に接して２つのポテンシャルフリーゾーンの間に設けられており、上記のポテンシャルフリーゾーンのうちの１つは第１ＭＯＳトランジスタのソースとして、上記の半導体領域はそのチャネルとして、また表面に入れられた第２導電形の領域はそのドレインとして使用され、また第２導電形の領域に入れられた第１導電形のゾーンは第２ＭＯＳトランジスタのソースとして、第２導電形の領域はそのチャネルとして、また半導体領域はそのドレインとして使用され、第２ＭＯＳトランジスタは、ＩＧＢＴの構成部分をなしており、また上記のポテンシャルフリーゾーンは、上記の第１ＭＯＳトランジスタのチャネルおよびドレインを介して、表面に設けられた一方の電極に、またバイポーラトランジスタのベースを介して、半導体基板に接続された他方の電極に接続されており、上記のポテンシャルフリーのゾーンは、当該ＩＧＢＴがスイッチオンされた場合、第２導電形の荷電キャリアを前記半導体領域に出し、当該ＩＧＢＴがスイッチオフされた場合、第２導電形の荷電キャリアを前記半導体領域から受け取ることを特徴とするバイポーラ高電圧ＩＧＢＴを構成することによって解決される。
【０００９】
本発明のバイポーラ高電圧電力素子では、（耐圧が同じ場合に）ダイナミック損失と静的損失との間で上記のような「妥協」をしなくてもよい。このために第１導電形の半導体領域すなわち例えば、バイポーラトランジスタのｎ導電形のドリフト区間に、第２導電形のポテンシャルフリーゾーンすなわちｐ導電形ゾーンが、拡散または打ち込みによって挿入される。ｎ導電形の半導体領域では「ｐ形パイル」とも称することのできるこれらのポテンシャルフリーゾーンの役割は、少数キャリア、すなわちこの例ではホールを「オーミック線路」によって、ポテンシャルフリーゾーン間に存在する半導体領域に入れ、ないしはここから導き出すことである。
このやり方、すなわちオン時に少数キャリアを半導体領域にポテンシャルフリーゾーンから入れ、オフ時に少数キャリアを半導体領域からポテンシャルフリーゾーンに出すことは、拡散による少数キャリア密度の上昇ないしは下降よりも格段に高速に行えることが分かった。
【００１１】
有利にはこれらのポテンシャルフリーゾーンは、第２導電形のチャネルを備える１つずつのＭＯＳトランジスタまたは第１導電形のベースを備えるバイポーラトランジスタを介して、２つの電極に接続されたアクティブな、電力素子の領域に接続されている。したがって例えば、ドリフト区間としてのｎ導電形の半導体領域を備えるＩＧＢＴではｐ導電形のパイルは、ｐｎｐトランジスタによってＩＧＢＴのエミッタないしはアノードに、またｐ−ＭＯＳトランジスタによってＩＧＢＴのチャネルないしはボディ領域に接続されている。この場合にＩＧＢＴがオンになると、ホールはｐｎｐトランジスタとｐ導電形のパイルを介してドリフト区間に運ばれる。その一方、オフ時にはｐ−ＭＯＳトランジスタはオンになり、これによって少数キャリアすなわちホールが、ｎ導電形の半導体領域から、ｐ導電形のパイルを介して多数キャリアとして、またｐ−ＭＯＳトランジスタを介して流れ出すことができる。
【００１２】
本発明の別の発展形態では、このＭＯＳトランジスタは、相応のアクティブ領域を含む別のＭＯＳトランジスタと接続されている。ここで例えばこれらの２つのＭＯＳトランジスタのゲートを相互に接続することができる。
【００１３】
したがって上記の例では、ｐ−ＭＯＳトランジスタ（これを介して少数キャリアがドリフト区間から流れる）のゲートは、ｎ−ＭＯＳトランジスタのゲートに接続されている。この場合に動作周波数に依存して、スイッチオフ損失を低減するためにまずｐ−ＭＯＳトランジスタをオンにし、つぎに例えば１μｓの遅延の後、ｎ−ＭＯＳトランジスタをオフにすると有利である。この遅延は別個の制御部によって実現でき、または遅延素子、例えば２つのゲート間の抵抗値の高い抵抗によって実現することもできる。ここでこの遅延素子もバイポーラ高電圧電力素子の半導体チップに集積することができる。
【００１４】
半導体領域およびポテンシャルフリーゾーンのドーピングは、この半導体領域および半導体ゾーンが相互に「補償し」合って高い阻止電圧が得られるように調整される。ここで有利には１立方センチメートル当たりの荷電キャリア数が５×１０１４〜５×１０１６であるドーピングが選択される。
【００１５】
しかしここで可能な限りに高濃度のｎドーピングが、例えばｎ導電形半導体領域においてユニポーラトランジスタの場合と同様に得られることは重要ではない。むしろポテンシャルフリーの半導体ゾーンの抵抗を、すなわち上記のｐ導電形のパイルの例では電圧が低くてもホールが十分に高速に流れ出すように適合させなければならない。すなわちこの場合、導通状態における良好な導電率のために必要なキャリア過剰はｐ導電形のエミッタによって得られ、ｐ導電形パイルがマイナスに作用することはない。それはこのｐ導電形パイルは導通動作中、吸引側のｐ導電形領域に接続されていないからである。これはオフ時にはじめて、ｐ−ＭＯＳトランジスタによって行われる。
【００１６】
本発明はＩＧＢＴの場合に殊に有利に適用可能である。それはここでは殊に大きなキャリア過剰が生じ、この場合にこれを直ちにポテンシャルフリーゾーンを介して出せるからである。本発明にしたがって作成したＩＧＢＴは、従来のＩＧＢＴと比べて導通電圧が同じ場合に、スイッチオフ損失が８０％まで低減されることが分かった。いわゆる「フィールドストップＩＧＢＴ」に対しても本発明によってスイッチオフ損失を半減することも可能である。
【００１７】
本発明のバイポーラ高電圧電力素子の別の適用例は、例えばダイオードである。ダイオードではポテンシャルフリー領域を、アノードのｐ導電形領域に直接接続することもでき、これにより付加的なｐ−ＭＯＳトランジスタは不要である。
【００１８】
本発明を以下、図面に基づいて詳しく説明する。ここで、
図１は、本発明の第１実施例のＩＧＢＴの断面図を示しており、
図２は、本発明の第２実施例のダイオードの断面図を示しており、
図３は、本発明の第３実施例のＩＧＢＴの断面図を示している。
【００１９】
図１は、ｐ＋導電形の半導体サブストレート２上にｎ導電形半導体領域１を備えるＩＧＢＴの断面図を示している。この半導体サブストレート２はアノードＡに接続されたエミッタを形成している。この半導体サブストレートとは反対側の、半導体領域１の表面にはｐ導電形半導体領域３が収容されており、この半導体領域３内にｎ＋導電形のソースゾーン４がある。
【００２０】
半導体サブストレート２、半導体領域１、半導体領域３およびソースゾーン４は有利にはシリコンからなる。しかし場合によっては別の半導体材料を使用することも可能である。
【００２１】
ソースゾーン４および半導体領域３は半導体領域１と共に、半導体領域３（ボディ）の上部に配置されたゲート電極ＧＮを備えるｎ−ＭＯＳトランジスタ５を形成している。ここではさらにカソード端子Ｋを備えるカソード電極６が示されており、この電極は半導体領域３およびソースゾーン４に接触接続している。
【００２２】
本発明では半導体領域１内に、有利にはポテンシャルフリーの、すなわち半導体領域３に接続されていないｐ導電形ゾーン７がある。
【００２３】
図１では右側のポテンシャルフリーの半導体ゾーン７は、ゲート電極ＧＰ、半導体領域３、およびこの半導体領域３とポテンシャルフリーゾーン７との間に配置された半導体領域１の部分と共にｐ−ＭＯＳトランジスタ８を形成している。さらに図１の左側のポテンシャルフリー半導体ゾーン７は、半導体領域１と半導体サブストレート２と共にｐｎｐトランジスタ９を形成している。
【００２４】
このポテンシャルフリーゾーン７の役割は、この実施例ではホールである少数キャリアを、オーミック線路によって、ｐ導電形のゾーン７間にある、ｎ導電形の半導体領域１の領域に入れる、ないしはこれから導き出すことである。ここでこのポテンシャルフリーゾーン７は、ｐｎｐトランジスタ９によってＩＧＢＴのｐ導電形エミッタまたはアノードＡに、またｐ−ＭＯＳトランジスタ８によって半導体領域３（ボディ）に接続されている。ＭＯＳトランジスタ８およびｐｎｐトランジスタ９の代わりに、それぞれバイポーラトランジスタ（ＭＯＳトランジスタ８に対して）またはＭＯＳトランジスタ（バイポーラトランジスタ９に対して）を使用することも可能である。
【００２５】
ＭＯＳトランジスタ５のチャネル領域は同時に、ＭＯＳないしはバイポーラトランジスタのドレインないしはコレクタ領域を形成している。
【００２６】
ＩＧＢＴのオン時には（図１の左半面を参照されたい）、ホール（参照符号１０を参照されたい）は、ｐｎｐトランジスタ９とゾーン７を介して、半導体領域１のドリフト区間に運ばれる。オフ時には（図１の右半面を参照されたい）、ｐ−ＭＯＳトランジスタ８はオンになり、これによって少数キャリアは半導体領域１から、ゾーン７を介して多数キャリアとして、またｐ−ＭＯＳトランジスタ８を介して流れることができる。ホール１０の流れ込みおよび流れ出しは図１ではそれぞれ矢印によって示されている。
【００２７】
図１ではオン経過およびオフ経過の両方が示されているが、当然のことながら２つのゾーン７では、オン経過またはオフ経過のいずれか一方だけが常に同時に行われる。すなわちオン時には両方のゾーン７に左側に示した関係が生じ、その一方オフ時には右側に示した状況になる。
【００２８】
ｎ−ＭＯＳトランジスタ５のゲート電極ＧＮと、ｐ−ＭＯＳトランジスタ８のゲート電極ＧＰとは、図１に示したように相互に接続することができる。場合によってはさらに遅延素子１１を、ゲート電極ＧＮとＧＰとの間の接続線路に設けることができる。これによってスイッチオフ損失を低減するために、まずｐ−ＭＯＳトランジスタ８をオンにし、つぎに例えば１μｓの遅延の後、ｎ−ＭＯＳトランジスタ５をオフにすることが可能である。遅延素子１１の代わりに場合によっては、２つのゲート電極ＧＰまたはＧＮを時間をずらしてないしは別個に制御することも可能である。この場合、これらのゲート電極は相互に接続されない。
【００２９】
本発明の別の実施形態ではトランジスタ５，８は有利には別個にかつ外部から制御される。
【００３０】
半導体領域１または半導体ゾーン７のドーピング濃度は、電圧が低くてもホール１０が十分に高速に流れ出すように調整される。有利なドーピング濃度は、１立方センチメートル当たりの荷電キャリア数が５×１０１４〜５×１０１６である。
【００３１】
図２は、ダイオードとして実施された本発明の別の実施例である。ここではｎ導電形の半導体領域１に、ｐ導電形領域ゾーン７が埋め込まれており、これらのゾーンはここでは直接、ｐ導電形領域１２にアノードＡであるアルミニウム層１３の下で接続されている。カソードＫはｎ＋導電形の半導体サブストレート２に接続されている。このような形態では付加的なｐ−ＭＯＳトランジスタ８は不要である。
【００３２】
最後の図３は、本発明の別の実施例を示しており、ここでは隣接するＩＧＢＴセルの間でゲートがつながっており、ＧＰ＝ＧＮが成り立つ。
【００３３】
本発明のバイポーラ高電圧電力素子は、垂直または横方向に構成することができる。すなわち第１導電形のドリフト区間および第２導電形のゾーン７を、半導体基体１の表面に対して実質的に平行または垂直に配置可能である。
【図面の簡単な説明】
【図１】 本発明の第１実施例のＩＧＢＴの断面図である。
【図２】 本発明の第２実施例のダイオードの断面図である。
【図３】 本発明の第３実施例のＩＧＢＴの断面図である。
Claims (5)
- 半導体基体（２，１）を有するバイポーラ高電圧ＩＧＢＴであって、
該半導体基体（２，１）は、ドリフト区間を形成する第１導電形の半導体領域（１）と、当該半導体領域の下にある、第１導電形とは異なる第２導電形の半導体基板（２）とから構成されており、また前記半導体基体の互いに反対側を向いた２つの表面に、相互に間隔を置いて少なくとも２つの電極（Ａ、Ｋ）が設けられている形式のバイポーラ高電圧ＩＧＢＴにおいて、
前記の半導体領域（１）に第２導電形の複数のポテンシャルフリーゾーン（７）が設けられており、ここで該ゾーンは、前記の一方の電極（Ｋ）を有する表面から他方の電極（Ａ）を有する半導体基板（２）の近くまで延在し、これによって当該のそれぞれのポテンシャルフリーゾーン（７）が半導体領域（１）および半導体基板（２）と、第１導電形のベースを有するバイポーラトランジスタ（９）を構成しており、
第２導電形のチャネルを有する第１のＭＯＳトランジスタ（８）と、第１導電形のチャネルを有する第２のＭＯＳトランジスタ（５）とが、前記半導体領域（１）の表面に接して２つのポテンシャルフリーゾーン（７）の間に設けられており、
前記のポテンシャルフリーゾーン（７）のうちの１つは第１ＭＯＳトランジスタ（８）のソースとして、前記の半導体領域（１）はそのチャネルとして、また表面に入れられた第２導電形の領域（３）はそのドレインとして使用され、
また第２導電形の領域に入れられた第１導電形のゾーン（４）は第２ＭＯＳトランジスタ（５）のソースとして、第２導電形の領域（３）はそのチャネルとして、また半導体領域（１）はそのドレインとして使用され、
第２ＭＯＳトランジスタ（５）は、ＩＧＢＴの構成部分をなしており、
前記のポテンシャルフリーゾーン（７）は、前記の第１ＭＯＳトランジスタ（８）のチャネルおよびドレインを介して、表面に設けられた一方の電極（Ｋ）に、またバイポーラトランジスタ（９）のベースを介して、半導体基板（２）に接続された他方の電極（Ａ）に接続されており、
前記のポテンシャルフリーのゾーン（７）は、当該ＩＧＢＴがスイッチオンされた場合、第２導電形の荷電キャリアを前記半導体領域（１）に出し、当該ＩＧＢＴがスイッチオフされた場合、第２導電形の荷電キャリアを前記半導体領域（１）から受け取ることを特徴とする
バイポーラ高電圧ＩＧＢＴ。 - 前記の２つのＭＯＳトランジスタ（８，５）のゲートはつながっている
請求項１の記載のバイポーラ高電圧電力素子。 - 前記の２つのＭＯＳトランジスタ（８，５）の間に、遅延素子（１１）が設けられている、
請求項２に記載のバイポーラ高電圧電力素子。 - 前記の２つのＭＯＳトランジスタ（５，８）は別個にかつ外部から制御される、
請求項１に記載のバイポーラ高電圧電力素子。 - 前記の半導体領域（１）およびポテンシャルフリーゾーン（７）のドーピング濃度はそれぞれ、１立方センチメートル当たりの荷電キャリア数が５×１０ １４ 〜５×１０ １６ である、
請求項１から４までのいずれか１項に記載のバイポーラ高電圧電力素子。
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