CN103855205A - 半导体装置及其驱动方法 - Google Patents

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Abstract

半导体装置及其驱动方法，可缩短导通时间。在最左侧的槽（26）与左起第3个槽（26）中，仅在右侧形成有n+层（29），在左起第2个槽（26）和最右侧的槽（26）中，仅在左侧形成有n+层（29）。通过该结构，在第1槽间区域中，形成有n+层（29）的两侧彼此相对，在第2槽间区域中，没有形成n+层（29）的两侧彼此相对。层间绝缘膜（32）中的发射极连接开口部（321）仅在第1槽间区域中形成，不在第2槽间区域中形成。因此，能够近似地认为第2槽间区域中的p-层（25）相对于第1槽间区域中的p-层（25）或者发射极电极（31）浮置。

Description

半导体装置及其驱动方法
技术领域
本发明涉及半导体装置，尤其是涉及能够以大电流进行开关动作的半导体装置的结构。此外，涉及使该电流从截止状态变成导通状态的驱动方法。
背景技术
近年来，作为开关元件，使用了能够以大电流进行驱动的功率MOSFET（MetalOxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管）、绝缘栅双极晶体管（Insulated Gate Bipolar Transistor：下面，简称为IGBT）。
在这些功率半导体元件中，利用栅电压控制工作电流的导通/截止。在功率MOSFET中，该工作电流为源极/漏极间的电流，在IGBT中，除了与功率MOSFET相同的动作之外，还同时进行双极晶体管的动作，该工作电流流过发射极-集电极之间。
图15是示出现有IGBT的结构的一例的剖视图。该IGBT是在形成于半导体衬底的槽（沟槽）中形成有栅极的沟槽栅型元件。在图15中，在该半导体衬底80中，在作为集电极区域的p+层（第4半导体区域）81上，依次形成有作为缓冲区域的n+层82、作为漂移区域的n-层（第1半导体区域）83、蓄积电荷（载流子）的n-层（蓄积层）84、作为基极区域的p-层（第2半导体区域）85。在半导体衬底80的表面侧，形成有贯穿p-层85的槽（沟槽）86。槽86在与图15的纸面垂直的方向上延伸，并排地形成有多个。在槽86的内面（两侧面），均匀地形成有氧化膜（栅绝缘膜）87，并且栅电极88以嵌入槽86的方式形成。在半导体衬底80的表面侧，在槽86的两侧形成有作为发射极区域的n+层89。在半导体衬底80的背面的整个面上，以与p+层（集电极区域）81接触的方式形成有集电极电极（背面电极）90。在半导体衬底80的表面形成有发射极电极（公共电极）91。其中，在槽86的表面侧，以覆盖槽86的方式形成有层间绝缘膜92，因此，发射极电极91与n+层89和p-层85的双方接触，与栅电极88绝缘。因此，对于每个槽86，由于施加给栅电极88的电压，在槽86的侧面的p-层85中产生沟道，在n-层83与n+层89之间作为n沟道的MOSFET进行动作。
在该MOSFET导通的情况下，除了作为通常的MOSFET的动作之外，由于从作为集电极层的p+层（第4半导体区域）81向作为漂移区域的n-层83侧注入了空穴，因此，在漂移区域中产生电导率调制，IGBT的导通电阻很小。因此，尤其是能够流过大电流。此时，为了提高电导率调制的效果流过大电流，使空穴不易流过发射极电极91侧是有效的。因此，在n-层83上形成有n+层84，该n+层84作为容易蓄积空穴的电荷蓄积层发挥作用。根据上述方式，利用施加给栅电极88的电压，能够控制流过发射极电极91与集电极电极90之间的大电流的导通/截止。
如图15所示，并排地形成有多个槽86及其周围的结构，各栅电极88在图示范围外并联连接。因此，按每个槽86而形成的IGBT全部并联连接，因而能够使大电流流过发射极电极（公共电极）91-集电极电极（背面电极）90之间，能够利用施加给栅电极88的电压控制其导通/截止。
此外，如专利文献1所记载的那样，不需要统一全部槽中（或者其周围）的结构，可对每个槽采用多种结构来进行优化。例如，在图15的结构中，构成为与全部槽86对应地形成n+层89，在全部槽86中形成沟道，但是有时也如专利文献1的图23等所记载的那样，形成未形成与槽86对应的n+层89的槽（虚拟沟槽）。在该情况下，虚拟沟槽自身不作为产生MOSFET的沟道的栅极发挥作用，但是通过设置虚拟沟槽，得到提高耐压、提高负载短路耐受量等效果。
图16是示出这样的结构的一例的剖视图。在图16中，在从左侧起第2个槽86、第4个槽86的周围，未形成n+层89，在该部分中形成有槽86等，但是不产生沟道。此外，这样的结构不限于IGBT，对于在栅极周边具有相同结构的功率MOSFET，也起到相同的效果。
这样，对于使用了多个沟槽（槽）的功率半导体元件，通过优化其周期和各个结构，能够提高耐压和负载短路耐受量。
专利文献1：日本特开平8-167711号公报
通过上述结构，能够提高耐压和负载短路耐受量，但是，在使用功率半导体元件时，提高其开关动作的速度（开关速度）很重要。在该开关动作中，尤其需要缩短进行导通动作所需的时间（导通时间）。
关于该导通时间，图16的结构与现有结构（图15）的功率半导体元件相比，完全没有改善。尤其是，在构成为多个栅电极88并联连接的情况下，由于栅电容变大，因此难以得到导通时间缩短的功率半导体元件。
发明内容
本发明是鉴于这些问题点而完成的，目的在于提供解决上述问题的发明。
本发明为了解决上述问题，如下这样构成。
本发明的半导体装置的特征在于，在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，所述第2半导体区域在俯视时具有：第2半导体区域的第1部分，其与所述公共电极电连接，并经由所述栅绝缘膜与所述栅电极进行电容耦合；以及第2半导体区域的第2部分，其形成为该第2半导体区域的第2部分与所述公共电极之间的电阻被设定得高于所述公共电极与所述第2半导体区域的第1部分之间的电阻。
本发明的半导体装置的特征在于，在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，所述第2半导体区域在俯视时具有：第2半导体区域的第1部分，其与所述公共电极电连接，并经由所述栅绝缘膜与所述栅电极进行电容耦合；以及第2半导体区域的第2部分，其不与所述公共电极电连接，并经由所述栅绝缘膜与所述栅电极进行电容耦合。
本发明的半导体装置是如下半导体装置：在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，所述半导体装置的特征在于，所述第2半导体区域在俯视时具有：第2半导体区域的第1部分，其以第1接触面积与所述公共电极进行电接触，并且经由所述栅绝缘膜与所述栅电极进行电容耦合；以及第2半导体区域的第2部分，其以比所述第1接触面积小的第2接触面积与所述公共电极进行电接触，并且经由所述栅绝缘膜与所述栅电极进行电容耦合。
本发明的半导体装置的特征在于，在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，所述半导体装置具有如下结构：使用了在所述第1半导体区域上形成有所述第2半导体区域、且在表面具有该第2半导体区域的半导体衬底，并排地形成有从该半导体衬底的表面贯穿所述第2半导体区域而到达所述第1半导体区域的槽，所述栅电极隔着所述栅绝缘膜形成在所述槽中，其中，在所述槽中，所述栅绝缘膜形成在以所述槽延伸的方向为中心的两个侧面上，所述半导体装置具有：第1槽间区域，其具有如下结构：在相邻的所述槽之间，以与相邻的所述槽接触的方式，在所述第2半导体区域的表面形成所述第3半导体区域，并且在相邻的所述槽之间，所述公共电极与所述第2半导体区域以及所述第3半导体区域接触；以及第2槽间区域，其具有如下结构：在相邻的所述槽之间，在所述半导体衬底上隔着层间绝缘膜形成有所述公共电极，所述公共电极不与所述第2半导体区域连接。
本发明的半导体装置的特征在于，在所述半导体衬底的表面，隔着所述层间绝缘膜形成有所述公共电极，所述层间绝缘膜在所述第1槽间区域开口，并且覆盖所述第2槽间区域整体。
本发明的半导体装置是如下半导体装置：在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，该半导体装置的特征在于，所述半导体装置具有如下结构：使用了在所述第1半导体区域上形成有所述第2半导体区域、且在表面具有该第2半导体区域的半导体衬底，并排地形成有从该半导体衬底的表面贯穿所述第2半导体区域而到达所述第1半导体区域的槽，所述栅电极隔着所述栅绝缘膜形成在所述槽中，其中，在所述槽中，所述栅绝缘膜形成在以所述槽的延伸方向为中心的两个侧面上，相邻的所述槽夹着的区域包含：第1槽间区域，其具有如下结构：在相邻的所述槽之间，以与相邻的所述槽接触的方式，在所述第2半导体区域的表面形成所述第3半导体区域，所述公共电极与所述第3半导体区域接触，并且所述公共电极与所述第2半导体区域以第1接触面积进行电接触，所述第2半导体区域经由所述栅绝缘膜与所述栅电极进行电容耦合；以及第2槽间区域，其具有如下结构：在相邻的所述槽之间，所述公共电极与所述第2半导体区域以比所述第1接触面积小的第2接触面积进行电接触，所述第2半导体区域经由所述栅绝缘膜与所述栅电极进行电容耦合。
本发明的半导体装置的特征在于，在所述半导体衬底的表面，隔着层间绝缘膜形成有所述公共电极，所述层间绝缘膜具有：所述第1槽间区域中的具有所述第1接触面积的开口；以及所述第2槽间区域中的具有所述第2接触面积的开口。
本发明的半导体装置的特征在于，分别形成有多个所述第1槽间区域中的具有所述第1接触面积的开口以及所述第2槽间区域中的具有所述第2接触面积的开口，所述第2槽间区域中的具有所述第2接触面积的开口在所述槽的延伸方向上的间隔β相对于所述第1槽间区域中的具有所述第1接触面积的开口在与所述槽的延伸方向垂直的方向上的间隔α的比率β/α被设为25～70的范围。
本发明的半导体装置的特征在于，在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，使用了在表面具有所述第1半导体区域的半导体衬底，在所述第1半导体区域的表面上局部地形成有多个所述第2半导体区域的第1部分，并且在相邻的所述第2半导体区域的第1部分之间局部地形成有所述第2半导体区域的第2部分，所述栅绝缘膜形成为在所述半导体衬底的表面覆盖所述第2半导体区域的第1部分、所述第3半导体区域、所述第1半导体区域以及所述第2半导体区域的第2部分的表面，所述栅电极形成为在所述栅绝缘膜上覆盖所述第2半导体区域的第1部分、所述第1半导体区域以及所述第2半导体区域的第2部分。
本发明的半导体装置的特征在于，在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，使用了在表面具有所述第1半导体区域的半导体衬底，在所述第1半导体区域的表面形成有：所述第2半导体区域的第1部分，其以第1接触面积与所述公共电极进行电接触；以及所述第2半导体区域的第2部分，其在所述第1半导体区域上相邻的所述第2半导体区域的第1部分之间，以比所述第1接触面积小的第2接触面积与所述公共电极进行电接触，所述栅绝缘膜形成为在所述半导体衬底的表面覆盖所述第2半导体区域的第1部分、所述第3半导体区域、所述第1半导体区域以及所述第2半导体区域的第2部分的表面，所述栅电极形成为在所述栅绝缘膜上覆盖所述第2半导体区域的第1部分、所述第1半导体区域以及所述第2半导体区域的第2部分。
本发明的半导体装置的特征在于，在所述第1半导体区域的下侧形成有所述第2导电型的第4半导体区域，所述背面电极与所述第4半导体区域电连接。
本发明的半导体装置的特征在于，在所述第1半导体区域的下侧形成有所述第2导电型的第4半导体区域，所述背面电极与所述第4半导体区域电连接，以所述槽的中心为基准的所述第2槽间区域的间隔（D2）相对于以所述槽的中心为基准的所述第1槽间区域的间隔（D1）的比率为0.5～3.0的范围。
本发明的半导体装置的驱动方法的特征在于，在使施加于所述栅电极的电压小于阈值电压的状态下，提高施加于所述背面电极与所述公共电极之间的电压，然后，使施加于所述栅电极的电压成为阈值电压以上。
本发明如上这样构成，因而能够得到导通时间缩短的功率半导体元件。
附图说明
图1是示出本发明的第1实施方式的半导体装置的结构的剖视图。
图2是示出本发明的第1实施方式的半导体装置的结构的俯视透视图。
图3是通过仿真来确认现有IGBT（a）和作为本发明的实施例的IGBT（b）中的开关动作时的电流变化而得到的结果。
图4是说明本发明的第1实施方式的半导体装置（IGBT）的槽周围的等效电路的图。
图5是示意性示出本发明的第1实施方式的半导体装置（IGBT）中注入的空穴的移动的图。
图6是示出本发明的第1实施方式的半导体装置的第1变形例的结构的剖视图。
图7是示出本发明的第1实施方式的半导体装置的第2变形例的结构的剖视图。
图8是示出本发明的第1实施方式的半导体装置的第2变形例的结构的俯视透视图。
图9是示出本发明的第1实施方式的半导体装置的第3变形例的结构的剖视图。
图10是示意性示出本发明的第1实施方式的半导体装置的第3变形例的结构的平面图。
图11是示出本发明的第2实施方式的半导体装置的结构的剖视图。
图12是示出本发明的第2实施方式的半导体装置的结构的俯视透视图。
图13是示出本发明的第2实施方式的半导体装置的第1变形例的结构的剖视图。
图14是示出本发明的第2实施方式的半导体装置的第2变形例的结构的剖视图。
图15是示出现有IGBT的一例的结构的剖视图。
图16是示出现有IGBT的另一例的结构的剖视图。
标号说明
10、60、110、120半导体装置；20、80半导体衬底；21、81p+层（第4半导体区域）；22、82n+层（缓冲区域）；23、83n-层（第1半导体区域）；24、84n+层（蓄积层）；25、85p-层（第2半导体区域）；26、86槽（沟槽）；27、87氧化膜（栅绝缘膜）；28、88栅电极；29、89n+层（第3半导体区域）；30、90集电极电极（背面电极）；31、91发射极电极（公共电极）；32、92层间绝缘膜；50沟道；251电位固定p-层（第2半导体区域的第1部分）；251a p+层；252浮置p-层（第2半导体区域的第2部分））；253伪浮置p-层（第2半导体区域的第2部分）；321发射极连接开口部；322浮置层电位调节开口部。
具体实施方式
下面，对本发明的实施方式的半导体装置进行说明。该半导体装置是通过栅极控制沟道的导通/截止来控制电流的导通/截止的半导体元件。此外，设置有多个栅极等、使多个沟道并联连接，由此成为能够流过大电流的结构。更具体而言，该半导体装置例如是功率MOSFET、IGBT。
（第1实施方式）
下面，对本发明的第1实施方式的半导体装置进行说明。该半导体装置是IGBT。图1是示出该半导体装置10的结构的剖视图。此外，图2是该半导体装置10的俯视透视图，图1相当于其中的A-A剖面。
该半导体装置（IGBT）10是沟槽栅型的元件，该元件具有在形成于半导体衬底的槽（沟槽）中形成有栅极的结构。在图1中，在该半导体衬底20中，在作为集电极区域的p+层（第4半导体区域）21上，依次形成有作为缓冲层的n+层22、作为漂移层的n-层（第1半导体区域）23、作为电荷蓄积层的n+层（蓄积层）24、作为基极区域的p-层（第2半导体区域）25。在半导体衬底20的表面侧，形成有从表面贯穿p-层25（第2半导体区域）而达到n-层（第1半导体区域）23的槽（沟槽）26。槽26在与图1的纸面垂直的方向上延伸，并排地形成有多个。在槽26的内面（侧面）均匀地形成有氧化膜（栅绝缘膜）27，并且，栅电极28以嵌入槽26的方式形成。此外，也可以不具有作为电荷蓄积层的n+层24，但是在具有n+层24的情况下，槽（沟槽）26形成为到达n+层24。
在半导体衬底20的表面侧，在槽26的两侧形成有n+层（第3半导体区域）29。半导体衬底20的背面的整个面上，以与p+层（集电极区域）21电连接的方式形成有集电极电极（背面电极）30。在半导体衬底20的表面，形成有发射极电极（公共电极）31。其中，在槽26的表面侧，以覆盖栅电极28（槽26）的方式形成有层间绝缘膜32，因此，发射极电极（公共电极）31通过层间绝缘膜32的开口部与n+层（第3半导体区域）29和p-层（第2半导体区域）25双方电连接，与栅电极28绝缘。
在该半导体装置10中，对于每个槽26，利用施加给栅电极28的电压，在槽26的侧面中的p-层25（第2半导体区域）中产生沟道，能够经由该沟道流过电流。因此，在n-层23（第1半导体区域）与n+层29（第3半导体区域）之间，作为n沟道MOSFET进行动作。在该MOSFET导通的情况下，除了作为通常的MOSFET的动作之外，还从作为集电极区域的p+层（第4半导体区域）21向作为漂移层的n-层23（第1半导体区域）侧注入空穴，因此产生漂移层中的电导率调制，IGBT的导通电阻变得很小。因此，尤其能够流过大电流。即，能够利用施加给栅电极28的电压，控制发射极电极（公共电极）31与集电极电极（背面电极）30之间的电流的导通/截止。
在作为俯视观察的透视图的图2中，示出了透视发射极电极31、层间绝缘膜32时的结构，用虚线示出了作为层间绝缘膜32中的开口部的发射极连接开口部321。发射极电极31与半导体衬底20通过该发射极连接开口部321直接接触。此外，在图1、图2中，示意性示出结构，因此，示出了槽26的宽度及其间隔、各半导体层的厚度等的比例与实际不相同。
此外，相邻的两个槽26的周围的结构是不同的，这与图16的构造相同，相邻的两个槽26之间的区域（槽间区域）根据其结构大体分为两类。其第1区域（第1槽间区域）是从图1中的左起第1个槽26和与其相邻的左起第2个槽26之间的区域、与左起第2个槽26相邻的左起第3个槽26和与其相邻的左起第4个槽26之间的区域。其第2区域（第2槽间区域）是夹在两个第1槽间区域中的槽26之间的区域，是图1中的左起第2个槽26和与其相邻的左起第3个槽26之间的区域。第1槽间区域和第2槽间区域在图1的纸面的左右方向上交替地设置。
具体而言，在最左侧的槽26和左起第3个槽26中，仅在右侧形成有n+层29，在左起第2个槽26与最右侧的槽26中，仅在左侧形成有n+层29。通过该结构，在第1槽间区域中，形成有n+层29的两侧彼此相对，在第2槽间区域中，没有形成n+层29的两侧彼此相对。
此外，层间绝缘膜32中的发射极连接开口部321仅在第1槽间区域中形成，不在第2槽间区域中形成。因此，发射极电极（公共电极）31仅在第1槽间区域中与n+层29以及p-层25连接，不与第2槽间区域中的p-层25连接。此处，“连接”是指实质性地以低电阻进行连接，例如表示欧姆接触的情况，不包含肖特基接触的情况、经由绝缘层接触的情况、以及以在动作时pn结成为反向偏置的方式进行接合的情况等。例如，在为了降低第1槽间区域中的p-层25与发射极电极31之间的电阻，可以构成为在第1槽间区域中的p-层25的表面局部地形成其它层（例如p+层），经由该层使第1槽间区域中的p-层25与发射极电极31电连接。此处，这样的情况也包含在“发射极电极31与第1槽间区域中的p-层25连接”的情况中。
在该情况下，第1槽间区域中的p-层25的电位与发射极电极31的电位相等。另一方面，第2槽间区域中的p-层25即使在图示范围外（例如槽26延伸的方向的端部侧）与第1槽间区域的p-层25相连，p-层25的杂质浓度也较低，并且距离发射极连接开口部321的沿面距离变长。因此，第2槽间区域中的p-层25的电位未必与第1槽间区域中的p-层25的电位一致。即，能够近似地认为第2槽间区域中的p-层25相对于第1槽间区域中的p-层25或者发射极电极31浮置。因此，下面，将第1槽间区域中的p-层25称作电位固定p-层251（第2半导体区域的第1部分），将第2槽间区域中的p-层25称作浮置p-层252（第2半导体区域的第2部分）。
在该结构和图16的结构中，在提高集电极电极与发射极电极之间的电压VCE而施加预定的高电压后，通过仿真确认了将栅电极的电压（以发射极电极为基准）VGE从零提高到阈值以上时的流过集电极电极的电流IC。
图3的（a）示出图16的结构（比较例）中的上述特性，图3的（b）示出图1的结构（实施例）中的上述特性。此处，上部示出上述动作时的VCE的变化，下部示出VGE、IC的变化。此处，VCE、VGE均表示电压，VCE的最大值为100V以上，VGE的最大值为10V以下，上部和下部中的电压的范围相差较大。因此，实际上，VCE的绝对值及其变化率比VGE大。
根据该结果可知，在实施例（图3的（b））中，与比较例（图3的（a））相比，VGE的上升速度更快地达到阈值电压，因此IC的上升时间（导通时间）大幅缩短。VCE随着IC的上升而急剧减少。即，在图1的结构中，能够大幅缩短导通时间。
此处，可以将该导通时间分成图3中的期间I（VGE上升到阈值VT为止的期间）和期间II（从VGE达到阈值后到IC成为充分的值为止的期间）来考虑，导通时间为期间I与期间II之和。在图3的（b）的情况下（实施例），期间I、II均比图3的（a）的情况（比较例）缩短，因此导通时间缩短。
其原因说明如下。图4是示意性示出图1中的槽26的左右的结构的图。槽26的右侧为第1槽间区域，左侧为第2槽间区域。此处，为了简化，省略了在上述动作中非实质性的n+层22、n+层24的记载（或者，也可以将它们包含在作为漂移层的n-层23中）。在该动作中，图4中的集电极端子C与发射极端子E的电位差为图3中的VCE，栅极端子G与发射极端子E的电位差为VGE，流过集电极端子C或者发射极端子E的电流为IC。流过栅极端子G的电流为能够忽略的程度。如上所述，通过将VGE提高到阈值以上，在电位固定p-层251的与槽26（氧化膜（栅绝缘膜）27）接触的一侧，生成沟道50，MOSFET导通。
在该动作中，沟道50的生成取决于栅电极28与其右侧的电位固定p-层251之间的寄生电容C1。另一方面，在栅电极28与其左侧的浮置p-层252之间存在寄生电容C3。电位固定p-层251的电位与发射极端子E相等，另一方面，如上所述，位于栅电极28的左侧的浮置p-层252的电位与电位固定p-层251的电位不相等。可以认为该浮置p-层252的电位由包含寄生电容C2与寄生电容C3的串联连接的等效电路决定，其中，寄生电容C2基于由于和p+层（集电极层）21接触的作为漂移层的n-层23与浮置p-层252之间的pn结而产生的耗尽层，寄生电容C3是由栅电极28与浮置p-层252之间的栅绝缘膜27产生的。因此，在图3所示的过程中，可以认为与发射极端子E电连接的电位固定p-层251的电位是恒定的，与此相对，浮置p-层252的电位是变动的。
此处，上述期间I、II均对应于使得与栅电极28连接的寄生电容（C1、C2、C3）进行（充）放电的时间。因此，在任意一个期间内，只要是这些寄生电容中蓄积的电荷能够快速地变化（位移电流流动）的状况，就能够缩短该期间。
此处，在上述动作中，在实施例（图3的（b）中，在VGE上升之前，VCE已经上升，因此，C2、C3中蓄积了与VCG（集电极端子C与栅极端子G之间的电位差）对应的电荷。
然后，在期间I中，在VGE开始上升后，VCG也随之变化。由此，C2、C3中蓄积的电荷减少（位移电流流动）。由此，栅电极28的电位的上升速度提高。即，期间I缩短。
接下来，在期间II中，在VG达到VT时，IC开始增大，由此，VCE开始减少。由此，由于VCG变化，因此C2、C3中蓄积的电荷进一步减少，位移电流流动。因此，期间II缩短。
尤其是，如上所述，由于VCE的最大值大于VGE的最大值，因此，VCG也大于VGE的最大值。因此，由于VCG在C2、C3中蓄积的电荷量大于C1中蓄积的电荷量，流过C2、C3的上述位移电流的贡献变大。
与此相对，在比较例的情况下，不存在图4中的浮置p-层252，图4中的槽26的左侧和右侧的结构相同，其电位始终左右相等，与发射极端子E相等。因此，不会产生上述这样的C2、C3中的位移电流的贡献。
即，在图1的结构的半导体装置10中，通过进行在将VCE提高到期望的高电压后将VGE提高到阈值以上的动作，能够缩短导通时间。
虽然该半导体装置10为IGBT，但是众所周知，即使在去除了作为集电极层的p+层21（第4半导体区域）后的沟槽栅型功率MOSFET中，通过相同的结构，也起到相同的效果。但是，尤其是在IGBT中，还起到以下说明的效果。
图5是示意性示出在图1的结构中从集电极区域（p+层21）注入到漂移区域（n-层23）的空穴的状况的图。通过注入该空穴，能够在n-层23中引起电导率调制，降低导通电阻，流过大电流。或者，能够降低集电极-发射极饱和电压（VCE（sat））。但是，如图中的实线的箭头所示，注入到n-层23侧的空穴经由电位固定p-层251流向形成在上侧的发射极电极31，因此该空穴残留在n-层23的量受到限制。如上所述，为了蓄积该空穴，设置有n+层24。但是，清楚的是，图16中的发射极电极91对于IGBT的动作是不可缺少的，但是会成为限制n-层23中的空穴的因素。
与此相对，在上述半导体装置10中，发射极电极31不与第2槽间区域中的浮置p-层252连接，因此，浮置p-层252下的n-层23与n+层24的界面附近的区域中的空穴很难向发射极电极31侧流出，容易蓄积在图5的虚线所示的区域中。该蓄积的空穴有利于n-层23中的电导率调制。因此，与图15或图16的结构相比，能够增大n-层23中的电导率调制的效应，降低VCE（sat）。此外，即使在没有作为电荷蓄积层的n+层24的情况下，该效应也相同，因此不需要形成n+层24。
此处，清楚的是，该效应取决于第1槽间区域的宽度与第2槽间区域的宽度的比率。在图1中，D1表示第1槽间区域的宽度，D2表示第2槽间区域的宽度。此处，这些值表示为以各区域中的相邻的各槽26的中央为基准的间隔（沟槽间隔）。清楚的是，如果D2小于D1，则会削弱能够蓄积空穴的上述效果。
另一方面，由于电子流向集电极区域（p+层21）侧（朝下侧），与此相反，空穴从集电极区域流向图1中的上侧而蓄积。该电子从与发射极电极31连接的第1槽间区域（宽度D1）注入。因此，在半导体装置的芯片尺寸相同的情况下，在比率D2/D1变大时，流向下侧的电子的量减少，结果，空穴蓄积的量也减少。
因此，从降低导通电阻的方面来看，优选的是，比率D2/D1不远远地偏离1，而设为0.5～3.0的范围。具体而言，例如可以设为D1＝4.2μm、D2＝6.2μm左右。
此外，在沟槽栅型元件的结构中，作为槽或浮置p-层等的结构，可以是各种结构。图6是示出其一例的结构（第1变形例）的剖视图。在该结构中，还设置有如下的槽26：该槽26在图1的结构中的左起第2个槽26和第3个槽26之间，两侧没有形成n+层29。因此，在图6的结构中，左起第1个槽26与第2个槽26之间的区域是第1槽间区域，左起第2个槽26与第3个槽26之间的区域以及左起第3个槽26与第4个槽26之间的区域是第2槽间区域。在该结构的情况下，第1槽间区域和第2槽间区域不是交替地形成，但是也起到相同的效果。
此外，在图1、图6中，全部槽26与纸面垂直地延伸，n+层29、电位固定p-层251、浮置p-层252等、半导体衬底20的上层侧的结构也与槽26的延伸方向平行。但是，也可以构成为在槽26的延伸方向上，例如交替地设置n+层29和电位固定p-层251的结构。图7示出这样的结构的半导体装置（第2变形例）的剖视图，图8示出俯视透视图。此处，图7与图1对应，图8与图2对应。图7的（a）、（b）分别相当于图8中的B-B剖面、C-C剖面。
在该半导体装置中，在第1槽间区域的B-B剖面处，在左右方向的整个面上形成有n+层29，与此相对，在C-C剖面处，完全不形成n+层29。即，在第1槽间区域的槽26的延伸方向上，与发射极连接开口部321对应地周期性地形成n+层29。在这样的结构中，由于第1槽间区域中的p-层25作为电位固定p-层251发挥作用，第2槽间区域中的p-层25作为浮置p-层252发挥作用，因此也起到与上述相同的效果。
此外，与专利文献1等记载的技术相同，通过优化其它具体结构、例如槽的排列结构等，能够提高元件的特性。例如，槽26的间隔D1、D2的比率虽然是如上所述，但是也能够通过优化它们的绝对值来调节耐压等。
此外，作为IGBT只要得到充分的特性，则不需要设置作为缓冲层的n+层22、作为蓄积层的n+层24。此外，在所述的例子中，第1半导体区域、第2半导体区域分别是具有相同厚度的半导体层（n-层，p-层），通过层叠它们而形成半导体衬底，但也可以不层叠它们，而是例如使它们存在于图2中的不同区域从而构成IGBT、功率MOSFET。
此外，与上述相同地，如果是具有电位固定p-层（第2半导体区域的第1部分）和浮置p-层（第2半导体区域的第2部分）、栅电极与浮置p-层（第2半导体区域的第2部分）进行电容耦合的结构，则即使对于沟槽栅型以外的元件，也起到相同的效果。图9是作为将该结构应用于平面栅型IGBT中的例子的半导体装置60（第3变形例）的剖视图。
在该结构中，在作为集电极区域的p+层（第4半导体区域）21上，形成有作为漂移区域的n-层（第1半导体区域）23。在该n-层23的表面，通过选择性的杂质扩散或者离子注入，形成电位固定p-层（第2半导体区域的第1部分）251，并且在电位固定p-层251上分离地形成两个n+层（第3半导体区域）29。此外，在相邻的电位固定p-层251之间形成有浮置p-层252（第2半导体区域的第2部分：图中的中央处的一个）。在该半导体装置中，栅电极28隔着氧化膜（栅绝缘膜）26覆盖从露出于半导体衬底表面的n+层29经由同样露出的电位固定p-层251、n-层23到浮置p-层252的范围。此外，以覆盖栅电极28、半导体衬底的方式依次形成有层间绝缘膜32、发射极电极（公共电极）31。在电位固定p-层251中的两个n+层29之间形成有p+层251a，在层间绝缘膜32中形成有发射极连接开口部321，以使发射极电极31与p+层251a以及两个n+层29电连接。
此外，图10是示出上述半导体装置60中的电位固定p-层251和浮置p-层252的配置的一例的俯视平面图。这样，成为这样的形态：浮置p-层252形成在相邻的电位固定p-层251之间，电位固定p-层251被浮置p-层252包围。其中，在图10中，是形成有多个分离的浮置p-层252的形态，但是也可以构成为使电位固定p-层251彼此相连、使浮置p-层252彼此相连。电位固定p-层251、浮置p-层252的平面形状也可以不是圆形，而是与这样的排列相应的六边形的形状。
在该半导体装置（IGBT）60中，在发射极电极（公共电极）31与集电极30之间施加预定的电位而进行动作。此时，浮置p-层252与其周围的n-层23通过pn结而进行pn结分离，与图4相同地，在浮置p-层252与n-层23之间产生寄生电容C2，在浮置p-层252与栅电极28之间产生寄生电容C3，对这些寄生电容C2、C3充入电荷。然后，通过以提高栅电极28的电位的方式进行控制，形成沟道，该半导体装置60导通。
此处，在该半导体装置60中，也形成了与图4相同的等效电路，因此，被充入寄生电容C2、C3的电荷发挥作用，使栅电极28和寄生电容C1中的电荷的充电加快，在进行与图3的（b）相同的动作的情况下，能够缩短导通时间。
在该结构中，只要形成电位固定p-层251和浮置p-层252、且栅电极28能够作为MOSFET的栅极发挥作用，就能够实现与上述不同的各种配置。此外，清楚的是，除了IGBT以外，在功率MOSFET中也能够实现相同的结构，得到相同的效果。此外，只要维持相同的功能，也可以适当形成图9中没有示出的层。
（第2实施方式）
这样，在作为第1实施方式的半导体装置10是可实现导通动作高速化的IGBT的情况下，还起到可降低导通电阻的效果。但是，另一方面，清楚的是，在浮置p-层252（第2半导体区域的第2部分）处于电气浮置的情况下，容易受到噪声的影响。尤其是，在元件整体中浮置p-层252所占的面积较大的情况下，该影响较大，栅电极的电位（开关动作）容易受到噪声的影响。因此，上述图3的（b）所示的导通时的动作容易受到噪声的影响，误动作的概率升高。
此外，如上所述，有时浮置p-层252（第2半导体区域的第2部分）与电位固定p-层251（第2半导体区域的第1部分）实际上在元件的端部连接而使得浮置p-层252不是严格地电气浮置。在这样的情况下，在元件的面内形成的多个浮置p-层252的状态不统一，在元件的面内多个并联地形成的IGBT、功率MOSFET的特性也不统一。在该情况下，例如，图3的（b）中的VGE的上升程度按照每个IGBT产生偏差，在将它们并联连接的情况下，结果，会降低导通动作高速化的效果。
因此，在第2实施方式的半导体装置110中，对于电位固定p-层（第2半导体区域的第1部分），设为与上述相同的结构，但是对于浮置p-层（第2半导体区域的第2部分），不设为浮置状态，而将其也设为与公共电极连接的形态。其中，关于电位固定p-层与公共电极之间的连接，为了在它们之间流过大电流而降低接触电阻，与此相对，该情况下的浮置p-层与公共电极之间的连接是在受到较大限制的状态下进行的。下面，将新的与公共电极连接的浮置p-层称作伪浮置p-层。此外，将该伪浮置p-层重新称作第2半导体区域的第2部分。
图11是示出该半导体装置110的结构的剖视图，图12是其俯视透视图。此处，图11、图12（a）分别与第1实施方式中的图1、图2对应，图11示出图12（a）的D-D剖面。在图12（b）中，用实线示出了在更大范围内示出图12（a）的结构中的层间绝缘层32的开口部。
如图11所示，在该半导体装置110中，与所述的浮置p-层252对应的伪浮置p-层（第2半导体区域的第2部分）253经由设置于层间绝缘膜32的浮置层电位调节开口部322与发射极电极（公共电极）31连接。因此，与所述的浮置p-层252不同，伪浮置p-层253的电位通过发射极电极（公共电极）31进行调节。
此处，与第1实施方式的结构（图1）相同地，电位固定p-层251经由发射极连接开口部321与发射极电极31接触。与其接触面积（第1接触面积）相比，伪浮置p-层253与发射极电极31的接触面积（浮置层电位调节开口部322的开口面积：第2接触面积）被设定得较小。在图11中，第1接触面积与第1槽间区域中的n+层29的间隔对应。为了增大该半导体装置110的工作电流，需要增大第1接触面积。
因此，发射极电极31与伪浮置p-层253之间的电阻高于发射极电极31与电位固定p-层251之间的电阻。在该电阻较高的情况下，在导通动作时，伪浮置p-层253的电位与电位固定p-层251的电位始终不相等。因此，可认为，在图3的（b）的VCE、VGE中的过渡期间（导通动作的时间）的较短期间内，与第1实施方式的半导体装置10相同地，形成图4所示的等效电路，得到与参考例相同的效果、即缩短导通时间、降低IGBT中的导通电阻的效果。
此外，如果发射极电极31与伪浮置p-层253之间的电阻较高，则很难吸引空穴，因此，可得到降低IGBT中的导通电阻这样的与第1实施方式相同的效果。另一方面，与第1实施方式不同，伪浮置p-层253不是完全浮置状态，因此降低了噪声的影响。
因此，在上述结构中，为了得到这些效果，优选的是，发射极电极31与伪浮置p-层253之间的电阻相对于发射极电极31与电位固定p-层251之间的电阻的比率较大。该比率不仅能够通过第1接触面积、第2接触面积来调节，也能够通过分别设置的多个发射极连接开口部321和浮置层电位调节开口部322的结构来调节。此处，为了使在面内形成的多个元件的特性统一，优选的是，周期性地形成发射极连接开口部321和浮置层电位调节开口部322。
如图12（a）所示，发射极连接开口部321仅在第1槽间区域M1中形成，其横方向（与槽26的延伸方向垂直的方向）上的间隔为α。此外，为了降低发射极电极31与电位固定p-层251之间的电阻，减小图12的上下方向上的发射极连接开口部321的间隔。
另一方面，如上所述，优选周期性地设置浮置层电位调节开口部322，但是，为了提高发射极电极31与伪浮置p-层253之间的电阻，增大该周期是有效的。因此，将图12中的上下方向（槽26的延伸方向）的浮置层电位调节开口部322的间隔β设为大于α是有效的。具体而言，优选将比β/α设为25～70的范围。在该比小于25时，会削弱上述导通时间缩短、IGBT中的导通电阻降低等的效果。在该比大于70时，由于伪浮置p-层25接近电气浮置的状态，因此噪声的影响变大。具体而言，例如，α设为12μm左右，β在上述范围内适当设定。
此外，在沟槽栅型元件的结构中，作为槽和浮置p-层的结构，可以是各种结构。图13是示出其一例的结构（第1变形例）的剖视图，与第1实施方式中的图6的结构对应。在图13的结构中，还设置有如下的槽26：该槽26在图中左起第2个槽26与第3个槽26之间，两侧没有形成n+层29。因此，在图13的结构中，左起第1个槽26与第2个槽26之间的区域为第1槽间区域M1，左起第2个槽26与第3个槽26之间的区域以及左起第3个槽26与第4个槽26之间的区域为第2槽间区域M2。在两个第2槽间区域M2中，设置有浮置层电位调节开口部322。该浮置层电位调节开口部322在槽26延伸的方向上以满足β/α＝25～70的间隔β而周期性地形成即可。在该结构的情况下，第1槽间区域M1和第2槽间区域M2不是交替地形成，但是也起到相同的效果。
此外，只要能够作为IGBT或者功率MOSFET进行动作，第1半导体层、第2半导体层的结构是任意的。例如，在第1半导体层中，还可以在与作为集电极层的p+层21接触的一侧（n-层22的下侧）设置作为缓冲层的n+层。
此外，作为IGBT只要可得到充分的特性，则不需要设置作为缓冲层的n+层22、作为蓄积层的n+层24。此外，在上述例子中，第1半导体区域、第2半导体区域分别是具有相同厚度的半导体层（n-层，p-层），层叠它们而形成半导体衬底，但是也可以不层叠它们，而是例如使它们存在于图12中的不同区域从而构成IGBT、功率MOSFET。
此外，与第1实施方式相同地，如果是具有电位固定p-层（第2半导体区域的第1部分）和伪浮置p-层（第2半导体区域的第2部分）、并且栅电极与伪浮置p-层（第2半导体区域的第2部分）进行电容耦合的结构，则对于沟槽栅型以外的元件也起到相同的效果。图14是作为与第1实施方式中的图9相同地将该结构应用于平面栅型IGBT的例子的半导体装置120（第2变形例）的剖视图。
在该结构中，在作为集电极区域的p+层（第4半导体区域）21上，形成有作为漂移区域的n-层（第1半导体区域）23。在该n-层23的表面，通过选择性的杂质扩散或者离子注入，形成有电位固定p-层（第2半导体区域的第1部分）251，并且在电位固定p-层251上分离地形成有两个n+层（第3半导体区域）29。此外，在相邻的电位固定p-层251之间形成有伪浮置p-层253（第2半导体区域的第2部分：图中的中央处的一个）。在该半导体装置中，栅电极28隔着氧化膜（栅绝缘膜）26覆盖从露出于半导体衬底表面的n+层29经由同样露出的电位固定p-层251、n-层23到浮置p-层252的范围。此外，以覆盖栅电极28、半导体衬底的方式依次形成有层间绝缘膜32、发射极电极（公共电极）31。在电位固定p-层251中的两个n+层29之间形成有p+层251a，在层间绝缘膜32中形成有发射极连接开口部321，以使发射极电极31与p+层251a以及两个n+层29电连接。
此外，在相邻的电位固定p-层251之间形成有伪浮置p-层253，该伪浮置p-层253具有与电位固定p-层251相同的传导类型、载流子浓度。伪浮置p-层253经由层间绝缘膜32中的浮置层电位调节开口部322，与发射极电极31接触。
在该半导体装置（IGBT）120中，在发射极电极（公共电极）31与集电极30之间施加预定的电位而进行动作。此时，伪浮置p-层253与其周围的n-层23通过pn结而进行pn结分离，与图4相同地，在伪浮置p-层253与n-层23之间产生寄生电容C2，在伪浮置p-层253与栅电极28之间产生寄生电容C3，这些寄生电容C2、C3被充入电荷。然后，通过以提高栅电极28的电位的方式进行控制，形成沟道，该半导体装置120导通。
此处，在该半导体装置120中，也形成了与图4相同的等效电路，因此，被充入寄生电容C2、C3的电荷发挥作用，使栅电极28和寄生电容C1中的电荷的充电加快，在进行与图3的（b）相同的动作的情况下，能够缩短导通时间。
另一方面，伪浮置p-层253经由面积比发射极连接开口部321小的浮置层电位调节开口部322，与发射极电极31接触，因此伪浮置p-层253不是完全电气浮置的状态，其电位由发射极电极31的电位进行控制。
因此，在该半导体装置120中，也得到与所述的半导体装置110相同的效果。即，实现了导通时间的缩短、IGBT中的导通电阻的下降，另一方面，减小了噪声的影响。
在该结构中，只要形成电位固定p-层251和伪浮置p-层253、且栅电极28作为MOSFET的栅极发挥作用，就能够实现与上述不同的各种配置。此外，清楚的是，除了IGBT以外，在功率MOSFET中也能够实现相同的结构，得到相同的效果。此外，只要维持相同的功能，也可以适当形成图14中没有示出的层。
此外，能够与上述示例相同地实现p沟道型的IGBT、功率MOSFET。例如，在上述示例中，将第1半导体区域、第3半导体区域设为n型（第1导电型），将第2半导体区域、第4半导体区域设为与其相反的p型（第2导电型），但是，为了实现p沟道型的元件，只要将第1半导体区域、第3半导体区域设为p型（第1导电型），将第2半导体区域、第4半导体区域的导电型设为n型（第2导电型）并形成相同的结构即可。在该情况下，通过使VCE、VGE等的符号正负反转而进行动作，也能够相同地缩短导通时间。

Claims (13)

1.一种半导体装置，其特征在于，
在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，
所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，
所述第2半导体区域在俯视时具有：
第2半导体区域的第1部分，其与所述公共电极电连接，并经由所述栅绝缘膜与所述栅电极进行电容耦合；以及
第2半导体区域的第2部分，其形成为该第2半导体区域的第2部分与所述公共电极之间的电阻被设定得高于所述公共电极与所述第2半导体区域的第1部分之间的电阻。
2.一种半导体装置，其特征在于，
在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，
所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，
所述第2半导体区域在俯视时具有：
第2半导体区域的第1部分，其与所述公共电极电连接，并经由所述栅绝缘膜与所述栅电极进行电容耦合；以及
第2半导体区域的第2部分，其不与所述公共电极电连接，并经由所述栅绝缘膜与所述栅电极进行电容耦合。
3.一种半导体装置，其中，
在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，
所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，
所述半导体装置的特征在于，所述第2半导体区域在俯视时具有：
第2半导体区域的第1部分，其以第1接触面积与所述公共电极进行电接触，并且经由所述栅绝缘膜与所述栅电极进行电容耦合；以及
第2半导体区域的第2部分，其以比所述第1接触面积小的第2接触面积与所述公共电极进行电接触，并且经由所述栅绝缘膜与所述栅电极进行电容耦合。
4.一种半导体装置，其特征在于，
在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，
所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，
所述半导体装置具有如下结构：使用了在所述第1半导体区域上形成有所述第2半导体区域、且在表面具有该第2半导体区域的半导体衬底，并排地形成有从该半导体衬底的表面贯穿所述第2半导体区域而到达所述第1半导体区域的槽，所述栅电极隔着所述栅绝缘膜形成在所述槽中，其中，在所述槽中，所述栅绝缘膜形成在以所述槽延伸的方向为中心的两个侧面上，
所述半导体装置具有：
第1槽间区域，其具有如下结构：在相邻的所述槽之间，以与相邻的所述槽接触的方式，在所述第2半导体区域的表面形成所述第3半导体区域，并且在相邻的所述槽之间，所述公共电极与所述第2半导体区域以及所述第3半导体区域接触；以及
第2槽间区域，其具有如下结构：在相邻的所述槽之间，在所述半导体衬底上隔着层间绝缘膜形成有所述公共电极，所述公共电极不与所述第2半导体区域连接。
5.根据权利要求4所述的半导体装置，其特征在于，
在所述半导体衬底的表面，隔着所述层间绝缘膜形成有所述公共电极，所述层间绝缘膜在所述第1槽间区域开口，并且覆盖所述第2槽间区域整体。
6.一种半导体装置，其中，
在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，
所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，该半导体装置的特征在于，
所述半导体装置具有如下结构：使用了在所述第1半导体区域上形成有所述第2半导体区域、且在表面具有该第2半导体区域的半导体衬底，并排地形成有从该半导体衬底的表面贯穿所述第2半导体区域而到达所述第1半导体区域的槽，所述栅电极隔着所述栅绝缘膜形成在所述槽中，其中，在所述槽中，所述栅绝缘膜形成在以所述槽的延伸方向为中心的两个侧面上，
相邻的所述槽夹着的区域包含：
第1槽间区域，其具有如下结构：在相邻的所述槽之间，以与相邻的所述槽接触的方式，在所述第2半导体区域的表面形成所述第3半导体区域，所述公共电极与所述第3半导体区域接触，并且所述公共电极与所述第2半导体区域以第1接触面积进行电接触，所述第2半导体区域经由所述栅绝缘膜与所述栅电极进行电容耦合；以及
第2槽间区域，其具有如下结构：在相邻的所述槽之间，所述公共电极与所述第2半导体区域以比所述第1接触面积小的第2接触面积进行电接触，所述第2半导体区域经由所述栅绝缘膜与所述栅电极进行电容耦合。
7.根据权利要求6所述的半导体装置，其特征在于，
在所述半导体衬底的表面，隔着层间绝缘膜形成有所述公共电极，所述层间绝缘膜具有：所述第1槽间区域中的具有所述第1接触面积的开口；以及所述第2槽间区域中的具有所述第2接触面积的开口。
8.根据权利要求7所述的半导体装置，其特征在于，
分别形成有多个所述第1槽间区域中的具有所述第1接触面积的开口以及所述第2槽间区域中的具有所述第2接触面积的开口，
所述第2槽间区域中的具有所述第2接触面积的开口在所述槽的延伸方向上的间隔β相对于所述第1槽间区域中的具有所述第1接触面积的开口在与所述槽的延伸方向垂直的方向上的间隔α的比率β/α被设为25～70的范围。
9.一种半导体装置，其特征在于，
在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，
所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，
使用了在表面具有所述第1半导体区域的半导体衬底，
在所述第1半导体区域的表面上局部地形成有多个所述第2半导体区域的第1部分，并且在相邻的所述第2半导体区域的第1部分之间局部地形成有所述第2半导体区域的第2部分，
所述栅绝缘膜形成为在所述半导体衬底的表面覆盖所述第2半导体区域的第1部分、所述第3半导体区域、所述第1半导体区域以及所述第2半导体区域的第2部分的表面，
所述栅电极形成为在所述栅绝缘膜上覆盖所述第2半导体区域的第1部分、所述第1半导体区域以及所述第2半导体区域的第2部分。
10.一种半导体装置，其特征在于，
在第1导电型的第1半导体区域上形成有与所述第1导电型相反的第2导电型的第2半导体区域，在所述第2半导体区域的表面上局部地形成有所述第1导电型的第3半导体区域，在所述第2半导体区域露出的表面上形成有栅绝缘膜，
所述半导体装置具有：形成在该栅绝缘膜上的栅电极、与所述第3半导体区域以及所述第2半导体区域接触的公共电极、以及形成在所述第1半导体区域的下侧的背面电极，
使用了在表面具有所述第1半导体区域的半导体衬底，
在所述第1半导体区域的表面形成有：
所述第2半导体区域的第1部分，其以第1接触面积与所述公共电极进行电接触；以及
所述第2半导体区域的第2部分，其在所述第1半导体区域上相邻的所述第2半导体区域的第1部分之间，以比所述第1接触面积小的第2接触面积与所述公共电极进行电接触，
所述栅绝缘膜形成为在所述半导体衬底的表面覆盖所述第2半导体区域的第1部分、所述第3半导体区域、所述第1半导体区域以及所述第2半导体区域的第2部分的表面，
所述栅电极形成为在所述栅绝缘膜上覆盖所述第2半导体区域的第1部分、所述第1半导体区域以及所述第2半导体区域的第2部分。
11.根据权利要求1～10中的任意一项所述的半导体装置，其特征在于，
在所述第1半导体区域的下侧形成有所述第2导电型的第4半导体区域，所述背面电极与所述第4半导体区域电连接。
12.根据权利要求4～8中的任意一项所述的半导体装置，其特征在于，
在所述第1半导体区域的下侧形成有所述第2导电型的第4半导体区域，所述背面电极与所述第4半导体区域电连接，
以所述槽的中心为基准的所述第2槽间区域的间隔D2相对于以所述槽的中心为基准的所述第1槽间区域的间隔D1的比率为0.5～3.0的范围。
13.一种半导体装置的驱动方法，该半导体装置是权利要求1～10中的任意一项所述的半导体装置，其特征在于，
在使施加于所述栅电极的电压小于阈值电压的状态下，提高施加于所述背面电极与所述公共电极之间的电压，然后，使施加于所述栅电极的电压成为阈值电压以上。
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