CN105280715A - Soi体接触器件结构 - Google Patents
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Abstract
一种SOI体接触器件结构，包括：半导体衬底；位于所述半导体衬底上的埋氧化层；位于所述埋氧化层上的半导体层；位于所述半导体层上的栅极；位于所述半导体层的源区和漏区，所述源区和所述漏区分别位于所述栅极两侧下方；位于所述半导体层的体接触区；位于所述半导体层中的二极管，所述二极管的第一极连接所述栅极，所述二极管的第二极连接所述体接触区。所述SOI体接触器件结构中，所述源区、所述漏区和所述栅极对应的MOS场效应晶体管亚阈值摆幅值降低，关态漏电流减小。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种SOI体接触器件结构。
背景技术
绝缘体上硅(SOI)与常规的体硅衬底(bulksubstrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作MOS场效应晶体管(MOSFET)。SOIMOS场效应晶体管可分为全耗尽SOIMOS场效应晶体管(即FDSOIMOS场效应晶体管)和部分耗尽SOIMOS场效应晶体管(即PDSOIMOS场效应晶体管)。
SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(floatingbodyeffect)。当器件顶层硅膜的厚度大于最大耗尽层的宽度时，由于结构中埋入氧化层(BOX)的隔离作用，器件开启后一部分没有被耗尽的硅膜将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起翘曲(kink)效应、漏击穿电压降低和反常亚阈值斜率等现象，从而影响器件性能。
由于浮体效应对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体接触方式使积累的空穴得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是使埋入氧化层上方、硅膜底部处于电学浮空状态的体区和外部相接触，导致空穴不可能在该区域积累，因此这种结构可以成功地克服部分耗尽SOIMOS场效应晶体管的浮体效应。
基于上述体接触方式的原理，人们采取了很多结构来抑制部分耗尽SOIMOS场效应晶体管的浮体效应。其中一种为T型栅103的部分耗尽SOIMOS场效应晶体管如图1所示，包括：半导体衬底(未示出)，其由下至上依次包括硅衬底(未示出)、埋氧化层(未示出)和顶层硅(未全部示出)；位于所述顶层硅上方的T型栅103，其中，T型栅103由垂直相交的两个部分构成，故T型栅103将顶层硅划分为三个部分，所述三个部分分别用于形成位于顶层硅内的源区101、漏区102以及体接触区104，其中，源区101和漏区102的掺杂类型与所述顶层硅的掺杂类型相反，体接触区104的掺杂类型与所述顶层硅的掺杂类型相同。此外，该部分耗尽SOIMOS场效应晶体管的源区101、漏区102、体接触区104以及T型栅103分别通过不同的接触孔被引出。
对于上述T型栅的部分耗尽SOIMOS场效应晶体管，因浮体效应积累在顶层硅中的空穴经由接地的体接触区释放掉，从而抑制部分耗尽SOIMOS场效应晶体管的浮体效应。更多有关SOIMOS场效应晶体管的内容可参考公开号为CN103258813A中国发明专利申请。
降低SOI体接触器件功耗的一种方式是降低亚阈值摆幅(subthresholdswing，简称SS)，亚阈值摆幅＝dVg/d(lgId)，单位是mV/dec，其中，Vg为栅源电压，Id为漏极电流。亚阈值摆幅在数值上等于为使漏极电流Id变化一个数量级时所需要的栅源电压增量ΔVg，亚阈值摆幅是从Id-Vg曲线上的最大斜率处提取出来的，表示Id-Vg关系曲线的上升率。对传统的MOS场效应晶体管而言，由于器件本身固有的漂移-扩散机制，室温下的亚阈值摆幅具有理论上的最小极限值(60mV/dec)，通常体硅上制作的MOS场效应晶体管的亚阈值摆幅仅为70mV/dec，而SOI上制作的SOI体接触器件结构可以大幅降低亚阈值摆幅。
然而，现有SOI体接触器件中，相应MOS场效应晶体管的亚阈值摆幅分两个阶段，如图2中MOS场效应晶体管的转移特性曲线所示，Id-Vg转移特性曲线坐标横轴代表栅源电压Vg，单位为伏特(V)，纵轴表示漏极电流Id，单位为安培(A)，体接触区接地(即Vb＝0V)。从图2中看到，在第一个阶段，MOS场效应晶体管的亚阈值摆幅为85.3mV/dec，在第二个阶段，MOS场效应晶体管的亚阈值摆幅为14.1mV/dec(两个阶段的亚阈值摆幅之间以虚线隔开)。同时，现有SOI体接触器件结构中，MOS场效应晶体管的关态漏电流(off-stateleakagecurrent)较大，通常为0.1pA/μm左右。
为此，需要一种新的SOI体接触器件结构，以使得SOI体接触器件结构中MOS场效应晶体管的亚阈值摆幅能够稳定在一个较小的数值，并且降低MOS场效应晶体管的关态漏电流。
发明内容
本发明解决的问题是提供一种SOI体接触器件结构，以降低SOI体接触器件中MOS场效应晶体管的亚阈值摆幅，同时还能够降低SOI体接触器件中MOS场效应晶体管的关态漏电流。
为解决上述问题，本发明提供一种SOI体接触器件结构，所述SOI体接触器件结构包括：
半导体衬底；
位于所述半导体衬底上的埋氧化层；
位于所述埋氧化层上的半导体层；
位于所述半导体层上的栅极；
位于所述半导体层的源区和漏区，所述源区和所述漏区分别位于所述栅极两侧下方；
位于所述半导体层的体接触区；
位于所述半导体层中的二极管，所述二极管的第一极连接所述栅极，所述二极管的第二极连接所述体接触区。
可选的，所述二极管的击穿电压大于3.63V。
可选的，所述栅极的俯视结构为T型结构或者H型结构。
可选的，所述体接触区为P型掺杂区，所述二极管的第一极为N极，所述二极管的第二极为P极。
可选的，所述体接触区为N型掺杂区，所述二极管的第一极为P极，所述二极管的第二极为N极。
可选的，所述栅极的材料为掺杂多晶硅，所述栅极的掺杂类型与所述体接触区的掺杂类型相反。
可选的，所述体接触区连接至接触垫片，所述接触垫片处于非接地状态，也不连接任何电位。
可选的，所述栅极位于第一阱区上，所述第一阱区与所述二极管之间具有浅沟槽隔离区。
可选的，所述二极管的第二极上具有掩模层，所述掩模层的材料为氧化硅。
可选的，所述半导体衬底为硅衬底，所述埋氧化层为氧化硅层，所述半导体层为顶层硅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，一方面使得体接触区不接地，也不连接任何电位，而处于一种浮空(floating)状态；另一方面，在所述SOI体接触器件结构中设置一个二极管，二极管的第一极连接MOS场效应晶体管的栅极，二极管的第二极连接体接触区，从而使得在Vg(栅源电压)略高于0V时，体接触区和和栅极之间的二极管正偏，漏区端碰撞电离产生的空穴通过体接触区从二极管流走，进而使得SOI中的浮体效应被抑制，相应MOS场效应晶体管的关态漏电流减小(MOS场效应晶体管的关态漏电流减小一个数量级左右)。而当Vg继续增大时，二极管开始反偏，漏区端碰撞电离产生的大量空穴在体接触区积累，且由于此时体接触区处于非接地状态，也不连接任何电位，因此体接触区的电位(电势)瞬间升高，原本存在于SOI体接触器件结构中的寄生三极管(Bipolar，亦称双极型晶体管)立即开启，Id迅速增大，从而使MOS场效应晶体管的具有非常小的亚阈值摆幅。
附图说明
图1是现有SOI体接触器件结构示意图；
图2是现有SOI体接触器件结构中MOS场效应晶体管的转移特性曲线示意图；
图3是本发明实施例所提供的SOI体接触器件结构的俯视结构示意图；
图4是本发明实施例所提供的SOI体接触器件结构的剖面结构示意图；
图5本发明实施例所提供的SOI体接触器件结构中，MOS场效应晶体管的转移特性曲线示意图。
具体实施方式
正如背景技术所述，现有技术中，现有SOI体接触器件中MOS场效应晶体管的亚阈值摆幅分为两个阶段，总的亚阈值摆幅仍较大，并且现有SOI体接触器件中MOS场效应晶体管的关态漏电流较大。
为此，本发明提供一种SOI体接触器件结构，所述SOI体接触器件结构具有MOS场效应晶体管的源区、漏区和栅极，并且具有体接触区。所述SOI体接触器件结构还具有二极管，所述二极管的第一极连接MOS场效应晶体管的栅极，所述二极管的第二极连接体接触区。这种SOI体接触器件结构能够在Vg略高于0V时，体接触区和和栅极之间的二极管正偏，漏区端碰撞电离产生的空穴通过体接触区从二极管流走，进而使得SOI中的浮体效应被抑制，相应MOS场效应晶体管的关态漏电流减小(MOS场效应晶体管的关态漏电流减小一个数量级左右)。而当Vg继续增大时，二极管开始反偏，漏区端碰撞电离产生的大量空穴在体接触区积累，且由于此时体接触区处于非接地状态，也不连接任何电位，因此体接触区的电位(电势)瞬间升高，原本存在于SOI体接触器件结构中的寄生三极管(Bipolar，亦称双极型晶体管)立即开启，Id迅速增大，从而使MOS场效应晶体管的具有非常小的亚阈值摆幅。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种SOI体接触器件结构，请结合参考图3和图4。
请参考图3，图3是所述SOI体接触器件结构的俯视结构示意图。所述SOI接触器件结构包括半导体层(未标注，也未完全示出)所述半导体层包括多个区域，具体包括位于所述半导体层的源区231、漏区232和体接触区233。源区231、漏区232和体接触区233恰好被T型结构的栅极234划分开。即本实施例中，栅极234的俯视结构为T型结构，在俯视方向上，T型结构的栅极234将其下方的所述半导体层划分出三个区域，所述三个区域为一个顶端区域和左右两个区域，体接触区233位于所述顶端区域，源区231和漏区232分别位于所述左右两个区域。
本实施例中，源区231、漏区232和栅极234为同一个MOS场效应晶体管的各结构，同时，在源区231和漏区232之间还具有被栅极234所覆盖的沟道区(未示出)。所述沟道区与栅极之间还具有栅介质层(未示出)。这些结构构成一个完整的MOS场效应晶体管。
需要说明的是，其它实施例中，栅极234的俯视结构也可以为H型结构或者其它结构，本发明对此不作限定。
请继续参考图3，本实施例中，体接触区233位于P型重掺杂区域(PPLUS)，如图3中的小虚线框包围区域所示。源区231和漏区232位于N型重掺杂区域(NPLUS)，如图3中的大虚线框包围区域所示。而栅极234是位于源区231和漏区232上方的结构。栅极234的掺杂类型通常与源区231和漏区232相同，与体接触区233的掺杂类型相反，因此本实施例中，其可以为N型掺杂。
请继续参考图3，所述SOI体接触器件结构的俯视结构还显示所述SOI体接触器件结构包括一个二极管240，二极管240的第一极连接栅极234，二极管240的第二极连接体接触区233。
本实施例中，所述第一极为N极，具体可以是制作在所述半导体层的N型重掺杂区241，所述第二极为P极，本实施例中，P极可以包括制作在所述半导体层的阱区242和P型重掺杂区243。
请参考图4，图4是所述SOI体接触器件结构的剖面结构示意图。所述SOI接触器件结构包括半导体衬底210，位于半导体衬底210上的埋氧化层220，位于埋氧化层220上的上述半导体层(请参考图3相应内容)，所述半导体层包括多个区域，具体包括位于所述半导体层的源区231和漏区232(源区231和漏区232在图4所示剖面中未显示，请结合参考图3)，位于所述半导体层的体接触区233，位于所述半导体层的第一阱区235。所述SOI接触器件结构还包括位于所述半导体层上的栅极234，栅极234部分位于第一阱区235上方，通常栅极234和第一阱区235之间具有绝缘层(未显示)。源区231和漏区232分别位于栅极234两侧下方(请结合参考图3)。体接触区233位于栅极234上端的下方，栅极234同时还有部分位于体接触区233上方，通常栅极234和体接触区233之间也具有绝缘层(未显示)。所述SOI接触器件结构还包括位于所述半导体层中的二极管240(请结合参考图3)，二极管240的第一极连接栅极234，二极管240的第二极连接体接触区233。
本实施例中，二极管240的第一极具体通过第一接触插塞261、第一互连线262和第一接触插塞263电连接栅极234，二极管240的第二极具体通过第二接触插塞271、第二互连线272和第二接触插塞273电连接体接触区233。各接触插塞和各互连线所在的互连线层之间还具有介质层250。介质层250的材料可以为氧化硅。
本实施例中，半导体衬底210可以为硅衬底，埋氧化层220可以为氧化硅层，所述半导体层可以为顶层硅，即本发明实施例提供的SOI体接触器件结构制作在SOI上。其中，所述半导体层的掺杂类型可以为P型，其掺杂离子可以为硼离子，可以控制使得掺杂后所述顶层硅的电阻率为8.5ohm·cm～11.5ohm·cm。
本实施例中，体接触区233的掺杂类型与所述半导体层的掺杂类型相同，体接触区233由所述半导体层的其中一部分经过进一步的P型重掺杂后形成。即本实施例中，体接触区233可以为P型重掺杂区(PPLUS)，此时，二极管240的第一极相应为N极，二极管240的第二极相应为P极。对应的，源区231及漏区232的掺杂类型与所述半导体层的掺杂类型相反，即本实施例中，源区231及漏区232的掺杂类型可以为N型重掺杂(NPLUS)。
在一个具体的例子中，源区231及漏区232可以利用注入离子为砷、注入离子剂量为E15/cm2～1E16/cm2、注入离子能量为40keV～80keV的离子注入工艺形成。
其它实施例中，体接触区233也可以为N型掺杂区，二极管240的第一极相应为P极，二极管240的第二极相应为N极。
本实施例中，栅极234的材料可以为掺杂多晶硅，栅极234的掺杂类型与体接触区233的掺杂类型相反。
请继续参考图4，体接触区233还通过第二接触插塞273、第二互连线272和互连结构281电连接至接触垫片282。接触垫片282处于非接地状态，也不连接任何电位。即此时体接触区233处于非接地状态，也不连接任何电位，但正如前面所述的，体接触区233电连接至二极管240的第二极。需要说明的是，第二互连线272上方，以及各互连结构281之间通常也具有介质层(未示出)。
需要说明的是，其它实施例中，也可以不必设置相应的插塞和接触垫片，从而不必将体接触区连接至插塞和接触垫片。当不设置接触垫片时，还能够节省相应的半导体器件封装表面的面积。
请继续参考图4，第一阱区235与二极管240之间具有浅沟槽隔离区。第一阱区235为所述半导体层的一部分。
本实施例中，浅沟槽隔离区恰好延伸至所述半导体层和埋氧化层220之间的界面处。在其它实施例中，浅沟槽隔离区还可以延伸至埋氧化层220内。在其它实施例中，浅沟槽隔离区也可以为其它隔离结构所替代。
请继续参考图4，栅极234部分位于第一阱区235上。
请继续参考图4，二极管240的第二极上具有掩模层244，本实施例中，掩模层244的材料可以为氧化硅。
本实施例中，二极管240的击穿电压大于3.63V。本实施例设置二极管240的击穿电压在相应的MOS场效应晶体管最大工作电压的1.1倍以上，从而保证当MOS场效应晶体管的栅极234加最大的工作正压时，二极管240不被击穿，以免影响器件正常工作。而具体本实施例中，相应MOS场效应晶体管的最大工作电压大约在3.3V，因此，二极管240的击穿电压选择大于3.63V。本实施例中，二极管240的正向导通电压可以为0.5V～0.7V。
本实施例所提供的SOI体接触器件结构中，一方面使得体接触区233不接地，也不连接任何电位，而处于一种浮空状态，另一方面，在所述SOI体接触器件结构中设置一个二极管240，二极管240的第一极连接MOS场效应晶体管的栅极234，二极管240的第二极连接体接触区233，从而使得在Vg略高于0V时，体接触区233和和栅极234之间的二极管240正偏，MOS场效应晶体管的漏区232端碰撞电离产生的空穴通过体接触区233从二极管240流走，进而使得SOI中的浮体效应被抑制，相应MOS场效应晶体管的关态漏电流减小(MOS场效应晶体管的关态漏电流减小一个数量级左右)，而当Vg继续增大时，二极管240开始反偏，漏区232端碰撞电离产生的大量空穴在体接触区233积累，且由于此时体接触区233处于非接地状态，也不连接任何电位，因此体接触区233的电位(电势)瞬间升高，原本存在于SOI体接触器件结构中的寄生三极管(Bipolar，亦称双极型晶体管)立即开启，Id迅速增大，从而使器件具有非常小的亚阈值摆幅。
具体请参考图5，示出了本实施例提供的SOI体接触器件结构中MOS场效应晶体管转移特性曲线，由于体接触区233处于非接地状态，也不连接任何电位(即Vbfloating)，图5显示MOS场效应晶体管的Id-Vg曲线中可以得到的亚阈值摆幅为5.9mV/dec(其中Vs＝0V，Vd＝3.3V，Vg的变化范围为-1.0V～3.3V)，此亚阈值摆幅值仅为传统MOS场效应晶体管理论值的10％。同时，本实施例提供的SOI体接触器件结构中MOS场效应晶体管的关态漏电流为0.01pA/μm，比传统SOI体接触MOS场效应晶体管中的0.1pA/μm低了一个数量级。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种SOI体接触器件结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的埋氧化层；
位于所述埋氧化层上的半导体层；
位于所述半导体层上的栅极；
位于所述半导体层的源区和漏区，所述源区和所述漏区分别位于所述栅极两侧下方；
位于所述半导体层的体接触区；
位于所述半导体层中的二极管，所述二极管的第一极连接所述栅极，所述二极管的第二极连接所述体接触区。
2.如权利要求1所述SOI体接触器件结构，其特征在于，所述二极管的击穿电压大于3.63V。
3.如权利要求1所述SOI体接触器件结构，其特征在于，所述栅极的俯视结构为T型结构或者H型结构。
4.如权利要求1所述SOI体接触器件结构，其特征在于，所述体接触区为P型掺杂区，所述二极管的第一极为N极，所述二极管的第二极为P极。
5.如权利要求1所述SOI体接触器件结构，其特征在于，所述体接触区为N型掺杂区，所述二极管的第一极为P极，所述二极管的第二极为N极。
6.如权利要求1所述SOI体接触器件结构，其特征在于，所述栅极的材料为掺杂多晶硅，所述栅极的掺杂类型与所述体接触区的掺杂类型相反。
7.如权利要求1所述SOI体接触器件结构，其特征在于，所述体接触区连接至接触垫片。
8.如权利要求1所述SOI体接触器件结构，其特征在于，所述栅极位于第一阱区上，所述第一阱区与所述二极管之间具有浅沟槽隔离区。
9.如权利要求1所述SOI体接触器件结构，其特征在于，所述二极管的第二极上具有掩模层，所述掩模层的材料为氧化硅。
10.如权利要求1所述SOI体接触器件结构，其特征在于，所述半导体衬底为硅衬底，所述埋氧化层为氧化硅层，所述半导体层为顶层硅。
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