CN1619831A - 绝缘栅型半导体装置 - Google Patents

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Abstract

本发明提供一种满足导通损耗和放射噪声双方的标准的绝缘栅型半导体装置，其解决方案如下；通过沟道(21)将p型基极层(20)分成多个p型基极区域(9、10、12)，而且使没有n型源极区(3)的p型基极区(10、12)之中的一部分的p型基极区域(12)和发射极(7)经分别设置在沟道(21)的终端部附近和活性区域内的栅电极流道(14)两侧的接触孔(11)电连接，此外，在用N1表示没有n型源极区(3)的p型基极区域(10、12)之中的、与发射极电连接的p型基极区域(12)的数，用N2表示与发射级绝缘的p型基极区域(10)的数时，N1和N2应当满足25≤{N1/(N1+N2)}×100≤75。

Description

绝缘栅型半导体装置
技术领域
本发明涉及绝缘栅型半导体装置。
背景技术
近年来，在功率变换装置等使用的功率器件领域中，在半导体基极上形成的沟道内制作绝缘栅构造的沟道绝缘栅型双极晶体管(以下取作沟道IGBT)令人注目。因为在沟道IGBT上可以使通道密度作大，所以具有所谓在导通状态下的电压降VCE(sat)变小，可以降低定常损耗的优点。其反面，由于在栅电极和发射极之间的电容或栅电极和集电极之间的电容(以下取作栅电极一集电极间电容)变大，所以存在所谓导通时或断开时的开关损耗增大的缺点。
可是，有报道称在沟道IGBT，通过设置与发射极未电接触的p阱区域，增加发射极侧积蓄的载流子浓度，改善了沟道IGBT的饱和电压断开损耗的平衡选择(trade-off)特性(例如参照专利文献1)。此外，对于具有未电接触发射极的p阱区域的沟道IGBT，也包含了本申请人的多个申请(例如参照专利文献2，专利文献3，专利文献4，专利文献5)。
图18及图19分别示意地示出具有这类构造的沟道IGBT的平面图及断面图。在图18所示的平面图上，只示出p型基极区9、10，n型源极区3，栅电极5及栅极流道13、14，省略了栅绝缘膜4、层间绝缘膜6及发射极7。在图19示出图18切断线A-A的断面，即横切n型源极区3及栅电极5的断面构成，包含图18省略的部分。
如图18及图19所示，在p型集电极层1上设置n型漂移(drift)层2，进而在其上设置p型基极层20。p型基极层20通过沟道层21分成多个p型基极区9、10。n型源极区3在宽度狭小的p型基极区9上设置在沟道21的侧部。宽度宽的p型基极区10上不设置n型源极区3。
发射极7在具有n型源极区3的p型基极区9与n型源极区3和p型基极区9两方接触。没有n型源极区3的p型基极区10通过层间绝缘膜6与发射级7绝缘。沟道21经栅绝缘膜4被栅电极5埋没。集电极8与p型集电极层1接触，设置在其下。如图18所示，栅电极5与横断多个沟道21的终端部的栅电极流道13电连接。栅电极流道13与未图示的栅衬垫电连接。
在上述的构成，一旦芯片尺寸变大，则通过只在沟道21两端设置栅电极流道13，作为半导体装置流过主电流的区域的活性区域中心部的栅电极电阻变大。因此，在这样的情况下，即使在活性区域内以内也以2～4mm左右的间隔设置栅电极流道14。省略图示，在活性区域的外侧上设置由保护环等构成的耐压构造部。
在由图20及图21分别表示平出面构成及断面构成的沟道IGBT上，发射极7通过贯通层间绝缘膜6的接触孔11也与利用沟道21分割p型基极层20后的多个p型基极区9、12中的没有n型源极区3的p型基极区12接触(例如参照专利文献2)。接触孔11通常为2μm四方形程度的大小，设置在沟道21的终端部附近。
在图20所示的平面图上只示出在p型基极区9、12，n型源极区3，栅电极5，栅电极流道13、14以及向p型基极区12表面上投影的接触孔11，省略栅绝缘膜4、层间绝缘膜6及发射极7。在图21上示出图20的切断线B-B的断面，即切断n型源极区3、栅电极5及接触孔11的断面构成，包含在图20省略的部分。
在上述的沟道IGBT上通过最佳设定沟道21，即包含栅电极5的表面构造，可兼顾低的定常损耗和低的开关损耗(高速开关)。在对图19所示构成的IGBT和图21所示构成的IGBT作比较，图21所示构成的IGBT一方元件耐压难以降低。
专利文献1：特开2000-228519号公报(从第四页左栏下开始第一行)；
专利文献2：特开2001-308327号公报(图1，图7)；
专利文献3：特开平9-331063号公报(图42)；
专利文献4：特开特开2002-100770号公报(图22)
专利文献5：特开2002-16252号公报(图1)。
可是，在上述的现有技术的沟道IGBT上，即使在活性区域内也有必要设置栅电极流道14那样地增加芯片尺寸，则在活性区域中心部附近，没有n型源极区3的p型极区10、12和栅绝缘膜4之间的境界成为大的栅极一集电极间电容，由于导通时的电压降低速度及电流增加速度变小，所以存在所谓导通损耗变大的问题。为了抑制(降低)导通损耗，由于有必要增大栅电极驱动用开关器件或栅电极驱动用IC的栅电极电压转换能力，所以存在不能利用已有的栅电极驱动用器件等的缺点。
近年来，在功率器件领域，要求降低开关时产生的放射噪声。为了降低放射噪声，有必要降低导通时的电压降低速度(dV/dt)以及电流增加速度(di/dt)。因此，兼顾降低放射噪声和低开关损耗是困难的。这样一来，通常由于导通损耗和放射噪声大小之间存在平衡选择(trade-off)关系，所以在现有技术的沟道IGBT中不能得到满足导通损耗和放射噪声两方面标准的最佳构造。
可是，关于IGBT开关时的放射噪声，有报告说在额定电流1/10左右的低电流导通时的元件特性对放射噪声有很大影响(S.Momota，M.Otsuki，K.Ishii，H.Takubo，and Y.Seki，“Analysis on the Low CurrentTurn-on behavior of IGBT Modules”，in Proc.ISPSD2000，pp.359-362(2000))。尤其是，为了使30MHz以上频带内的放射噪声纳入基准值以下，需要更大的努力。认为发生该频带内的放射噪声的原因为包含高频成分的高dV/dt。因此，为了使变换开关时的dV/dt纳入目标值以下，控制栅极电阻等的值，抑制(降低)导通时的主电流斜率(dIc/dt)。
可是，如果增大栅极电阻，则IGBT的导通损耗增大。图11示出各种栅极电阻下，开关的IGBT的导通特性。如图11所示，一旦增加栅极电阻，则导通时的电流斜率(di/dt)减少。这虽然在放射噪声方面优选，然而由于引起电压波形尾部增大，使得开关损耗增大。因此，作为沟道IGBT特性希望尽可能不增大栅极电阻，来实现低的di/dt。
发明内容
本发明的目的是为了解除上述现有技术产生的问题点，提供满足导通损耗和放射噪声两方规格的绝缘栅型半导体装置。
为了解决上述任务，达到目的，在发明方面1的发明的绝缘栅型半导体装置具备以下部件：即，第一导电型的第一半导体层；在前述第一半导体层上设置的第二导电型的第二半导体层；在前述第二半导体层上设置的第一导电型的第三半导体层；从前述第三半导体层表面贯通该第三半导体层，达到前述第二半导体层的沟槽；在通过前述沟槽分割前述第三半导体层得到的多个半导体区域中的至少一部分半导体区域表面层上有选择地形成的第二导电型的第四半导体层；经绝缘膜设置在前述沟槽的内侧的控制电极；作为半导体装置在流过电流的活性区域的前述第三半导体层上经绝缘膜设置的、而且电连接前述沟槽内的前述控制电极的流道；在前述第三半导体层及前述第四半导体层上经层间绝缘膜设置的第一主电极；和与前述第一半导体层电连接的第二主电极，其特征为，前述第一主电极在通过前述沟槽分割前述第三半导体层得到的多个半导体区域中的形成前述第四半导体层的半导体区域，贯通前述层间绝缘膜，与前述第三半导体层和前述第四半导体层两方接触，另一方面，在利用前述沟槽分割前述第三半导体层得到的多个半导体区域中的不形成前述第四半导体层的半导体区域，经在前述沟槽的终端部附近和前述流道附近分别设置的、贯通前述层间绝缘膜的接触孔只与第三半导体层接触。
根据发明方面1的发明，在活性区域上设置的流道附近，第一主电极与通过沟槽分割第三半导体层得到的多个半导体区域中的未形成第四半导体层的半导体区域接触。据此，在不形成该第四半导体层的半导体区域整体上，因为与沟槽内绝缘膜的境界的栅极一集电极间的电容量减少，导通时电压降低速度及电流增加速度变大，所以可谋求降低导通损耗。
根据发明方面2的发明的绝缘栅型半导体装置的特征为，在发明方面1所述的发明，通过前述沟槽分成多个半导体区域的前述第三半导体层的、未形成前述第四半导体层的半导体区域中的一部分半导体区域通过前述层间绝缘膜与前述第一主电极绝缘。
根据该发明方面2的发明，通过合适地选择利用沟槽分成多个半导体区域的第三半导体层的、不形成第四半导体层的半导体区域中只与第一主电极电连接的半导体区域的数和与第一主电极绝缘的半导体区域的数的比率，可以谋求降低导通损耗和降低放射噪声双方。
根据发明方面3的发明的绝缘膜栅型半导体装置，其特征为，在根据发明方面2所述的发明中，通过前述沟槽分成多个半导体区域的前述第三半导体层的、未形成前述第四半导体层的半导体区域中，与前述第一主电极电连接的半导体区域的数N1和与前述第一主电极绝缘的半导体区域的数N2之间满足下式，即，0.25≤N1/(N1+N2)≤0.75。
根据该发明方面3的发明，通过满足上式，可以谋求降低导通损耗和降低放射噪声双方。
根据权得要求4的发明的绝缘栅型半导体装置具备以下部件，即，第一导电型的第一半导体层；在前述第一半导体层上设置的第二导电型的第二半导体层；在前述第二半导体层上设置的第一导电型的第三半导体层；从前述第三半导体层表面贯通该第三半导体层，到达前述第二半导体层的沟槽；在通过前述沟槽分割前述第三半导体层得到的多个半导体区域中的至少一部分半导体区域的表面层上有选择地形成的第二导电型的第四半导体层；在前述沟槽的内侧上经绝缘膜设置的控制电极；作为半导体装置在流过电流的活性区域的前述第三半导体层上经绝缘膜设置的、而且电连接前述沟槽内的前述控制电极的流道；在前述第三半导体层及前述第四半导体层上经层间绝缘膜设置的第一主电极；和与前述第一半导体层电连接的第二主电极，其特征为，通过前述沟槽分割前述第三半导体层得到的多个半导体区域包括以下区域：贯通前述层间绝缘膜在前述第三半导体层和前述第四半导体层双方与前述第一主电极接触的第一半导体区域；经贯通前述层间绝缘膜的接触孔，使前述第一主电极只与前述第三半导体层接触的第二半导体区域；通过前述层间绝缘膜使前述第三半导体层和前述第四半导体层与前述第一主电极绝缘的第三半导体区域，前述接触孔分别设置在前述沟槽的终端部附近和前述流道附近。
根据该发明方面4的发明，设置在活性区域上的流道附近和沟槽的终端部附近，第一主电极经接触孔只与第三半导体层接触。据此，因为减少与沟槽内绝缘膜的境界的栅极一集电极电容量，使导通时的电压降低速度及电流增大速度变大，所以可以谋求降低导通损耗。
根据发明方面5的发明的绝缘栅型半导体装置，其特征为，在发明方面4所述的发明，前述第二半导体区域的数N1和前述第三半导体区域的数N2满足下式，
0.25≤N1/(N1+N2)≤0.75。
根据该发明方面5的发明，通过满足上式，可以谋求降低导通损耗和降低放射噪声双方。
根据发明方面6的发明的绝缘栅型半导体器具备以下部件，即，第一导电型的第一半导体层；在前述第一半导体层上设置的第二导电型的第二半导体层；在前述第二半导体层上设置的第一导电型的第三半导体层；从前述第三半导体层表面贯通该第三半导体层，达到前述第二半导体层的沟槽；在通过前述沟槽分割前述第三半导体层得到的多个半导体区域中的至少一部分半导体区域表面层上有选择地形成的第二导电型的第四半导体层；在前述沟槽的内侧经绝缘膜设置的控制电极；在前述第三半导体层及前述第四半导体层上经层间绝缘膜设置的第一主电极；和与前述第一半导体层电连接的第二主电极；其特征为，在通过前述沟槽分割前述第三半导体层得到的多个半导体区域中相对宽度小的半导体区域，前述第一主电极贯通前述层间绝缘膜，与前述第三半导体层和前述第四半导体层双方接触，在通过前述沟槽分割前述第三半导体层得到的多个半导体区域中相对宽度大的半导体区域，前述第三半导体层经50mΩ以上电阻与前述第一主电极电连接。
根据发明方面7的发明的绝缘栅型半导体装置，其特征为，在发明方面6所述的发明，前述电阻由利用前述沟槽分割前述第三半导体层得到的多个半导体区域中的、相对宽度大的半导体区域中的杂质层的薄片电阻构成，前述杂质层经部分地设置在前述层间绝缘膜的接触孔与前述第一主电极电连接。
根据发明方面8的发明的绝缘膜栅型半导体装置，其特征为，在发明方面7所述的发明，多个前述沟槽以相互平行地延伸的条状图形形成，前述接触孔沿着该条以200μm以上2mm以下的间隔设置。
根据发明方面9的发明的绝缘栅型半导体装置，其特征为，在发明方面6所述的发明，前述电阻由掺杂杂质的多晶硅构成。
根据发明方面6～9的发明，因为通过更小的栅电极电阻可以减少di/dt，所以可以谋求降低导通损耗和降低放射噪声双方。
根据本发明的绝缘栅型半导体装置，因为可以谋求降低导通损耗和放射噪声双方，所以起着所谓可以得到满足导通损耗和放射噪声双方规格的最佳构造的绝缘型半导体装置。
附图说明
图1是示意地示出本发明实施方式1的沟道IGBT的断面图。
图2是示意地示出本发明实施方式1的沟道IGBT的断面图。
图3是示意地示出本发明实施方式1的沟道IGBT的断面图。
图4是示出导通损耗及导通时电压变化速度和短路率之间关系的特性图。
图5是示出短路率不同的导通时电压变化速度和栅极电阻之间关系的特性图。
图6是示意地示出本发明实施方式2的绝缘栅型半导体装置的平面图。
图7是图6的切断线E-E的断面图。
图8是为了说明本发明实施方式3的原理，示意示出沟道IGBT的断面图。
图9是示出在图8所示构成的IGBT的电阻值和峰值电流降低率之间关系的模拟结果的特性图。
图10是示出在图8所示构成的IGBT的电阻值和导通电压之间关系的模拟结果的特性图。
图11是示出用于在图8所示构成的IGBT和现有技术的IGBT对于改变栅极电阻时的导通特性进行比较的模拟结果的波形图。
图12是示意地示出本发明实施方式3的绝缘栅型半导体装置的立体图。
图13是示出在图12所示构成的IGBT的接触孔间隔和峰值电流降低率之间关系的实验结果的特性图。
图14是示出在图12所示构成的IGBT的接触孔间隔和导通电压之间关系的实验结果的特性图。
图15是示意地示出本发明实施方式4的绝缘栅型半导体装置的平面图。
图16是图15的切断线F-F的断面图。
图17是图15的切断线G-G的断面图。
图18是示意地示出现有技术的沟道IGBT的平面图。
图19是图18的切断线A-A的断面图。
图20是示意地示出现有技术的沟道IGBT的平面图。
图21是图20的切断线B-B的断面图。
符号说明：1第一半导体层(p型集电极层)，2第二半导体层(n型漂移层)，3第四半导体层(n型源极区)，4绝缘膜(栅绝缘膜)，5控制电极(栅电极)，6层间绝缘膜，7第一主电极(发射极)，7b接触孔，8第二主电极(集电极)，9第三半导体层的有第四半导体的半导体区域(p型基极区域)，10第三半导体层的没有第四半导体层的、且与第一主电极绝缘的半导体区域(p型基极区域)，11接触孔，12、16第三半导体层的没有第四半导体层的、且只与第一主电极电连接的半导体区域(p型基极区域)，14活性区域内的流道(栅电极流道：(gate runner))，20第三半导体层(p型基极层)，21沟槽(沟道)，32掺杂多晶硅。
具体实施方式
以下，参照附图，详细说明本发明的绝缘栅型半导体装置的最佳实施方式。在以下的说明中，以第一导电型作为p型，以第二导电型作为n型加以说明。在与其相反的情况下，本发明也成立。在所有的附图上，对同样的构成附同样的符号，省略重复的说明。
实施方式1
图3是示意地示出本发明实施方式1的绝缘栅型半导体装置的平面图。在该平面图，只示出p型基极区域9、10、12，n型源极区3，栅电极5，栅电极流道13、14，以及投影在p型基极区域12表面的接触孔11，省略栅绝缘膜4，层间绝缘膜6以及发射极7。
图1是横切图3的n型源极区3、栅电极5及活性区域内的栅电极流道14附近的接触孔11的切断线C-C的断面图。图2是横切图3的活性区域内的栅电极流道14及其两侧接触孔11的切断线D-D的断面图。在图1及图2也包含记述图3的省略部分。
如图1～图3所示，作为第二半导体层的n型漂移层2设置在作为第一半导体层的p型集电极层1上。作为第三半导体层的p型基极层20设置在n型漂移层2上。p型基极层20通过作为沟槽的沟道21分成多个p型基极区域9、10、12。
这些p型基极区域9、10、12中，第一p型基极区域9具有作为第四半导体层的n型源极区3。即，p型源极区3在第一p型基极区域9的表面层设置在沟道21的侧部。n型源极区3没有设置在第二p型基极区域12及第三p型基极区域10上。
作为第一主电极的发射极7在第一p型基极区域9与第一p型基极区域9和n型源极区3双方接触。发射极7在第二p型基极区域12经贯通层间绝缘膜6和栅极绝缘膜4的接触孔11，只与第二p型基极区域12接触。第三p型基极区域10通过层间绝缘层6与发射极7绝缘。沟道21经栅绝缘膜4被成为控制电极的栅电极5埋没。作为第二主电极的集电极8与p型集电极层1连接，设置在其下方。
如图3所示，栅电极5与分别横断多个沟道21两端部的栅电极流道13电连接。栅电极流道13与栅电极5同材料，可以是例如掺杂杂质而低电阻化的多晶硅。此外，栅电极5在活性区域与横断多个沟道21的栅电极流道14电连接。栅电极流道13、14与未图示的栅衬垫电连接。
如图2所示，在活性区域内配置的栅电极流道14通过绝缘膜4与第二p型基极区域12绝缘。尤其是未图示，活性区域内配置的栅电极流道14通过绝缘膜4与第一p型基极区域9及第三p型基极区域10绝缘。而且，栅电极流道14，虽然未图示，但在与各栅电极5的交叉点上与各栅电极5电连接。
用于电连接发射极7和第二p型基极区域12的前述接触孔11，例如如图2及图3所示，设置在活性区域内配置的栅电极流道14两侧和沟道21的终端部附近。此外，在图2所示的例，栅电极流道部配线15与栅电极流道14连接来设置。在栅电极5的电阻并非足够小的情况下设置栅电极流道部配线15。栅电极流道部配线15和发射级7通过同一配线层的图形形成。虽然图示省略，但在活性区域外侧上设置由保护环等形成的耐压构造部。
接着说明与发射极7电连接的第二p型基极区域12的数和与发射极7绝缘的第三p型基极区域10的数的比率。如果令第二p型基极区域12的数为N1，第三p型基极区域10的数为N2，则N1及N2满足下式；
25≤{N1/(N1+N2)×100≤75
即，把第二p型基极区域12和第三p型基极区域10加在一起的数(N1+N2)的25～75％为第二p型基极区域12。「{N1/(N1+N2)}×100」表示为短路率(Short Circuit rate)，则短路率在25～75％的是恰当的。
对把第二p型基极区域12和第三p型基极区域10加在一起的4个，如果配置1个第二p基极区域12，则短路率成为25％。对第二p型基极区域12和第三p型基极10加在一起的4个，如果配置3个第二p型基极区域12，则短路率成为75％。在图1及图3的示例，短路率为50％。
用图4及图5说明短路率设定范围为25～75％的理由。图4是示出导通损耗(Eon)及导通时电压变化速度(dV/dt)和短路率之间关系的特性图。在图4，伴随短路率的增大而变大的曲线图表示导通时电压变化速度，与此相反，变小的曲线图表示导通损耗。
图5是示出短路率不同的导通时电压变化速度(dV/dt)和栅极电阻之间关系的特性图。在这里，对于放射噪声的大小而言，虽然所谓导通时电压变化速度和导通时电流变化速度有影响，因为它们多连动增减，所以作为表示放射噪声大小的典型特性，选择导通时电压变化速度。
根据图4可以看出，如果短路率为0～25％，则伴随短路率变小，导通损耗急剧地增加，对放射噪声产生大影响的导通时电压变化速度的降低量小。为了抑制导通损耗，正如作为历来的问题点举出的，因为有必要增大栅极驱动用的开关器件或栅极驱动用IC的栅极电压转换能力，所以在已有的栅极驱动用器件存在驱动能力不够等的缺点。因而短路率0～25％不优选。
另一方面，可以看到，如果短路率范围为75～100％，则伴随短路率变大，导通时电压变化速度急剧地增加，导通损耗的降低量小。如图5所示，如果短路率接近100％，则即使增大栅极电阻，导通电压变化速度也没有变成那样小。因而，短路率范围在75～100％，因为使放射噪声纳入标准内困难，所以不优选。根据以上的理由，短路率取25～75％是恰当的。
根据实施方式1，因为发射极7和第二p型基极区域12不仅在沟道21的终端附近，而且在活性区域内的栅电极流道14两侧也电连接，所以在通过包含活性区域中心部附近的沟道21包围的第二p型基极区域12全体上减小栅极一集电极间电容量。因而，使导通时的电压降低速度变大，可以降低导通损耗。
根据实施方式1，通过设定短路率在25～75％，得到满足导通损耗和放射噪声两方标准的最佳构造的IGBT。因而，即使用已有的栅极驱动用开关器件或IC，也不致引起所谓栅极驱动能力不够的不合适情况，或放射噪声不能纳入标准内等不合适情况。
实施方式2
图6是示意地示出本发明实施方式2的绝缘栅型半导体装置的平面图，图7是横切图6的栅电极流道14附近的接触孔11的切断线E-E的断面图。
在上述的实施方式1(图1)，只在第一p型基极区域9形成n型源极区3。这种情况下，为了对形成n型源极区的3的位置和形成沟道21的位置的定位，要求高的掩模定位精度。为了放宽该定位精度，提高用于大量生产的效率，也可以展宽n型源极区3的宽度。与此相对，在图6及图7，展宽n型源极区3的宽度，在各沟道21两侧形成n型源极区3。通过这样做，因为可以均匀地形成n型源极区3，所以得到减少在一部分不形成n型源极区3的所谓烦恼的效果。
因为在第三p型极区域10上通过层间绝缘膜6使发射极7和n型源极区3绝缘，所以虽然该第三p型基极区域10的n型源极区3作为区域形成，然而不发挥作为源极的功能。同样地，因为在第二p型基极区域12，通过接触孔11只接触发射极7和第二p型基极区域12，所以虽然该第二p型基极区域12的n型源极区域3作为区域形成，但不发挥作为源极的功能。根据实施方式2，可得到与实施方式1同样的效果。
实施方式3
图8是为了说明本发明实施方式3的绝缘栅型半导体装置原理，示意地示出半导体装置的断面图。如图8所示，实施方式3通过沟道2 1把p型基极层20分成多个p型基极区域9、16，其中相对宽度大的第二p型基极区域16是经50mΩ以上电阻31与发射极7电连接。在相对宽度小的第一p型基极区域9，与实施方式1同样地，发射极7与第一p基型极区域9和n型源极区3双方接触。
图9是示出通过在图8所示构成的IGBT对电阻31的值和峰值电流降低率之间关系进行模拟求出的结果的特性图。使第二p型基极区域16与发射极7绝缘的构造，即对图19所示的现有技术构造的峰值电流取100时，在有必要对峰值电流值取比其90％还小的情况下，根据图9可以看到，也可以取电阻31的值在2Ω以下。在峰值电流值取比现有技术构造的92％还小的情况下，电阻31的值可取3Ω以下。此外，在峰值电流值取比现有技术构造的96％还小的情况下，电阻31的值可取100Ω以下。
图10是示出通过在图8所示构成的IGBT对电阻31的值和导通电压之间关系进行模拟求出结果的特性图。根据图10可以看出，如果电阻31的值在50mΩ以上，则导通电压在2.5V以下。由于若电阻31的值比50mΩ还小，则导通电压超过2.5V，稳定状态导通损耗增大，所以是不实用的。因此，电阻31的值取50mΩ以上，100Ω以下，优选50mΩ以上3Ω以下，更优选取50mΩ以上2Ω以下。
作为一例，图11示出在取电阻值为400mΩ时的导通特性的模拟结果。在图8所示构成的IGBT，如符号41及42所示，栅极电阻31的值取12Ω时的导通时峰值电流为81A，栅极电阻31的值取48Ω时的导通时峰值电流为51A。因而，通过使栅电极电阻31的值从12Ω变化为48Ω，可以大幅度降低导通时的峰值电流值。这时的峰值电流值降低率约为37％。
与此相对，在图19所示的现有技术构造的IGBT，如符号43及44所示，在栅极电阻31的值取12Ω及48Ω时导通时各自的峰值电流值约为100A及95A，其降低率约为5％。这样一来，根据实施方式3，因为可以大幅降低导通时的峰值电流值，所以可以降低开关时的损耗。
在这里，导通的峰值电流值具有与导通时的电流斜率(di/dt)大体呈比例关系。即，峰值电流越高，导通时的电流斜率越变大，峰值电流值越低，导通时的电流斜率越变小。因为根据实施方式3与现有技术相比，峰值电流值对栅极电阻31的变化的变化率大，所以即使用比现有技术还小的栅极电阻31，也可以实现低的di/dt。因此可以降低开关时的放射噪声。
接着，对电阻31的具体构成加以说明。图12是以第二p型基极区域16作为用于与发射极7连接的电阻31，示意地示出在利用第二p型基极区域16的杂质层的薄片电阻的情况下的半导体装置构成的主要部分断面立体图。如图12所示，在条状形成沟道21的沟道IGBT，第一p型基极区域9和发射极7的接触部7a沿着第一p型基极区域9均匀地设置。第二p型基极区域16经贯通层间绝缘膜6的接触孔7b与发射极7电连接。在为了形成发射极7溅射金属之际，同时埋入接触孔7b。
接触孔7b的大小没有特别的限定，为数μm方形大小例如5微米方形左右。接触孔7b沿着沟道21的条，例如空开200μm～2mm左右的间隔设置。通过这样的构成，只通过局部变更用于形成蚀刻层间绝缘膜6时的蚀刻掩模的掩模图形，在为了形成接触部7a而对层间绝缘膜6进行图形化之际，可以同时形成接触孔7b。即，即使是与现有技术的沟道IGBT同样的制造过程，也可以制作实施方式3的沟道IGBT。
图13是示出在图12所示构成的IGBT通过实验求出接触孔7b的间隔和峰值电流降低率之间关系的结果的特性图。纵轴是栅极电阻值取12Ω时和取48Ω时各自导通时的峰值电流值之差。从图13可以看出，如果接触孔7b的间隔在2mm以下，则峰值电流之差在10％以上，与现有技术(5％程度)相比，可以得到显著提高特性的效果。
图14是示出在图12所示构成的IGBT，由实验求出接触孔7b的间隔和导通电压之间关系的结果的特性图。从图14可以看出，如果接触孔7b的间隔比200μm还小，则导通电压超过2.5V，所以是不实用的。因此，接触孔的间隔在200μm以上，2mm以下是恰当的。例如在耐压级别在1200V时，接触孔7b的间隔在500μm，在耐压级别1700V时，为1000μm。
没有特别的限定，示出图12所示构成的IGBT的尺寸及浓度一例。耐压级别在600～3300V。例如，如图12所示，单元宽为20～30μm。沟道21宽为1μm。夹持第一p型基极区域9的2个沟道21、21的间距为3～4μm。夹持第二p型基极区域16的2个沟道21、21之间的距离，即第二p型基极区域16的宽度为15～26μm。第二p型基极区域16的浓度为1016～1018cm-3左右，优选为1017cm-3左右。
实施方式4
实施方式4是在实施方式3中，用于使第二p型基极区域16与发射极7连接的电阻31通过掺杂杂质的多晶硅形成的。图15是示意地示出本发明实施方式4的绝缘栅型半导体装置的平面图。图16是横切图15的第二p型基极区域16和掺杂多晶硅32的接触部(取作第一接触部)32a的切断线F-F的断面图。图17是通过图15的第一接触部32a、和发射极7和掺杂多晶硅32的接触部(取作第二接触部)7c的切断线G-G的断面图。
图15上只示出p型基极区域9、16，栅绝缘膜4，栅电极5，掺杂多晶硅32，第一接触部32a以及投影于掺杂多晶硅32的表面的第二接触部7c，省略层间绝缘膜6以及发射极7。在图16及图17也包含记述了图15省略的部分。
掺杂多晶硅32设置在第二p型基极区域16上，形成与沟道21平行的直线状。掺杂多晶硅32通过层间绝缘膜6与第二p型基极区域16及发射极7隔离，经第一接触部32a与第二p型基极区域16电连接。此外，掺杂多晶硅32经第二接触部7c与发射极7连接。通过这些第一接触部32a和第二接触部7c之间的距离、掺杂多晶硅32的宽度以及掺杂浓度控制图8所示的电阻31的电阻值。根据实施方式4，可得到与实施方式3同样的效果。在IGBT即使不作成多层金属配线构造，也可以作成内藏电阻31的构造。
在以上，本发明不限于上述的各实施方式，可种种变更。例如，在实施方式1或2，也可以在活性区域内配置多个栅电极流道14。这时，也可以是如下构成：在第二p型基极区域12中，在各栅电极流道14两侧设置接触孔11，将第二p型基极区域12和发射极7电连接。
如以上所示，本发明的绝缘栅型半导体装置对在功率变换装置等使用的功率器件领域是有用的。

Claims (9)

1、一种绝缘栅型半导体装置，其特征为，具备：
第一导电型的第一半导体层；
在所述第一半导体层上设置的第二导电型的第二半导体层；
在所述第二半导体层上设置的第一导电型的第三半导体层；
从所述第三半导体层表面贯通该第三半导体层达到所述第二半导体层的沟槽；
在通过所述沟槽分割所述第三半导体层得到的多个半导体区域中的至少一部分的半导体区域的表面层上有选择地形成的第二导电型的第四半导体层；
在所述沟槽的内侧经绝缘膜设置的控制电极；
在作为半导体装置而流过电流的活性区域的所述第三半导体层上经绝缘膜设置的、且电连接所述沟槽内的所述控制电极的流道；
在所述第三半导体层及所述第四半导体层上经层间绝缘膜设置的第一主电极；和
与所述第一半导体层电连接的第二主电极；
所述第一主电极在通过所述沟槽分割所述第三半导体层得到的多个半导体区域中形成有所述第四半导体层的半导体区域，贯通所述层间绝缘膜而与所述第三半导体层和所述第四半导体层两方接触，另一方面，在通过所述沟槽分割所述第三半导体层得到的多个半导体区域中未形成第四半导体层的半导体区域上，经在所述沟槽的终端部附近和所述流道附近分别设置的、贯通所述层间绝缘膜的接触孔仅与第三半导体层接触。
2、根据权利要求1所述的绝缘栅型半导体装置，其特征为，
在通过所述沟槽分成多个半导体区域的所述第三半导体层的、未形成所述第四半导体层的半导体区域中的一部分半导体区域上，通过所述层间绝缘膜与所述第一主电极绝缘。
3、根据权利要求2所述的绝缘栅型半导体装置，其特征为，
在通过所述沟槽分成多个半导体区域的所述第三半导体层的、未形成所述第四半导体层的半导体区域中，与所述第一主电极电连接的半导体区域的数N1和与所述第一主电极绝缘的半导体区域的数N2满足：0.25≤N1/(N1+N2)≤0.75。
4、一种绝缘栅型半导体装置，其特征为，具备：
第一导电型的第一半导体层；
在所述第一半导体层上设置的第二导电型的第二半导体层；
在所述第二半导体层上设置的第一导电型的第三半导体层；
从所述第三半导体层表面贯通该第三半导体层达到所述第二半导体层的沟槽；
在通过所述沟槽分割所述第三半导体层得到的多个半导体区域中的至少一部分的半导体区域的表面层上有选择地形成的第二导电型的第四半导体层；
在所述沟槽的内侧经绝缘膜设置的控制电极；
在作为半导体装置而流过电流的活性区域的所述第三半导体层上经绝缘膜设置的、而且电连接所述沟槽内的所述控制电极的流道；
在所述第三半导体层及所述第四半导体层上经层间绝缘膜设置的第一主电极；和
与所述第一半导体层电连接的第二主电极，
通过所述沟槽分割所述第三半导体层得到的多个半导体区域包括：贯通所述层间绝缘膜而所述第一主电极与所述第三半导体层和所述第四半导体层两方接触的第一半导体区域；经贯通所述层间绝缘膜的接触孔，所述第一主电极只与所述第三半导体层接触的第二半导体区域；和通过所述层间绝缘膜使所述第三半导体层和所述第四半导体层两方与所述第一主电极绝缘的第三半导体区域，
所述接触孔分别设置在所述沟槽的终端部附近和所述流道附近。
5、根据权利要求4所述的绝缘膜栅型半导体装置，其特征为，
所述第二半导体区域的数N1和所述第三半导体区域的数N2满足下式：0.25≤N1/(N1+N2)≤0.75。
6、一种绝缘栅型半导体装置，其特征为，具备：
第一导电型的第一半导体层；
在所述第一半导体层上设置的第二导电型的第二半导体层；
在所述第二半导体层上设置的第一导电型的第三半导体层；
从所述第三半导体层表面贯通该第三半导体层达到所述第二半导体层的沟槽；
在通过所述沟槽分割所述第三半导体层得到的多个半导体区域中的至少一部分的半导体区域的表面层上有选择地形成的第二导电型的第四半导体层；
在所述沟槽的内侧经绝缘膜设置的控制电极；
在所述第三半导体层和所述第四半导体层之上经层间绝缘膜而设置的第一主电极；和
与所述第一主电极电连接的第二主电极，
在通过所述沟槽分割所述第三半导体层得到的多个半导体区域中的相对宽度小的半导体区域，所述第一主电极贯通所述层间绝缘膜而与所述第三半导体层和所述第四半导体层两方接触，在通过所述沟槽分割所述半导体层得到的多个半导体区域内的相对宽度大的半导体区域上，所述第三半导体层经50mΩ以上的电阻与所述第一主电极电连接。
7、根据权利要求6所述的绝缘栅型半导体装置，其特征为，
所述电阻由在通过所述沟槽分割所述第三半导体层得到的多个半导体区域中的相对宽度大的半导体区域的杂质层的薄片电阻构成，所述杂质层经局部设置在所述层间绝缘膜的接触孔与所述第一主电极电连接。
8、根据权利要求7所述的绝缘栅型半导体装置，其特征为，
多个所述沟槽以相互平行地延伸的条状的图形形成，所述接触孔沿该条以200μm以上2mm以下的间隔设置。
9、根据权利要求6所述的绝缘栅型半导体装置，其特征为，所述电阻由杂质掺杂的多晶硅构成。
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