CN102623499B - 半导体元件 - Google Patents

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Abstract

实施方式的半导体元件具备：第1导电型的第1半导体层、第1导电型的第2半导体层、第2导电型的第3半导体层、第1导电型的第4半导体层、第1控制电极、引出电极、第2控制电极、第3控制电极。上述第1控制电极与上述第2半导体层、上述第3半导体层以及上述第4半导体层隔着第1绝缘膜对置。上述引出电极与上述第1控制电极电连接，设置在上述第2半导体层之上。上述第2控制电极以及上述第3控制电极与上述引出电极电连接，在上述引出电极下隔着第2绝缘膜与上述第2半导体层对置。在上述引出电极下的上述第2半导体层的表面没有设置上述第3半导体层。上述第2控制电极的电阻比上述第3控制电极的电阻高。

Description

半导体元件
本申请主张2011年1月26日在日本申请的日本专利2011-014503号的优先权，将其内容全部援引到说明书中。
技术领域
本发明的实施方式涉及半导体元件。
背景技术
为了实现开关电源等电源电路的小型化，有效的方法是提高开关频率，使电源电路内的电感、电容等无源元件变小。但是，如果提高开关频率，则MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)、IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)等开关元件的开关损失增加，导致开关电源的电源效率降低。因此，对于开关电源等电源电路的小型化，在实现开关元件的高速化的同时使开关损失减少是不可或缺的。
在被作为开关元件而使用的MOSFET、IGBT等MOS栅元件中，通过缩短栅极长度，降低栅极电容，实现了高速化。
但是，如果减小栅极电容来进行高速化，则在布线所含有的寄生电感、与开关元件电容之间引起谐振。因此，导致在开关时从MOS栅元件产生高频噪声。
作为解决该问题的例子，有一种在MOS栅元件的栅电极下设置p-型层的构造。根据这样的构造，施加高电压时的栅极/漏极间电容增加，漏极电压的时间性变化(dV/dt)变小。由此，开关噪声降低。但是，在栅电极下形成p-型层的制造工序复杂。因此，MOS栅元件的低成本化存在下限。
发明内容
本发明的实施方式提供一种难以产生噪声的半导体元件。
实施方式的半导体元件具备：第1导电型的第1半导体层、第1导电型的第2半导体层、第2导电型的第3半导体层、第1导电型的第4半导体层、第1控制电极、引出电极、第2控制电极、第3控制电极、第1主电极、第2主电极。上述第2半导体层设置在上述第1半导体层之上。上述第3半导体层选择性地设置在上述第2半导体层的表面。上述第4半导体层选择性地设置在上述第3半导体层的表面。上述第1控制电极与上述第2半导体层、上述第3半导体层以及上述第4半导体层隔着第1绝缘膜对置。上述引出电极与上述第1控制电极电连接，设置在与设置有上述第1控制电极的第1区域不同的第2区域的上述第2半导体层之上。上述第2控制电极以及上述第3控制电极与上述引出电极电连接，在上述引出电极下隔着第2绝缘膜与上述第2半导体层对置。上述第1主电极与上述第1半导体层连接。上述第2主电极与上述第3半导体层以及上述第4半导体层连接。在上述引出电极下的上述第2半导体层的表面没有设置上述第3半导体层，上述第2控制电极的至少一部分与第3控制电极的整体设置在上述引出电极下。上述第2控制电极的电阻比上述第3控制电极的电阻高。
根据本发明的实施方式，可以提供难以产生噪声的半导体元件。
附图说明
图1是对实施方式涉及的半导体元件的概要进行说明的图。
图2是对参考例涉及的半导体元件进行说明的图，图2(a)是参考例涉及的半导体元件的主要部分剖视图，图2(b)是参考例涉及的半导体元件的等效电路图。
图3是对实施方式涉及的半导体元件的效果进行说明的图，图3(a)是实施方式涉及的半导体元件的主要部分剖视图，图3(b)是实施方式涉及的半导体元件的等效电路图。
图4是第1具体例涉及的半导体元件的主要部分俯视图。
图5是第1具体例涉及的半导体元件的主要部分剖视图，图5(a)是图4的X-X’剖视图，图5(b)是图4的Y-Y′剖视图，图5(c)是图4的Z-Z′剖视图。
图6是第1具体例的第1变形例涉及的半导体元件的主要部分俯视图。
图7是第1具体例的第1变形例涉及的半导体元件的主要部分剖视图，图7(a)是图6的X-X’剖视图，图7(b)是图6的Y-Y′剖视图。
图8是第1具体例的第2变形例涉及的半导体元件的主要部分俯视图。
图9是第1具体例的第2变形例涉及的半导体元件的主要部分剖视图，图9(a)是图8的X-X’剖视图，图9(b)是图8的Y-Y′剖视图。
图10是第1具体例的第3变形例涉及的半导体元件的主要部分俯视图。
图11是第1具体例的第3变形例涉及的半导体元件的主要部分剖视图，图11(a)是图10的X-X’剖视图，图11(b)是图10的Y-Y′剖视图。
图12是第1具体例的第4变形例的半导体元件的主要部分剖视图。
图13是第2具体例涉及的半导体元件的主要部分俯视图。
图14是第2具体例涉及的半导体元件的主要部分剖视图，图14(a)是图13的X-X’剖视图，图14(b)是图13的Y-Y′剖视图，图14(c)是图13的Z-Z′剖视图。
图15是第2具体例的第1变形例涉及的半导体元件的主要部分剖视图。
图16是第2具体例的第2变形例涉及的半导体元件的主要部分俯视图。
图17是第2具体例的第3变形例涉及的半导体元件的主要部分俯视图。
图18是第3具体例涉及的半导体元件的主要部分剖视图。
图19是第3具体例的第1变形例涉及的半导体元件的主要部分剖视图。
图20是第3具体例的第2变形例涉及的半导体元件的主要部分剖视图。
具体实施方式
下面参照附图，对实施方式进行说明。在实施方式中，对同一部件赋予同一附图标记，针对同一附图标记的部件适当省略其说明。
(实施方式的概要)
图1是对实施方式涉及的半导体元件的概要进行说明的图。图1中表示了实施方式涉及的半导体元件1的剖面。在半导体元件1中，图1所示的含有元件区域90以及栅极焊盘区域91的单元单位被周期性排列。可以设元件区域90为第1区域，设栅极焊盘区域91为第2区域。
半导体元件1具备上下电极构造的MOSFET。在半导体元件1中，在作为第1半导体层的n+型漏极层10之上设置有作为第2半导体层的n型漂移层11。
在半导体元件1的与元件中央部相当的元件区域90中，在n型漂移层11的表面选择性地设置有作为第3半导体层的p型基底(base)层12。在p型基底层12的表面，选择性地设置有作为第4半导体层的n+型源极层13。在元件区域90的最外周，在n型漂移层11的表面设置有p型层12a。在n型漂移层11、p型基底层12、n+型源极层13、以及p型层12a之上设置有作为第1绝缘膜的第1栅极绝缘膜30。
而且，在与n+型漏极层10的主面大致平行的方向上，从n+型源极层13的一部分起经由与该一部分邻接的p型基底层12到n型漂移层11的一部分为止，设置有作为第1控制电极的第1栅电极31。第1栅极绝缘膜30设置在第1栅电极31、与n+型源极层13、p型基底层12以及n型漂移层11之间。即，第1栅电极31与n型漂移层11、p型基底层12以及n+型源极层13隔着第1栅极绝缘膜30对置。
n+型漏极层10与作为第1主电极的漏电极60连接。n+型源极层13以及p型基底层12与接触层61连接。p型层12a与接触层62连接。接触层61、62与作为第2主电极的源电极63连接。即，源电极63经由接触层61、62与n+型源极层13以及p型基底层12电连接。在源电极63以及接触层61、62、与第1栅极绝缘膜30之间设置有第1栅极绝缘膜30。
另外，在栅极焊盘区域91中，在n型漂移层11以及p型层12a之上设置有作为第2绝缘膜的第2栅极绝缘膜40。并且，在与n+型漏极层10的主面大致平行的方向上，设置有包含第2控制电极以及第3控制电极的栅电极41。如后所述，第2控制电极的至少一部分和第3控制电极的整体设置在栅极焊盘电极43下。栅电极41隔着第2栅极绝缘膜40设置在栅极焊盘电极43与n型漂移层11之间。栅电极41设置在栅极焊盘电极43之下。栅电极41隔着第2栅极绝缘膜40与漏电极60对置。
栅电极41与接触层42连接。接触层42与栅极焊盘电极43连接。在栅极焊盘电极43与栅电极41以及接触层62之间设置有第2栅极绝缘膜40。
栅极焊盘电极43被设置在设置有第1栅电极31的元件区域90外的n型漂移层11之上。栅极焊盘电极43设置在与设置有第1栅电极31的区域不同的区域的n型漂移层11之上。栅极焊盘电极43例如是用于将第1栅电极31引出到半导体元件1的外部的引出电极。在栅极焊盘电极43之下未设置p型基底层12。即，栅电极41经由第2栅极绝缘膜40与n型漂移层11相接。
在半导体元件1中，栅极焊盘电极43与第1栅电极31电连接。栅电极41与栅极焊盘电极43电连接。
根据这样的构造，可增大半导体元件1的栅极/漏极间电容、抑制开关噪声。
n+型漏极层10、n型漂移层11、p型基底层12、n+型源极层13以及p型层12a各自的主成分，例如以硅(Si)作为主成分。
第1栅极绝缘膜30的主成分例如是氧化硅(SiO2)。第2栅极绝缘膜40的主成分例如是氧化硅(SiO2)、氮化硅(Si3N4)等。
第1栅电极31、栅电极41的主成分例如是多晶硅。
漏电极60、源电极63、接触层42、61、62的主成分例如是铜(Cu)、钨(W)、铝(A1)、被掺杂了杂质的多晶硅等的导电材料。
接着，对半导体元件1的效果进行说明。
在说明半导体元件1的效果之前，对参考例涉及的半导体元件100进行说明。
图2是对参考例涉及的半导体元件进行说明的图，图2(a)是参考例涉及的半导体元件的主要部分剖视图，图2(b)是参考例涉及的半导体元件的等效电路图。
在参考例涉及的半导体元件100中没有设置上述的栅电极41。在半导体元件100中，在栅极焊盘区域91中配置有栅极焊盘电极43。栅极焊盘电极43与第1栅电极31电连接。在栅极焊盘电极43与n型漂移层11之间设置有绝缘膜400。并且，在栅极焊盘电极43之下设置有p型层110。上述以外的半导体元件100的构造与半导体元件1相同。
图2(b)中表示了半导体元件100的源电极63(S)、漏电极60(D)、第1栅电极31(G)以及栅极焊盘电极43(G.P.)的连接关系。栅极焊盘电极43与外部栅极电阻Rg连接。外部栅极电阻Rg例如是用于调整栅极/漏极间的充放电时间的电阻。例如，将外部栅极电阻Rg设定得越高，能够使栅极/漏极间的充放电时间越长。
对应于半导体元件的小型化，具有栅极长度越来越短的趋势。与之相伴，栅电极、漏电极的对置面积变小，栅极/漏极间电容(Cgd)变小。而且，随着半导体元件的小型化，开关速度变快。
但是，如果与漏极/源极间电容(Cds)相比，栅极/漏极间电容(Cgd)过小，则由漏极/源极间的充放电时间决定开关时间，使得开关时的栅极控制性变差。由此，容易从半导体元件100产生开关噪声。例如，无法利用内部栅极电阻控制漏极/源极间电压的时间性变化(dVds/dt)(Vds：漏极/源极间电压)。
另外，如果栅极/漏极间电容(Cgd)显著变小、开关变为高速，则有时会在元件外的布线所含有的寄生电感，与栅极/源极间、栅极/漏极间、漏极/源极间等的开关元件电容之间引起谐振。结果，有可能在开关时从半导体元件100产生高频噪声。
还可以考虑通过外部栅极电阻Rg的调整，将栅极/漏极间的充放电时间设定得更长，来抑制高频噪声的方法。但是，在栅极/漏极间电容(Cgd)过小的情况下，仅通过调整外部栅极电阻Rg的方法，栅极控制性存在界限。
图3是对实施方式涉及的半导体元件的效果进行说明的图，图3(a)是实施方式涉及的半导体元件的主要部分剖视图，图3(b)是实施方式涉及的半导体元件的等效电路图。
在半导体元件1中，除了第1栅电极31之外，在栅极焊盘电极43之下还设置有栅电极41。在栅电极41与漏电极60之间设置有第2栅极绝缘膜40。或者，在栅电极41与漏电极60之间的半导体层形成耗尽层。因此，在半导体元件1中，除了栅极/漏极间电容(Cgd)之外，还在栅极焊盘电极43与漏电极60之间产生栅极/漏极间电容(Cgd′)。
另外，在半导体元件1中，通过将平面图案的栅电极41、与平面图案的栅极焊盘电极43电连接，产生高的内部栅极电阻。例如，对于栅极焊盘电极43以及栅电极41，它们在对置的区域整体不接触。栅极焊盘电极43与栅电极41通过细的接触层42电连接。
栅电极41包括第2控制电极和第3控制电极。第2控制电极的至少一部分与第3控制电极的整体设置在栅极焊盘电极43之下。第2控制电极的电阻可以设定得比第3控制电极的电阻高。例如，使第2控制电极的线宽度比第3控制电极的宽度细。由此，在栅电极41内产生了高的内部栅极电阻rg。
这样，在半导体元件1中，除了栅极/漏极间电容(Cgd)之外，在栅极焊盘电极43与漏电极60之间，并联地追加附设栅电极41的量的内部栅极电阻rg、和与该内部栅极电阻rg连接的栅极/漏极间电容(Cgd′)。由此，半导体元件1的栅极/漏极间的时间常数比半导体元件100大。结果，半导体元件1的开关噪声与半导体元件100相比得到抑制。
另外，根据半导体元件1，不使第1栅电极31的间距增大地增加了栅极/漏极间电容。因此，在半导体元件1中，元件区域90中的单位面积的沟道密度不减少，单位面积的导通电阻不增加。并且，栅电极41被配置在栅极焊盘电极43之下。因此，半导体元件1的元件面积也不增大。
对于栅极焊盘电极43下的栅极/漏极间电容(Cgd′)，通过改变栅电极41与第2栅极绝缘膜40的接触面积，可以适当地调整Cgd′。因此，半导体元件1中的栅极/漏极间电容的设计自由度比半导体元件100增大。
另外，在半导体元件1中，不需要在上述的栅电极下形成p-型层的制造工序。栅电极41的图案化能够通过与第1栅电极31的图案化相同的制造工序来执行。例如，通过使用将第1栅电极31的图案形状与栅电极41的图案形状合并了的掩模，第1栅电极31以及栅电极41能够通过相同的制造工序制造。由此，可简化半导体元件1的制造工序，降低制造成本。
另外，与元件区域90的第1栅电极31的方块电阻(sheetresistance)(Ω/□)相比，可以将栅极焊盘区域91的栅电极41的方块电阻设定得高。由此，可以使内部栅极电阻rg进一步增加。例如，在第1栅电极31以及栅电极41的材质是多晶硅的情况下，通过改变它们的杂质浓度，能够针对各自的方块电阻设置差。
这样，半导体元件1具有高的可靠性，能够以低成本实现。
接着，对栅电极41的平面形状的具体例进行说明。
(第1具体例)
图4是第1具体例涉及的半导体元件的主要部分俯视图。
图5是第1具体例涉及的半导体元件的主要部分剖视图，图5(a)是图4的X-X’剖视图，图5(b)是图4的Y-Y′剖视图，图5(c)是图4的Z-Z′剖视图。
在第1具体例涉及的半导体元件1A中，栅电极41包括作为第2控制电极的第2栅电极41B、和作为第3控制电极的第2栅电极41A。第2栅电极41B的至少一部分与第3栅电极41A的整体设置在栅极焊盘电极43下。从与n+型漏极层10的主面垂直的方向观察，第3栅电极41A的平面形状为矩形状。第2栅电极41B为线状。即，第2栅电极41B比第3栅电极41A细。例如，在栅电极31周期性排列的方向，第2栅电极41B的宽度比第3栅电极部41A的宽度窄。由此，第2栅电极41B的电阻比第3栅电极41A的电阻高。
在半导体元件1A中，栅极焊盘电极43经由接触层42A与第1栅电极31的连接部31a连接。连接部31a是第1栅电极31的一部分。第1栅电极31与第2栅电极41B连接。
这样，在半导体元件1A中，除了第1栅电极31之外，栅电极41也设置在栅极焊盘电极43之下。在栅电极41与漏电极60之间设置有第2栅极绝缘膜40。因此，在半导体元件1A中，除了栅极/漏极间电容(Cgd)之外，在栅极焊盘电极43与漏电极60之间还产生栅极/漏极间电容(Cgd′)。
栅极焊盘电极43与栅电极41在相互对置的区域整体中不接触，通过在栅极焊盘区域91的一部分设置的接触层42A电连接。而且，栅电极41包含细的第2栅电极部41B。由此，在栅电极41中产生高的内部栅极电阻rg。
因此，半导体元件1A的栅极/漏极间的时间常数比半导体元件100大。结果，半导体元件1A的开关噪声与半导体元件100相比得到抑制。
此外，接触层的位置不需要被限定为栅极焊盘区域91的角。下面表示其具体例。
(第1具体例的第1变形例)
图6是第1具体例的第1变形例涉及的半导体元件的主要部分俯视图。
图7是第1具体例的第1变形例涉及的半导体元件的主要部分剖视图，图7(a)是图6的X-X’剖视图，图7(b)是图8的Y-Y′剖视图。
在第1具体例的第1变形例涉及的半导体元件1B中，栅电极41包括第3栅电极41C和第2栅电极41D。从与n+型漏极层10的主面垂直的方向观察，第3栅电极41C的平面形状是矩形状。不过，线状的细的第2栅电极41D从第3栅电极41C的端部朝向中心部伸入。在第3栅电极41C中，成为第3栅电极41C的一部分被第2栅电极41D分割的形状。
在半导体元件1B中，栅电极41的一部分变窄。例如，在栅电极31周期性排列的方向上，第2栅电极41D的宽度比第3栅电极41C的宽度窄。第3栅电极41C的宽度可以是被分割后的第3栅电极41C的宽度，也可以是未被分割的第3栅电极41C的宽度。由此，第2栅电极41D的电阻比第3栅电极41C的电阻高。
在半导体元件1B中，栅极焊盘电极43经由接触层42B与第1栅电极31的连接部31b连接。接触层42B位于栅极焊盘区域91的2个角的中心附近。连接部31b是第1栅电极31的一部分。另外，栅极焊盘电极43经由接触层42B与第2栅电极41D连接。第2栅电极41D与第3栅电极41C连接。
在半导体元件1B中，除了第1栅电极31之外，栅电极41也设置在栅极焊盘电极43之下。在栅电极41与漏电极60之间设置有第2栅极绝缘膜40。在栅极焊盘区域91的n型漂移层11的表面没有设置p型基底层12，在元件区域90的n型漂移层11的表面选择性地设置有p型基底层12。
因此，在半导体元件1B中，除了栅极/漏极间电容(Cgd)之外，在栅极焊盘电极43与漏电极60之间还产生栅极/漏极间电容(Cgd′)。
栅极焊盘电极43与栅电极41在相互对置的区域整体中不接触，通过在栅极焊盘区域91的一部分设置的接触层42B电连接。另外，栅电极41包含细的第2栅电极41D。由此，在栅电极41产生高的内部栅极电阻rg。
因此，半导体元件1B的栅极/漏极间的时间常数比半导体元件100大。结果，半导体元件1B的开关与噪声半导体元件100相比得到抑制。
(第1具体例的第2变形例)
图8是第1具体例的第2变形例涉及的半导体元件的主要部分俯视图。
图9是第1具体例的第2变形例涉及的半导体元件的主要部分剖视图，图9(a)是图8的X-X’剖视图，图9(b)是图8的Y-Y′剖视图。
在第1具体例的第2变形例涉及的半导体元件1C中，栅电极41包括第3栅电极41E、第2栅电极41F、第3栅电极41G、第2栅电极41H。从与n+型漏极层10的主面垂直的方向观察，第3栅电极41E、41G的平面形状是矩形状。
不过，线状的细的第2栅电极41F从第3栅电极41E的端部朝向中心部伸入。在第3栅电极41E中，成为第3栅电极41E的一部分被第2栅电极41F分割的形状。并且，线状的细的第2栅电极41H从第3栅电极41G的端部朝向中心部伸入。在第3栅电极41G中，成为第3栅电极41G的一部分被第2栅电极41H分割的形状。
在半导体元件1C中，栅电极41的一部分变窄。例如，在栅电极31周期性排列的方向上，第2栅电极41F、41H的宽度比第3栅电极41E、41G的宽度窄。第3栅电极41E、41G的宽度是被分割的第3栅电极41E、41G的宽度。由此，第2栅电极41F、41H的电阻比第3栅电极41E、41G的电阻高。
在半导体元件1C中，栅极焊盘电极43经由接触层42C与第2栅电极41F以及第2栅电极41H连接。接触层42C位于栅极焊盘区域91的中心附近。第2栅电极41F与第3栅电极41E连接。第2栅电极41H与第3栅电极41G连接。第3栅电极41E与作为第1栅电极31的一部分的连接部31b连接。在这样的构造中，也起到与半导体元件1B同样的效果。
(第1具体例的第3变形例)
图10是第1具体例的第3变形例涉及的半导体元件的主要部分俯视图。
图11是第1具体例的第3变形例涉及的半导体元件的主要部分剖视图，图11(a)是图10的X-X’剖视图，图11(b)是图10的Y-Y′剖视图。
在第1具体例的第3变形例涉及的半导体元件1D中，栅电极41包括第3栅电极41I和第2栅电极41J。从与n+型漏极层10的主面垂直的方向观察，第3栅电极41I的平面形状是矩形状。不过，线状的细的第2栅电极41J从第3栅电极41I的端部朝向中心部伸入。在第3栅电极41I中，成为第3栅电极41I的一部分被第2栅电极41J分割的形状。
在半导体元件1D中，栅电极41的一部分变窄。例如，在栅电极31周期性排列的方向，第2栅电极41J的宽度比第3栅电极41I的宽度窄。第3栅电极41I的宽度可以是被分割的第3栅电极41I的宽度，也可以是未被分割的第3栅电极41I的宽度。由此，第2栅电极41J的电阻比第3栅电极41I的电阻高。
在半导体元件1D中，栅极焊盘电极43经由接触层42A与作为第1栅电极31的一部分的连接部31a连接。另外，栅极焊盘电极43经由接触层42B与第2栅电极41J连接。第2栅电极41J与第3栅电极41I连接。
这样，在半导体元件1D中，设置有将作为引出电极的栅极焊盘电极43与第1栅电极31连接的第1位置(接触层42A)、和将作为引出电极的栅极焊盘电极43与栅电极41连接的第2位置(接触层42B)。
在这样的构造中，也是除了栅极/漏极间电容(Cgd)之外，在栅极焊盘电极43与漏电极60之间还产生栅极/漏极间电容(Cgd′)。
栅极焊盘电极43与栅电极41在相互对置的区域整体中不接触，通过在栅极焊盘区域91的一部分设置的接触层42B电连接。另外，栅电极41包含细的第2栅电极41J。由此，在栅电极41产生高的内部栅极电阻rg。
因此，半导体元件1D的栅极/漏极间的时间常数比半导体元件100大。结果，半导体元件1D的开关噪声与半导体元件100相比得到抑制。
(第1具体例的第4变形例)
图12是第1具体例的第4变形例涉及的半导体元件的主要部分剖视图。
在第1具体例的第4变形例涉及的半导体元件1E中，栅电极41之下的第2栅极绝缘膜40A的厚度比第1栅电极31之下的第1栅极绝缘膜30的厚度厚。
根据这样的构造，在对漏极/源极间施加高电压时，难以引起栅极焊盘电极43下的雪崩击穿。即，在半导体元件1E中，能够抑制耐压降低以及雪崩耐量降低。
(第2具体例)
图13是第2具体例涉及的半导体元件的主要部分俯视图。
图14是第2具体例涉及的半导体元件的主要部分剖视图，图14(a)是图13的X-X′剖视图，图14(b)是图13的Y-Y′剖视图，图14(c)是图13的Z-Z′剖视图。
在第2具体例涉及的半导体元件1F中，栅电极41包括第3栅电极41K和第2栅电极41L。从与n+型漏极层10的主面垂直的方向观察，栅电极41为梳形状。即，由第3栅电极41K和第2栅电极41L形成的图案为梳形。线状的细的第2栅电极41L与多个线状的第3栅电极41K连接。第2栅电极41L与第3栅电极41K大致正交。第3栅电极41K在第2栅电极41L延伸的方向上周期性排列。
在半导体元件1F中，栅电极41的一部分变窄。例如，与栅电极31周期性排列的方向大致垂直的方向上的第2栅电极41L的宽度，比栅电极31周期性排列的方向上的第3栅电极41K的宽度窄。由此，第2栅电极41L的电阻比第3栅电极41K的电阻高。
在半导体元件1F中，栅极焊盘电极43经由接触层42B与作为第1栅电极31的一部分的连接部31b连接。另外，连接部31b与第2栅电极41L连接。
在这样的构造中，也是除了栅极/漏极间电容(Cgd)之外，在栅极焊盘电极43与漏电极60之间还产生栅极/漏极间电容(Cgd′)。
栅极焊盘电极43与栅电极41通过在栅极焊盘区域91的一部分设置的接触层42B电连接。另外，栅电极41包括细的第2栅电极41L。由此，在栅电极41产生高的内部栅极电阻rg。
在半导体元件1F中，从与n+型漏极层10的主面垂直的方向观察，栅电极41不是平面形状，而形成为梳形。这样，通过将栅电极41图案从平面图案改变成线图案，能够适当调整栅极/漏极间电容(Cgd′)的大小。
因此，半导体元件1F的栅极/漏极间的时间常数比半导体元件100大。结果，半导体元件1F的开关噪声与半导体元件100相比得到抑制。
在半导体元件1F中，在邻接的第3栅电极41K之间的n型漂移层11的表面，选择性地设置有p型保护环层12b。p型保护环层12b通过与p型基底层12相同的制造工序形成。即，p型保护环层12b与p型基底层12同时形成。
通过设置p型保护环层12b，可抑制电场向栅电极41的集中，从而抑制栅极焊盘电极43下的耐压降低。由此，在半导体元件1F中，可抑制雪崩耐量的降低。
(第2具体例的第1变形例)
图15是第2具体例的第1变形例涉及的半导体元件的主要部分剖视图。图15(a)与图13的X-X’剖面对应，图15(b)与图13的Y-Y′剖面对应，图15(c)与图13的Z-Z′剖视图对应。
在第2具体例的第1变形例涉及的半导体元件1G中，在邻接的p型基底层12之间、以及邻接的p型保护环层12b之间的n型漂移层11的表面，选择性地设置有作为第5半导体层的高浓度n型层11a。高浓度n型层11a的杂质浓度比n型漂移层11的杂质浓度高。
通过高浓度n型层11a的配置，元件区域90中的导通电阻降低。进而，使高浓度n型层11a带电的效果提高，能够进一步增加栅极焊盘电极43下的栅极/漏极间电容(Cgd′)。
(第2具体例的第2变形例)
图16是第2具体例的第2变形例涉及的半导体元件的主要部分俯视图。
在第2具体例的第2变形例涉及的半导体元件1H中，栅电极41包括第3栅电极41M、第2栅电极41N、第2栅电极41P、第2栅电极41R、第2栅电极41Q。从与n+型漏极层10的主面垂直的方向观察，栅电极41为格子状。
即，线状的细的第2栅电极41Q、41R与多个线状的第3栅电极41M连接。第3栅电极41M与第2栅电极41Q、41R大致正交。第3栅电极41M在第2栅电极41Q、41R延伸的方向上周期性排列。第2栅电极41Q、41R分别大致平行地排列。
在半导体元件1H中，栅电极部41的一部分变窄。例如，在栅电极31周期性排列的方向上，第2栅电极41N、41P的宽度比第3栅电极41M的宽度窄。由此，第2栅电极41N、41P的电阻比第3栅电极41M的电阻高。
在半导体元件1H中，栅极焊盘电极43经由接触层42C与第2栅电极41N、第2栅电极41P连接。第2栅电极41N与第2栅电极41Q连接。第2栅电极41P与第2栅电极41R连接。第2栅电极41Q与作为第1栅电极31的一部分的连接部31b连接。
在半导体元件1H中，可以与半导体元件1F同样，在邻接的第3栅电极41M之间的n型漂移层11的表面，选择性设置p型保护环层12b。
在这样的构造中，也是除了栅极/漏极间电容(Cgd)之外，在栅极焊盘电极43与漏电极60之间还产生栅极/漏极间电容(Cgd′)。另外，在栅电极41内产生高的内部栅极电阻。因此，在半导体元件1H中，起到与半导体元件1F同样的效果。
(第2具体例的第3变形例)
图17是第2具体例的第3变形例涉及的半导体元件的主要部分俯视图。
在图17(a)所示的第2具体例的第3变形例涉及的半导体元件1J中，栅电极41包括第3栅电极41S。从与n+型漏极层10的主面垂直的方向观察，栅电极41为漩涡状。
即，线状的细的第3栅电极41S按照沿着矩形状的栅极焊盘电极43的外周的方式形成了漩涡。
在半导体元件1J中，栅极焊盘电极43经由接触层42A与作为第1栅电极31的一部分的连接部31a连接。另外，栅极焊盘电极43经由接触层42A与第3栅电极41S连接。
在这样的构造中，也是除了栅极/漏极间电容(Cgd)之外，在栅极焊盘电极43与漏电极60之间还产生栅极/漏极间电容(Cgd′)。另外，通过使栅电极41成为漩涡状，在栅电极41内产生高的内部栅极电阻。在半导体元件1J中，可以与半导体元件1F同样，在邻接的第3栅电极41S之间的n型漂移层11的表面，选择性地设置p型保护环层12b。因此，在半导体元件1J中，起到与半导体元件1F同样的效果。
另外，也可以如图17(b)所示，栅电极41是包含第3栅电极41Sa、第2栅电极41Sb的构成。第2栅电极41Sb的线宽度比第3栅电极41Sa的线宽度窄。由此，第2栅电极41Sb的电阻比第3栅电极41Sa的电阻高。根据这样的构造，栅电极41内的内部栅极电阻进一步增加。
在实施方式中，半导体层可以具备超结(superjunction)构造。下面使用概要图，对具备超结构造的半导体元件进行说明。
(第3具体例)
图18是第3具体例涉及的半导体元件的主要部分剖视图。
在第3具体例涉及的半导体元件1K中，在元件区域90中的n+型漏极层10之上设置有n型漂移层11。
在元件区域90中，在n型漂移层11的表面选择性地设置有p型基底层12。在p型基底层12的表面，选择性地设置有n+型源极层13。在元件区域90的最外周，在n型漂移层11的表面设置有p型层12a。在n型漂移层11中，与p型基底层12连接的作为第6半导体层的p型支柱(pillar)层12p沿着与n+型漏极层10的主面大致平行的方向周期性设置。
即，在元件区域90中，在n型漂移层11中形成了含有p型支柱层12p和n型支柱层11n的超结构造。n型支柱层11n与p型支柱层12p在与n+型漏极层10的主面大致平行的方向交替排列。p型支柱层12p的上端与p型基底层12连接。
在栅极焊盘区域91中，在n+型漏极层10之上设置有浓度比元件区域90中的n型支柱层11n低的n型漂移层。下面将该低浓度的n型漂移层称为“n-型层15”。在栅极焊盘区域91未设置p型支柱层12p，栅极焊盘区域91中的n型漂移层、即n-型层15的杂质浓度比元件区域90中的n型漂移层11的杂质浓度低。优选n-型层15的杂质浓度为n型支柱层11n(或者n型漂移层11)的1/10以下。n-型层15与第2栅极绝缘膜40相接。在栅极焊盘区域91中未形成超结构造。
根据这样的构造，能够将n型支柱层11n的杂质浓度设定得比n型漂移层11的杂质浓度高。由此，半导体元件1K的导通电阻更加减少。
不过，在具备超结构造的上下电极构造的MOSFET中，漏极/源极间电容(Cds)会因n型支柱层11n与p型支柱层12p的接合而变大。漏极/源极间电容变大意味着栅极/漏极间电容相对变小。因此，认为通过这样的MOSFET会产生开关噪声。例如，担心通过内部栅极电阻无法控制漏极/源极间电压的时间性变化(dVds/dt)(Vds：漏极/源极间电压)。
但是，在半导体元件1K中，在栅极焊盘电极43下没有设置p型基底层12以及超结构造。由此，在栅极焊盘电极43下不会产生漏极/源极间电容(Cds)。即，在半导体元件1K中，也具有高的栅极/漏极间电容。由此，在半导体元件1K中，能够通过内部栅极电阻良好地控制漏极/源极间电压(Vds)的时间性变化(dVds/dt)。结果，开关噪声降低。
并且，在半导体元件1K中，在栅极焊盘电极43下设置有低浓度的n-型层15。因此，如果对漏极/源极间施加高电压，则n-型层15容易耗尽，可抑制栅极焊盘电极43下的雪崩击穿。由此，半导体元件1K维持高耐压。此外，也可以取代n-型层15，在n-型层15的部分配置低浓度的p-型层，使半导体元件1K维持高耐压。
(第3具体例的第1变形例)
图19是第3具体例的第1变形例涉及的半导体元件的主要部分剖视图。
在第3具体例的第1变形例涉及的半导体元件1L中，除了元件区域90之外，在栅极焊盘区域91中形成有超结构造。在栅极焊盘区域91中，n型支柱层15n与p型支柱层15p在与n+型漏极层10的主面大致平行的方向交替排列。
栅极焊盘区域91中的n型支柱层15n以及p型支柱层15p的杂质浓度，比元件区域90中的n型支柱层11n以及p型支柱层12p的杂质浓度低。由此，栅极焊盘区域91中的漏极/源极间电容不会变大。并且，优选为了抑制漏极/源极间电容增加，而不使p型支柱层15p与p型基底层12连接。
另外，由于n型支柱层15n以及p型支柱层15p的杂质浓度低，所以栅极焊盘区域91中的超结构造容易耗尽。这样，栅极焊盘区域91中的超结构造容易耗尽，从而难以引起栅极焊盘电极43下的雪崩击穿。结果，半导体元件1L的耐压提高。
(第3具体例的第2变形例)
图20是第3具体例的第2变形例涉及的半导体元件的主要部分剖视图。
在第3具体例的第2变形例涉及的半导体元件1M中，除了元件区域90之外，在栅极焊盘区域91中还形成有超结构造。在栅极焊盘区域91中n型支柱层15n与p型支柱层15p交替排列的周期，比在元件区域90中n型支柱层11n与p型支柱层12p交替排列的周期短。
由此，栅极焊盘区域91中的超结构造更加易于耗尽。结果，难以引起栅极焊盘电极43下的雪崩击穿。结果，半导体元件1M的耐压提高。此外，为了进一步促进栅极焊盘区域91中的超结构造的耗尽，可以将栅极焊盘区域91中的n型支柱层15n以及p型支柱层15p的杂质浓度，设定得比元件区域90中的n型支柱层11n以及p型支柱层12p的杂质浓度低。
此外，在超结构造中，可以将p型支柱层作为第6半导体层。另外，由于将p型支柱层形成于n型漂移层的结果是在p型支柱层间形成了n型支柱层，所以对于n型支柱层，可以称为n型漂移层或者第2半导体层。
以上，实施方式并不限定于上述实施例，在不脱离实施方式主旨的范围内能够进行各种变形来加以实施。
例如，在实施方式中，将第1导电型设为n型、将第2导电型设为p型进行了说明，但也可以将第1导电型设为p型、将第2导电型设为n型加以实施。
另外，利用平面形栅构造进行了说明，但也可以通过使用沟槽栅形栅构造使栅极焊盘下成为同样的设计，来获得同样的效果。
另外，虽然没有特别对平面图案进行记载，但实施方式不限定于MOS栅构造、超结构造的平面图案，也可以是条纹状、网眼状、锯齿状、蜂窝状等任意一种图案。
栅接触孔的开口位置、孔的个数没有限定，无论是1个位置还是2个位置以上的多处位置都能够实施。
另外，可以在n+型漏极层10与n型漂移层11之间设置均匀的p+型层，将半导体元件作为IGBT元件。也可以将该p+型层的一部分选择性开口，作为逆导通型的IGBT元件。
虽然对本发明的几个实施方式进行了说明，但这些实施方式只是作为例子进行表示，并不对发明的范围进行限定。这些新颖的实施方式能够以其他各种方式加以实施，在不脱离发明主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形都包含在发明的范围与主旨中，并且包含在权利要求的范围所记载的发明和其等同的范围中。

Claims (16)

1.一种半导体元件，其特征在于，具备：
第1导电型的第1半导体层，上述第1半导体层设置在第1区域和与上述第1区域邻接的第2区域中；
第1导电型的第2半导体层，设置在上述第1区域和上述第2区域中的上述第1半导体层之上；
第2导电型的第3半导体层，选择性地设置在上述第1区域中的上述第2半导体层的表面；
第1导电型的第4半导体层，选择性地设置在上述第3半导体层的表面；
第1控制电极，隔着第1绝缘膜与上述第1区域中的上述第2半导体层、上述第3半导体层以及上述第4半导体层对置；
引出电极，设置在上述第2区域中的上述第2半导体层之上且未设置在上述第1区域中的上述第2半导体层之上；
第2控制电极以及第3控制电极，在上述引出电极下隔着第2绝缘膜与上述第2半导体层对置，且上述第1控制电极、上述第2控制电极和上述第3控制电极电连接到上述引出电极，上述第3控制电极经由上述第2控制电极电连接到上述引出电极；
第1主电极，与上述第1半导体层连接；和
第2主电极，与上述第3半导体层以及上述第4半导体层连接，
上述第2控制电极的至少一部分和第3控制电极的整体设置在上述引出电极下，
上述第2控制电极的电阻比上述第3控制电极的电阻高。
2.根据权利要求1所述的半导体元件，其特征在于，
上述引出电极与上述第1控制电极通过第1接触层连接，
上述引出电极与上述第2控制电极通过第2接触层连接。
3.根据权利要求1所述的半导体元件，其特征在于，
上述第2控制电极或者上述第3控制电极的方块电阻比上述第1控制电极的方块电阻高。
4.根据权利要求1所述的半导体元件，其特征在于，
在邻接的上述第3半导体层之间的上述第2半导体层的表面，还设置有第1导电型的第5半导体层，该第1导电型的第5半导体层具有比上述第2半导体层的杂质浓度高的杂质浓度。
5.根据权利要求1所述的半导体元件，其特征在于，
从与上述第1半导体层的主面垂直的方向观察，由上述第2控制电极以及第3控制电极形成的图案为梳形状。
6.根据权利要求1所述的半导体元件，其特征在于，
从与上述第1半导体层的主面垂直的方向观察，上述第3控制电极的图案为漩涡状。
7.根据权利要求1所述的半导体元件，其特征在于，
在上述第2半导体层中，还设置有与上述第3半导体层连接的第2导电型的第6半导体层，
上述第6半导体层在与上述第1半导体层的主面大致平行的方向上周期性设置。
8.根据权利要求7所述的半导体元件，其特征在于，
在上述第2区域没有设置上述第6半导体层，
上述第2区域中的上述第2半导体层的杂质浓度比上述第1区域中的上述第2半导体层的杂质浓度低。
9.根据权利要求7所述的半导体元件，其特征在于，
上述第2区域中的上述第2半导体层以及上述第6半导体层的杂质浓度，比上述第1区域中的上述第2半导体层以及上述第6半导体层的杂质浓度低。
10.根据权利要求7所述的半导体元件，其特征在于，
在上述第2区域中上述第2半导体层与上述第6半导体层交替排列的周期，比在上述第1区域中上述第2半导体层与上述第6半导体层交替排列的周期短。
11.一种半导体元件，其特征在于，具备：
第1导电型的第1半导体层，上述第1半导体层设置在第1区域和与上述第1区域邻接的第2区域中；
第1导电型的第2半导体层，设置在上述第1区域和上述第2区域中的上述第1半导体层之上；
第2导电型的第3半导体层，选择性地设置在上述第1区域中的上述第2半导体层的表面；
第1导电型的第4半导体层，选择性地设置在上述第3半导体层的表面；
第1控制电极，隔着第1绝缘膜与上述第1区域中的上述第2半导体层、上述第3半导体层以及上述第4半导体层对置；
引出电极，与上述第1控制电极电连接，设置在上述第2区域的上述第2半导体层之上且未设置在上述第1区域中的上述第2半导体层之上；
第2控制电极以及第3控制电极，在上述引出电极下隔着第2绝缘膜与上述第2半导体层对置且上述第3控制电极经由上述第2控制电极电连接到上述引出电极；
第1主电极，与上述第1半导体层连接；和
第2主电极，与上述第3半导体层以及上述第4半导体层连接，
上述第2控制电极的第一端经由接触层与上述引出电极电连接，
上述第2控制电极的与上述第一端相反侧的第二端和上述第3控制电极连接，
上述第2控制电极的电阻比上述第3控制电极的电阻高。
12.根据权利要求11所述的半导体元件，其特征在于，
从与上述第1半导体层的主面垂直的方向观察，上述第3控制电极的图案的面积比上述第2控制电极的图案的面积大。
13.根据权利要求11所述的半导体元件，其特征在于，
从与上述第1半导体层的主面垂直的方向观察，在与从上述第2控制电极的上述第一端朝向上述第二端的方向正交的方向上，上述第2控制电极的宽度比上述第3控制电极的宽度窄。
14.根据权利要求11所述的半导体元件，其特征在于，
上述第3控制电极由相互电连接的被分割成多个的部分构成。
15.根据权利要求11所述的半导体元件，其特征在于，
上述第3控制电极在上述第2区域中通过上述第2绝缘膜与上述第2半导体层的上述表面接触。
16.根据权利要求15所述的半导体元件，其特征在于，
在上述第2区域中，在上述第3控制电极的中央部正下方的上述第2半导体层的上述表面，没有设置上述第3半导体层。
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