KR20150101895A - 반도체 장치 - Google Patents

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KR20150101895A
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슈지 가마타
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가부시끼가이샤 도시바
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Abstract

본 발명은 파괴 내량의 향상을 가능하게 하는 반도체 장치를 제공한다. 실시 형태의 반도체 장치는, 반도체 기판과, 반도체 기판 표면에 형성되며, 제1 방향으로 연신되고, 게이트 절연막을 개재하여 게이트층으로 둘러싸인 복수의 제1 도전형의 제1 반도체층과, 제1 반도체층의 사이에 위치하는 복수의 제1 도전형의 제2 반도체층과, 제1 반도체층의 제1 방향의 단부에 배치되며, 게이트 절연막을 개재하여 게이트층으로 둘러싸인 제1 도전형의 제3 반도체층과, 제2 반도체층에 형성되는 제2 도전형의 제4 반도체층과, 반도체 기판 이면에 형성되는 제1 도전형의 제6 반도체층과, 제6 반도체층과 제1, 제2 및 제3 반도체층 사이에 형성되는 제2 도전형의 제7 반도체층과, 제4 반도체층과 제5 반도체층에 전기적으로 접속되는 이미터 전극과, 제6 반도체층에 전기적으로 접속되는 콜렉터 전극을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은 일본 특허 출원 제2014-37565호(출원일 : 2014년 2월 27일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
전력용 반도체 장치의 일례로서, IGBT(Insulated Gate Bipolar Transistor)가 있다. IGBT에 있어서는, 콜렉터 전극과 이미터 전극 사이의 온 저항을 저감하기 위해서, n형의 드리프트층으로부터의 정공의 배출을 억제하는 방법이 있다. 이 방법에서는, n형의 드리프트층으로부터 이미터 전극으로 배출되는 정공을 억제함으로써, 상대적으로 전자의 주입량을 증대시켜, IGBT의 온 저항을 저감한다. 예를 들면, p형의 베이스층의 사이에 트렌치 게이트 전극 사이에 끼워져 전기적으로 절연된 p형 층(더미 영역)을 형성하는 구조, 소위 트렌치 IEGT(Injection Enhanced Gate Transistor)가 제안되어 있다.
트렌치 IEGT에서는, 턴 오프 시에 더미 영역에 축적되는 과잉 정공이 배출된다. 그러나, 소자 영역의 단부에서는 효율적인 정공 배출을 할 수 없는 경우가 있다. 이 경우, 소자 영역 단부에서 전류가 집중되어, 과대한 전류가 흘러 소자가 파괴에 이를 우려가 있다.
본 발명은 파괴 내량의 향상을 가능하게 하는 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제1 면과, 상기 제1 면과 대향하는 제2 면을 갖는 반도체 기판과, 상기 제2 면측에 있어서의 상기 반도체 기판 내부에 형성되며, 제1 방향으로 연신(延伸)되고, 상기 제1 방향과 직교하는 제2 방향으로 나란히 배치되며, 게이트 절연막을 개재하여 게이트층으로 둘러싸인 복수의 제1 도전형의 제1 반도체층과, 상기 제2 방향에 있어서 인접하는 상기 제1 반도체층 사이에 위치하고, 또한 상기 제2 면으로부터 상기 제1 면을 향하는 방향에 있어서의 깊이가 상기 제1 반도체층보다 얕은 복수의 제1 도전형의 제2 반도체층과, 상기 제2 면에 있어서의 상기 반도체 기판 내부에 형성되며, 상기 제1 반도체층의 상기 제1 방향의 단부에 배치되고, 상기 게이트 절연막을 개재하여 상기 게이트층으로 둘러싸이고, 또한 상기 제2 면으로부터 상기 제1 면을 향하는 방향에 있어서의 깊이가, 상기 제1 반도체층과 동일한 제1 도전형의 제3 반도체층과, 상기 제2 반도체층의 상기 제2 면측에 형성된 제2 도전형의 제4 반도체층과, 상기 제1 면에 형성된 제1 도전형의 제6 반도체층과, 상기 제1, 제2 및 제3 반도체층과, 상기 제6 반도체층 사이에 형성된 제2 도전형의 제7 반도체층과, 상기 제3 및 제4 반도체층에 전기적으로 접속된 이미터 전극과, 상기 제6 반도체층에 전기적으로 접속된 콜렉터 전극을 구비한다.
도 1의 (a) 및 (b)는 제1 실시 형태의 반도체 장치의 모식 평면도.
도 2는 도 1의 (b)의 AA' 모식 단면도.
도 3은 도 1의 (b)의 BB' 모식 단면도.
도 4는 도 1의 (b)의 CC' 모식 단면도.
도 5의 (a) 및 (b)는 제2 실시 형태의 반도체 장치의 모식 평면도.
도 6은 도 5의 (b)의 DD' 모식 단면도.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 또한, 이하의 설명에서는 동일한 부재 등에는 동일한 부호를 붙이고, 한번 설명한 부재 등에 대해서는 적절히 그 설명을 생략한다. 또한, 이하의 실시 형태에서는 제1 도전형이 p형, 제2 도전형이 n형인 경우를 예로 들어 설명한다.
또한, 본 명세서 중, n+형, n형, n-형의 표기는, 이 순서로 n형의 불순물 농도가 낮아지는 것을 의미한다. 마찬가지로, p+형, p형, p-형의 표기는, 이 순서로 p형의 불순물 농도가 낮아지는 것을 의미한다.
n형 불순물은 예를 들면 인(P) 또는 비소(As)이다. 또한, p형 불순물은 예를 들면 붕소(B)이다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는 제1 면과, 제1 면과 대향하는 제2 면을 갖는 반도체 기판과, 제2 면측에 있어서의 반도체 기판 내부에 형성되며, 제1 방향으로 연신되고, 제1 방향과 직교하는 제2 방향으로 나란히 배치되며, 게이트 절연막을 개재하여 게이트층으로 둘러싸인 복수의 제1 도전형의 제1 반도체층과, 제2 방향에 있어서 인접하는 제1 반도체층 사이에 위치하고, 또한 제2 면으로부터 제1 면을 향하는 방향에 있어서의 깊이가 제1 반도체층보다 얕은 복수의 제1 도전형의 제2 반도체층과, 제2 면에 있어서의 반도체 기판 내부에 형성되며, 제1 반도체층의 제1 방향의 단부에 배치되고, 게이트 절연막을 개재하여 게이트층으로 둘러싸이고, 또한 제2 면으로부터 제1 면을 향하는 방향에 있어서의 깊이가 제1 반도체층과 동일한 제1 도전형의 제3 반도체층과, 제2 반도체층의 제2 면측에 형성된 제2 도전형의 제4 반도체층과, 제1 면에 형성된 제1 도전형의 제6 반도체층과, 제1, 제2 및 제3 반도체층과, 제6 반도체층 사이에 형성된 제2 도전형의 제7 반도체층과, 제3 및 제4 반도체층에 전기적으로 접속된 이미터 전극과, 제6 반도체층에 전기적으로 접속된 콜렉터 전극을 구비한다.
도 1은 본 실시 형태의 반도체 장치의 모식 평면도이다. 도 1의 (a)는 반도체 장치의 전체도를 도시하는 도면이다. 또한, 도 1의 (b)는 도 1의 (a) 중의 원으로 나타내어지는 소자 영역 단부의 확대도이다.
도 2는 도 1의 (b)의 AA' 모식 단면도이다. 도 3은 도 1의 (b)의 BB' 모식 단면도이다. 도 4는 도 1의 (b)의 CC' 모식 단면도이다.
본 실시 형태의 반도체 장치는, 반도체 기판을 사이에 두고 이미터 전극과 콜렉터 전극이 설치되고, 온 시의 캐리어 배출을 억제하는 더미 영역을 구비하는 트렌치 IEGT이다.
본 실시 형태의 IEGT(100)는, 도 1의 (a)에 도시한 바와 같이, 중앙부에 소자 영역(50)이 형성된다. 소자 영역(50)의 주위는, 예를 들면 소자 영역(50)의 단부에서의 내압 저하를 방지하기 위한 가드 링 등의 종단 구조가 형성되어 있다.
본 실시 형태의 반도체 장치(IEGT)는, 도 2에 도시한 바와 같이, 제1 면과, 제1 면에 대향하는 제2 면을 갖는 반도체 기판(10)을 구비한다. 반도체 기판(10)은 예를 들면 단결정 실리콘이다.
도 2에 도시한 바와 같이, 반도체 기판(10)의 제2 면측에는, 내부에 게이트층(12)을 갖는 트렌치(14)로 둘러싸여, 전기적으로 절연되는 복수의 p형의 더미 영역(제1 반도체층)(16)이 형성된다. 게이트층(12)은, 더미 영역(16)과의 사이에, 게이트 절연막(18)을 개재하여 형성된다. 더미 영역(16)은 IEGT(100)의 온 시에, 정공이 배출되는 것을 억제하여, 실효적으로 전자의 주입을 촉진하는 기능을 구비한다.
더미 영역(16)의 깊이는 트렌치(14)의 깊이 이상인 것이 바람직하다. 더미 영역(16)의 깊이를 트렌치(14)의 깊이 이상으로 함으로써, IEGT(100)의 턴 온 시에 더미 영역(16)에 축적되는 정공에 의한 더미 영역의 전위 상승을 억제하여, 부(負)성 용량의 발생을 억제할 수 있다.
게이트층(12)은 예를 들면 n형 불순물이 도프된 다결정 실리콘이다. 또한, 게이트 절연막(18)은 예를 들면 실리콘의 열산화막이다.
도 1의 (b)에 도시한 바와 같이, 더미 영역(16)은, 제1 방향으로 연신되며, 제1 방향과 직교하는 제2 방향으로 나란히 배치된다. 그리고, 주위가 트렌치(14)에 의해 둘러싸인다. 더미 영역(16)은 전기적으로 절연된 상태, 즉, 플로팅 상태이다.
또한, 도 2에 도시한 바와 같이, 반도체 기판(10)의 제2 면측에, 각각이 더미 영역(16)과 트렌치(14)들에 개재되는 p형의 베이스 영역(제2 반도체층)(20)이 형성된다. 베이스 영역(20)의 깊이는, 더미 영역(16) 및 트렌치(14)의 깊이보다도 얕다. 베이스 영역(20)은, IEGT(100)의 온 시에, 전자를 흘리는 채널로서 기능한다.
또한, 도 1의 (b) 및 도 3에 도시한 바와 같이, 반도체 기판(10)의 제2 면측에 있어서의, 더미 영역(16)의 제1 방향의 단부에, 캐리어 배출 영역(제3 반도체층)(22)이 형성된다. 캐리어 배출 영역(22)은 내부에 게이트층(12)을 갖는 트렌치(14)에 의해 둘러싸인다.
캐리어 배출 영역(22)은 더미 영역(16)과 동일한 깊이를 구비한다. 여기서, 동일한 깊이란, 완전히 깊이가 일치하는 경우뿐만 아니라, 동일한 깊이를 실현하고자 하는 경우로서, 제조 프로세스의 변동에 의해 오차가 발생하는 경우도 포함하는 개념이다.
캐리어 배출 영역(22)을 둘러싸는 트렌치(14)의 제1 방향의 단부는, 도 1의 (b)에 도시한 바와 같이 곡선 형상으로 되어 있다.
도 1의 (b), 도 3에 도시한 바와 같이, 캐리어 배출 영역(22)을 둘러싸는 트렌치(14)의 제1 방향의 단부로부터 게이트층(12)이, 게이트 인출층(52)에 의해, 반도체 기판(10) 표면으로 인출된다. 게이트 인출층(52)은 도시하지 않은 게이트 전극에 접속된다.
IEGT(100)는, 도 2에 도시한 바와 같이, 베이스 영역(20)의 제2 면측에 n+형의 이미터층(제4 반도체층)(24)을 구비한다. 이미터층(24)은, IEGT의 온 시에, 전자를 주입하는 기능을 구비한다. 또한, 도 4에 도시한 바와 같이, 베이스 영역(20)의 제2 면측에, n+형의 이미터층(24)에 인접하여 p+형의 베이스 콘택트층(36)이 형성된다. 즉, n+형의 이미터층(24)과 p+형의 베이스 콘택트층(36)은 제1 방향에 있어서 교대로 형성되어 있다.
또한, IEGT(100)는, 도 1의 (b), 도 3에 도시한 바와 같이, 캐리어 배출 영역(22)의 제2 면측에 p+형의 접속 영역(제5 반도체층)(26)을 구비한다. p+형의 접속 영역(26)은 캐리어 배출 영역(22)보다도 p형 불순물 농도가 높다. p+형의 접속 영역(26)은 IEGT의 턴 오프 시에 있어서의 정공 배출을 촉진하는 기능을 구비한다.
IEGT(100)는, 도 2, 도 3, 도 4에 도시한 바와 같이, 반도체 기판(10)의 제1 면측에 p+형의 콜렉터층(제6 반도체층)(28)을 구비하고 있다. 또한, 콜렉터층(28)과, 더미 영역(16), 베이스 영역(20) 및 캐리어 배출 영역(22) 사이에, n-형의 드리프트층(제7 반도체층)(30)이 형성된다.
IEGT(100)는, 도 2, 도 3, 도 4에 도시한 바와 같이, 이미터층(24), 베이스 영역(20), 베이스 콘택트층(36) 및 접속 영역(26)에 전기적으로 접속되는 이미터 전극(32)을 구비하고 있다. 또한, 콜렉터층(28)에 전기적으로 접속되는 콜렉터 전극(34)을 구비하고 있다. 이미터 전극(32) 및 콜렉터 전극(34)은, 예를 들면 금속이다.
이미터 전극(32)과 더미 영역(16) 사이에는 층간 절연막(48)이 형성된다. 층간 절연막(48)은 예를 들면 실리콘 산화막이다.
또한, 도 1, 도 3에 도시한 바와 같이, 반도체 기판(10)의 제2 면측의 소자 영역(50)의 제1 방향 단부에는, p형의 제1 주변 영역(제8 반도체층)(40)이 형성된다. 제1 주변 영역(40)은 더미 영역(16)과 동일한 깊이를 구비한다.
도 1의 (b), 도 4에 도시한 바와 같이, 제1 주변 영역(40)에는 p+형의 접속 영역(제9 반도체층)(42)이 형성되어 있다. p+형의 접속 영역(42)은, 인접하는 트렌치(14)의 사이의 일부에 형성되어 있다. p+형의 접속 영역(42)의 p형 불순물 농도는, 제1 주변 영역(40)의 p형 불순물 농도보다도 높다. p+형의 접속 영역(42)은, IEGT의 턴 오프 시에 있어서의, 정공 배출을 촉진하는 기능을 구비한다.
또한, 도 1의 (b), 도 2에 도시한 바와 같이, 반도체 기판(10)의 제2 면측의 소자 영역(50)의 제2 방향 단부에는 p형의 제2 주변 영역(제10 반도체층)(44)이 형성된다. 제2 주변 영역(44)은 더미 영역(16)과 동일한 깊이를 구비한다.
제2 주변 영역(44)에는, 제1 방향으로 연장되며, 트렌치(14)에 인접하는 p+형의 접속 영역(제11 반도체층)(46)이 형성된다. p+형의 접속 영역(46)의 p형 불순물 농도는 제2 주변 영역(44)의 p형 불순물 농도보다 높다. p+형의 접속 영역(46)은, IEGT의 턴 오프 시에 있어서의, 정공 배출을 촉진하는 기능을 구비한다.
또한, 제1 주변 p형 영역(40)과, 제2 주변 p형 영역(44)은, 연속하는 p+형의 불순물층이어도 상관없고, 부분적으로 형성된 p+형의 불순물층이어도 상관없다.
다음에, 본 실시 형태의 작용 및 효과에 대하여 설명한다. IEGT(100)의 온 시에는, 게이트층(12)의 전위가 상승함에 따라서, 베이스층(20)의 트렌치(14) 측면에 채널(반전층)이 형성된다. 채널이 형성됨으로써, 이미터층(24)으로부터 콜렉터층(28)을 향하여 전자가, 콜렉터층(28)으로부터 이미터층(24)을 향하여 정공이 흐른다.
이때, 정공의 일부가 이미터층(24)으로부터 배출되는 것을 억제하기 위해서, 더미 영역(16)이 형성되어 있다. 더미 영역(16)이 형성됨으로써, 실효적으로 전자의 주입이 촉진되어, IEGT(100)의 온 전류가 증대된다.
그리고, IEGT(100)의 턴 오프 시에는, 더미 영역(16)에 의해 축적되어 있던 과잉 정공은, 더미 영역(16)에 트렌치(14)를 사이에 두고 인접하는 베이스 콘택트층(36)을 통하여 이미터 전극(32)으로 배출된다. 그렇다고는 하지만, 소자 영역(50)의 단부에서는, 제1 주변 영역(40)에 인접하고 있기 때문에, 베이스 콘택트층(36)에 대하여 더미 영역(16)이 차지하는 면적 비율이 높아진다. 이 때문에, 턴 오프 시의 과잉 캐리어의 이미터 전극(32)으로의 배출이 진행되지 않아, 소자 영역(50)의 단부에서 전류가 집중되어 소자가 파괴될 우려가 있다.
본 실시 형태에서는, 더미 영역(16)의 제1 방향의 단부에, p+형의 접속 영역(26)을 통하여 이미터 전극(32)에 접속되는 캐리어 배출 영역(22)을 형성한다. 캐리어 배출 영역(22)을 형성함으로써, IEGT(100)의 턴 오프 시에, 과잉 정공을 캐리어 배출 영역(22)으로부터 배출하는 것이 가능해진다. 따라서, 소자 영역(50)의 단부에서의 전류 집중이 억제되어, IEGT(100)의 파괴 내량이 향상된다.
또한, 본 실시 형태에서는, 더미 영역(16)의 제1 방향의 단부의 제1 주변 p형 영역(40)에, 이미터 전극(32)에 접속되는 p+형의 접속 영역(42)을 형성한다. p+형의 접속 영역(42)을 제1 주변 p형 영역(40)에 형성함으로써, IEGT(100)의 턴 오프 시에, 과잉 정공을 배출하는 것이 가능해진다. 따라서, 소자 영역(50)의 단부에서의 전류 집중이 억제되어, IEGT(100)의 파괴 내량이 보다 향상된다.
또한, 본 실시 형태에서는, 더미 영역(16)의 제2 방향의 단부의 제2 주변 영역(44)에, 이미터 전극(32)에 접속되는 p+형의 접속 영역(46)을 형성한다. p+형의 접속 영역(46)을 제2 주변 p형 영역(44)에 형성함으로써, IEGT(100)의 턴 오프 시에, 과잉 정공을 배출하는 것이 가능해진다. 따라서, 소자 영역(50)의 단부에서의 전류 집중이 억제되어, IEGT(100)의 파괴 내량이 한층 더 향상된다.
또한, 본 실시 형태에서는, 캐리어 배출 영역(22)을 둘러싸는 트렌치(14)의 제1 방향의 단부는, 도 1의 (b)에 도시한 바와 같이 곡선 형상으로 한다. 이와 같이, 트렌치(14)의 단부를 곡선 형상으로 하여, 트렌치에 각을 만들지 않음으로써, 게이트 절연막(18)의 국소적인 전계 집중을 억제한다. 따라서, 게이트 절연막(18)의 파괴가 억제되어, 신뢰성이 높은 IEGT(100)가 실현된다.
본 실시 형태에 의하면, 소자 영역 단부에서의 과잉 캐리어의 배출을 촉진하여, 파괴 내량이 향상된 IEGT를 제공하는 것이 가능해진다. 또한, 게이트 절연막의 내성이 향상되어, 신뢰성이 향상된 IEGT를 제공하는 것이 가능해진다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, 제1 면과, 제1 면과 대향하는 제2 면을 갖는 반도체 기판과, 제2 면측에 있어서의 반도체 기판 내부에 형성되며, 제1 방향으로 연신되고, 제1 방향과 직교하는 제2 방향으로 나란히 배치되며, 게이트 절연막을 개재하여 게이트층으로 둘러싸인 복수의 제1 도전형의 제1 반도체층과, 제2 방향에 있어서 인접하는 제1 반도체층 사이에 위치하고, 또한 제2 면으로부터 제1 면을 향하는 방향에 있어서의 깊이가 제1 반도체층보다 얕은 복수의 제1 도전형의 제2 반도체층과, 제2 면에 있어서의 반도체 기판 내부에 형성되며, 제1 반도체층의 제1 방향의 단부에 배치되고, 제1 반도체층과의 사이에 게이트층을 개재하여 형성되며, 또한 제2 면으로부터 제1 면을 향하는 방향에 있어서의 깊이가, 제1 반도체층과 동일한 제1 도전형의 제3 반도체층과, 게이트층의 제1 방향의 단부로부터, 제3 반도체층 내를 제1 방향으로 연신하는 하나의 인출용 게이트층과, 제2 반도체층의 제2 면측에 형성된 제2 도전형의 제4 반도체층과, 제1 면에 형성된 제1 도전형의 제6 반도체층과, 제1, 제2 및 제3 반도체층과, 제6 반도체층 사이에 형성된 제2 도전형의 제7 반도체층과, 제3 및 제4 반도체층에 전기적으로 접속된 이미터 전극과, 제6 반도체층에 전기적으로 접속된 콜렉터 전극을 구비한다.
도 5는 본 실시 형태의 반도체 장치의 모식 평면도이다. 도 5의 (a)는 반도체 장치의 전체도를 도시하는 도면이다. 또한, 도 5의 (b)는 도 5의 (a) 중의 원으로 나타내어지는 소자 영역 단부의 확대도이다.
도 6은 도 5의 (b)의 DD' 모식 단면도이다. 또한, IEGT의 소자 영역(50) 내의 구성은 제1 실시 형태와 마찬가지이다. 따라서, IEGT의 소자 영역(50) 내의 구성은 제1 실시 형태의 도 2를 참조하여 설명한다.
본 실시 형태의 반도체 장치는, 제1 실시 형태와 마찬가지로, 반도체 기판을 사이에 두고 이미터 전극과 콜렉터 전극이 설치되고, 온 시의 캐리어 배출을 억제하는 더미 영역을 구비하는 트렌치 IEGT이다.
본 실시 형태의 IEGT(200)는, 도 5의 (a)에 도시한 바와 같이, 중앙부에 소자 영역(50)이 형성된다. 소자 영역(50)의 주위는, 예를 들면 소자 영역(50)의 단부에서의 내압 저하를 방지하기 위한 가드 링 등의 종단 구조가 형성되어 있다.
본 실시 형태의 IEGT는, 도 6에 도시한 바와 같이, 제1 면과, 제1 면에 대향하는 제2 면을 갖는 반도체 기판(10)을 구비한다. 반도체 기판(10)은 예를 들면 단결정 실리콘이다.
도 2에 도시한 바와 같이, 반도체 기판(10)의 제2 면측에는, 내부에 게이트층(12)을 갖는 트렌치(14)로 둘러싸여, 전기적으로 절연되는 복수의 p형의 더미 영역(제1 반도체층)(16)이 형성된다. 게이트층(12)은, 더미 영역(16)과의 사이에, 게이트 절연막(18)을 개재하여 형성된다. 더미 영역(16)은 IEGT(200)의 온 시에, 정공이 배출되는 것을 억제하여, 실효적으로 전자의 주입을 촉진하는 기능을 구비한다.
더미 영역(16)의 깊이는 트렌치(14)의 깊이 이상인 것이 바람직하다. 더미 영역(16)의 깊이를 트렌치(14)의 깊이 이상으로 함으로써, IEGT(200)의 온 시에 더미 영역(16)에서 배출이 억제되는 정공과, 게이트층(12) 사이에 부성 용량이 발생하여, 게이트 전압이 진동하는 것을 억제할 수 있다.
게이트층(12)은, 예를 들면 n형 불순물이 도프된 다결정 실리콘이다. 또한, 게이트 절연막(18)은, 예를 들면 실리콘의 열산화막이다.
도 5의 (b)에 도시한 바와 같이, 더미 영역(16)은 제1 방향으로 연신되고, 제1 방향과 직교하는 제2 방향으로 나란히 배치된다. 그리고, 주위가 트렌치(14)에 의해 둘러싸인다. 더미 영역(16)은 전기적으로 절연된 상태, 즉, 플로팅 상태이다.
또한, 도 2에 도시한 바와 같이, 반도체 기판(10)의 제2 면측에, 각각이 더미 영역(16)과 트렌치(14)에 개재되는 p형의 베이스 영역(제2 반도체층)(20)이 형성된다. 베이스 영역(20)의 깊이는, 더미 영역(16)의 깊이보다도 얕고, 트렌치(14)의 깊이보다도 얕다. 베이스 영역(20)은, IEGT(200)의 온 시에, 전자를 흘리는 채널로서 기능한다.
또한, 도 5의 (b) 및 도 6에 도시한 바와 같이, 더미 영역(16)의 제1 방향의 단부에 배치되는 캐리어 배출 영역(제3 반도체층)(60)이 형성된다. 캐리어 배출 영역(60)은, 더미 영역(16)과의 사이의 내부에, 게이트층(12)을 갖는 트렌치(14)를 사이에 개재하여 형성된다.
캐리어 배출 영역(60)은 더미 영역(16)과 동일한 깊이를 구비한다. 여기서, 동일한 깊이란, 완전히 깊이가 일치하는 경우뿐만 아니라, 동일한 깊이를 실현하고자 하는 경우로서, 제조 프로세스의 변동에 의해 오차가 발생하는 경우도 포함하는 개념이다.
캐리어 배출 영역(60)은, 도 5의 (b)에 도시한 바와 같이, 더미 영역(16)의 제2 방향의 단부에도 배치된다. 즉, 캐리어 배출 영역(60)은 소자 영역(50)의 주위를 둘러싸도록 형성할 수 있다.
더미 영역(16)을 둘러싸고 내부에 게이트층(12)을 갖는 트렌치(14)의, 제1 방향의 단부로부터, 캐리어 배출 영역(60) 내를 제1 방향으로 연신하고, 내부에 게이트층(12)을 갖는 하나의 게이트 인출용 트렌치(64)가 형성된다. 도 6에 도시한 바와 같이, 게이트 인출용 트렌치(64)의 제1 방향의 단부로부터 게이트층(12)이, 게이트 인출층(52)에 의해, 반도체 기판(10) 표면으로 인출된다. 게이트 인출층(52)은 도시하지 않은 게이트 전극에 접속된다.
IEGT(200)는, 도 2에 도시한 바와 같이, 베이스 영역(20)의 제2 면측에 n+형의 이미터층(제4 반도체층)(24)을 구비한다. 이미터층(24)은, IEGT(200)의 온 시에, 전자를 주입하는 기능을 구비한다. 또한, 베이스 영역(20)의 제2 면측에 n+형의 이미터층(24)에 인접하여 p+형의 베이스 콘택트층(36)이 형성된다.
또한, IEGT(200)는, 도 5의 (b)에 도시한 바와 같이, 캐리어 배출 영역(60)의 제2 면측에 p+형의 제1 접속 영역(제5 반도체층)(70)을 구비한다. 제1 접속 영역(제5 반도체층)(70)은 소자 영역(50)의 제1 단부측에 형성된다. 제1 접속 영역(70)은, IEGT의 턴 오프 시에, 정공을 배출하는 기능을 구비한다.
또한, IEGT(200)는, 도 5의 (b)에 도시한 바와 같이, 캐리어 배출 영역(60)의 제2 면측에 p+형의 제2 접속 영역(72)을 구비한다. p+형의 접속 영역(72)은, 소자 영역(50)의 제2 단부측에 형성된다. p+형의 접속 영역(72)은 캐리어 배출 영역(60)의 p형 불순물 농도보다도 높다. p+형의 접속 영역(72)은 IEGT(200)의 턴 오프 시에, 정공을 배출하는 기능을 구비한다.
IEGT(200)는, 도 2, 도 6에 도시한 바와 같이, 반도체 기판(10)의 제1 면측에 p+형의 콜렉터층(제6 반도체층)(28)을 구비하고 있다. 또한, 콜렉터층(28)과, 더미 영역(16), 베이스 영역(20) 및 캐리어 배출 영역(60) 사이에, n-형의 드리프트층(제7 반도체층)(30)이 형성된다.
IEGT(200)는, 도 2에 도시한 바와 같이, 이미터층(24), 베이스 영역(20), 베이스 콘택트층(36) 및 접속 영역(26)에 전기적으로 접속되는 이미터 전극(32)을 구비하고 있다. 또한, 콜렉터층(28)에 전기적으로 접속되는 콜렉터 전극(34)을 구비하고 있다. 이미터 전극(32) 및 콜렉터 전극(34)은 예를 들면 금속이다.
이미터 전극(32)과 반도체 기판(10) 사이에는 층간 절연막(48)이 형성된다. 층간 절연막(48)은 예를 들면 실리콘 산화막이다.
다음에, 본 실시 형태의 작용 및 효과에 대하여 설명한다. IEGT(200)의 온 시에는, 게이트층(12)의 전위가 상승함에 따라서, 베이스층(20)의 트렌치(14) 측면에 채널이 형성된다. 채널이 형성됨으로써, 이미터층(24)으로부터 콜렉터층(28)을 향하여 전자가, 콜렉터층(28)으로부터 이미터층(24)을 향하여 정공이 흐른다.
이때, 정공의 일부가 이미터층(24)으로부터 배출되는 것을 억제하기 위해서, 더미 영역(16)이 형성되어 있다. 더미 영역(16)이 형성됨으로써, 실효적으로 전자의 주입이 촉진되어, IEGT(200)의 온 전류가 증대된다.
그리고, IEGT(200)의 턴 오프 시에는, 더미 영역(16)에 의해 축적되어 있던 과잉 정공은, 더미 영역(16)에 트렌치(14)를 사이에 두고 인접하는 베이스 콘택트층(36)을 통하여 이미터 전극(32)으로 배출된다. 그렇다고는 하지만, 소자 영역(50)의 단부에서는, 베이스 콘택트층(36)에 대하여 더미 영역(16)이 차지하는 면적 비율이 높아진다. 이 때문에, 턴 오프 시의 과잉 캐리어의 이미터 전극(32)으로의 배출이 진행되지 않아, 소자 영역(50)의 단부에서 전류가 집중되어 소자가 파괴될 우려가 있다.
본 실시 형태에서는, 더미 영역(16)의 제1 방향의 단부에, p+형의 제1 접속 영역(70)을 개재하여 이미터 전극(32)에 접속되는 캐리어 배출 영역(60)을 형성한다. 캐리어 배출 영역(60)을 형성함으로써, IEGT(200)의 턴 오프 시에, 과잉 정공을 캐리어 배출 영역(60)으로부터 배출하는 것이 가능해진다. 따라서, 소자 영역(50)의 단부에서의 전류 집중이 억제되어, IEGT(200)의 파괴 내량이 향상된다.
또한, 본 실시 형태에서는, 더미 영역(16)의 제2 방향의 단부에, p+형의 제2 접속 영역(72)을 개재하여 이미터 전극(32)에 접속되는 캐리어 배출 영역(60)을 형성한다. 캐리어 배출 영역(60)을 형성함으로써, IEGT(200)의 턴 오프 시에, 과잉 정공을 캐리어 배출 영역(60)으로부터 배출하는 것이 가능해진다. 따라서, 소자 영역(50)의 단부에서의 전류 집중이 억제되어, IEGT(200)의 파괴 내량이 보다 향상된다.
또한, 본 실시 형태에서는, 더미 영역(16)을 둘러싸고 내부에 게이트층(12)을 갖는 트렌치(14)의, 제1 방향의 단부로부터, 캐리어 배출 영역(60) 내를 제1 방향으로 연신하고, 내부에 인출용 게이트층(62)을 갖는 하나의 게이트 인출용 트렌치(64)가 형성된다. 바꿔 말하면, 게이트층(12)의 제1 방향의 단부로부터, 캐리어 배출 영역(60) 내를 제1 방향으로 연신하는 하나의 인출용 게이트층(62)이 형성된다. 이와 같이, 더미 영역(16)을 둘러싸는 트렌치(14)로부터 하나의 게이트 인출용 트렌치(64)에 의해 게이트층(12)을 인출함으로써, p+형의 제1 접속 영역(70)의 면적을, 예를 들면 제1 실시 형태와 비교하여 넓게 취하는 것이 가능해진다. 따라서, 과잉 캐리어의 배출이 촉진되어, 소자 영역(50)의 단부에서의 전류 집중이 한층 더 억제되어, IEGT(200)의 파괴 내량이 한층 더 향상된다.
본 실시 형태에 의하면, 소자 영역 단부에서의 과잉 캐리어의 배출을 촉진하여, 파괴 내량이 향상된 IEGT를 제공하는 것이 가능해진다.
이상, 실시 형태에서는, 제1 도전형이 p형, 제2 도전형이 n형인 경우를 예로 들어 설명하였지만, 제1 도전형이 n형, 제2 도전형이 p형인 구성으로 하는 것도 가능하다.
또한, 실시 형태에서는, 반도체 기판, 반도체층의 재료로서 단결정 실리콘을 예로 들어 설명하였지만, 그 밖의 반도체 재료, 예를 들면 탄화규소, 질화갈륨 등을 본 발명에 적용하는 것이 가능하다.
본 발명의 몇 가지의 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 예를 들면, 일 실시 형태의 구성 요소를 다른 실시 형태의 구성 요소로 치환 또는 변경해도 된다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구의 범위에 기재된 발명과 그 균등의 범위에 포함된다.
10 : 반도체 기판
12 : 게이트층
16 : 더미 영역(제1 반도체층)
18 : 게이트 절연막
20 : 베이스 영역(제2 반도체층)
22 : 캐리어 배출 영역(제3 반도체층)
24 : 이미터층(제4 반도체층)
26 : 접속 영역(제5 반도체층)
28 : 콜렉터층(제6 반도체층)
30 : 드리프트층(제7 반도체층)
32 : 이미터 전극
34 : 콜렉터 전극
40 : 제1 주변 영역(제8 반도체층)
42 : 접속 영역(제9 반도체층)
44 : 제2 주변 영역(제10 반도체층)
46 : 접속 영역(제11의 반도체층)
60 : 캐리어 배출 영역(제3 반도체층)
62 : 인출용 게이트층
70 : 제1 접속 영역(제5 반도체층)

Claims (5)

  1. 반도체 장치로서,
    제1 면과, 상기 제1 면과 대향하는 제2 면을 갖는 반도체 기판과,
    상기 제2 면측에 있어서의 상기 반도체 기판 내부에 형성되며, 제1 방향으로 연신(延伸)되고, 상기 제1 방향과 직교하는 제2 방향으로 나란히 배치되며, 게이트 절연막을 개재하여 게이트층으로 둘러싸인 복수의 제1 도전형의 제1 반도체층과,
    상기 제2 방향에 있어서 인접하는 상기 제1 반도체층 사이에 위치하고, 또한 상기 제2 면으로부터 상기 제1 면을 향하는 방향에 있어서의 깊이가 상기 제1 반도체층보다 얕은 복수의 제1 도전형의 제2 반도체층과,
    상기 제2 면에 있어서의 상기 반도체 기판 내부에 형성되며, 상기 제1 반도체층의 상기 제1 방향의 단부에 배치되고, 상기 게이트 절연막을 개재하여 상기 게이트층으로 둘러싸이며, 또한 상기 제2 면으로부터 상기 제1 면을 향하는 방향에 있어서의 깊이가 상기 제1 반도체층과 동일한 제1 도전형의 제3 반도체층과,
    상기 제2 반도체층의 상기 제2 면측에 형성된 제2 도전형의 제4 반도체층과,
    상기 제1 면에 형성된 제1 도전형의 제6 반도체층과,
    상기 제1, 제2 및 제3 반도체층과, 상기 제6 반도체층 사이에 형성된 제2 도전형의 제7 반도체층과,
    상기 제3 및 제4 반도체층에 전기적으로 접속된 이미터 전극과,
    상기 제6 반도체층에 전기적으로 접속된 콜렉터 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 방향에 있어서의 상기 게이트층의 단부가 곡선 형상으로 되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 면에 있어서의 상기 반도체 기판 내부에 형성되며, 상기 제1 방향에 있어서의 상기 제2 반도체층의 단부에 배치되고, 또한 상기 제2 면으로부터 상기 제1 면을 향하는 방향에 있어서의 깊이가 상기 제1 반도체층과 동일한 제1 도전형의 제8 반도체층을 더 구비하고,
    상기 제8 반도체층에 상기 이미터 전극이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 면에 있어서의 상기 반도체 기판 내부에 형성되며, 상기 제2 방향에 있어서의 상기 제1 반도체층의 단부에 상기 게이트 절연막을 개재하여 배치되고, 상기 제1 방향으로 연신되고, 또한 상기 제2 면으로부터 상기 제1 면을 향하는 방향에 있어서의 깊이가 상기 제1 반도체층과 동일한 제1 도전형의 제10 반도체층을 더 구비하고,
    상기 제10 반도체층에 상기 이미터 전극이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치로서,
    제1 면과, 상기 제1 면과 대향하는 제2 면을 갖는 반도체 기판과,
    상기 제2 면측에 있어서의 상기 반도체 기판 내부에 형성되며, 제1 방향으로 연신되고, 상기 제1 방향과 직교하는 제2 방향으로 나란히 배치되며, 게이트 절연막을 개재하여 게이트층으로 둘러싸인 복수의 제1 도전형의 제1 반도체층과,
    상기 제2 방향에 있어서 인접하는 상기 제1 반도체층 사이에 위치하고, 또한 상기 제2 면으로부터 상기 제1 면을 향하는 방향에 있어서의 깊이가 상기 제1 반도체층보다 얕은 복수의 제1 도전형의 제2 반도체층과,
    상기 제2 면에 있어서의 상기 반도체 기판 내부에 형성되며, 상기 제1 반도체층의 상기 제1 방향의 단부에 배치되고, 상기 제1 반도체층과의 사이에 상기 게이트층을 개재하여 형성되고, 또한 상기 제2 면으로부터 상기 제1 면을 향하는 방향에 있어서의 깊이가 상기 제1 반도체층과 동일한 제1 도전형의 제3 반도체층과,
    상기 게이트층의 상기 제1 방향의 단부로부터, 상기 제3 반도체층 내를 상기 제1 방향으로 연신하는 하나의 인출용 게이트층과,
    상기 제2 반도체층의 상기 제2 면측에 형성된 제2 도전형의 제4 반도체층과,
    상기 제1 면에 형성된 제1 도전형의 제6 반도체층과,
    상기 제1, 제2 및 제3 반도체층과, 상기 제6 반도체층 사이에 형성된 제2 도전형의 제7 반도체층과,
    상기 제3 및 제4 반도체층에 전기적으로 접속된 이미터 전극과,
    상기 제6 반도체층에 전기적으로 접속된 콜렉터 전극을 구비하는 것을 특징으로 하는 반도체 장치.
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