JP7020185B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を有する半導体装置において、フローティング領域上に設けられた層間絶縁膜に開口を設け、当該開口を通じてフローティング領域と層間絶縁膜上に設けられたエミッタ電極とを接続していた（例えば、特許文献１および２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００５－１７５４２５号公報
［特許文献２］ 特開２００７－３２４５３９号公報
半導体基板の上面視において、フローティング領域は、例えば、ゲートトレンチ部によってその周囲を囲まれることによりゲートトレンチ部の長手方向に長辺を有する矩形領域である。ゲートトレンチ部の長手方向の端部に位置する短手部分にはＮ＋型のエミッタ領域またはＰ＋型のコンタクト領域も設けないので、ＩＧＢＴのスイッチングに伴い生じたキャリアが溜まりやすい。ゲートトレンチ部の短手部分においてもキャリア密度を低減できることが望ましい。
本発明の第１の態様においては、半導体基板と、半導体基板上に設けられた層間絶縁膜と、層間絶縁膜上に設けられたエミッタ電極とを備える半導体装置を提供する。半導体基板は、第１のトレンチ部と、第１導電型のフローティング半導体領域とを有してよい。第１のトレンチ部は、半導体基板の表面から予め定められた深さまで設けられてよい。第１のトレンチ部は、半導体基板を上面視した場合に長手部分と短手部分とを含んでよい。フローティング半導体領域は、少なくとも一部が表面に露出してよい。フローティング半導体領域は、第１のトレンチ部によって囲まれてよい。フローティング半導体領域は、第１導電型であってよい。層間絶縁膜は、複数の開口を有してよい。複数の開口は、エミッタ電極とフローティング半導体領域とを電気的に接続してよい。複数の開口は、第１開口と、第２開口とを含んでよい。第１開口は、第１のトレンチ部の長手部分と平行な方向においてフローティング半導体領域の外側端部に最も近接してよい。第２開口は、第１のトレンチ部の長手部分と平行な方向においてフローティング半導体領域の外側端部に２番目に近接してよい。第１開口と第２開口との距離は、複数の開口のうち第１開口以外のいずれか二つの隣り合う開口間の距離よりも短くてよい。
第１開口と第２開口との距離は、複数の開口のうち第１開口以外の二つの隣り合う全ての開口間の距離よりも短くてよい。
第１開口の半導体基板の開口面積は、複数の開口のうち第１開口以外の各開口の開口面積よりも大きくてよい。
半導体基板を上面視した場合に、第１開口の外側端部は、第１のトレンチ部の短手部分に対応して短手部分と平行であってよい。
半導体基板を上面視した場合に、第１開口の外側端部は、第１のトレンチ部の長手部分と直交する方向に延伸してもよい。
半導体基板を上面視した場合に、複数の開口のうち第１開口以外の開口は第１のトレンチ部の長手部分と平行な方向に長辺を有してもよい。
半導体基板は、第１導電型のウェル領域をさらに有してもよい。
ウェル領域は、半導体基板の表面から第１のトレンチ部よりも深い位置にまで設けられ、かつ、第１のトレンチ部の外側から内側に延伸して第１開口の直下の位置まで設けられてよい。
半導体基板を上面視した場合に、第１開口は、第２導電型のエミッタ領域に比べて、第１のトレンチ部の長手部分と平行な方向において短手部分に近い位置に設けられてよい。
エミッタ領域は、第１のトレンチ部と第１のトレンチ部に隣接して設けられる第２のトレンチ部との間に設けられてよい。
フローティング半導体領域は、第１導電型のコンタクト領域を有してよい。コンタクト領域は、複数の開口が設けられる位置に対応して半導体基板の表面に露出して設けられてよい。
半導体基板は、第１導電型のコレクタ領域と、第２導電型のフィールドストップ層と、第２導電型のドリフト領域とをさらに有してよい。コレクタ領域は、半導体基板の裏面に露出してよい。フィールドストップ層は、コレクタ領域上に設けられてよい。ドリフト領域は、フィールドストップ層上に設けられてよい。ドリフト領域は、第１のトレンチ部の底部と接触してよい。フィールドストップ層は、深さ方向において１つ以上のドーピング濃度のピークを有してよい。１つ以上のドーピング濃度のピークのうち半導体基板の表面に最も近いピークは、半導体基板の裏面から５μｍ以上離れていてよい。
第２開口と長手部分と平行な方向において第２開口に最も近接する第３開口との距離は、５０μｍ以上１００μｍ以下であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態における半導体装置１００の上面図である。 第１実施形態における半導体装置１００の変形例の上面図である。 図１Ａおよび図１Ｂの領域Ａの拡大図である。 図２のＢ‐Ｂ断面を示す図である。 図２のＣ‐Ｃ断面を示す図である。 図２のＤ‐Ｄ断面を示す図である。 図５のＥ‐Ｅにおけるｎ型ネットドーピング濃度分布を示す図である。 ホール濃度の時間変化のシミュレーション結果である。 低電流ターン・オフ時におけるＶＧＥ、ＶＣＥおよびＩＣのシミュレーション結果である。 高電流ターン・オフ時におけるＶＧＥ、ＶＣＥおよびＩＣのシミュレーション結果である。 各距離Ｌ２におけるＩｃとＶＣＥのサージ電圧との関係を示すシミュレーション結果である。 各距離Ｌ２におけるＩｃとＥｏｆｆとの関係を示すシミュレーション結果である。 第２実施形態におけるトレンチ部４０の外側端部近傍を示す上面図である。 第３実施形態におけるトレンチ部４０の外側端部近傍を示す上面図である。 第４実施形態におけるトレンチ部４０の外側端部近傍を示す上面図である。 図１Ａおよび図１Ｂの領域Ｂの変形例である。 半導体装置１００を搭載した溶接機の回路２００の一部を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板１０の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向に限定されない。また、各実施形態においては、第１導電型をＰ型とし、第２導電型をＮ型とした例を示すが、他の実施形態においては第１導電型をＮ型、第２導電型をＰ型としてもよい。なお、Ｐ＋型はＰ型よりもドーピング濃度が高く、Ｐ型はＰ－型よりもドーピング濃度が高いことを意味する。同様に、Ｎ＋型はＮ型よりもドーピング濃度が高く、Ｎ型はＮ－型よりもドーピング濃度が高いことを意味する。
また、本明細書において、Ｘ軸およびＹ軸は互いに直交する。Ｘ軸およびＹ軸は、半導体基板１０の表（おもて）面に平行である。Ｘ軸およびＹ軸と直交する軸をＺ軸とする。本明細書において、Ｚ軸方向は半導体基板１０の深さ方向と平行である。
図１Ａは、第１実施形態における半導体装置１００の上面図である。図１Ｂは、第１実施形態における半導体装置１００の変形例の上面図である。図１Ａは、半導体基板１０を上面視した場合の図でもある。半導体装置１００は、半導体チップと読み替えてもよい。本例の半導体装置１００は、半導体基板１０を有する。本例の半導体装置１００は、活性部８０と、パッド部９５とエッジ終端構造９０とを有する。
活性部８０は、半導体基板１０の厚み方向に電流が流れる領域を指してよい。本例の活性部８０は、ＩＧＢＴ等のトランジスタを含むトランジスタ領域を有する。本例においてトランジスタ領域とは、半導体基板１０の裏面に対して垂直な方向において、裏面側に位置するコレクタ領域を半導体基板１０の表（おもて）面側に対して投影した領域であって、エミッタ領域（後述のエミッタ領域１２）およびコンタクト領域（後述のコンタクト領域１６）を含み、所定の単位構成が規則的に配置された領域である。
活性部８０は、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）等のダイオードを含むダイオード領域を有してもよい。本例において、ダイオード領域とは、半導体基板１０の裏面に対して垂直な方向において裏面側に位置するカソード領域を半導体基板１０の表面側に対して投影した領域、または、カソード領域に一致する裏面の領域である。
本例の半導体装置１００は、ＩＧＢＴ半導体チップである。ただし、半導体装置１００は、ＩＧＢＴとＦＷＤとが１つの半導体基板１０に設けられたＲＣ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ‐ＩＧＢＴ）半導体チップであってもよい。
本例のエッジ終端構造９０は活性部８０の周囲を囲む。エッジ終端構造９０は、半導体基板１０の表面近傍の電界集中を緩和する機能を有してよい。エッジ終端構造９０は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
パッド部９５は、活性部８０とエッジ終端構造９０との間に設けられてよい。本例のパッド部９５は、活性部８０の一部を切欠いた領域に設けられる。本例のパッド部９５は、矩形形状を有し、三辺が活性部８０に接し、残りの一辺がエッジ終端構造９０に接する。パッド部９５は、例えば、ゲート端子が電気的に接続するゲートパッドを有する。ゲート端子は、活性部８０のＩＧＢＴにゲート電位を供給してよい。パッド部９５は、温度センス用の電極パッドおよびセンスＩＧＢＴ用の電極パッド等の一以上の電極パッドをさらに有してもよい。また、図１Ｂに示す様に、パッド部９５は二辺が活性部８０に接し残りの二辺がエッジ終端構造９０に接するように活性部８０のコーナー部に配置してもよい。
図２は、図１Ａおよび図１Ｂの領域Ａの拡大図である。本例の半導体装置１００は、エミッタ電極５２およびゲート金属層５５を有する。エミッタ電極５２およびゲート金属層５５は、金属を含む材料で形成されてよい。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金等で形成される。
半導体基板１０の表面とゲート金属層５５およびエミッタ電極５２との間に、層間絶縁膜を有する。ただし、理解を容易にすることを目的として、図２においては層間絶縁膜を省略する。なお、層間絶縁膜には、層間絶縁膜を貫通して複数の開口が設けられる。複数の開口は、第１開口３１、第２開口３２、第３開口３３、第４開口３５および開口５４を含む。なお、本明細書において、層間絶縁膜における開口は、コンタクトホールと読み替えてもよい。
本例の領域Ａは、エッジ終端構造９０に隣接する３つのトレンチ部４０を含む領域である。本例においては、説明の便宜上、内側に近い方から順に、第１のトレンチ部４０‐１、第２のトレンチ部４０‐２および第３のトレンチ部４０‐３と称する。各トレンチ部４０は、後述するトレンチ絶縁膜、トレンチ導電部およびトレンチを有する。本例の各トレンチ部４０はゲートトレンチ部であるので、トレンチ絶縁膜はゲート絶縁膜と、トレンチ導電部はゲート導電部とそれぞれ読み替えてもよい。トレンチ部４０の幅は、例えば１μｍである。
本例のトレンチ部４０は、長手部分４６および短手部分４７を有する。本例のトレンチ部４０は、２つの長手部分４６と２つの短手部分４７とにより四辺が規定される、略矩形形状を有する。ただし、矩形形状の角部は、曲線により滑らかに長手部分４６と短手部分４７とを接続してよい。
本例において、長手部分４６は内側の長手部分４６‐１と外側の長手部分４６‐２とを有し、短手部分４７は内側の短手部分４７と外側の短手部分４７とを有する。なお、本例においては、Ｙ軸方向において、エッジ終端構造９０により近い位置を外側と称し、活性部８０の中心により近い位置を内側と称する。Ｙ軸方向は、長手部分４６と平行な方向でもある。なお、本例の半導体装置１００は、Ｙ軸方向において領域Ａと反対の端部においても、領域Ａと同じ構造を有してよい。
本例の半導体基板１０は、メサ領域６０に、第２導電型のエミッタ領域１２、第１導電型のベース領域１４および第１導電型のコンタクト領域１６を有する。本例においてメサ領域６０とは、互いに隣接するトレンチ部４０の長手部分４６‐１とトレンチ部４０の長手部分４６‐２との間に設けられ、トレンチ部４０の底部よりも上に位置する半導体基板１０の領域である。なお、トレンチ部４０の長手部分４６‐１は第１トレンチ部の例であり、トレンチ部４０の長手部分４６‐２は第２トレンチ部の例である。
短手部分４７は、ゲートランナー５１の下に位置してよい。短手部分４７のトレンチ導電部は、ゲートランナー５１に電気的に接続してよい。開口５４は、トレンチ部４０よりもＹ軸方向の外側に位置するゲートランナー５１上に設けられる。ゲートランナー５１は開口５４を通じてゲート金属層５５に電気的に接続してよく、トレンチ導電部にはゲートランナー５１を通じてゲート電位が供給されてよい。
本例において、エミッタ領域１２はＮ＋型の半導体領域であり、ベース領域１４はＰ－型の半導体領域であり、コンタクト領域１６はＰ＋型の半導体領域である。ベース領域１４に選択的にＮ型不純物をイオン注入することによりエミッタ領域１２を形成してよく、ベース領域１４に選択的にＰ型不純物をイオン注入することによりコンタクト領域１６を形成してよい。
本例において、メサ領域６０のＹ軸方向の両端には、Ｐ＋型のウェル領域１７が設けられる。２つのウェル領域１７の間のメサ領域６０において、ベース領域１４およびコンタクト領域１６とエミッタ領域１２とは、Ｙ軸方向に交互に半導体基板１０の表面に露出してよい。ただし、ウェル領域１７に接する位置には、ベース領域１４が設けられてよい。
メサ領域６０において、ベース領域１４とコンタクト領域１６とはＸ軸方向において交互に半導体基板１０の表面に露出してよい。本例のメサ領域６０においては、Ｘ軸方向における長手部分４６‐１に接するベース領域１４と長手部分４６‐２に接するベース領域１４との間に、コンタクト領域１６が位置する。
ただし、メサ領域６０のうちウェル領域１７に接する領域では、１つのコンタクト領域１６がベース領域を２つの領域に分断しない。当該領域では、コンタクト領域１６の一辺はエミッタ領域１２に接し、エミッタ領域１２よりも外側または内側に突出するコンタクト領域１６の残りの三辺をベース領域１４が囲む。
本例の第４開口３５は、メサ領域６０上に設けられる。第４開口３５の範囲を点線で示す。第４開口３５は、メサ領域６０のコンタクト領域１６に対応する位置に設けられてよい。本例の第４開口３５は、メサ領域６０における最も外側のコンタクト領域１６から最も内側のコンタクト領域１６まで、Ｙ軸方向と平行に連続的に設けられる。つまり、本例の第４開口３５は、Ｙ軸方向において２つのコンタクト領域１６に挟まれたエミッタ領域１２上にも設けられる。
また、第４開口３５は、コンタクト領域１６のＸ軸方向の幅に対応する幅を有してよい。本例の第４開口３５は、コンタクト領域１６のＸ軸方向の幅と同じかまたはこれよりも狭い幅を有する。ただし、図面の見易さを考慮して、図２においては、第４開口３５の外形をコンタクト領域１６の外周に示す。
フローティング半導体領域３０は、半導体基板１０の表面から所定深さまで設けられてよい。本例のフローティング半導体領域３０は、半導体装置１００を上面視した場合に、少なくとも一部が半導体基板１０の表面に露出し、周囲をトレンチ部４０に囲まれた領域である。フローティング半導体領域３０は、Ｘ軸方向よりもＹ軸方向に長い略矩形形状を有してよい。なお、フローティング半導体領域３０は、半導体装置１００の断面視において、トレンチ部４０の底部よりも上に位置する半導体基板１０の領域であってよい。
本例のフローティング半導体領域３０は、－Ｙ軸方向の端部に外側端部３８を有し、Ｙ軸方向の端部に内側端部を有する。なお、内側端部は図面の都合上図２では省略している。本例において、フローティング半導体領域３０の外側端部３８はトレンチ部４０の短手部分４７に接し、フローティング半導体領域３０の内側端部は別の短手部分４７に接する。フローティング半導体領域３０における、外側端部３８を含む端部領域および内側端部を含む端部領域は、各々Ｐ＋型のウェル領域１７であってよい。これに対して、フローティング半導体領域３０において、端部領域以外の領域は、ベース領域１４と同じＰ－型の半導体領域であってよい。また、フローティング半導体領域３０の深さはベース領域１４の深さより深くてもよい。
フローティング半導体領域３０は、エミッタ電極５２から必ずしも電気的に絶縁されなくてよい。つまり、フローティング半導体領域３０は、完全に電気的に浮遊（フローティング）であることを意味しなくてよい。本例のフローティング半導体領域３０は、第１開口３１、第２開口３２および第３開口３３を通じてエミッタ電極５２と電気的に接続する。
第１開口３１、第２開口３２および第３開口３３は、Ｙ軸方向に一直線状に並んでよい。本例において、１つの第１開口３１と、１つの第２開口３２と、複数の第３開口３３とは、フローティング半導体領域３０上に設けられる。第１開口３１は、Ｙ軸方向においてフローティング半導体領域３０の外側端部３８に最も近接してよい。本例において、第１開口３１、第２開口３２および第３開口３３は、Ｙ軸方向においてこの順に外側端部３８に近い。第１開口３１は、フローティング半導体領域３０におけるウェル領域１７上に位置してよく、ウェル領域１７よりも内側の領域（即ち、Ｐ－型の領域）上に位置してもよい。本例の第１開口３１は、ウェル領域１７上に位置する。
第２開口３２は、Ｙ軸方向においてフローティング半導体領域３０外側端部３８に２番目に近接してよい。第１開口３１と第２開口３２との距離は、複数の開口のうち第１開口３１以外のいずれか二つの隣り合う開口間の距離よりも短くてよい。これにより、フローティング半導体領域３０上にＹ軸方向において等間隔に開口を設ける場合に比べて、キャリア（例えば、ホール）の引き抜きを向上させることができる。したがって、トレンチ部４０の短手部分４７におけるキャリア密度を低減することができる。
なお、本例において開口間の距離とは、２つの開口の各々の中心間の距離を意味する。ただし、他の例において、開口間の距離は、２つの開口の隣接する辺間の最短距離を意味してもよい。本例において、第１開口３１と第２開口３２との距離Ｌ１は、第１開口３１の中心位置と第２開口３２の中心位置との距離である。また、第２開口３２と第３開口３３との距離Ｌ２は、第２開口３２の中心位置と第３開口３３の中心位置との距離である。
距離Ｌ１は、３０μｍ以上６０μｍ以下であってよい。本例の距離Ｌ１は、５０μｍである。また、距離Ｌ２は、５０μｍ以上１００μｍ以下であってよく、７０μｍ以上８０μｍ以下であってもよい。本例の距離Ｌ２は、６５μｍである。本例においては、隣接する２つの第３開口３３間の距離も距離Ｌ２である。それゆえ、本例において、距離Ｌ１は、複数の開口のうち第１開口３１以外の二つの隣り合う全ての開口間の距離よりも短い。ただし、距離Ｌ１は、距離Ｌ２よりも小さいものとする。距離Ｌ１は、距離Ｌ２の８０％以下であってよく、５０％以下であってもよい。
第１開口３１は、メサ領域６０において最も外側に位置するＮ＋型のエミッタ領域１２に比べて、短手部分４７に近い位置に設けられてよい。第１開口３１におけるＹ軸方向の内側の端部は、Ｙ軸方向において最も外側に位置するコンタクト領域１６におけるＹ軸方向の外側の端部よりも外側に位置してよい。本例において、第１開口３１におけるＹ軸方向の内側の端部と、Ｙ軸方向において最も外側に位置するコンタクト領域１６におけるＹ軸方向の外側の端部との距離Ｌｓは、６μｍである。
第１開口３１の中心位置と、フローティング半導体領域３０の外側端部３８との距離をＬｔとする。距離Ｌｔは、１μｍ以上１０μｍ以下としてよく、２μｍ以上５μｍ以下としてもよい。第１開口３１を外側端部３８に近づけることにより、外側の短手部分４７近傍に蓄積されたキャリアの引き抜きを向上させることができる。
第１開口３１、第２開口３２および第３開口３３は、各々矩形形状であってよい。本例において、第１開口３１、第２開口３２および第３開口３３の各々は、正方形形状であり、正方形の各辺の長さは２μｍである。ただし、開口の形状および開口の辺の長さは、本例の形状および長さのみに限定されるものではない。
なお、キャリアの引き抜きを向上させるのであれば、フローティング半導体領域３０上に設けられる複数の開口について、開口の数を増加させることと、開口間の間隔をより狭くすることとの、少なくともどちらか一方の手段が考えられる。しかし、この場合、本例に比べてキャリアがフローティング半導体領域３０から過度に引き抜かれた状態となるので、飽和電圧：ＶＣＥ（ｓａｔ）が高くなる。また、本例に比べて、開口の数を減少させる場合と、開口間の間隔をより広げる場合の、少なくとも一方の場合には、本例に比べてキャリアがフローティング半導体領域３０からそれほど引き抜かれず残存した状態となるので、ターン・オン時のＶＣＥのサージ電圧が高くなる問題がある。
そこで、フローティング半導体領域３０上の開口を所定の等間隔で配置することによりキャリアの引き抜きを一定水準に抑えつつ、かつ、キャリアが溜まりやすいトレンチ部４０のＹ軸方向の端部近傍においては、当該端部以外の領域に比べてキャリアをより引き抜き易くすることが望まれる。本例においては、これを実現するべく、フローティング半導体領域３０上の開口の改善された配置を提供する。なお、フローティング半導体領域３０上に位置する開口の数は、トレンチ部４０の長手部分４６のＹ軸方向の長さと、上述した開口間の間隔とから適宜算出されてよい。
図３は、図２のＢ‐Ｂ断面を示す図である。Ｂ‐Ｂ断面は、エミッタ領域１２および第３開口３３を通る、ＸＺ平面に平行な断面である。図３において、半導体基板１０の表（おもて）面１１および裏面１９を明示する。
半導体装置１００は、コレクタ電極２４、層間絶縁膜２８およびエミッタ電極５２を含む。コレクタ電極２４は、金属等の導電材料で形成されてよい。エミッタ電極５２の少なくとも一部は、層間絶縁膜２８上に設けられる。本例のエミッタ電極５２は、層間絶縁膜２８上および層間絶縁膜２８における各開口中に設けられる。ただし、他の例においては、層間絶縁膜２８における各開口には、バリアメタルおよびタングステンの積層から成るプラグが設けられてもよい。当該他の例において、エミッタ電極５２は、層間絶縁膜２８およびプラグ上に設けられる。
半導体基板１０は、裏面１９から表面１１に向かう方向（＋Ｚ軸方向）において、コレクタ領域２２、フィールドストップ（ＦＳ）層２０、ドリフト領域１８、ベース領域１４を含む。コレクタ領域２２は、第１導電型の半導体領域である。本例のコレクタ領域２２は、Ｐ＋型の半導体領域である。コレクタ領域２２の下面は、半導体基板１０の裏面１９に露出してよい。本例においては、コレクタ領域２２の下面が、半導体基板１０の裏面１９に対応する。コレクタ領域２２のＰ型ドーピング濃度を低減することで、ＩＧＢＴ動作時のドリフト領域１８のキャリア密度を低減できる。コレクタ領域２２の上面にはＦＳ層２０が設けられる。
ＦＳ層２０は、第２導電型の半導体層である。ＦＳ層２０は、コレクタ領域２２上に位置してよい。ＦＳ層２０は、Ｚ軸方向において離散して設けられた１つまたは複数のＮ型ドーピング濃度のピークを有してよい。一例において、半導体基板１０の裏面１９からプロトンをイオン注入するときに、深さ方向における飛程を調節するべくイオン注入の加速エネルギーを調節してよい。これにより、１つまたは複数のＮ型ドーピング濃度のピークを形成してよい。本例のＦＳ層２０は、Ｎ＋型の半導体領層である。
ドリフト領域１８は、第２導電型の半導体領域である。ドリフト領域１８は、ＦＳ層２０上に位置してよい。ドリフト領域１８のＮ型ドーピング濃度は、ＦＳ層２０のＮ型ドーピング濃度よりも低い。本例のドリフト領域１８は、Ｎ－型の半導体領域である。
ベース領域１４は、第１導電型の半導体領域である。ベース領域１４は、ドリフト領域１８上に位置してよい。本例のベース領域１４は、Ｐ－型の半導体領域である。
トレンチ部４０は、半導体基板１０の表面１１から予め定められた深さまで設けられる。本例のトレンチ部４０は、ベース領域１４を貫通してドリフト領域１８に達する。トレンチ部４０の底部は、ドリフト領域１８に接触する。各トレンチ部４０は、トレンチ４４、トレンチ絶縁膜４２およびトレンチ導電部４３を有する。各トレンチ部４０においては、トレンチ４４の内壁に接してトレンチ絶縁膜４２が形成され、トレンチ絶縁膜４２の内壁に接してトレンチ導電部４３が形成されてよい。
第１のトレンチ部４０‐１と第２のトレンチ部４０‐２との間に位置するメサ領域６０のベース領域１４上には、エミッタ領域１２が位置する。エミッタ領域１２は、Ｘ軸方向において第１のトレンチ部４０‐１および第２のトレンチ部４０‐２に接する。エミッタ領域１２は、層間絶縁膜２８の第４開口３５を通じてエミッタ電極５２に電気的に接続する。第２のトレンチ部４０‐２と第３のトレンチ部４０‐３との間のエミッタ領域１２も同様に、第２のトレンチ部４０‐２および第３のトレンチ部４０‐３に接し、第４開口３５を通じてエミッタ電極５２に電気的に接続する。
Ｘ軸方向において、メサ領域６０を挟んで隣接する２つのトレンチ部４０間の距離は、フローティング半導体領域３０を挟んで隣接する２つのトレンチ部４０間の距離の約半分であってよい。本例において、第１のトレンチ部４０‐１のＸ軸方向の中心位置と、第２のトレンチ部４０‐２のＸ軸方向の中心位置との間隔Ｌ３は、１．５μｍ以上５．０μｍ以下（例えば３．０μｍ）である。これに対して、第２のトレンチ部４０‐２のＸ軸方向の中心位置と、第３のトレンチ部４０‐３のＸ軸方向の中心位置との間隔Ｌ５は、例えば３．０μｍである。本例において、第２のトレンチ部４０‐２の長手部分４６におけるＸ軸方向の中心位置の間隔Ｌ４は、２μｍ以上１０μｍ以下（例えば６．０μｍ）である。なお、トレンチ部４０のＸ軸方向の幅は、１μｍである。ただし、これらの値は一例であり、半導体装置１００の設計に応じて適宜変更してよいのは勿論である。
本例において、フローティング半導体領域３０は、ベース領域１４およびコンタクト領域３７を有する。コンタクト領域３７は、第１導電型の半導体領域である。本例のコンタクト領域３７はＰ＋型の半導体領域である。コンタクト領域３７は、ベース領域１４中に設けられ、その少なくとも一部が、表面１１に露出してよい。
フローティング半導体領域３０におけるコンタクト領域３７は、複数の開口が設けられる位置に対応して設けられてよい。図３においては、第３開口３３の直下にコンタクト領域３７が位置する。ただし、コンタクト領域３７は、第１開口３１、第２開口３２および第３開口３３の直下に各々設けられてよい。これにより、コンタクト領域３７を設けない場合と比較して、フローティング半導体領域３０からエミッタ電極５２へのキャリアの引き抜きを向上させることができる。
図４は、図２のＣ‐Ｃ断面を示す図である。Ｃ‐Ｃ断面は、メサ領域６０のベース領域１４およびコンタクト領域１６を通るがエミッタ領域１２および第３開口３３を通らない、ＸＺ平面に平行な断面である。図４に示す様に、本例のフローティング半導体領域３０は、層間絶縁膜２８において開口が設けられない位置には、コンタクト領域３７を有しない。フローティング半導体領域３０は、第１開口３１または第２開口３２が設けられない位置においても、コンタクト領域３７を有しない。
図５は、図２のＤ‐Ｄ断面を示す図である。Ｄ‐Ｄ断面は、第１開口３１、フローティング半導体領域３０、第２のトレンチ部４０‐２の外側の短手部分４７を通る、ＹＺ平面に平行な断面である。本例において、トレンチ部４０のＹ軸方向の幅ＤＴＹは１μｍであり、第１開口３１のＹ軸方向の幅ＤＹは２μｍである。ただし、トレンチ部４０の幅ＤＴＹおよび第１開口３１の幅ＤＹは、本例の長さのみに限定されるものではない。
ゲートランナー５１と表面１１との間には、酸化膜２６が設けられる。酸化膜２６は、例えばシリコンの熱酸化膜である。酸化膜２６により、ゲートランナー５１と表面１１とは電気的に分離されてよい。ただし、酸化膜２６は、トレンチ部４０の上部に開口を有する。当該開口を通じて、ゲートランナー５１とトレンチ導電部４３とは電気的に接続してよい。
本例のウェル領域１７は、表面１１からトレンチ部４０よりも深い位置にまで設けられる。ウェル領域１７の底部は、トレンチ部４０の底部よりも下に位置する。本例のウェル領域１７は、表面１１からの深さＤＷが８μｍである。ウェル領域１７に位置するトレンチ部４０（即ち、短手部分４７）の近傍においては、チャネルが形成されなくてよい。つまり、ウェル領域１７により底部を覆われたトレンチ部４０（即ち、短手部分４７）の近傍においてはコレクタ電流（Ｉｃ）が流れないとみなしてよい。
ウェル領域１７は、トレンチ部４０の外側から内側に延伸して第１開口３１の直下の位置まで設けられてよい。本例において、フローティング半導体領域３０のコンタクト領域３７の内側の端部は、ウェル領域１７の内側の端部よりもＹ軸方向において外側に設けられる。つまり、コンタクト領域３７の直下には、ウェル領域１７が存在する。
仮に、ウェル領域１７の直上にコンタクト領域３７が存在しない場合、トレンチ部４０の直下のキャリアはウェル領域１７において溜まったままとなる可能性がある。つまり、トレンチ部４０の直下のキャリアがウェル領域１７に蓄積され続ける可能性がある。これに対して本例では、コンタクト領域３７の直下にウェル領域１７を設けるので、コンタクト領域３７直下のキャリアに加えて、トレンチ部４０の直下のキャリアもコンタクト領域３７を通じてエミッタ電極５２へ引き抜くことができる。このように、トレンチ部４０の短手部分４７近傍におけるキャリア密度を低減することができる。また、本例においては、トレンチ部４０の短手部分４７近傍におけるキャリア密度が低減されたことに伴い、エッジ終端構造９０の下のドリフト領域１８でキャリア密度が低減される。
図６は、図５のＥ‐Ｅにおけるｎ型ドーピング濃度分布を示す図である。Ｅ‐Ｅは、Ｚ軸方向と平行な方向において、コレクタ領域２２、ＦＳ層２０およびドリフト領域１８を通る。縦軸はネットドーピング濃度であり、横軸は裏面１９から表面１１に向かう深さ位置である。なお、図６においては、裏面１９を深さ位置ゼロと指して表示している。
ＦＳ層２０は、深さ方向において１つ以上のドーピング濃度のピークを有してよい。本例のＦＳ層２０は、１つのドーピング濃度のピークを有する。ただし、他の例において、ＦＳ層２０は、２つ以上のドーピング濃度のピークを有してもよい。
１つ以上のドーピング濃度のピークのうち表面１１に最も近いピークは、裏面１９から５μｍ以上離れていてよい。なお、表面１１に最も近いピークは、６μｍ以上離れてよく、８μｍ以上離れてもよい。本例においては、１つのドーピング濃度のピークが、５μｍ以上離れている。ＦＳ層２０が２つ以上のドーピング濃度のピークを有する他の例においては、表面１１に最も近いピークが、５μｍ以上離れていてよい。
本例においては、最も表面１１に近いピークの位置が５μｍ未満の場合と比べて、ＦＳ層２０のうち最も表面１１に近いピークと裏面１９との間に、キャリア（本例ではホール）は留まり易くなる。それゆえ、ターン・オフ時に半導体装置１００に流れるテール電流（ｉ）の傾きが緩やかになる。これにより、ｄｉ／ｄｔおよびＶＣＥのサージ電圧が小さくなる。
なお、ターン・オフ時におけるｄｉ／ｄｔおよびＶＣＥのサージ電圧を小さくすることは、フローティング半導体領域３０上における開口の配置とも関連する。上述の様に、距離Ｌ２を１００μｍ以下とすることにより、フローティング半導体領域３０におけるターン・オン時のキャリア密度は低減されている。これにより、本例のようにキャリア密度が低減されていない場合と比較して、ターン・オフ時に空乏層は拡がりやすくなるので、空乏層がＦＳ層２０に到達するまでの時間が短くなる。
また、空乏層はＮ＋型であるＦＳ層２０まで到達すると、それ以上は拡がるのが困難となる。それゆえ、空乏層は、裏面１９と最も表面１１に近いピークとの間の領域には届かない。裏面１９と最も表面１１に近いピークとの間に留まるキャリアは、空乏層により引き抜かれることはなく、ホールと電子の再結合によってのみ引き抜かれるので、引き抜きに時間を要する。これにより、ｄｉ／ｄｔおよびＶＣＥのサージ電圧が小さくなる。
図７は、ホール濃度の時間変化のシミュレーション結果である。特に、図７はエミッタ領域１２を通るＺ軸方向に平行な直線において、エミッタ領域１２とコレクタ領域２２との間におけるホール濃度を示す。縦軸は１．０×１０１４（／ｃｍ３）を基準として規格化されたホール濃度であり、横軸は深さ［μｍ］である。なお、－８０［μｍ］は裏面１９に対応し、０［μｍ］は表面１１に対応する。本例においては、－７４［μｍ］の位置（即ち、裏面１９から６．０［μｍ］）に、表面１１に最も近いドーピング濃度のピークを設けた。複数の線は、ターン・オフ時（実線）から時間が経過した状態を示す。図７に示すように、ドリフト領域１８においては、ホール濃度が半分程度に減少する。これに対して、ＦＳ層２０においては、ドリフト領域１８に比べて、ホール濃度の減少の度合いが著しく小さい。
図８は、低電流ターン・オフ時におけるＶＧＥ、ＶＣＥおよびＩｃのシミュレーション結果である。横軸は、時間を示す。横軸のメモリ幅は、２００ｎｓである。縦軸は、ゲート・エミッタ間電圧ＶＧＥ、コレクタ・エミッタ間電圧ＶＣＥ、コレクタ電流ＩＣである。低電流ターン・オフとは、コレクタ電流ＩＣが比較的小さい場合のターン・オフを意味する。本例において、コレクタ電流ＩＣは１０［Ａ］である。
本例においては、上述のフローティング半導体領域３０上における開口の配置によるキャリア密度の低減とコレクタ領域２２のＰ型ドーピング濃度を低減することで、ｄｉ／ｄｔを高めることができた。ＩＣは、後述する高電流ターン・オフに比べて速やかにゼロに落ち着いた。ただし、ｄｉ／ｄｔを高めた結果、ＶＣＥのサージ電圧が上昇する。しかしながら、ＶＣＥおよびＩＣの積であらわされるターン・オフ損失Ｅｏｆｆを低減できるので、低電流ターン・オン／低電流ターン・オフを繰り返す半導体装置１００においては、Ｅｏｆｆを低減できる点が特に有利である。
図９は、高電流ターン・オフ時におけるＶＧＥ、ＶＣＥおよびＩＣのシミュレーション結果である。横軸は時間を示すが、横軸のメモリ幅は１００ｎｓである。縦軸は、図８と同じスケールである。高電流ターン・オフとは、コレクタ電流ＩＣが比較的大きい場合のターン・オフを意味する。本例において、コレクタ電流ＩＣは３０［Ａ］程度である。
高電流のコレクタ電流ＩＣは低電流よりも大きな値であるので、ｄｉ／ｄｔおよびＶＣＥのサージ電圧が大きくなることが懸念される。ただし、本例においては、丸破線を付した領域におけるｄｉ／ｄｔ、および、ＶＣＥのサージ電圧を抑制することができた。高電流ターン・オフにおいては、サージ電圧を低減できる点が特に有利である。
図１０は、各距離Ｌ２におけるＩｃとＶＣＥのサージ電圧との関係を示すシミュレーション結果である。横軸はコレクタ電流Ｉｃ［Ａ］であり、縦軸はＶＣＥのサージ電圧［Ｖ］である。コレクタ電流Ｉｃが増加するに伴いサージ電圧は増加する傾向にある。ただし、コレクタ電流Ｉｃが同じであれば、距離Ｌ２が小さいほどサージ電圧を低減することができた。なお、コレクタ電流Ｉｃが大きいほど、サージ電圧低減の効果は大きい。
図１１は、各距離Ｌ２におけるＩｃとＥｏｆｆとの関係を示すシミュレーション結果である。Ｉｃが１５Ａ以下においては、１５Ａより大きいＩｃに比べて、よりＥｏｆｆを低減することができる。つまり、低電流ターン・オフにおいては、Ｅｏｆｆを低減することができる。なお、上述のように本例の距離Ｌ２は５０μｍ以上１００μｍ以下である。
図１２は、第２実施形態におけるトレンチ部４０の端部近傍を示す上面図である。なお、上面図とは、半導体基板１０を上面視した（半導体基板１０の表面１１を見た）場合の図と読み替えてもよい。図１２においては第１のトレンチ部４０‐１の拡大図を示すが、他のトレンチ部４０も同じ構成としてもよい。
本例において、第１開口３１の開口面積は、フローティング半導体領域３０上における第１開口３１以外の各開口の開口面積よりも大きい。フローティング半導体領域３０上の開口のうち第１開口３１の開口面積を最大とすることにより、トレンチ部４０の短手部分４７近傍のキャリア密度を、第１実施形態に比べてさらに低減することができる。なお、開口面積とは、半導体基板１０の表面１１における層間絶縁膜２８の開口の面積であってよく、層間絶縁膜２８の上面における開口の面積であってもよい。本例の開口面積は、表面１１における層間絶縁膜２８の開口の面積である。
第１開口３１のＹ軸方向における外側端部７１および内側端部７２は、第１のトレンチ部４０‐１の長手部分４６と直交するＸ軸方向に平行に延伸してよい。また、第１開口３１の外側端部７１および内側端部７２は、第１のトレンチ部４０‐１の短手部分４７に対応して短手部分４７と平行であってよい。本例の第１開口３１は、Ｘ軸方向に平行な長辺とＹ軸方向に平行な短辺とを有する矩形形状である。これにより、ゲートランナー５１の下に第１開口３１が配置されることを避けつつ、第１実施形態に比べて第１開口３１の開口面積を拡大することができる。
複数の開口のうち第１開口３１以外の開口は第１のトレンチ部４０‐１の長手部分４６‐１と平行なＹ軸方向に長辺を有してよい。本例の第２開口３２および第３開口３３は、Ｙ軸方向に平行な長辺とＸ軸方向に平行な短辺とを有する矩形形状である。これにより、第２開口３２および第３開口３３の開口面積も、第１実施形態に比べて拡大することができる。なお、他の例においては、第１開口３１のみを本実施形態の形状とし、第２開口３２および第３開口３３は第１実施形態と同じ形状としてもよい。
図１３は、第３実施形態におけるトレンチ部４０の端部近傍を示す上面図である。本例においても、第１開口３１の開口面積は、フローティング半導体領域３０上における第１開口３１以外の各開口の開口面積よりも大きい。図１３においては第１のトレンチ部４０‐１の拡大図を示すが、他のトレンチ部４０も同じ構成としてもよい。本例のトレンチ部４０の短手部分４７は、曲線形状（より具体的には、半円弧形状）を有する。また、本例の第１開口３１のＹ軸方向における外側端部７１は、第１のトレンチ部４０‐１の短手部分４７に対応して短手部分４７と平行である。つまり、第１開口３１の外側端部７１は、短手部分４７の円弧形状と相似な半円である。なお、本例の第１開口３１は、半円の外側端部７１および直線の内側端部７２からなる半円板形状を有する。本例においても、ゲートランナー５１の下に第１開口３１が配置されることを避けつつ、第１実施形態に比べて第１開口３１の開口面積を拡大することができる。なお、本例の第２開口３２および第３開口３３は第２実施形態と同じ形状を有するが、他の例においては、第１開口３１のみを本実施形態の形状とし、第２開口３２および第３開口３３は第１実施形態と同じ形状としてもよい。
図１４は、第４実施形態におけるトレンチ部４０の端部近傍を示す上面図である。本例においても、第１開口３１の開口面積は、フローティング半導体領域３０上における第１開口３１以外の各開口の開口面積よりも大きい。図１４においては第１のトレンチ部４０‐１の拡大図を示すが、他のトレンチ部４０も同じ構成としてもよい。本例においては、第１開口３１の外側端部７１および内側端部７２が、第１のトレンチ部４０‐１の短手部分４７に対応して短手部分４７と平行である。つまり、本例の第１開口３１は、半円状の帯形状である。また、本例の第１開口３１のＹ軸方向における外側端部７１は、第１のトレンチ部４０‐１の短手部分４７に対応して短手部分４７と平行である。このようにして、第１実施形態に比べて第１開口３１の開口面積を拡大してもよい。なお、本例の第２開口３２および第３開口３３は第２実施形態と同じ形状を有するが、他の例においては、第１開口３１のみを本実施形態の形状とし、第２開口３２および第３開口３３は第１実施形態と同じ形状としてもよい。
図１５は、図１Ａおよび図１Ｂの領域Ｂの変形例である。領域Ｂは、活性部８０の角部の領域である。本例においては、第４のトレンチ部４０‐４、第５のトレンチ部４０‐５および第６のトレンチ部４０‐６の順にＸ軸方向の内側に配置されている。第４のトレンチ部４０‐４は、上述の第１のトレンチ部４０‐１から第３のトレンチ部４０‐３と同じ形状を有する。活性部８０の角部においては、トレンチ部４０の長手部分４６の長さが異なっていてよい。本例においては、第６のトレンチ部４０‐６の長手部分４６が最も短く、第５のトレンチ部４０‐５の長手部分４６がその次に短く、第４のトレンチ部４０‐４の長手部分４６が最も長い。第４のトレンチ部４０‐４は、第１のトレンチ部４０‐１と同じ長さの長手部分４６を有してよい。
活性部８０の角部において、第１開口３１の位置は、トレンチ部４０の位置に応じて異なっていてよい。活性部８０の角部において、第１開口３１は、Ｘ軸方向において外側に位置するほどＹ軸方向において内側に位置してよい。本例においては、第６のトレンチ部４０‐６により囲まれるフローティング半導体領域３０‐６上の第１開口３１がＹ軸方向において最も内側に位置する。また、第４のトレンチ部４０‐４により囲まれるフローティング半導体領域３０‐４上の第１開口３１がＹ軸方向において最も外側に位置する。第５のトレンチ部４０‐５により囲まれるフローティング半導体領域３０‐５上の第１開口３１は、Ｙ軸方向において、フローティング半導体領域３０‐４上の第１開口３１とフローティング半導体領域３０‐６上の第１開口３１との間に位置してよい。
本例の構成により、トレンチ部の形状に応じて、第１開口３１を可能な限りＹ軸方向の外側に配置することができる。これにより、トレンチ部４０の短手部分４７近傍におけるキャリア密度を低減することができる。なお、本例と上述の第１から第４実施形態とを組み合わせてもよい。
本例の各フローティング半導体領域３０上において、第２開口３２のＹ軸方向の位置は同じである。ただし、本例においては、活性部８０の角部では第１開口３１のＹ軸方向の位置は異なるので、第１開口３１と第２開口３２との距離は各第１開口３１のＹ軸方向の位置に応じて異なる。本例では、フローティング半導体領域３０‐４上の第１開口３１がＹ軸方向において最も外側に位置するので、フローティング半導体領域３０‐４上において規定される距離Ｌ１が、フローティング半導体領域３０‐５および３０‐６上において規定される距離Ｌ１よりも長い。同様の理由により、フローティング半導体領域３０‐５上において規定される距離Ｌ１が、フローティング半導体領域３０‐６上において規定される距離Ｌ１よりも長い。また、フローティング半導体領域３０‐６上において規定される距離Ｌ１が最も短い。
図１６は、半導体装置１００を搭載した溶接機の回路２００の一部を示す図である。本例の溶接機は、整流器１２０、インバーター１３０、変圧器１３５、整流器１４０およびローパスフィルター（ＬＰＦ）１５０を含む。溶接機の外部に位置する交流電源１１０は、整流器１２０に交流電流を入力してよい。整流器１２０は、入力された交流電流を半波整流して、整流後の電流をインバーター１３０に入力してよい。
インバーター１３０は、複数の半導体装置１００と電界キャパシタ１３２を有する。本例のインバーター１３０は、いわゆるフルブリッジ（Ｆｕｌｌ‐Ｂｒｉｄｇｅ）のインバーターである。インバーター１３０は、上述の実施形態における半導体装置１００（ＩＧＢＴ半導体チップおよびまたはＲＣ‐ＩＧＢＴ半導体チップ）を用いて構成されてよい。なお、電界キャパシタ１３２は、充電時間に応じて整流器１２０からの入力波形を適切に変形してよい。
インバーター１３０は、２０ｋＨｚ以上１００ｋＨｚ以下（例えば４０ｋＨｚ）の周波数で各半導体装置１００のゲートをオン／オフすることにより、整流器１２０からの入力電流を交流電流に変換してよい。そして、インバーター１３０により交流に変換された電圧は、変圧器１３５を介して昇圧されてよい。昇圧後の電流は、整流器１４０およびＬＰＦ１５０を経て直流電流として後段の回路に用いられてよい。
本例のインバーター１３０においては、ゲートのオン／オフの比率が２０ｋＨｚ以上１００ｋＨｚ以下と非常に高い。このように高周波で動作する場合には、インバーター１３０において、ターン・オフ損失Ｅｏｆｆを低減できることのメリットが大きい。本例のインバーター１３０においては、上述の半導体装置１００を、低電流ターン・オン／低電流ターン・オフさせる。これにより、インバーター１３０において、半導体装置１００のＥｏｆｆ低減のメリットを享受することができる。なお、上述の実施形態における半導体装置１００を、高周波動作する無停電電源装置ＵＰＳ（Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）に用いられるインバーターに用いてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１１・・表面、１２・・エミッタ領域、１４・・ベース領域、１６・・コンタクト領域、１７・・ウェル領域、１８・・ドリフト領域、１９・・裏面、２０・・ＦＳ層、２２・・コレクタ領域、２４・・コレクタ電極、２６・・酸化膜、２８・・層間絶縁膜、３０・・フローティング半導体領域、３１・・第１開口、３２・・第２開口、３３・・第３開口、３５・・第４開口、３７・・コンタクト領域、３８・・外側端部、４０・・トレンチ部、４２・・トレンチ絶縁膜、４３・・トレンチ導電部、４４・・トレンチ、４６・・長手部分、４７・・短手部分、５１・・ゲートランナー、５２・・エミッタ電極、５４・・開口、５５・・ゲート金属層、６０・・メサ領域、７１・・外側端部、７２・・内側端部、８０・・活性部、９０・・エッジ終端構造、９５・・パッド部、１００・・半導体装置、１１０・・交流電源、１２０・・整流器、１３０・・インバーター、１３２・・電界キャパシタ、１３５・・変圧器、１４０・・整流器、１５０・・ＬＰＦ、２００・・回路

Claims (11)

  1. 半導体基板と、
    前記半導体基板上に設けられた層間絶縁膜と、
    前記層間絶縁膜上に設けられたエミッタ電極とを備える半導体装置において、
    前記半導体基板は、
    前記半導体基板の表面から予め定められた深さまで設けられ、前記半導体基板を上面視した場合に長手部分と短手部分とを含む第１のトレンチ部と、
    少なくとも一部が前記表面に露出し、前記第１のトレンチ部によって囲まれた、第１導電型のフローティング半導体領域と
    を有し、
    前記層間絶縁膜は、前記エミッタ電極と前記フローティング半導体領域とを電気的に接続する複数の開口を有し、
    前記複数の開口は、前記長手部分と平行な方向において前記フローティング半導体領域の外側端部に最も近接する第１開口と、前記長手部分と平行な方向において前記外側端部に２番目に近接する第２開口とを含み、
    前記第１開口と前記第２開口との距離は、前記複数の開口のうち前記第１開口以外のいずれか二つの隣り合う開口間の距離よりも短い
    半導体装置。
  2. 前記第１開口と前記第２開口との距離は、前記複数の開口のうち前記第１開口以外の二つの隣り合う全ての開口間の距離よりも短い
    請求項１に記載の半導体装置。
  3. 前記第１開口の開口面積は、前記複数の開口のうち前記第１開口以外の各開口の開口面積よりも大きい
    請求項１または２に記載の半導体装置。
  4. 前記半導体基板を上面視した場合に、前記第１開口の外側端部は、前記第１のトレンチ部の前記短手部分に対応して前記短手部分と平行である
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記半導体基板を上面視した場合に、前記第１開口の外側端部は、前記第１のトレンチ部の前記長手部分と直交する方向に延伸する
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記半導体基板を上面視した場合に、前記複数の開口のうち前記第１開口以外の開口は前記第１のトレンチ部の前記長手部分と平行な方向に長辺を有する
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記半導体基板は、
    前記表面から前記第１のトレンチ部よりも深い位置にまで設けられ、かつ、前記第１のトレンチ部の外側から内側に延伸して前記第１開口の直下の位置まで設けられる、第１導電型のウェル領域をさらに有する
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記半導体基板を上面視した場合に、前記第１開口は、前記第１のトレンチ部と前記第１のトレンチ部に隣接して設けられる第２のトレンチ部との間に設けられる第２導電型のエミッタ領域に比べて、前記第１のトレンチ部の前記長手部分と平行な方向において前記短手部分に近い位置に設けられる
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記フローティング半導体領域は、
    前記複数の開口が設けられる位置に対応して前記表面に露出して設けられた、第１導電型のコンタクト領域を有する
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記半導体基板は、
    前記半導体基板の裏面に露出する第１導電型のコレクタ領域と、
    前記コレクタ領域上に設けられる第２導電型のフィールドストップ層と、
    前記フィールドストップ層上に設けられ、前記第１のトレンチ部の底部と接触する第２導電型のドリフト領域と
    をさらに有し、
    前記フィールドストップ層は、深さ方向において１つ以上のドーピング濃度のピークを有し、
    前記１つ以上のドーピング濃度のピークのうち前記表面に最も近いピークは、前記裏面から５μｍ以上離れている
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記第２開口と前記長手部分と平行な方向において前記第２開口に最も近接する第３開口との距離は、５０μｍ以上１００μｍ以下である
    請求項１から１０のいずれか一項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7285968B2 (ja) 2020-01-30 2023-06-02 エルジー エナジー ソリューション リミテッド コモンモード電圧モニタリング装置及びモニタリング方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11532737B2 (en) * 2017-03-15 2022-12-20 Fuji Electric Co., Ltd. Semiconductor device
JP6626929B1 (ja) * 2018-06-29 2019-12-25 京セラ株式会社 半導体デバイス及び電気装置
WO2022249753A1 (ja) * 2021-05-24 2022-12-01 富士電機株式会社 半導体装置
CN116884996A (zh) * 2023-09-08 2023-10-13 深圳芯能半导体技术有限公司 一种降低关断损耗的igbt芯片及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175425A (ja) 2003-11-20 2005-06-30 Fuji Electric Device Technology Co Ltd 絶縁ゲート型半導体装置
JP2007324539A (ja) 2006-06-05 2007-12-13 Fuji Electric Device Technology Co Ltd トレンチ型絶縁ゲート半導体装置
JP2009135408A (ja) 2007-07-10 2009-06-18 Fuji Electric Device Technology Co Ltd トレンチ型絶縁ゲートｍｏｓ半導体装置
JP2015162610A (ja) 2014-02-27 2015-09-07 株式会社東芝 半導体装置
WO2016098409A1 (ja) 2014-12-19 2016-06-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016204227A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3704398A (en) * 1970-02-14 1972-11-28 Nippon Electric Co Multi-emitter power transistor having emitter region arrangement for achieving substantially uniform emitter-base junction temperatures
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
JP4581179B2 (ja) 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
JP4676125B2 (ja) 2002-07-03 2011-04-27 ルネサスエレクトロニクス株式会社 トレンチゲート型絶縁ゲートバイポーラトランジスタ
JP2004363327A (ja) * 2003-06-04 2004-12-24 Fuji Electric Device Technology Co Ltd 半導体装置
JP2006310606A (ja) * 2005-04-28 2006-11-09 Denso Corp 絶縁ゲート型バイポーラトランジスタ
JP2010093080A (ja) * 2008-10-08 2010-04-22 Fuji Electric Systems Co Ltd 半導体装置
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
KR101702942B1 (ko) * 2011-12-15 2017-02-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조방법
JP2017028056A (ja) * 2015-07-21 2017-02-02 トヨタ自動車株式会社 半導体装置の製造方法
JP6605870B2 (ja) * 2015-07-30 2019-11-13 ルネサスエレクトロニクス株式会社 半導体装置
US11532737B2 (en) * 2017-03-15 2022-12-20 Fuji Electric Co., Ltd. Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175425A (ja) 2003-11-20 2005-06-30 Fuji Electric Device Technology Co Ltd 絶縁ゲート型半導体装置
JP2007324539A (ja) 2006-06-05 2007-12-13 Fuji Electric Device Technology Co Ltd トレンチ型絶縁ゲート半導体装置
JP2009135408A (ja) 2007-07-10 2009-06-18 Fuji Electric Device Technology Co Ltd トレンチ型絶縁ゲートｍｏｓ半導体装置
JP2015162610A (ja) 2014-02-27 2015-09-07 株式会社東芝 半導体装置
WO2016098409A1 (ja) 2014-12-19 2016-06-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016204227A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7285968B2 (ja) 2020-01-30 2023-06-02 エルジー エナジー ソリューション リミテッド コモンモード電圧モニタリング装置及びモニタリング方法

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