JP2021034506A - 半導体装置及びインバータ - Google Patents

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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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Abstract

【課題】熱破壊の発生リスクを軽減することができる半導体装置及びインバータを得る。【解決手段】半導体基体１は互いに反対側の第１の主面と第２の主面を有する。第１の主電極２が第１の主面に形成され、半導体基体１に電気的に接続されている。第１の制御電極パッド３が第１の主面に形成され、半導体基体１との間に第１の絶縁膜１４が介在している。外周耐電圧保持構造４が第１の主面において第１の主電極２と第１の制御電極パッド３を取り囲む外周領域に形成されている。第２の主電極５が第２の主面に形成され、半導体基体１に電気的に接続されている。第２の制御電極パッド６が第２の主面に形成され、半導体基体１との間に第２の絶縁膜２９が介在している。第２の制御電極パッド６は第２の主電極５に取り囲まれている。【選択図】図２

Description

本発明は、陰極側と陽極側にそれぞれ制御電極を持つダブルゲート構造の半導体装置及びそれをスイッチング素子として用いたインバータに関する。
交流を直流に変換するＡＣ−ＤＣコンバータと、ＤＣ−ＡＣインバータを組み合わせ、任意の周波数と電圧に変換する回路をインバータと呼ぶ。インバータは出力電圧とその周波数を可変制御できることから、モータの回転速度を自在に制御でき、モータの可変速装置として使用されている。
インバータ用のスイッチング素子として、以前は、小容量領域ではバイポーラトランジスタが使用され、中大容量領域ではゲートターンオフサイリスタ（Gate Turn-Off thyristor：GTO）が使用されていた。現在では、ＭＯＳゲート構造を用いた電圧制御による制御の容易性・高速性とバイポーラデバイスの主たる特徴である大電流通電性能を両立した絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：IGBT）が主に使用されている。
ダブルゲート構造の半導体装置は特にバイポーラデバイスのスイッチング性能を改善するために考案された。現在はダブルゲート構造をＩＧＢＴに適用したダブルゲートＩＧＢＴの研究が進められている。ダブルゲートＩＧＢＴは、エミッタ側主面にゲート電極が形成され、反対側のコレクタ側主面にコントロールゲート電極が形成された構造となっている（例えば、特許文献１参照）。
特開２０１０−１２３６６７号公報
エミッタ側主面の外周領域に外周耐電圧保持構造が形成されている。外周耐電圧保持構造の電極は外部取り出し電極と接続されておらず、熱伝導率の低い保護膜で覆われている。一方、コレクタ側主面の外周部には、コントロールゲート電極パッドが配置されていて、はんだを介してリードフレームと電気的に接続されている。コントロールゲート電極パッドとｐ＋型コレクタ層の間には熱伝導率の低いゲート絶縁膜が介在している。また、コントロールゲート電極パッドの外周の一辺のみがコレクタ電極に対向し絶縁膜により絶縁分離されているため、コントロールゲート電極パッド側からコレクタ電極側に放熱され難い。従って、従来のダブルゲートＩＧＢＴでは、エミッタ側主面でもコレクタ側主面でも外周領域は放熱され難い構造になっていた。このように放熱効率が良い主電極の形成領域と放熱され難い外周領域が混在しているため、大きな損失を発生した時に温度不均一に陥りやすい。特に、急激な温度変化を引き起こす短絡事故発生時に外周領域またはゲート電極パッド近傍で熱破壊を引き起こすリスクが高くなる。
本発明は、上述のような課題を解決するためになされたもので、その目的は熱破壊の発生リスクを軽減することができる半導体装置及びインバータを得るものである。
本発明に係る半導体装置は、互いに反対側の第１の主面と第２の主面を有する半導体基体と、前記第１の主面に形成され、前記半導体基体に電気的に接続された第１の主電極と、前記第１の主面に形成され、第１の絶縁膜を介して前記半導体基体に接続された第１の制御電極パッドと、前記第１の主面において前記第１の主電極と前記第１の制御電極パッドを取り囲む外周領域に形成された外周耐電圧保持構造と、前記第２の主面に形成され、前記半導体基体に電気的に接続された第２の主電極と、前記第２の主面に形成され、第２の絶縁膜を介して前記半導体基体に接続された第２の制御電極パッドとを備え、前記第２の制御電極パッドは前記第２の主電極に取り囲まれていることを特徴とする。
本発明では、第２の制御電極パッドが放熱経路である第２の主電極で取り囲まれている。これにより、第２の制御電極パッドの周囲から放熱されやすくなるため、温度の不均一を軽減することができる。この結果、半導体装置の動作性能を向上させ、熱破壊の発生リスクを軽減することができる。
実施の形態１に係る半導体装置のエミッタ側主面の平面図である。 実施の形態１に係る半導体装置のコレクタ側主面の平面図である。 図１のＩ−ＩＩに沿った断面図である。 比較例に係る半導体装置のコレクタ側主面の平面図である。 図４のＩ−ＩＩに沿った断面図である。 実施の形態２に係る半導体装置のエミッタ主面側の平面図である。 実施の形態２に係る半導体装置のコレクタ側主面の平面図である。 実施の形態３に係るインバータを示す図である。
実施の形態に係る半導体装置及びインバータについて図面を参照して説明する。同じまたは対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置のエミッタ側主面の平面図である。半導体基体１は、半導体基板の上に半導体層をエピタキシャル成長したものであり、互いに反対側のエミッタ側主面とコレクタ側主面を有する。半導体基体１のエミッタ側主面には、エミッタ電極２とゲート電極パッド３を有するエミッタ側ＩＧＢＴ領域と、エミッタ側ＩＧＢＴ領域を取り囲む外周領域が形成されている。エミッタ電極２はゲート電極パッド３の三辺を取り囲むように配置されている。外周領域には外周耐電圧保持構造４が形成されている。
図２は、実施の形態１に係る半導体装置のコレクタ側主面の平面図である。コレクタ側主面には、コレクタ電極５とコントロールゲート電極パッド６を有するコレクタ側ＩＧＢＴ領域が形成されている。本実施の形態では、コントロールゲート電極パッド６はチップ中央に配置され、外周全てをコレクタ電極５に取り囲まれている。コレクタ電極５はコントロールゲート電極パッド６以外のコレクタ側主面の領域を覆うように配置されている。従って、外周耐電圧保持構造４に対向するコレクタ側主面の外周領域には全てコレクタ電極５が配置されている。
図３は図１のＩ−ＩＩに沿った断面図である。ｐ＋型コレクタ層７の上に高不純物濃度のｎ＋型不純物層からなるフィールドストップ層８が形成されている。フィールドストップ層８の上に、フィールドストップ層８よりも低不純物濃度のｎ−型ドリフト層９が形成されている。ｎ−型ドリフト層９の上に所定厚さのｐ型ベース層１０が形成されている。
ｐ型ベース層１０を貫通してｎ−型ドリフト層９まで達するように複数のトレンチ１１が形成されている。複数のトレンチ１１は所定のピッチ（間隔）で配置され、図３の奥行き方向、即ち紙面垂直方向に平行に延びたストライプ構造、または、平行に延びた後にその先端部で引き回された環状構造になっている。
複数のトレンチ１１によってｐ型ベース層１０が複数個に分離されている。そのうちの一部は、チャネル領域を構成するｐチャネル層１２である。ｎ＋型エミッタ領域１３がｐチャネル層１２の表層部においてトレンチ１１の側面に形成されている。ｎ＋型エミッタ領域１３は、ｎ−型ドリフト層９よりも高不純物濃度であり、ｐ型ベース層１０内において終端している。
ゲート絶縁膜１４が各トレンチ１１の内壁表面を覆うように形成されている。ドープトポリシリコン等からなるゲート電極１５がトレンチ１１内にゲート絶縁膜１４を介して形成されている。ゲート電極１５の上方を覆うように半導体基体１のエミッタ側主面に絶縁膜１６が形成されている。
ｐ型拡散層１８がｎ−型ドリフト層９の上にｐ型ベース層１０を囲むように形成されている。ドープトポリシリコン層１７がｐ型拡散層１８の上に絶縁膜１６を介して形成されている。ドープトポリシリコン層１７はゲート電極１５と電気的に接続され、絶縁膜１６に形成されたコンタクトホール１９を通じてゲート電極パッド３に電気的に接続されている。従って、ゲート電極１５はドープトポリシリコン層１７とゲート電極パッド３を通じて外部と電気的に接続される。
エミッタ電極２が絶縁膜１６の上に形成されている。エミッタ電極２は、絶縁膜１６に形成されたコンタクトホール２０を通じてｎ＋型エミッタ領域１３及びｐチャネル層１２に電気的に接続されている。このようにしてエミッタ側ＩＧＢＴ領域が構成されている。
エミッタ側ＩＧＢＴ領域を取り囲む外周領域において、ｎ−型ドリフト層９の上に複数のｐ型ガードリング層２１が多重リング構造として形成されている。ｐ型拡散層１８及びｐ型ガードリング層２１はｐ型ベース層１０よりも深く形成されている。複数の外周電極２２が絶縁膜１６の上において複数のｐ型ガードリング層２１にそれぞれ対応して配置されている。複数のｐ型ガードリング層２１は、絶縁膜１６に形成されたコンタクトホール２３を通じてそれぞれ複数の外周電極２２と電気的に接続されている。複数の外周電極２２は、互いに電気的に分離されており、ｐ型ガードリング層２１と同様に多重リング構造になっている。
ｐ型ガードリング層２１を取り囲むように、ｎ−型ドリフト層９の表層部にｎ＋型層２４が形成されている。電極２５がｎ＋型層２４の上に形成され互いに電気的に接続されている。ｎ＋型層２４と電極２５は等電位リング（ＥＱＲ）構造を構成する。外周領域において電気的な接続が行われない箇所は保護膜２６で覆われている。このようにしてエミッタ側主面の外周領域の外周耐電圧保持構造４が構成されている。
ｐ＋型コレクタ層７のコレクタ側の表面に、高濃度のｎ＋型コレクタ層２７が選択的に形成されている。複数のトレンチ２８がｐ＋型コレクタ層７、ｎ＋型コレクタ層２７及びフィールドストップ層８を貫通してｎ−型ドリフト層９に達するように形成されている。複数のトレンチ２８は所定間隔を空けて、例えば等間隔でストライプ状に配置されている。
ゲート絶縁膜２９が各トレンチ２８の内壁表面を覆うように形成されている。ドープトポリシリコン等からなるコントロールゲート電極３０がトレンチ２８内にゲート絶縁膜２９を介して形成されている。
全てのコントロールゲート電極３０は別断面において互いに電気的に接続されている。コレクタ電極５は、ｐ＋型コレクタ層７及びｎ＋型コレクタ層２７と接触して電気的に接続されている。コントロールゲート電極３０を覆うように半導体基体１のコレクタ側主面に絶縁膜３１が形成されている。
コントロールゲート電極パッド６は絶縁膜３１に形成されたコンタクトホール３２を通じてドープトポリシリコン層３３に電気的に接続されている。ドープトポリシリコン層３３は絶縁膜３１に形成されたコンタクトホール３４を通じてコントロールゲート電極３０と接続されている。コレクタ電極５は、周辺が保護膜３５で被覆されたコントロールゲート電極パッド６を取り囲むように配置され、絶縁膜３１及び保護膜３５でコントロールゲート電極３０と分離されている。このようにしてコレクタ側ＩＧＢＴ領域が構成されている。
上述のように本実施の形態に係るダブルゲートＩＧＢＴが構成されている。ダブルゲートＩＧＢＴは以下のように外部と接続される。エミッタ電極２は、はんだ３６を介して外部取り出し電極であるリードフレーム３７に接続される。コレクタ電極５は、はんだ３８を介して外部取り出し電極であるリードフレーム３９に接続される。リードフレーム３９、はんだ３８、コレクタ電極５、半導体基体１、エミッタ電極２、はんだ３６及びリードフレーム３７を通じてコレクタ−エミッタ間の電流が流される。
ゲート電極パッド３にボンディングワイヤ４０が接合されることにより、ゲート電極１５と外部との電気的な接続が図られる。コントロールゲート電極パッド６にボンディングワイヤ４１が接合されることにより、コントロールゲート電極３０への電圧印加を行うことができる。ダブルゲートＩＧＢＴ全体が樹脂などの被覆でパッケージングされ、外部取り出し電極の一部がパッケージングの外まで飛び出していて機器との接点となる。また、エミッタ電極２及びコレクタ電極５がはんだ３６，３８を介して外部取り出し電極であるリードフレーム３７，３９に接続されているため、大きな放熱の面積、数マイクロ秒で熱の広がる領域の総体積、熱容量を確保することができる。
続いて、本実施の形態に係る半導体装置の動作を説明する。まず、オフ状態ではゲート電極１５にゲート電圧が印加されていないため、ｐチャネル層１２に反転層が形成されない。このため、コレクタ−エミッタ間の電流がオフとなる。そして、ゲート電極１５に正のゲート電圧が印加されると、ｐチャネル層１２に反転層が形成され、コレクタ−エミッタ間に電流が流れてオン状態となる。
この動作において、コレクタ電圧に対して正の電圧（例えば電圧Ｖ＞０）をコントロールゲート電極３０に印加すると、この電圧がゲート絶縁膜２９を介してｐ＋型コレクタ層７にｎチャネル層を形成する。ｎ＋型コレクタ層７、ｎチャネル層、フィールドストップ層８が導通経路になることで、ｐ＋型コレクタ層７とフィールドストップ層８からなるｐｎ接合のバイアス電位を低下させる。このため、オン状態のときにｐ＋型コレクタ層７からｎ＋型エミッタ領域１３側に向かって注入されるホールの注入量が減少することになる。また、ｎ＋型コレクタ層７、ｎチャネル層、フィールドストップ層８からなる導通経路は、ターンオフスイッチング動作時において、ｎ−型ドリフト層９に蓄積されている電子のコレクタ電極５への流出経路になる。このため、ｎ−型ドリフト層９に蓄積されている電子の消滅が早くなる。従って、素子特性として、定常損失を増大しつつスイッチング損失を低減させることができる。
一方、コレクタ電圧に対して負の電圧（例えば電圧Ｖ＜０）をコントロールゲート電極３０に印加すると、この電圧がゲート絶縁膜２９を介してコレクタ領域となるｐ＋型コレクタ層７とフィールドストップ層８に影響する。これにより、ｐ＋型コレクタ層７内ではホールが蓄積される方向に進む。フィールドストップ層８では電子が減少する方向に進む。このため、オン状態のときにｐ＋型コレクタ層７からｎ＋型エミッタ領域１３側に向かって注入されるホールの注入量が増加することになる。従って、素子特性として、スイッチング損失を増大しつつ定常損失を低減させることができる。
上述のようにコントロールゲート電極３０によりＩＧＢＴのコレクタ領域となるｐ＋型コレクタ層７内のホールの量とフィールドストップ層８内の電子の量を調整することができる。このため、デバイス製造プロセスが終了した後に半導体装置の定常損失、スイッチング損失を最適値に調整することができる。また、アプリケーション設計者または装置使用者は、コントロールゲート電極３０に与える電圧を制御することにより、駆動周波数等の使用条件に応じた最適な損失設定をすることができる。また、デバイス製造条件の合わせ込み、アプリケーション評価のトライアンドエラーの繰り返しなどの時間のかかるカスタム素子製造工程開発が不要となる。そして、駆動周波数及び温度が動作時に変化していく場合でも、コントロールゲート電極３０に印加する電圧を調整することで、損失特性及びサージ特性などのデバイス性能をその周波数及び温度に最適な値に設定することができる。
続いて、本実施の形態の効果を比較例と比較して説明する。図４は、比較例に係る半導体装置のコレクタ側主面の平面図である。図５は図４のＩ−ＩＩに沿った断面図である。比較例では、コントロールゲート電極パッド６がコレクタ側主面の外周領域に配置されている。コントロールゲート電極パッド６の外周の一辺のみがコレクタ電極５に対向し絶縁膜３１及び保護膜３５により絶縁分離されている。コントロールゲート電極パッド６ははんだ４２を介して外部取り出し電極であるリードフレーム４３に電気的に接続される。
損失によって発生した半導体基体１の熱は、コレクタ側主面では、半導体基体１に電気的に接続されたコレクタ電極５と、コレクタ電極５に接続されたリードフレーム３９を放熱経路として放散される。従って、半導体基体１とコレクタ電極５の接触面積及びコレクタ電極５とリードフレーム３９の接触面積が大きいほど、コレクタ電極５とリードフレーム３９の熱伝導率が大きいほど効率よく放熱される。一方、コントロールゲート電極パッド６と半導体基体１の間には熱伝導率の小さいゲート絶縁膜２９が介在している。このため、コントロールゲート電極パッド６からは放熱され難い。
比較例では、コントロールゲート電極パッド６の外周の一辺のみがコレクタ電極５に対向しているため、コントロールゲート電極パッド６側からコレクタ電極５側に放熱され難い。これに対して、本実施の形態では、コントロールゲート電極パッド６が放熱経路であるコレクタ電極５で取り囲まれている。これにより、コントロールゲート電極パッド６の周囲から放熱されやすくなるため、温度の不均一を軽減することができる。この結果、半導体装置の動作性能を向上させ、熱破壊の発生リスクを軽減することができる。
また、コントロールゲート電極パッド６と半導体基体１との間には熱伝導率の低いゲート絶縁膜２９が介在しているため、半導体基体１の熱はコントロールゲート電極パッド６から放熱され難い。このため、コントロールゲート電極パッド６の領域の熱をエミッタ側主面から放熱する必要がある。具体的には、コントロールゲート電極パッド６に対向するエミッタ側主面の領域の半分以上がエミッタ電極２領域外に配置されていると、エミッタ電極２への放熱が低下し、ＩＧＢＴ性能に影響を及ぼし始め、短絡耐量がおおよそ三分の二以下になる。
これに対して、本実施の形態では、コントロールゲート電極パッド６は半導体基体１のコレクタ側主面の中央部に配置されている。従って、コントロールゲート電極パッド６に対向するエミッタ側主面の領域は、放熱され難い外周領域ではなく、エミッタ電極２の形成領域である。エミッタ電極２はｎ＋型エミッタ領域１３に電気的に接続されているため、エミッタ電極２の形成領域は放熱性に優れている。これにより良好な放熱を確保することができる。
なお、ゲート電極パッド３からもボンディングワイヤ４０を介してある程度は放熱されるため、コントロールゲート電極パッド６に対向するエミッタ側主面の領域がゲート電極パッド３の形成領域であってもよい。
短絡事故時に無事に熱破壊せずに電流遮断の保護をかけることができたとしても、保護動作完了直後に、電源電圧ＶＣＥがＩＧＢＴに印加される。温度の不均一が引き起こしたＩＧＢＴ高温部では電源電圧によるリーク電流が流れ、リーク電流と電源電圧の積が損失として発生し、熱となって消費される。温度が高ければリーク電流は大きくなり、放熱される以上にリーク電流による損失が大きければ、正帰還がかかり、熱破壊に至ることがある。このため、ＩＧＢＴでは温度の不均一を抑制する構造の提供が重要である。特に、電圧を阻止するための外周耐電圧保持構造４が形成された外周領域ではリーク電流密度がエミッタ電極２の形成領域よりも大きくなり易い。そして、エミッタ側主面において外周領域はほとんど効率的な放熱経路を持たない。これに対して、本実施の形態では、外周耐電圧保持構造４に対向するコレクタ側主面の外周領域にコレクタ電極５が配置されている。コレクタ電極５ははんだ３８を介して外部取り出し電極であるリードフレーム３９に電気的に接続される。従って、コレクタ側主面の外周領域も放熱経路を有する。
また、ボンディングワイヤ４１が外部取り出し電極としてコントロールゲート電極パッド６に接合されている。ボンディングワイヤ４１は、比較例のようにリードフレーム４３をはんだ付けする場合に比べてコントロールゲート電極パッド６との位置合せ精度が高い。従って、位置合せズレを小さくできるため、コントロールゲート電極パッド６のサイズを小型化できる。これによりコレクタ電極５のサイズを相対的に大きくできるため、コレクタ電極５からの放熱を向上でき、コントロールゲート電極パッド６に起因した温度不均一を軽減できる。
実施の形態２．
図６は、実施の形態２に係る半導体装置のエミッタ主面側の平面図である。図７は、実施の形態２に係る半導体装置のコレクタ側主面の平面図である。実施の形態１とはコントロールゲート電極パッド６のサイズと配置が異なる。コントロールゲート電極パッド６のサイズは１．２ｍｍ×１．５ｍｍの長方形であり、長方形の一辺がチップ外周端に位置している。
コレクタ電極５への放熱効率の指数は、コントロールゲート電極パッド６の単位周長をコントロールゲート電極パッド６の単位面積で割ることで算出される。コントロールゲート電極パッド６の小型化により当該指数を増加させ、速やかな放熱を実現して温度の不均一を軽減することができる。また、コントロールゲート電極パッド６の平面形状は四角形であるため、一辺がコレクタ電極５に取り囲まれないチップ外周端に位置しても、コレクタ電極５に取り囲まれた三辺からコレクタ電極５側に放熱される。
なお、コントロールゲート電極パッド６の平面形状は、四角形に限らず、半円形、扇形、または五角形以上の多角形でもよい。何れの場合でも、コントロールゲート電極パッド６の外周の一辺以外がコレクタ電極５に取り囲まれていればよい。これにより、取り囲まれた部分からコレクタ電極５に放熱される。具体的には、コントロールゲート電極パッド６の外周の７５％以上がコレクタ電極５に取り囲まれていることが好ましい。この場合、コントロールゲート電極パッド６が小型化できれば、全周を取り囲むのと同等の効果が得られる。例えば、本実施の形態のようにコントロールゲート電極パッド６が１．２ｍｍ×１．５ｍｍと小型化されている場合、ＩＧＢＴ性能に影響を及ぼすほどの温度の不均一は発生しない。
また、ゲート電極パッド３に対向する領域にはコレクタ電極５が配置され、コントロールゲート電極パッド６に対向する領域にはエミッタ電極２が配置されている。即ち、ゲート電極パッド３とコントロールゲート電極パッド６は平面視で投影して重ならないように配置されている。従って、ゲート電極パッド３とコントロールゲート電極パッド６は互いに対向する領域に配置されていない。これにより、放熱性に劣るゲート電極パッド３とコントロールゲート電極パッド６の間に熱がこもるのを防ぐことができる。
実施の形態１，２のダブルゲート構造は、短絡保護自己遮断動作が可能なＩＧＢＴに限らず、ＧＴＯのような電流飽和特性を持たず短絡保護自己遮断ができないデバイスにも適用できる。例えばサージ電流によるＧＴＯの温度上昇の影響で温度の不均一が発生した直後にオフ電圧が印加されると、リーク電流による熱暴走が発生しかねない。従って、温度の不均一を軽減することはＧＴＯにとっても重要である。しかし、ＧＴＯは動作周波数がＩＧＢＴに比べて１桁から２桁ほど低いため、本実施の形態の影響は大きくない。一方、短絡保護のための自己遮断動作が求められるトランジスタは数マイクロ秒での温度不均一が性能に影響するため、実施の形態１，２の構成が特に有効である。
なお、半導体基体１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、またはダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化・高集積化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
実施の形態３．
図８は、実施の形態３に係るインバータを示す図である。ＡＣ−ＤＣコンバータ１００が電源１０１の交流電力を直流電力に変換する。ＡＣ−ＤＣコンバータ１００はダイオードＤ１，Ｄ２，Ｄ３，Ｄ４と電源平滑コンデンサＣ１を有する。ＤＣ−ＡＣインバータ１０２がＡＣ−ＤＣコンバータ１００から出力された直流電力を交流電力に変換してモータ１０３のコイルに供給する。ＤＣ−ＡＣインバータ１０２は、ＩＧＢＴなどのスイッチング素子Ｑ１〜Ｑ６と、それらに逆並列に接続されたフリーホイールダイオードＤ５〜Ｄ１０とを有する。駆動回路１０４がスイッチング素子Ｑ１〜Ｑ６を駆動する。駆動回路１０４は信号処理部１０５と出力部１０６を有する。信号処理部１０５は、マイコン１０７と、マイコン１０７からの信号を処理する信号処理回路１０５ａ〜１０５ｆとを有する。出力部１０６は、信号処理回路１０５ａ〜１０５ｆからの制御信号をそれぞれスイッチング素子Ｑ１〜Ｑ６に出力する出力回路１０６ａ〜１０６ｆを有する。スイッチング素子Ｑ１〜Ｑ６として実施の形態１または２の半導体装置を用いることで熱破壊の発生リスクを軽減することができるため、信頼性の高いインバータを得ることができる。
１ 半導体基体、２ エミッタ電極（第１の主電極）、３ ゲート電極パッド（第１の制御電極パッド）、４ 外周耐電圧保持構造、５ コレクタ電極（第２の主電極）、６ コントロールゲート電極パッド（第２の制御電極パッド）、７ ｎ＋型コレクタ層（コレクタ層）、９ ｎ−型ドリフト層（ドリフト層）、１０ ｐ型ベース層（ベース層）、１１ トレンチ（第１のトレンチ）、１３ ｎ＋型エミッタ領域（エミッタ領域）、１４ ゲート絶縁膜（第１の絶縁膜）、１５ ゲート電極、２８ トレンチ（第２のトレンチ）、２９ ゲート絶縁膜（第２の絶縁膜）、３０ コントロールゲート電極、４１ ボンディングワイヤ

Claims (11)

  1. 互いに反対側の第１の主面と第２の主面を有する半導体基体と、
    前記第１の主面に形成され、前記半導体基体に電気的に接続された第１の主電極と、
    前記第１の主面に形成され、前記半導体基体との間に第１の絶縁膜が介在している第１の制御電極パッドと、
    前記第１の主面において前記第１の主電極と前記第１の制御電極パッドを取り囲む外周領域に形成された外周耐電圧保持構造と、
    前記第２の主面に形成され、前記半導体基体に電気的に接続された第２の主電極と、
    前記第２の主面に形成され、前記半導体基体との間に第２の絶縁膜が介在している第２の制御電極パッドとを備え、
    前記第２の制御電極パッドは前記第２の主電極に取り囲まれていることを特徴とする半導体装置。
  2. 前記第２の制御電極パッドに対向する前記第１の主面の領域は前記外周領域ではないことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の制御電極パッドに対向する前記第１の主面の領域は前記第１の主電極の形成領域であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の制御電極パッドの一辺以外が前記第２の主電極に取り囲まれていることを特徴とする請求項１に記載の半導体装置。
  5. 前記外周耐電圧保持構造に対向する前記第２の主面の領域に前記第２の主電極が配置されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
  6. 前記第２の制御電極パッドにボンディングワイヤが接合されていることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
  7. 前記第１の制御電極パッドと前記第２の制御電極パッドは互いに対向する領域に配置されていないことを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  8. 前記半導体基体に形成されたトランジスタを更に備えることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
  9. 前記トランジスタは、
    前記第２の主電極に電気的に接続された第１導電型のコレクタ層と、
    前記コレクタ層の上に形成された第２導電型のドリフト層と、
    前記ドリフト層の上に形成された第１導電型のベース層と、
    前記ベース層を貫通する第１のトレンチと、
    前記第１のトレンチ内に前記第１の絶縁膜を介して形成され、前記第１の制御電極パッドに電気的に接続されたゲート電極と、
    前記ベース層において前記第１のトレンチの側面に形成され、前記第１の主電極に電気的に接続された第２導電型のエミッタ領域と、
    前記コレクタ層に形成された第２のトレンチと、
    前記第２のトレンチ内に前記第２の絶縁膜を介して形成され、前記第２の制御電極パッドに電気的に接続されたコントロールゲート電極とを有することを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体基体はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
  11. 請求項１〜１０の何れか１項に記載の半導体装置をスイッチング素子として用いたことを特徴とするインバータ。
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