JPWO2011129443A1 - 半導体装置 - Google Patents

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Abstract

複合スイッチング装置（１）は、ＳｉＣ基板の、ＭＯＳＦＥＴ領域（２）に設けられたＭＯＳＦＥＴおよびＩＧＢＴ領域（３ａ，３ｂ）に設けられたＩＧＢＴから構成される。ＭＯＳＦＥＴおよびＩＧＢＴの、ゲート電極（１７ａ，１７ｂ，２７ａ，２７ｂ）どうし、ソース電極（１５）およびエミッタ電極（２５ａ，２５ｂ）、ドレイン電極（２０）およびコレクタ電極（２０）はそれぞれ接続されている。ＭＯＳＦＥＴおよびＩＧＢＴに共通のｎバッファ層（８）が設けられている。ＳｉＣ基板の第１主面側には、ＭＯＳＦＥＴのおもて面素子構造（２＿０）、ＩＧＢＴのおもて面素子構造（３ａ＿０，３ｂ＿０）が設けられる。ＳｉＣ基板の第２主面側には、凹部（７ａ，７ｂ）および凸部（６ａ，６ｂ）が設けられる。ＭＯＳＦＥＴは、ＳｉＣ基板の凸部（６ｂ）に対応する位置に設けられる。ＩＧＢＴは、ＳｉＣ基板の凹部（７ａ，７ｂ）に対応する位置に設けられる。

Description

本発明は、半導体装置に関する。
近年、炭化珪素（ＳｉＣ）などのシリコンよりもバンドギャップの広い半導体材料（ワイドギャップ半導体材料）は、高耐圧が要求される環境下で使用する半導体装置に適した半導体材料として注目されている。例えば、ＳｉＣは、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が約１０倍高いという優れた特性を有しており、高い逆電圧阻止特性を実現することができる。
ＳｉＣを半導体材料として用いて作製された（以下、ＳｉＣで構成されたとする）、バイポーラタイプの半導体装置であるｐｎ接合ダイオードは、Ｓｉを半導体材料として用いて作製された（以下、Ｓｉで構成されたとする）ｐｎ接合ダイオードに比べて格段に優れた性能を実現することができる。
具体的には、ＳｉＣで構成されたｐｎダイオードは、例えば１０ｋＶ級以上の高耐圧を有する場合、Ｓｉで構成されたｐｎダイオードに比べて、順方向電圧が約１／４以下、ターンオフ時の速度に該当する逆回復時間が約１／１０以下と高速であり、電力損失をＳｉで構成されたｐｎ接合ダイオードの約１／６以下に低減することができる。このため、ＳｉＣで構成されたｐｎダイオードは、省エネルギー化に大きく貢献すると期待されている（例えば、下記非特許文献１参照）。
また、ＳｉＣを半導体材料として用いることで高耐圧を実現したスイッチング装置（以下、高耐圧半導体スイッチング装置とする）も、Ｓｉで構成されたスイッチング装置に比べて電力損失を大幅に低減することができる。このため、ＳｉＣで構成された高耐圧半導体スイッチング装置においても、省エネルギー化に大きく貢献すると期待されている。
図１１は、従来のスイッチング装置について示す断面図である。ＳｉＣで構成されたスイッチング装置として、図１１に示すＳｉＣ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）や、ＳｉＣ−ＭＡＧＢＴ（ＭＯＳ ａｃｃｕｍｕｌａｔｅｄ ｃｈａｎｎｅｌ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）など、ワイドギャップ半導体材料で構成されたバイポーラトランジスタが開発されており、その特性が開示されている（例えば、下記特許文献１、非特許文献２〜４参照）。
図１１に示すＳｉＣ−ＩＧＢＴにおいて、符号１００１〜１０１０および１０２０は、それぞれ、ｎ-ドリフト層、ｐウェル層、ｐ+コンタクト層、ｎ+エミッタ層、ゲート電極、エミッタ電極、ゲート絶縁膜、ｎバッファ層、ｐ+コレクタ層、コレクタ電極、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域を示している。
しかしながら、現在は、大電力および中電力が供給されるために高耐圧が要求されるスイッチング装置には、Ｓｉで構成されたＳｉ−ＩＧＢＴが用いられることが多く、Ｓｉで構成されたＳｉ−ＩＧＢＴは種々の応用分野で多用されている。
Ｓｉ−ＩＧＢＴは、例えば、耐圧６ｋＶ級程度まで実現され、製品化されている。一方、６ｋＶ級以上の耐圧を有するＳｉ−ＩＧＢＴは、電力損失の低減等の他の特性が低下し、他の特性と高耐圧との両立を図ることが困難である。このため、６ｋＶ級以上の耐圧を実現したＳｉ−ＩＧＢＴは製品化に至っていない。
例えば、図１１に示すようなＳｉＣ−ＩＧＢＴは、Ｓｉ−ＩＧＢＴでは実現困難な１３ｋＶ級の高耐圧を実現し、かつＳｉ−ＩＧＢＴでは実現困難な２００℃の高温な環境下での使用を実現している。さらに、ＳｉＣ−ＩＧＢＴは、耐圧１０ｋＶ級のＳｉＣ−ＭＯＳＦＥＴ（例えば、下記非特許文献２参照）等のユニポーラタイプのスイッチング装置に比べて通電状態でのオン抵抗が低い。
具体的には、例えば、耐圧１０ｋＶ級のＳｉＣ−ＭＯＳＦＥＴの単位面積当たりのオン抵抗が約１００ｍΩ・ｃｍ2であるのに対し、耐圧１３ｋＶ級のＳｉＣ−ＩＧＢＴでは２２ｍΩ・ｃｍ2と大幅に低い単位面積当たりのオン抵抗が実現されている。また、ＳｉＣ−ＩＧＢＴは、極めて高速に動作する。例えば、ＳｉＣ−ＩＧＢＴのターンオフ時間は約１５０ｎｓであり、ＳｉＣ−ＩＧＢＴのオフ動作は、すでに製品化されている耐圧６ｋＶ級のＳｉ−ＩＧＢＴに比べて１／１０以下の時間に短縮されている。
特開２００５−２２３２２０号公報
菅原良孝、大電力変換用ＳｉＣパワーデバイス、応用物理、応用物理学会、２００１年、第７０巻、第５号、ｐ．５３０−５３５ エム ケイ・ダス（Ｍ Ｋ．Ｄａｓ）、他１０名、ア １３ｋＶ４エイチ−エスアイシー エヌ−チャネル ＩＧＢＴ ウィズ ロウ Ｒdiff,on アンド ファスト スイッチング（Ａ １３ｋＶ ４Ｈ−ＳｉＣ ｎ−ｃｈａｎｎｅｌ ＩＧＢＴ ｗｉｔｈ Ｌｏｗ Ｒdiff,on ａｎｄ Ｆａｓｔ Ｓｗｉｔｃｈｉｎｇ）、（スイス）、マテリアル サイエンス フォーラム（Ｍａｔｅｒｉａｌ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、２００９年、第６００−６０３巻、ｐ．１１８３−１１８６ ケイ・アサノ（Ｋ．Ａｓａｎｏ）、他２名、ア ノベル ウルトラ ハイ ボルテイジ ４エイチ−エスアイシー バイポーラ デバイス：ＭＡＧＢＴ（Ａ Ｎｏｖｅｌ Ｕｌｔｒａ Ｈｉｇｈ Ｖｏｌｔａｇｅ ４Ｈ−ＳｉＣ Ｂｉｐｏｌａｒ Ｄｅｖｉｃｅ：ＭＡＧＢＴ）、プロシーディングス オブ １９ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイス アント゛ ＩＣズ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ）、２００４年、ｐ．３０５−３０８ ワイ・スガワラ（Ｙ．Ｓｕｇａｗａｒａ）、他５名、１２．７ｋＶ ウルトラ ハイ ボルテイジ エスアイシー コミュテイティドゥ ゲート ターン−オフ サイリスタ：ＳＩＣＧＴ（１２．７ｋＶ Ｕｌｔｒａ Ｈｉｇｈ Ｖｏｌｔａｇｅ ＳｉＣ Ｃｏｍｍｕｔａｔｅｄ Ｇａｔｅ Ｔｕｒｎ−ｏｆｆ Ｔｈｙｒｉｓｔｏｒ：ＳＩＣＧＴ）、プロシーディングス オブ １９ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイス アント゛ ＩＣズ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ）、２００４年、ｐ．３６５−３６８
しかしながら、本発明者が鋭意研究を重ねた結果、次のような問題が生じることが新たに判明した。上述した非特許文献２〜４に示すスイッチング装置の構造は、ワイドギャップ半導体材料固有の特性に基づく制約や、ワイドギャップ半導体材料からなる半導体基板の加工精度に起因する制約により、ワイドギャップ半導体材料で構成されたスイッチング装置（以下、ワイドギャップ半導体スイッチング装置とする）の本来の性能を実現する上で種々問題があることについて言及されていない。ワイドギャップ半導体スイッチング装置を作製する際に生じる上記問題は、特に高性能で信頼性の高いワイドギャップ半導体スイッチング装置を実現する上で深刻な問題となる。
具体的には、図１１に示すＳｉＣ−ＩＧＢＴのようなワイドギャップ半導体スイッチング装置は、ワイドギャップ半導体材料の特徴である広いバンドギャップに起因して、順方向に電圧を印加したときにオン電流が流れ始めるまでのビルトイン電圧が格段に大きくなる。例えば、Ｓｉ−ＩＧＢＴのビルトイン電圧が約０．７Ｖであるのに対し、ＳｉＣ−ＩＧＢＴのビルトイン電圧は約２．７Ｖである。すなわち、ＳｉＣ−ＩＧＢＴは、順方向に電圧を印加しても印加電圧が約２．７Ｖに達するまでは通電されないため、電力損失が増大するという第１の問題がある。
また、ＳｉＣのｐ型単結晶の結晶品質を大きく損ねることなくｐ型不純物を添加してｐ型単結晶を成長させ、１×１０20ｃｍ-3以上の高い不純物濃度を有するｐ型単結晶を得ることは難しい。このため、ＳｉＣを半導体材料としてｐ型単結晶を成長させた半導体基板（以下、ｐ型ＳｉＣ支持基板とする）は、抵抗率を低くすることができないという材料固有の問題を有する。例えば、図１１に示すＳｉＣ−ＩＧＢＴをｐ型ＳｉＣ支持基板を用いて作製する場合、ｐ型ＳｉＣ支持基板からなるｐ+コレクタ層１００９を厚くするほど、ｐ+コレクタ層１００９における内部抵抗が高くなり、ＳｉＣ−ＩＧＢＴの電力損失が増大する。したがって、ｐ+コレクタ層１００９を例えば約１０μｍ程度に極力薄くする必要がある。
しかしながら、ｐ+コレクタ層１００９を薄くした場合、ＳｉＣ−ＩＧＢＴ全体の厚さが薄くなる。例えば、上述した非特許文献２に示す１３ｋＶ級の耐圧を有するＳｉＣ−ＩＧＢＴでは、ＳｉＣ−ＩＧＢＴ全体の厚さは１５０〜２００μｍ以下となる。また、ＳｉＣ−ＩＧＢＴ全体の厚さを薄くする場合、ＳｉＣ−ＩＧＢＴが形成されるＳｉＣを半導体材料とするウエハ（以下、ＳｉＣウエハとする）を薄く加工することになるが、薄く加工され平坦な形状を有するＳｉＣウエハは、ＳｉＣ−ＩＧＢＴを形成するための各種プロセスが行われるごとに凸状に反った状態や凹状に反った状態に変化し、複雑な湾曲形状に変形してしまう。一般に、ワイドギャップ半導体材料に対して行なわれる各種の熱処理は高い温度で処理する必要があるため、ＳｉＣウエハの湾曲はさらに助長されて大きくなってしまう。
ＳｉＣウエハが湾曲している場合、ＳｉＣウエハの表面または表面層にエッチング等による微細パターンを形成することが困難となったり、各種処理装置によってＳｉＣウエハに加わる外力（以下、機械ストレスとする）および熱（以下、熱ストレスとする）によってＳｉＣウエハが破壊に至ったり、破壊に至らないまでもＳｉＣウエハに多数の各種の欠陥が発生してしまうなどの問題が生じる。ＳｉＣウエハに生じた欠陥は、リーク電流の増大や内部ノイズの増大を招き、ＳｉＣ−ＩＧＢＴの性能を大きく損ねる原因となる。
また、ＳｉＣウエハの湾曲が大きくなることにより、ワイドギャップ半導体材料本来の高い性能を発揮させたＳｉＣ−ＩＧＢＴを形成することができなくなる。仮に、ワイドギャップ半導体材料本来の高性能を発揮させたＳｉＣ−ＩＧＢＴを形成することができたとしても歩留まりが極端に低く、経済性が大きく損ねられるという第２の問題がある。
さらに、ＳｉＣ−ＩＧＢＴのｐ+コレクタ層１００９における内部抵抗が高くなることを防止するために、上述したようにｐ+コレクタ層１００９を薄く形成せざるを得ない。このため、ＳｉＣ−ＩＧＢＴをパッケージに実装する際のダイボンディング時に、半田を溶融させなじませるスクラブ工程によって、ＳｉＣ−ＩＧＢＴに機械ストレスが生じる虞がある。また、ＳｉＣ−ＩＧＢＴを実装するとき、および実装後におけるＳｉＣ−ＩＧＢＴの稼働時に、ワイドギャップ半導体材料とパッケージを構成する材料との熱膨張率差によってＳｉＣ−ＩＧＢＴに熱ストレスが加わる虞がある。
ＳｉＣ−ＩＧＢＴに機械ストレスや熱ストレスが加わった場合、ＳｉＣ−ＩＧＢＴのｐ+コレクタ層１００９に多くの欠陥が発生する。ｐ+コレクタ層１００９に発生した欠陥は、ｐ+コレクタ層１００９とｎバッファ層１００８との接合にまで容易に達し、リーク電流を増大させる。リーク電流が増大した場合、ＳｉＣ−ＩＧＢＴの性能を損ねてしまうという第３の問題がある。
さらに、ＳｉＣウエハの湾曲や、ＳｉＣ−ＩＧＢＴのｐ+コレクタ層１００９を薄くすることに起因する機械ストレスや熱ストレスにより、ワイドギャップ半導体材料で構成されたＳｉＣ−ＩＧＢＴの各層に各種欠陥が多量に発生する。それらの欠陥のうちの積層欠陥は、注入された少数キャリアが結晶の格子点に衝突したときの衝突エネルギーで格子点の原子が動かされ積層欠陥の大きさが拡大してしまう。
積層欠陥の大きさが拡大する性質は、ワイドギャップ半導体特有の性質である。積層欠陥は、ワイドギャップ半導体材料内の少数キャリアをトラップして再結合させ通電に寄与させることなく消滅させる。このため、ＳｉＣ−ＩＧＢＴの内部抵抗が増大する。したがって、ＳｉＣ−ＩＧＢＴのようなワイドギャップ半導体材料によって作製されたバイポーラタイプの半導体装置は、装置を稼働し通電している間に注入される少数キャリアにより積層欠陥が増大し、内部抵抗が増大する。これにより、装置の信頼性が大きく低減するという第４の問題がある。
ＳｉＣ−ＩＧＢＴのｐ+コレクタ層１００９となる半導体基板を厚くすることができないという問題を緩和するために、例えば図１１に示すＳｉＣ−ＩＧＢＴにおいてｎ-ドリフト層１００１をより厚く形成し、ｎバッファ層１００８を設けないノンパンチスルー構造が公知である（不図示）。
しかしながら、ノンパンチスルー構造のＳｉＣ−ＩＧＢＴの場合、ｎ-ドリフト層を厚くすることに起因する第５の問題が発生する。すなわち、所定の耐圧に相当する逆電圧印加時に形成される空乏層の幅以上にｎ-ドリフト層を厚く形成するため、ｎ-ドリフト層を厚くした分だけｎ-ドリフト層の内部抵抗が増大し電力損失が増大するという問題が生じる。
また、現在のエピタキシャル層の形成技術では、ＳｉＣを用いて形成されたエピタキシャル層に、上記のように各種の結晶欠陥が多く存在する。このため、エピタキシャル層からなるｎ-ドリフト層を備えたＳｉＣ−ＩＧＢＴは、ｎ-ドリフト層を厚くするほどｎ-ドリフト層内の結晶欠陥が増加し、逆方向電圧印加時（オフ時）のリーク電流が激増してしまう。これにより、エピタキシャル層からなるｎ-ドリフト層を備えたＳｉＣ−ＩＧＢＴは、耐圧が低下し、歩留まりが大きく低下する。一方、エピタキシャル層からなるｎ-ドリフト層を備えたＳｉＣ−ＩＧＢＴは、順方向電圧印加時（オン時）に、順方向電圧の劣化がより激しくなり信頼性が損ねられ、Ｓｉで構成されたＳｉ−ＩＧＢＴには発生しない極めて深刻な問題が生じる。
エピタキシャル層からなるｎ-ドリフト層を備えたＳｉＣ−ＩＧＢＴに順方向電圧を印加したときに生じる問題は、ＳｉＣで形成されたエピタキシャル層に発生する結晶欠陥のうちの主に積層欠陥に起因し、エピタキシャル層内の積層欠陥がＳｉＣ−ＩＧＢＴに順方向電圧が印加され通電されるに伴って積層欠陥が増大することによって生じることが判明している。しかしながら、エピタキシャル層からなるｎ-ドリフト層を備えたＳｉＣ−ＩＧＢＴに逆方向電圧印加時に生じる問題は、ＳｉＣで形成されたエピタキシャル層に発生する結晶欠陥のうちのいずれの結晶欠陥が主な原因となっているかは判明していない。
また、ノンパンチスルー構造のＳｉＣ−ＩＧＢＴは、ｎバッファ層が設けられていないため、ｐ+コレクタ層からｐ+コレクタ層よりも不純物濃度の低いｎ-ドリフト層へ注入されるキャリアが過剰となり、逆方向電圧印加時にｎ-ドリフト層内に残る残存キャリアが増大する。ｎ-ドリフト層内に残る残存キャリアが増大した場合、ノンパンチスルー構造のＳｉＣ−ＩＧＢＴのターンオフ時間が長くなり、ターンオフ損失が増大するという問題が生じる。
この発明は、上述した従来技術による問題点を解消するため、電力損失を低減した半導体装置を提供することを目的とする。この発明は、上述した従来技術による問題点を解消するため、経済性が高い半導体装置を提供することを目的とする。この発明は、上述した従来技術による問題点を解消するため、信頼性が高い半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップの広い半導体材料からなる第１導電型の半導体基板に、少なくとも１つ以上のバイポーラトランジスタおよび少なくとも１つ以上のユニポーラトランジスタを設けた半導体装置であって、前記半導体基板の第１主面側で前記半導体基板を構成する第１導電型の第１半導体層と、前記半導体基板の第２主面側で前記半導体基板を構成する、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、前記第１半導体層と前記第２半導体層との間に設けられ、少なくとも前記第１半導体層に接する第１導電型の第３半導体層と、前記半導体基板の第２主面側に設けられ、前記第２半導体層を貫通して前記第３半導体層に達する凹部と、前記凹部の底面に設けられ、前記第３半導体層に接する第２導電型の第４半導体層と、前記第４半導体層に接する前記バイポーラトランジスタの出力電極と、前記半導体基板の第１主面側の、前記凹部に対応した位置に設けられた前記バイポーラトランジスタの入力電極および制御電極と、前記半導体基板の第２主面側に、前記凹部に対応して形成された凸部と、前記凸部の表面に設けられ、前記バイポーラトランジスタの出力電極に電気的に接続された前記ユニポーラトランジスタの出力電極と、前記半導体基板の第１主面側の、前記凸部に対応した位置に設けられ、前記バイポーラトランジスタの入力電極に電気的に接続された前記ユニポーラトランジスタの入力電極と、前記半導体基板の第１主面側の、前記凸部に対応した位置に設けられ、前記バイポーラトランジスタの制御電極に電気的に接続された前記ユニポーラトランジスタの制御電極と、を備えることを特徴とする。
バイポーラトランジスタは、ＩＧＢＴ、ＭＡＧＢＴ、ＳＩサイリスタなどのビルトイン電圧を有するものである。ＳＩサイリスタは、サイリスタの自己保持機能を有しないため、バイポーラトランジスタに該当する。ユニポーラトランジスタは、ＭＯＳＦＥＴ、ＪＦＥＴ、ＳＩＴ、ＳＩＡＦＥＴなどである。
また、この発明にかかる半導体装置は、上述した発明において、前記ユニポーラトランジスタおよび前記バイポーラトランジスタは、電気的に並列に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記凹部は、複数設けられ、前記半導体基板の前記凹部に対応した位置に、それぞれ前記バイポーラトランジスタが設けられ、複数の前記バイポーラトランジスタの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記凸部は、複数設けられ、前記半導体基板の前記凸部に対応した位置に、それぞれ前記ユニポーラトランジスタが設けられ、複数の前記ユニポーラトランジスタの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記バイポーラトランジスタは、複数のバイポーラトランジスタセルからなり、複数の前記バイポーラトランジスタセルの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記ユニポーラトランジスタは、複数のユニポーラトランジスタセルからなり、複数の前記ユニポーラトランジスタセルの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の、前記凹部に対応する位置の表面層に選択的に設けられた前記バイポーラトランジスタの第２導電型の第５半導体層と、前記第５半導体層の表面層に選択的に設けられた前記バイポーラトランジスタの第１導電型の第６半導体層と、をさらに備え、前記バイポーラトランジスタの入力電極は、前記第６半導体層に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の、前記凸部に対応する位置の表面層に選択的に設けられた前記ユニポーラトランジスタの第２導電型の第７半導体層と、前記第７半導体層の表面層に選択的に設けられた前記ユニポーラトランジスタの第１導電型の第８半導体層と、をさらに備え、前記ユニポーラトランジスタの入力電極は、前記第８半導体層に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記バイポーラトランジスタは、前記半導体基板と前記バイポーラトランジスタの制御電極との間で前記半導体基板に接してゲート絶縁膜が設けられた絶縁ゲート構造を有し、前記ユニポーラトランジスタは、前記半導体基板と前記ユニポーラトランジスタの制御電極との間で前記半導体基板に接してゲート絶縁膜が設けられた絶縁ゲート構造を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体層の、前記凹部に対応する位置の表面層に選択的に設けられた前記バイポーラトランジスタの第１導電型の第６半導体層と、前記第１半導体層の、前記凹部に対応する位置の表面層に、前記第６半導体層と離れて選択的に設けられた前記バイポーラトランジスタの第２導電型の第９半導体層と、前記第１半導体層の、前記凸部に対応する位置の表面層に選択的に設けられた前記ユニポーラトランジスタの第１導電型の第８半導体層と、前記第１半導体層の、前記凸部に対応する位置の表面層に、前記第８半導体層と離れて選択的に設けられた前記ユニポーラトランジスタの第２導電型の第１０半導体層と、をさらに備え、前記バイポーラトランジスタは、前記第９半導体層に接して前記バイポーラトランジスタの制御電極が設けられたゲート構造を有し、前記ユニポーラトランジスタは、前記第１０半導体層に接して前記ユニポーラトランジスタの制御電極が設けられたゲート構造を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体層は、前記凹部の底面に露出する前記第３半導体層の表面に成長させたエピタキシャル層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体層は、前記凹部の底面に露出する前記第３半導体層に第２導電型不純物を注入することによって形成された半導体層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記バイポーラトランジスタおよび前記ユニポーラトランジスタを囲む電界緩和領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記電界緩和領域は、前記半導体基板の、外周部に設けられた凸部に対応する位置に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層は、さらに前記第２半導体層に接することを特徴とする。
この発明によれば、上記構成により、バイポーラトランジスタおよびユニポーラトランジスタ両素子のゲート電極（制御電極）にゲート電圧を印加することにより、ワイドギャップ半導体材料からなるＳｉＣ−ＩＧＢＴのようなバイポーラトランジスタは、ビルトイン電圧以下の順方向電圧では駆動できないが、並列接続したワイドギャップ半導体材料からなるＭＯＳＦＥＴのようなユニポーラトランジスタを零Ｖ付近から駆動させることができる。さらに、ビルトイン電圧以上の順方向電圧では、バイポーラトランジスタおよびユニポーラトランジスタの両素子を駆動させることができる。この結果、本発明の半導体装置は、バイポーラトランジスタのビルトイン電圧以下の順方向電圧でも出力を取り出すことができるため電力損失の大幅な低減が可能となり、前記第１の問題を解決することができる。
また、バイポーラトランジスタおよびユニポーラトランジスタの両素子のゲート電極にゲート電圧を印加した際には、バイポーラトランジスタのビルトイン電圧以下の順方向電圧でもバイポーラトランジスタのエミッタ（入力電極）とユニポーラトランジスタのドレイン（出力電極）間でユニポーラトランジスタとして動作し通電されるので、半導体装置面積の有効活用が可能となる。さらに、バイポーラトランジスタのビルトイン電圧以上の順方向電圧が印加されたときには、バイポーラトランジスタが駆動されるとともに、バイポーラトランジスタのｐ+コレクタ層（第４半導体層）から注入されたキャリアがユニポーラトランジスタのｎ-ドリフト層（第１半導体層）にも流れ込み伝導度変調を起す。このため、ユニポーラトランジスタがバイポーラトランジスタとして動作する。これにより、半導体装置面積の有効活用が可能となる。
また、本発明の半導体装置（以下、複合スイッチング装置とする）を構成するにあたり、例えば３００μｍ以上の厚さを有し、かつｎ-ドリフト層よりも不純物濃度の高いｎ型のＳｉＣ支持基板を用いる。ＳｉＣ支持基板は、ユニポーラトランジスタのｎドレイン層（第２半導体層）となる。ＳｉＣ支持基板の第１主面にｎバッファ層（第３半導体層）、ｎ-ドリフト層を順次積層してＳｉＣ基板を構成し、このＳｉＣ基板にバイポーラトランジスタおよびユニポーラトランジスタを設ける。
一例として、絶縁ゲート構造を有するバイポーラトランジスタ（またはユニポーラトランジスタ）の構成について説明する。ｎ-ドリフト層の表面に選択的にｐボディ層（第５半導体層）を設ける。さらに、ｐボディ層の表面層に複数のｎ+エミッタ層（第６半導体層、またはｎ+ソース層：第８半導体層）を設ける。ｐボディ層および複数のｎ+エミッタ層（またはｎ+ソース層）の表面には、エミッタ電極（またはソース電極）を設ける。また、ｎ-ドリフト層とｎ+エミッタ層（またはｎ+ソース層）の間のｐボディ層上にはゲート絶縁膜を介してゲート電極を設ける。ゲート絶縁膜およびゲート電極はその両端が各々ｎ-ドリフト層とｎ+エミッタ層（またはｎ+ソース層）上に跨って存在するように設ける。
ところで、バイポーラトランジスタおよびユニポーラトランジスタのそれぞれの各種電極を形成する前に、ＳｉＣ基板の第２主面から例えば研磨や研削、エッチングなど公知の手法で、ｎドレイン層の厚さが１５０μｍ以下に好ましくは８０μｍ以下になるまでＳｉＣ基板を薄く加工する。ＳｉＣ基板の加工した側の主面には、例えば、外周部が凸部となり、ＳｉＣ基板の中央部が複数の凹凸を有するように凹部および凸部を設ける。
このようにすることにより、本複合スイッチング装置の中の配置は、ＳｉＣ基板の外周部の凸部に対向する第１主面には、例えばＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）などの電界緩和層を含む耐圧構造部が配置され、かつ、ＳｉＣ基板の外周部の凸部の内部に隣り合う凹部にはバイポーラトランジスタが配置され、さらに内部に隣り合う凸部にはユニポーラトランジスタが配置される。
凹部はその底面にｎバッファ層が露出する深さで設けられており、凹部の底面に露出するｎバッファ層の表面には、ｎバッファ層よりも高濃度のｐ+コレクタ層が設けられる。ｐ+コレクタ層の表面には、コレクタ電極が形成される。凸部の少なくとも表面にはユニポーラトランジスタのドレイン電極を設ける。凸部の表面から側面に跨ってユニポーラトランジスタのドレイン電極を設けてもよい。バイポーラトランジスタのコレクタ電極とユニポーラトランジスタのドレイン電極とは電気的に接続されている。
本発明の複合スイッチング装置を上記構造とすることにより、高性能化のために微細パターンが不可欠なゲート層（第９半導体層、第１０半導体層）やエミッタ層、ソース層を、ｎドレイン層となるＳｉＣ支持基板が厚い間に形成することができる。このため、複合スイッチング装置の作製過程におけるＳｉＣウエハの湾曲を大幅に抑制することができ、フォトエッチング等による微細パターンの形成が容易となる。かつ、ＳｉＣウエハに形成された複合スイッチング装置を構成する各素子が機械ストレスおよび熱ストレスで破壊したり、多数の欠陥が発生したりするのを防ぐことができる。
また、本発明の複合スイッチング装置を上記構造とすることにより、結晶欠陥が多く形成されてしまう厚いｐ型ＳｉＣ支持基板を用いずに、ｎ型ＳｉＣ支持基板を用いて複合スイッチング装置を構成することができる。最終的には、ｎ型ＳｉＣ支持基板の厚さを１５０μｍ以下に、好ましくは８０μｍ以下に薄くするのでＳｉＣ支持基板からなるｎドレイン層部分における内部抵抗を大幅に抑制することができる。このように、素子の微細化を図ることができ、ＳｉＣ支持基板からなるｎドレイン層部分での内部抵抗も大幅に抑制することができるので、ワイドギャップ半導体材料からなる複合スイッチング装置本来の高速で低損失という高性能を発揮させることができ、かつ歩留まりを向上させることができる。これにより、経済性を大きく向上させることができ、前記第２の問題を解決することができる。
また、ｐ+コレクタ層は凹部の底面に形成されるので、ダイボンディングの際に熱膨張係数が大きく異なるパッケージとｐ+コレクタ層とが直接接続されることを回避することができる。これにより、ｐ+コレクタ層に熱ストレスや機械ストレスが直接加わらないようにすることができ、クラックや欠陥の発生を大幅に抑制することができる。さらに、ＳｉＣ基板をワイヤボンディングの際に、パッケージにはＳｉＣ基板の凸部が接触してＳｉＣ基板を支えるため、ワイヤの圧着力を大きくするために加えられる機械ストレスにより、凹部に加わるストレスが大きくなることを大幅に緩和することができ、クラックや欠陥の発生をさらに抑制することができる。したがって、ｐ+コレクタ層に欠陥が発生することによるｐ+コレクタ層とｎバッファ層との接合におけるリーク電流の増大を抑制し、複合スイッチング装置のバイポーラトランジスタの性能が損ねられることを抑制することができ前記第３の問題を解決することができる。
また、上述したように、ｎドレイン層となるＳｉＣ支持基板が薄いことやｐ+コレクタ層が薄いことに起因して複合スイッチング装置の作製過程で生じるＳｉＣウエハの湾曲や、複合スイッチング装置の実装過程で増大するＳｉＣ支持基板への熱ストレスおよび機械ストレスを抑制することができ、積層欠陥など各種欠陥の発生を大幅に低減することができる。この結果、積層欠陥に起因する複合スイッチング装置の内部抵抗の増大を抑制することができ、信頼性を向上することができ前記第４の問題を解決することができる。
また、ｎバッファ層を具備する構成により、ｎ-ドリフト層をより薄くすることが可能な「パンチスルー構造」を採用することができる。すなわち、パンチスルー構造の半導体装置では空乏層を薄くしているので、耐圧に相当する逆電圧印加時には、空乏層がｎ-ドリフト層内いっぱいに広がり、さらにｎ-ドリフト層よりも不純物濃度の高いｎバッファ層内にも進入して広がる。しかし、ｎバッファ層を所定の厚さと所定の不純物濃度にすることにより空乏層をｎバッファ層内で終端させることができ耐圧を確保することができる。
この結果、ノンパンチスルー構造の半導体装置に比べてｎ-ドリフト層をかなり薄くすることができるので、ｎ-ドリフト層を薄くした分だけｎ-ドリフト層の内部抵抗分が減少し電力損失を低減することができる。また、ｎ-ドリフト層が厚くなるほど激増する逆電圧印加時のリーク電流も低減することができ、歩留まりが大きく増加する。一方、複合スイッチング装置のオンしたときの通電時における順方向電圧の劣化も抑制され、信頼性を向上することができるので前記第５の問題を解決することができる。さらに、ｐ+コレクタ層からの過剰なキャリアの注入を抑えることができるので、複合スイッチング装置のオフ時における残存キャリアを低減することができターンオフ時間を早くし、ターンオフ損失も低減することができる。
このように、複合スイッチング装置は、零Ｖ付近の低い順方向バイアス時でも電力を出力することができ、かつバイポーラトランジスタのビルトイン電圧以上では伝導度変調効果により大電力を出力することができる。また、半導体装置の作製過程におけるＳｉＣウエハの湾曲を大幅に抑制することができ、半導体装置内部に発生する積層欠陥を含む各種欠陥を大幅に抑制することができる。さらに、ｎ-ドリフト層の厚さを低減することができるので、複合スイッチング装置の低損失・低リーク電流といった高性能化を実現することができるのに加えて、信頼性や歩留まり向上による経済性も向上させることができる。
本発明にかかる半導体装置によれば、電力損失を低減することができるという効果を奏する。また、本発明にかかる半導体装置によれば、経済性を向上することができるという効果を奏する。本発明にかかる半導体装置によれば、信頼性を向上することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図２は、図１の切断線Ａ−Ａ’における断面図である。 図３は、実施の形態１にかかる半導体装置の要部断面図である。 図４は、実施の形態１にかかる半導体装置の要部断面図である。 図５は、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。 図６は、実施の形態３にかかる半導体装置の要部断面図である。 図７は、実施の形態３にかかる半導体装置の要部断面図である。 図８は、実施の形態４にかかる半導体装置の要部断面図である。 図９は、実施の形態４にかかる半導体装置の要部断面図である。 図１０は、実施の形態６にかかる半導体装置を示す断面図である。 図１１は、従来のスイッチング装置について示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。また、図２は、図１の切断線Ａ−Ａ’における断面図である。図１，２に示す半導体装置は、炭化珪素（ＳｉＣ）の四層周期六方晶（４Ｈ−ＳｉＣ）などシリコンよりもバンドギャップが広い材料（ワイドギャップ半導体）からなる同一の半導体基板（ＳｉＣ基板）に形成された複数の素子から構成される例えば１０ｋＶ級の耐圧を有するスイッチング装置（以下、複合スイッチング装置とする）１である。
図１に示すように、複合スイッチング装置１の平面レイアウトにおいて、ワイドギャップ半導体で構成された絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ、ユニポーラトランジスタ）の形成領域としてのＭＯＳＦＥＴ領域２はＳｉＣ基板の中央部に配置されている。ワイドギャップ半導体で構成された絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ、バイポーラトランジスタ）の形成領域としてのＩＧＢＴ領域３ａ，３ｂはＭＯＳＦＥＴ領域２に接してＭＯＳＦＥＴ領域２を挟んで配置されている。
ＳｉＣ基板の外周部には、耐圧構造部４ａとしてのＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ、電界緩和領域）４およびｎチャネルストッパー５が互いに離れて設けられている。ＭＯＳＦＥＴ領域２およびＩＧＢＴ領域３ａ，３ｂは、耐圧構造部４ａで囲まれている。ＪＴＥ４は、ＭＯＳＦＥＴ領域２およびＩＧＢＴ領域３ａ，３ｂを囲んでいる。ｎチャネルストッパー５は、ＪＴＥ４を囲んでいる。
また、ＪＴＥ４は、ＭＯＳＦＥＴ領域２の、ＭＯＳＦＥＴ領域２およびＩＧＢＴ領域３ａ，３ｂが並列して配置された方向（以下、素子配置並列方向とする）においてＩＧＢＴ領域３ａ，３ｂに接し、素子配置並列方向に直交する方向（以下、素子配置直交方向とする）においてＭＯＳＦＥＴ領域２およびＩＧＢＴ領域３ａ，３ｂに接する。
ＭＯＳＦＥＴ領域２には、複数のＭＯＳＦＥＴセル（不図示）が並列に接続されてなるＭＯＳＦＥＴが設けられている。ＭＯＳＦＥＴセルは、例えば長方形状の平面形状を有する。複数のＭＯＳＦＥＴセルは、素子配置並列方向に並列に配置されている。また、複数のＭＯＳＦＥＴセルの各ゲート電極（制御電極）、各ソース電極（入力電極）、および各ドレイン電極（出力電極）は、それぞれ電気的に接続されている。
ＩＧＢＴ領域３ａ，３ｂには、複数のＩＧＢＴセル（不図示）が並列に接続されてなるＩＧＢＴがそれぞれ設けられている。ＩＧＢＴセルは、例えば長方形状の平面形状を有する。ＩＧＢＴ領域３ａ，３ｂにおいて、複数のＩＧＢＴセルは、素子配置並列方向に並列に配置されている。複数のＩＧＢＴセルの各ゲート電極（制御電極）、各エミッタ電極（入力電極）、および各コレクタ電極（出力電極）は、それぞれ電気的に接続されている。
ＭＯＳＦＥＴ領域２に設けられたＭＯＳＦＥＴおよびＩＧＢＴ領域３ａ，３ｂに設けられたＩＧＢＴのゲート電極どうしは電気的に接続されている（不図示）。ＭＯＳＦＥＴ領域２に設けられたＭＯＳＦＥＴのソース電極およびＩＧＢＴ領域３ａ，３ｂに設けられたＩＧＢＴのエミッタ電極は電気的に接続されている（不図示）。ＭＯＳＦＥＴ領域２に設けられたＭＯＳＦＥＴのドレイン電極およびＩＧＢＴ領域３ａ，３ｂに設けられたＩＧＢＴのコレクタ電極は電気的に接続されている（不図示）。
複合スイッチング装置１は、例えば正方形状の平面形状を有する。複合スイッチング装置１の素子配置並列方向および素子配置直交方向の幅は、それぞれ４ｍｍであってもよい。ＭＯＳＦＥＴセルおよびＩＧＢＴセルは、ともに、素子配置並列方向の幅が約１６μｍであり、素子配置直交方向の幅が２．５ｍｍであってもよい。ＭＯＳＦＥＴ領域２には、例えば約４５個のＭＯＳＦＥＴセルが配置されている（不図示）。ＩＧＢＴ３ａ、３ｂには、各々５５個のＩＧＢＴセルが配置されている（不図示）。ＪＴＥ４の幅は、素子配置並列方向および素子配置直交方向ともに約５００μｍであってもよい。
次に、図２を用いて、複合スイッチング装置１の主要な断面構造を説明する。図２に示すように、複合スイッチング装置１は、ＭＯＳＦＥＴセルのｎドレイン層（第２半導体層）６となるＳｉＣ支持基板を用いて作製される。ＳｉＣ支持基板の第１主面には、ｎバッファ層（第３半導体層）８となるｎ型のエピタキシャル層がＳｉＣなどのワイドギャップ半導体材料を用いて形成される。ｎバッファ層８の表面には、ｎ-ドリフト層（第１半導体層）１１となるｎ型のエピタキシャル層がＳｉＣなどのワイドギャップ半導体材料を用いて形成される。
ｎ-ドリフト層１１は、ｎバッファ層８よりも低い不純物濃度を有する。また、ｎバッファ層８は、ｎドレイン層６よりも低い不純物濃度を有する。以下、ｎドレイン層６となるＳｉＣ支持基板、ワイドギャップ半導体材料からなるｎバッファ層８およびワイドギャップ半導体材料からなるｎ-ドリフト層１１が積層されてなる基板をＳｉＣ基板とする（実施の形態２〜６においても同様に、ｎドレイン層となるＳｉＣ支持基板、ｎバッファ層およびｎ-ドリフト層が積層されてなる基板をＳｉＣ基板とする）。
ＭＯＳＦＥＴ領域２において、ＳｉＣ基板の第１主面（ｎ-ドリフト層１１の表面）には、ＭＯＳＦＥＴのおもて面素子構造２＿０が形成されている。ＩＧＢＴ領域３ａ，３ｂにおいて、ＳｉＣ基板の第１主面には、それぞれＩＧＢＴのおもて面素子構造３ａ＿０，３ｂ＿０が形成されている。
耐圧構造部４ａにおいて、ＳｉＣ基板の第１主面側のｎ-ドリフト層１１の表面層には、ＪＴＥ４が設けられている。ＪＴＥ４は、ＩＧＢＴ領域３ａの外周部側でおもて面素子構造３ａ＿０に接し、ＩＧＢＴ領域３ｂの外周部側でおもて面素子構造３ｂ＿０に接する。具体的には、ＪＴＥ４は、ＩＧＢＴ領域３ａの最も耐圧構造部４ａ側に配置されたＩＧＢＴセルのｐボディ層（第５半導体層、不図示）、およびＩＧＢＴ領域３ｂの最も耐圧構造部４ａ側に配置されたＩＧＢＴセルのｐボディ層（不図示）に接する。
また、耐圧構造部４ａにおいて、ＳｉＣ基板の第１主面の表面層には、ｎ-ドリフト層１１よりも高い不純物濃度のｎチャネルストッパー５が設けられている。具体的には、ｎチャネルストッパー５は、ＳｉＣ基板の第１主面の外周端部に設けられている。ｎチャネルストッパー５は、ＪＴＥ４と離れて設けられており、ｎチャネルストッパー５とＪＴＥ４との間においてＳｉＣ基板の第１主面にはｎ-ドリフト層１１が露出する。
ＩＧＢＴ領域３ａ，３ｂにおいて、ＳｉＣ基板の第２主面側（ｎドレイン層６側）には、ｎドレイン層６を貫通しｎバッファ層８に達する凹部７ａ，７ｂがそれぞれ設けられている。すなわち、ＩＧＢＴは、ＳｉＣ基板の凹部７ａ，７ｂに対応する位置に設けられている。凹部７ａ，７ｂの底面には、ｎ型バッファ層８が露出する。ＩＧＢＴ領域３ａ，３ｂにおけるＳｉＣ基板の第２主面に凹部７ａ，７ｂが設けられていることにより、ＳｉＣ基板の第２主面には、ＭＯＳＦＥＴ領域２において凸部６ｂが形成され、耐圧構造部４ａにおいて凸部６ａが形成される。
すなわち、ＭＯＳＦＥＴは、ＳｉＣ基板の凸部６ｂに対応する位置に設けられている。耐圧構造部４ａは、ＳｉＣ基板の凸部６ｂに対応する位置に設けられている。これにより、ＳｉＣ基板の第２主面には、ＳｉＣ基板のＩＧＢＴ領域３ａ側の耐圧構造部４ａから中央部のＭＯＳＦＥＴ領域２を経て、ＳｉＣ基板のＩＧＢＴ領域３ｂ側の耐圧構造部４ａに向かって凸部６ａ、凹部７ａ、凸部６ｂ、凹部７ｂ、凸部６ａからなる凹凸が形成される。
図２に示す複合スイッチング装置においては、ＳｉＣ基板の第２主面に、１つの凸部６ｂおよび２つの凹部７ａ，７ｂからなる凹凸を設けているが、さらに複数の凹凸を設けてもよい。ＳｉＣ基板の第２主面に複数の凹凸を設ける場合、ＳｉＣ基板には各凸部および各凹部に対応する位置にそれぞれＭＯＳＦＥＴおよびＩＧＢＴが設けられる。凸部に対応する位置に設けられたＭＯＳＦＥＴの各ゲート電極、各ソース電極および各ドレイン電極は、それぞれ電気的に接続されている。凹部に対応する位置に設けられたＩＧＢＴの各ゲート電極、各エミッタ電極、各コレクタ電極は、それぞれ電気的に接続されている。
ＳｉＣ基板の第２主面の凹部７ａ，７ｂに露出するｎバッファ層８の表面には、それぞれｐ+コレクタ層（第４半導体層）９ａ，９ｂが設けられている。ｐ+コレクタ層９ａ，９ｂは、ｎ型ドリフト層１１よりも高い不純物濃度を有する。ｐ+コレクタ層９ａ，９ｂの表面には、それぞれ例えばチタン（Ｔｉ）からなる金属膜（以下、Ｔｉ膜とする）１０ａ，１０ｂが形成されている。Ｔｉ膜１０ａ，１０ｂは、ｐ+コレクタ層９ａ，９ｂとのオーミックコンタクトを形成する。Ｔｉ膜１０ａ，１０ｂは、凹部７ａ，７ｂ内においてｐ+コレクタ層９ａ，９ｂを覆う。
Ｔｉ膜１０ａ，１０ｂの表面には、コレクタ電極２０が設けられている。コレクタ電極２０は、例えば、Ｔｉ膜１０ａ，１０ｂ側から、ニッケル（Ｎｉ）膜、金（Ａｕ）膜の順で積層された積層膜であってもよい。コレクタ電極２０は、凸部６ａ，６ｂの表面に延在して設けられており、凸部６ａ，６ｂの表面、Ｔｉ膜１０ａ，１０ｂの表面、および凹部７ａ，７ｂの側壁のｎドレイン層６が露出する部分のすべてを覆う。凸部６ａ，６ｂの側面と表面に設けられたコレクタ電極２０は、ＭＯＳＦＥＴ領域２においてＭＯＳＦＥＴセルのドレイン電極として機能する。
図３は、実施の形態１にかかる半導体装置の要部断面図である。図３には、図１，２に示す複合スイッチング装置１の耐圧構造部４ａ近傍の断面構造を示す。以下、ＩＧＢＴ領域３ｂ側の耐圧構造部４ａ近傍の断面構造について説明するが、ＩＧＢＴ領域３ａ側の耐圧構造部４ａ近傍の断面構造は、ＭＯＳＦＥＴ領域２を中心にＩＧＢＴ領域３ｂ側の耐圧構造部４ａ近傍の断面構造と対称となっている。
図３に示すように、耐圧構造部４ａにおいて、ＳｉＣ基板の第１主面には溝が設けられ、耐圧構造部４ａにおけるＳｉＣ基板の第１主面は、ＭＯＳＦＥＴ領域２およびＩＧＢＴ領域３ａ，３ｂにおけるＳｉＣ基板の第１主面よりも低くなっている。溝と溝との間の部分（以下、メサ部とする）は、ＭＯＳＦＥＴ領域２およびＩＧＢＴ領域３ａ，３ｂである。
耐圧構造部４ａに設けられた溝によって、ＪＴＥ４およびｎチャネルストッパー５は、ＭＯＳＦＥＴ領域２に設けられたＭＯＳＦＥＴセルのおもて面素子構造（不図示）やＩＧＢＴ領域３ｂに設けられたＩＧＢＴセルのおもて面素子構造３ｂ＿０よりも例えば約２μｍ程度低い位置に形成されている。耐圧構造部４ａに設けられた溝は、例えばエッチングにより形成される。図３において、点線で区切られた符号３ｂ＿１，３ｂ＿２は、それぞれＩＧＢＴ領域３ｂに設けられたＩＧＢＴセルを示している。
ＩＧＢＴセル３ｂ＿１，３ｂ＿２のおもて面素子構造３ｂ＿０は、ｎ-ドリフト層１１の表面層に設けられたｐ型の抵抗低減層１８に設けられている。抵抗低減層１８は、ｎ-ドリフト層１１よりも高い不純物濃度を有する。また、抵抗低減層１８は、図示省略するＭＯＳＦＥＴ領域２におけるｎ-ドリフト層１１の表面層にまで連続して形成されている。ＩＧＢＴセル３ｂ＿２のおもて面素子構造３ｂ＿０において、抵抗低減層１８の表面層には、ｐボディ層２２ａが選択的に設けられている。
ｐボディ層２２ａの表面層には、ｎ+エミッタ層（第６半導体層）２３ａが選択的に設けられている。ＳｉＣ基板の第１主面側からｎ+エミッタ層２３ａを貫通してｐボディ層２２ａに達するｐ+コンタクト層２４ａが設けられている。ＩＧＢＴセル３ｂ＿２のＭＯＳＦＥＴ領域２側の、ＩＧＢＴセル３ｂ＿２のｎ+エミッタ層２３ａとｎ-ドリフト層１１との間においてＳｉＣ基板の第１主面に露出するｐボディ層２２ａの表面には、ゲート絶縁膜２６ａを介してゲート電極２７ａが設けられている。
ＩＧＢＴセル３ｂ＿２のＭＯＳＦＥＴ領域２側に隣り合う図示省略するＩＧＢＴセルのｐボディ層（不図示）の表面にも、ゲート絶縁膜２６ａを介してゲート電極２７ａが延在する。
ＩＧＢＴセル３ｂ＿２の耐圧構造部４ａ側の、ＩＧＢＴセル３ｂ＿２のｎ+エミッタ層２３ａとｎ-ドリフト層１１との間においてＳｉＣ基板の第１主面に露出するｐボディ層２２ａの表面には、ゲート絶縁膜２６ｂを介してゲート電極２７ｂが設けられている。ＩＧＢＴセル３ｂ＿２の耐圧構造部４ａ側に隣り合うＩＧＢＴセル３ｂ＿１のｐボディ層２２ｂの表面にも、ゲート絶縁膜２６ｂを介してゲート電極２７ｂが延在する。すなわち、ＩＧＢＴセル３ｂ＿２のおもて面素子構造は、絶縁ゲート構造となっている。
エミッタ電極２５ａは、ｎ+エミッタ層２３ａおよびｐ+コンタクト層２４ａに接する。エミッタ電極２５ａは、ｐ+コンタクト層２４ａとのオーミックコンタクトを形成する。また、エミッタ電極２５ａは、層間絶縁膜（不図示）によってゲート電極２７ａ，２７ｂと絶縁されている。
ＩＧＢＴセル３ｂ＿１のおもて面素子構造３ｂ＿０は、ＩＧＢＴセル３ｂ＿２において、ｐ+コンタクト層２４ｂのＪＴＥ４側にｎ+エミッタ層２３ｂが設けられていない構造となっている。ＩＧＢＴセル３ｂ＿１のｐ+コンタクト層２４ｂ、エミッタ電極２５ｂ、ゲート絶縁膜２６ｂおよびゲート電極２７ｂの構成は、ＩＧＢＴセル３ｂ＿２のｐ+コンタクト層２４ａ、エミッタ電極２５ａ、ゲート絶縁膜２６ａおよびゲート電極２７ａと同様である。
図３においてはＩＧＢＴセル３ｂ＿１，３ｂ＿２のみを図示するが、ＩＧＢＴセルは、ＩＧＢＴセル３ｂ＿２の、ＳｉＣ基板の中央部側（ＭＯＳＦＥＴ領域２側）に複数並列して設けられている。ＩＧＢＴセル３ｂ＿２の、ＳｉＣ基板の中央部側に設けられたＩＧＢＴセルのおもて面素子構造３ｂ＿０の構造は、ＩＧＢＴセル３ｂ＿２のおもて面素子構造３ｂ＿０と同様である。ｎバッファ層８、ｐ+コレクタ層９ｂ、Ｔｉ膜１０ｂおよびコレクタ電極２０は、ＳｉＣ基板の第２主面の凹部７ｂ全面に設けられ、すべてのＩＧＢＴセルに共通した領域となっている。
ＪＴＥ４は、ＩＧＢＴ領域３ｂの最も耐圧構造部４ａ側に設けられたＩＧＢＴセル３ｂ＿１のｐボディ層２２ｂに接続されている。ＪＴＥ４がｐボディ層２２ｂに接続されていることにより、ｐボディ層２２ｂのＪＴＥ４側のＪＴＥ４との接合端や、メサ部のコーナー部４ｂにおける電界を緩和し、複合スイッチング装置１の耐圧を向上することができる。
図３において図示を省略するが、ＩＧＢＴセル３ｂ＿１，３ｂ＿２の素子配置直交方向（紙面に垂直な方向）の両端部においてもＪＴＥ４はｐボディ層２２ｂに接続されている。耐圧構造部４ａにおいて、ＳｉＣ基板の第１主面には、パッシベーション膜２８が設けられている。パッシベーション膜２８は、ＪＴＥ４およびｎチャネルストッパー５の表面を覆う。また、耐圧構造部４ａにおいて、コレクタ電極２０は、ＳｉＣ基板の第２主面の凸部６ａの表面および側面に設けられｎドレイン層６を覆う。
図４は、実施の形態１にかかる半導体装置の要部断面図である。図４には、図１，２に示す複合スイッチング装置１のＭＯＳＦＥＴ領域２に形成された１つのＭＯＳＦＥＴセルの断面構造を示す。図４において、紙面左側がＩＧＢＴ領域３ａ側であり、紙面右側がＩＧＢＴ領域３ｂ側である。ＭＯＳＦＥＴセルは、ｎドレイン層６を除いてＩＧＢＴセル３ｂ＿２と同様の断面構造を有する。
すなわち、ＭＯＳＦＥＴセルのおもて面素子構造２＿０は、ＩＧＢＴセル３ｂ＿２のおもて面素子構造３ｂ＿０と同様である。具体的には、ＳｉＣ基板の第１主面側において、ｎ-ドリフト層１１の表面層に設けられたｐ型の抵抗低減層１８には、ｐボディ層（第７半導体層）１２が選択的に設けられている。ｐボディ層１２の表面層には、ｎ+ソース層（第８半導体層）１３が選択的に設けられている。ＳｉＣ基板の第１主面側からｎ+ソース層１３を貫通してｐボディ層１２に達するｐ+コンタクト層１４が設けられている。
ＭＯＳＦＥＴセルのｎ+ソース層１３と、ＭＯＳＦＥＴセルのＩＧＢＴ領域３ａ側（紙面の左側）に隣り合う図示省略するＭＯＳＦＥＴセルのｎ+ソース層との間で、ＳｉＣ基板の第１主面に露出するｐボディ層１２の表面には、ゲート絶縁膜１６ａを介してゲート電極１７ａが設けられている。ＭＯＳＦＥＴセルのｎ+ソース層１３と、ＭＯＳＦＥＴセルのＩＧＢＴ領域３ｂ側に隣り合う図示省略するＭＯＳＦＥＴセルのｎ+ソース層との間で、ＳｉＣ基板の第１主面に露出するｐボディ層１２の表面には、ゲート絶縁膜１６ｂを介してゲート電極１７ｂが設けられている。
ソース電極１５は、ｎ+ソース層１３およびｐ+コンタクト層１４に接する。ソース電極１５は、ｐ+コンタクト層１４とのオーミックコンタクトを形成する。また、ソース電極１５は、層間絶縁膜（不図示）によってゲート電極１７ａ，１７ｂと絶縁されている。
ｎバッファ層８、ｎドレイン層６およびドレイン電極として機能するコレクタ電極２０は、凸部６ｂの表面に設けられ、すべてのＭＯＳＦＥＴセルに共通した領域となっている。コレクタ電極２０は、ＭＯＳＦＥＴセルのｎドレイン層６のコンタクトメタルとして機能するＮｉ膜２０ａ、Ａｕ膜２０ｂが積層されてなる。
次に、実施の形態１にかかる複合スイッチング装置１の製造方法について説明する。まず、ｎドレイン層６となるｎ型のＳｉＣ支持基板を用意する。ＳｉＣ支持基板の直径は、例えば３インチであってもよい。ＳｉＣ支持基板は、例えば四層周期六方晶（４Ｈ−ＳｉＣ）の基板であり、かつ（０００１）Ｓｉ結晶面から例えば８℃のオフアングル面を持つ基板である。
次に、ＳｉＣ支持基板の第１主面に、厚さが例えば約１０μｍで、不純物濃度が例えば８×１０16ｃｍ-3の窒素（Ｎ）ドープのｎバッファ層８をエピタキシャル成長させる。次に、ｎバッファ層８の表面に、厚さが例えば約１１０μｍで、不純物濃度が例えば３×１０14ｃｍ-3の窒素ドープのｎ-ドリフト層１１をエピタキシャル成長させる。これにより、ＳｉＣ支持基板の第１主面にｎバッファ層８およびｎ-ドリフト層１１が積層されたＳｉＣ基板が完成する。
次に、ｐボディ層１２，２２ａ，２２ｂ間に存在する寄生ＪＦＥＴの抵抗低減のために、厚さが例えば約１μｍで、不純物濃度が例えば８×１０15ｃｍ-3の窒素ドープのｎ型ＪＦＥＴの抵抗低減層１８をエピタキシャル成長させる。次に、イオン注入によって、抵抗低減層１８の表面層に、ｐボディ層１２，２２ａ，２２ｂを形成する。ｐボディ層１２，２２ａ，２２ｂを形成するためのイオン注入は、例えばドーパントをＡｌとし、ドーズ量を約３×１０12ｃｍ-2としてもよい。
次に、イオン注入によって、ｐボディ層１２，２２ａ，２２ｂの表面層に、それぞれｎ+ソース層１３およびｎ+エミッタ層２３ａ，２３ｂを形成する。ｎ+ソース層１３およびｎ+エミッタ層２３ａ，２３ｂを形成するためのイオン注入は、例えばドーパントを窒素（Ｎ）とし、ドーズ量を約３×１０14ｃｍ-2としてもよい。ＭＯＳＦＥＴセルおよびＩＧＢＴセルのチャネル長がともに約０．５μｍとなるように、ｎ+ソース層１３およびｎ+エミッタ層２３ａ，２３ｂを形成するのがよい。
次に、ＳｉＣ基板の第１主面を保護するために、ＳｉＣ基板の第１主面全体を例えば樹脂（レジン）などの絶縁性の保護膜で覆う。次に、ＳｉＣ基板の第２主面側、すなわちｎドレイン層６となるＳｉＣ支持基板の第２主面からＳｉＣ支持基板の厚さが約７０μｍになるまでＳｉＣ支持基板を研磨し、ＳｉＣ支持基板を薄板化する。ＳｉＣ支持基板の薄板化により、ＳｉＣ基板の全体の厚さは、例えば約２００μｍ程度になる。
次に、フォトリソグラフィによって、ＳｉＣ支持基板の研磨された第２主面に、ＩＧＢＴ領域３ａ，３ｂが開口するレジストマスクを形成する。ＩＧＢＴ領域３ａ，３ｂが開口するレジストマスクによって、ＳｉＣ支持基板の第２主面側の耐圧構造部４ａおよびＭＯＳＦＥＴ領域２が保護された状態となる。次に、ＩＧＢＴ領域３ａ，３ｂが開口するレジストマスクをマスクとして、異方性エッチングを行い、ＩＧＢＴ領域３ａ，３ｂにそれぞれ凹部７ａ，７ｂを形成する。
凹部７ａ，７ｂを形成するための異方性エッチングは、ドライエッチングであってもよいし、塩化カリウム（ＫＯＨ）溶液などを用いたウェットエッチングであってもよい。凹部７ａ，７ｂを形成するための異方性エッチングによって、凹部７ａ，７ｂの開口部は、凹部７ａ，７ｂの底面に比べて広がる。すなわち、凹部７ａ，７ｂは、底面と側壁とのなす角は鈍角となり、側壁が底面に対して斜度を有する断面形状となる。
凹部７ａ，７ｂを形成するための、ＳｉＣ支持基板の研磨された第２主面からのエッチング深さ、すなわち凹部７ａ，７ｂの深さは、凹部７ａ，７ｂの底面にｎバッファ層８が露出する深さとする。具体的には、凹部７ａ，７ｂの深さは、例えば約７５μｍ程度であってもよい。次に、凹部７ａ，７ｂの形成に用いたレジストマスクを除去する。
次に、凹部７ａ，７ｂを含めたＳｉＣ支持基板の研磨された第２主面全体に厚さが約２μｍで、不純物濃度が１×１０19ｃｍ-3のＡｌドープのエピタキシャル成長を行う。次に、フォトリソグラフィによって、ＩＧＢＴ領域３ａ，３ｂの凹部７ａ，７ｂのみにＡｌドープのエピタキシャル層を残す。これにより、ＩＧＢＴ領域３ａ，３ｂの凹部７ａ，７ｂの底面に、ＩＧＢＴセルのｐ+コレクタ層９ａ，９ｂが形成される。ｐ+コレクタ層９ａ，９ｂは、凹部７ａ，７ｂの底面に露出するｎバッファ層８の表面に成長させたエピタキシャル層であってもよいし、凹部７ａ，７ｂの底面に露出するｎバッファ層８にｐ型不純物をイオン注入することによって形成された半導体層であってもよい。
次に、ＳｉＣ基板の第１主面を保護する絶縁性の保護膜を除去し、ＳｉＣ基板の第１主面全体に、シリコン酸化（ＳｉＯ2）膜を含む複数の絶縁膜が積層されてなるパッシベーション膜２８を形成する。次に、フォトリソグラフィによって、ＳｉＣ基板の第１主面に、パッシベーション膜２８の形成領域以外の領域が開口するレジストマスクを形成する。
次に、パッシベーション膜２８の形成領域以外の領域が開口するレジストマスクをマスクとして、ＳｉＣ基板の第１主面に形成されたパッシベーション膜２８を選択的に除去する。これにより、耐圧構造部４ａにおいて、ＳｉＣ基板の第１主面にパッシベーション膜２８が残る。
次に、ＳｉＣ基板の第１主面全体に、ゲート絶縁膜用の酸化膜を形成する。次に、フォトリソグラフィによって、ＳｉＣ基板の第１主面に、ゲート絶縁膜の形成領域のみを覆うレジストマスクを形成する。次に、ゲート絶縁膜の形成領域のみを覆うレジストマスクをマスクとして、ＳｉＣ基板の第１主面に形成したゲート絶縁膜用の酸化膜を選択的に除去し、ＳｉＣ基板の第１主面にゲート絶縁膜１６ａ，１６ｂ，２６ａ，２６ｂを形成する。ゲート絶縁膜１６ａ，１６ｂ，２６ａ，２６ｂの厚さは、例えば約５０ｎｍであってもよい。
次に、例えばスパッタリング法によって、ゲート絶縁膜１６ａ，１６ｂ，２６ａ，２６ｂの表面に、ゲート電極１７ａ，１７ｂ，２７ａ，２７ｂ、ソース電極１５およびエミッタ電極２５ａ，２５ｂを形成する。ゲート電極１７ａ，１７ｂ，２７ａ，２７ｂ、ソース電極１５およびエミッタ電極２５ａ，２５ｂは、例えばＡｌ膜で形成してもよい。
次に、例えばスパッタリング法によって、ＳｉＣ基板の第２主面の凹部７ａ、７ｂに形成されたＩＧＢＴセルのｐ+コレクタ層９ａ，９ｂの表面に、それぞれコンタクト用の約０．５μｍの厚さのＴｉ膜１０ａ，１０ｂを形成する。次に、Ｔｉ膜１０ａ，１０ｂおよびｎドレイン層６の表面に、ＭＯＳＦＥＴセルのｎドレイン層６のコンタクトメタルとして機能する約０．５μｍのＮｉ膜２０ａを形成する。
Ｎｉ膜２０ａは、ｎドレイン層６を構成するＭＯＳＦＥＴ領域２の凸部６ｂの表面から、ＩＧＢＴ領域３ａ，３ｂの凹部７ａ，７ｂの底面および側壁、耐圧構造部４ａの凸部６ａに跨って、ＳｉＣ基板の第２主面全面に形成される。次に、Ｎｉ膜２０ａの表面全体にさらに４μｍの厚さでＡｕ膜２０ｂを形成し、Ｎｉ膜２０ａおよびＡｕ膜２０ｂが積層されてなるコレクタ電極２０（ＭＯＳＦＥＴセルのドレイン電極を兼ねる）を形成し、図１〜４に示す複合スイッチング装置１が完成する。Ｎｉ膜２０ａは、凸部６ａの表面のみに設けてもよい。その場合、Ａｕ膜２０ｂは、ＩＧＢＴ領域３ａ，３ｂの凹部７ａ，７ｂの底面に設けられたｐ+コレクタ層９ａ，９ｂに接する。
次に、実施の形態１にかかる複合スイッチング装置１の動作と代表的な特性を、複合スイッチング装置１の動作試験時の動作に沿って説明する。まず、図１〜４に示す複合スイッチング装置１を作製し、ＴＯ型（ピン挿入型）のパッケージにダイボンディングした。次に、Ａｌからなるソース電極１５上に結線用の複数本のＡｌワイヤをワイヤボンディングした。Ａｌワイヤの直径は、例えば１００μｍとした。次に、ＳｉＣ基板の第１主面の保護用の絶縁膜でＳｉＣ基板の第１主面全体とＡｌワイヤとを覆い、複合スイッチング装置１を動作可能な状態にした。ＳｉＣ基板の第１主面の保護用の絶縁膜は、高耐熱レジンであるナノテクレジンを用いた。そして、複合スイッチング装置１の動作試験を実施した。
複合スイッチング装置１の動作試験において、まず、ＭＯＳＦＥＴセルのゲート電極１７およびＩＧＢＴセルのゲート電極２７ａ，２７ｂに閾値電圧以上のゲート電圧を印加した。その後、複合スイッチング装置１に順方向電圧を印加した。具体的には、コレクタ電極２０とソース電極１５およびエミッタ電極２５ａ，２５ｂとの間に、コレクタ電極２０の電位がソース電極１５およびエミッタ電極２５ａ，２５ｂの電位よりも高い状態になるように電圧を印加した。そして、複合スイッチング装置１の順方向出力特性を測定した。複合スイッチング装置１には、印加電圧零Ｖ付近になったあたりからオン電流が流れ始めた。
そして、順方向の印加電圧をさらに高くすることにより、ＭＯＳＦＥＴセルがオン状態となるため、複合スイッチング装置１のオン電流はほぼ直線的に増大する。その後、順方向の印加電圧をさらに高くすることで、ＳｉＣで構成されたＩＧＢＴのビルトイン電圧にあたる２．７Ｖ付近の電圧が印加されたあたりから複合スイッチング装置１のオン電流が急増し始めた。その理由は、次のとおりである。順方向の印加電圧を高くしていくことによって、ＭＯＳＦＥＴセルがオンになった後にＩＧＢＴセルがオン状態となり、複合スイッチング装置１にさらにＩＧＢＴセルによるオン電流が流れる。このため、ＩＧＢＴセルがオンすることによって流れるオン電流と、ＭＯＳＦＥＴセルのオン時からすでに流れているオン電流とが重畳したオン電流が複合スイッチング装置１に流れるからである。
複合スイッチング装置１において、印加電圧がＩＧＢＴのビルトイン電圧以下での単位面積当たりのオン抵抗は約１４５ｍΩ・ｃｍ2であり、印加電圧がＩＧＢＴのビルトイン電圧以上での単位面積当たりのオン抵抗は約１６ｍΩ・ｃｍ2であった。これにより、複合スイッチング装置１が極めて良好に動作することが確認された。このように、複合スイッチング装置１は、ＩＧＢＴのビルトイン電圧以下の順方向電圧印加時においても出力を取り出すことができるため電力損失の大幅な低減が可能となる。
また、ＭＯＳＦＥＴのゲート電極１７およびＩＧＢＴのゲート電極２７ａ，２７ｂにゲート電圧を印加しない状態で、コレクタ電極２０とソース電極１５およびエミッタ電極２５ａ，２５ｂとの間に順方向電圧を印加した。複合スイッチング装置１は、リーク電流が流れるが良好な順阻止特性を示し、室温で順方向電圧１１．３ｋＶ付近でなだれ降伏を示した。
なだれ降伏を示すまでのリーク電流は、室温で１×１０-4Ａ／ｃｍ2以下であり、複合スイッチング装置１の動作中平均して１．５×１０-5Ａ／ｃｍ2程度であった。このように、リーク電流の顕著な増大はないことが確認された。また、複合スイッチング装置１のリーク電流は、２５０℃の高温下で４．５×１０-3Ａ／ｃｍ2以下と良好であった。また、複合スイッチング装置１のターンオン時間およびターンオフ時間は、それぞれ２２０ｎｓおよび４５０ｎｓであり、複合スイッチング装置１の高速動作を実現することができた。
直径３インチのＳｉＣウエハの個々の素子領域に、実施の形態１にかかる複合スイッチング装置１を形成した。具体的には、ＳｉＣウエハの第２主面に凸部６ａ，６ｂおよび凹部７ａ，７ｂを形成した。ＳｉＣウエハの第１主面から凸部６ａ，６ｂまでの厚さは１４０μｍである。ＳｉＣウエハの外周端部と中心部との湾曲による高低差（以下、湾曲高さとする）は約３００μｍ以下であった。複合スイッチング装置１の作製過程におけるＳｉＣウエハの破損はごく少数にとどまり、複合スイッチング装置１の製造ラインにおける許容範囲内であった。
また、ＳｉＣウエハからチップ状に切断された複合スイッチング装置１は、リーク電流の顕著な増大はなく良好であった。チップ状に切断された複合スイッチング装置１をＴＯ型パッケージにダイボンディングやワイヤボンディングした際に、複合スイッチング装置１のｎ-ドリフト層１１やｎバッファ層８などのエピタキシャル層、特に凹部７ａ，７ｂの底面コーナー部に、機械ストレスおよび熱ストレスによるクラックや各種欠陥は発生しなかった。
一方、比較として、複合スイッチング装置１を作製したＳｉＣウエハと同様の直径および厚さを有するＳｉＣウエハに、凸部６ａ，６ｂおよび凹部７ａ，７ｂを有しておらず従ってその分だけ厚さが薄い複合スイッチング装置を作製した。凸部６ａ，６ｂおよび凹部７ａ，７ｂを有していない複合スイッチング装置が作製されたＳｉＣウエハの湾曲高さは、約６５０μｍから３５００μｍであった。凸部６ａ，６ｂおよび凹部７ａ，７ｂを有していない複合スイッチング装置の作製過程において、ＳｉＣウエハの破損が多発し、複合スイッチング装置１の製造ラインにおける許容範囲を超えていた。
また、１０００時間の通電試験によるオン電圧の増大は０．２Ｖ以下にとどまり、複合スイッチング装置１の顕著な信頼性の低下は確認されなかった。これにより、複合スイッチング装置１を構成するエピタキシャル層に生じる欠陥のうちの積層欠陥によって、通電中に特にＩＧＢＴセルの内部抵抗が増大することを防止し、複合スイッチング装置１の信頼性を向上することができることが確認された。
以上、説明したように、実施の形態１によれば、ＩＧＢＴおよびＭＯＳＦＥＴを上述したように設けることで、ＩＧＢＴのゲート電極２７ａ，２７ｂおよびＭＯＳＦＥＴのゲート電極１７ａ，１７ｂにゲート電圧を印加することにより、ＩＧＢＴは、ビルトイン電圧以下の順方向電圧では駆動できないが、並列接続したＭＯＳＦＥＴを零Ｖ付近から駆動させることができる。さらに、ＩＧＢＴのビルトイン電圧以上の順方向電圧では、ＩＧＢＴおよびＭＯＳＦＥＴの両素子を駆動させることができる。この結果、本発明の半導体装置は、ＩＧＢＴのビルトイン電圧以下の順方向電圧でも出力を取り出すことができるため電力損失の大幅な低減が可能となる。
また、ＩＧＢＴのゲート電極２７ａ，２７ｂおよびＭＯＳＦＥＴのゲート電極１７ａ，１７ｂにゲート電圧を印加した際には、複合スイッチング装置１は、ＩＧＢＴのビルトイン電圧以下の順方向電圧でもＩＧＢＴのエミッタ電極２５とＭＯＳＦＥＴのドレイン電極として機能するコレクタ電極２０間でユニポーラトランジスタとして駆動し通電されるので、半導体装置面積の有効活用が可能となる。さらに、複合スイッチング装置１は、ＩＧＢＴのビルトイン電圧以上の順方向電圧が印加されたときには、ＩＧＢＴが駆動するとともに、ＩＧＢＴのｐ+コレクタ層９から注入されたキャリアがＭＯＳＦＥＴのｎ-ドリフト層１１にも流れ込み伝導度変調を起す。このため、ＭＯＳＦＥＴがバイポーラトランジスタとして駆動する。これにより、複合スイッチング装置１の面積の有効活用が可能となる。
また、ＩＧＢＴおよびＭＯＳＦＥＴのそれぞれの各種電極を形成する前に、ＳｉＣ基板の第２主面から例えば研磨や研削、エッチングなど公知の手法で、ｎドレイン層６の厚さが１５０μｍ以下に好ましくは８０μｍ以下になるまでＳｉＣ基板を薄く加工する。ＳｉＣ基板の加工した側の主面には、例えば、外周部が凸部６ａとなり、中央部が複数の凹凸を有するように凹部７ａ，７ｂおよび凸部６ｂを設ける。ＳｉＣ基板の外周部の凸部６ａには、例えばＪＴＥ４などの電界緩和層を含む耐圧構造部が設けられる。ＳｉＣ基板の外周部の凸部６ａの内部に隣り合う凹部７ｂにはＩＧＢＴが設けられ、さらに内部に隣り合う凸部６ｂにはＭＯＳＦＥＴが設けられる。
凹部７ａ，７ｂは、その底面にｎバッファ層８が露出する深さで設けられている。凹部７ａ，７ｂの底面に露出するｎバッファ層８の表面には、ｎバッファ層８よりも高濃度のｐ+コレクタ層９が設けられる。ｐ+コレクタ層９の表面には、コレクタ電極２０が形成される。凸部６ｂの少なくとも表面にはＭＯＳＦＥＴのドレイン電極として機能するコレクタ電極２０を設ける。凸部６ｂの表面から側面に跨ってＭＯＳＦＥＴのドレイン電極として機能するコレクタ電極２０を設けてもよい。ＩＧＢＴのコレクタ電極２０はＭＯＳＦＥＴ領域２の凸部６ｂにまで延在しており、コレクタ電極２０は、ＭＯＳＦＥＴ領域２においてドレイン電極として機能する。
複合スイッチング装置１を上記構造とすることにより、高性能化のために微細パターンが不可欠なｎ+エミッタ層２３ａ，２３ｂ、ｎ+ソース層１３を、ｎドレイン層６となるＳｉＣ支持基板が厚い間に形成することができる。このため、複合スイッチング装置１の作製過程におけるＳｉＣウエハの湾曲を大幅に抑制することができ、フォトエッチング等による微細パターンの形成が容易となる。かつ、ＳｉＣウエハに形成された複合スイッチング装置１を構成する各素子が機械ストレスおよび熱ストレスで破壊したり、多数の欠陥が発生したりするのを防ぐことができる。
また、複合スイッチング装置１を上記構造とすることにより、結晶欠陥が多く形成されてしまう厚いｐ型ＳｉＣ支持基板を用いずに、ｎ型ＳｉＣ支持基板を用いて複合スイッチング装置１を構成することができる。最終的には、ｎ型ＳｉＣ支持基板の厚さを１５０μｍ以下に、好ましくは８０μｍ以下に薄くするのでＳｉＣ支持基板からなるｎドレイン層６部分における内部抵抗を大幅に抑制することができる。このように、素子の微細化を図ることができ、ＳｉＣ支持基板からなるｎドレイン層６部分での内部抵抗も大幅に抑制することができるので、ワイドギャップ半導体材料からなる複合スイッチング装置１本来の高速で低損失という高性能を発揮させることができ、かつ歩留まりを向上させることができる。これにより、経済性を大きく向上させることができる。
また、ｐ+コレクタ層９は凹部の底面に形成されるので、ダイボンディングの際に熱膨張係数が大きく異なるパッケージとｐ+コレクタ層９とが直接接続されることを回避することができる。これにより、ｐ+コレクタ層９に熱ストレスや機械ストレスが直接加わらないようにすることができ、クラックや欠陥の発生を大幅に抑制することができる。さらに、ＳｉＣ基板をワイヤボンディングの際に、パッケージにはＳｉＣ基板の凸部６ａ，６ｂが接触してＳｉＣ基板を支えるため、ワイヤの圧着力を大きくするために加えられる機械ストレスにより、凹部７ａ，７ｂに加わるストレスが大きくなることを大幅に緩和することができ、クラックや欠陥の発生をさらに抑制することができる。したがって、ｐ+コレクタ層９に欠陥が発生することによるｐ+コレクタ層９とｎバッファ層８との接合におけるリーク電流の増大を抑制し、複合スイッチング装置１のバイポーラトランジスタの性能が損ねられることを抑制することができる。
また、上述したように、ｎドレイン層６となるＳｉＣ支持基板が薄いことやｐ+コレクタ層９が薄いことに起因して複合スイッチング装置１の作製過程で生じるＳｉＣウエハの湾曲や、複合スイッチング装置１の実装過程で増大するＳｉＣ基板への熱ストレスおよび機械ストレスを抑制することができ、積層欠陥など各種欠陥の発生を大幅に低減することができる。この結果、積層欠陥に起因する複合スイッチング装置１の内部抵抗の増大を抑制することができ、信頼性を向上することができる。
また、ｎバッファ層８を具備する構成により、ｎ-ドリフト層１１をより薄くすることが可能な「パンチスルー構造」を採用することができる。すなわち、パンチスルー構造の半導体装置では空乏層を薄くしているので、耐圧に相当する逆電圧印加時には、空乏層がｎ-ドリフト層１１内いっぱいに広がり、さらにｎ-ドリフト層１１よりも不純物濃度の高いｎバッファ層８内にも進入して広がる。しかし、ｎバッファ層８を所定の厚さと所定の不純物濃度にすることにより空乏層をｎバッファ層８内で終端させることができ耐圧を確保することができる。
この結果、ノンパンチスルー構造の半導体装置に比べてｎ-ドリフト層１１をかなり薄くすることができるので、ｎ-ドリフト層１１を薄くした分だけｎ-ドリフト層１１の内部抵抗分が減少し電力損失を低減することができる。また、ｎ-ドリフト層１１が厚くなるほど激増する逆電圧印加時のリーク電流も低減することができ、歩留まりが大きく増加する。一方、複合スイッチング装置１がオンしたときの通電時における順方向電圧の劣化も抑制され、信頼性を向上することができる。さらに、ｐ+コレクタ層９からの過剰なキャリアの注入を抑えることができるので、複合スイッチング装置１のオフ時における残存キャリアを低減することができターンオフ時間を早くし、ターンオフ損失も低減することができる。
（実施の形態２）
図５は、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。図５に示す半導体装置は、４Ｈ−ＳｉＣからなる同一のＳｉＣ基板に形成された複数の素子から構成される例えば１５ｋＶ級の耐圧を有する複合スイッチング装置２２１である。
図５に示すように、複合スイッチング装置２２１の平面レイアウトにおいて、ワイドギャップ半導体で構成されたＭＯＳＦＥＴの形成領域としてのＭＯＳＦＥＴ領域２２２はＳｉＣ基板の中央部に配置されている。ワイドギャップ半導体で構成されたＩＧＢＴの形成領域としてのＩＧＢＴ領域２２３は、ＭＯＳＦＥＴ領域２２２に接してＭＯＳＦＥＴ領域２２２を囲んでいる。
ＳｉＣ基板の外周部には、耐圧構造部２２４ａとしてのＪＴＥ２２４およびｎチャネルストッパー２２５が設けられている。ＭＯＳＦＥＴ領域２２２およびＩＧＢＴ領域２２３は、耐圧構造部２２４ａで囲まれている。具体的には、耐圧構造部２２４ａには、ＪＴＥ２２４およびｎチャネルストッパー２２５が互いに離れて設けられている。ＪＴＥ２２４は、ＩＧＢＴ領域２２３を囲んでいる。ｎチャネルストッパー２２５は、ＪＴＥ２２４を囲んでいる。
ＭＯＳＦＥＴ領域２２２には、実施の形態１と同様に、複数のＭＯＳＦＥＴセル（不図示）が並列に接続されてなるＭＯＳＦＥＴが設けられている。ＩＧＢＴ領域２２３には、実施の形態１と同様に、複数のＩＧＢＴセル（不図示）が並列に接続されてなるＩＧＢＴが設けられている。ＭＯＳＦＥＴセルおよびＩＧＢＴセルの平面形状および平面レイアウトは、実施の形態１と同様である。複合スイッチング装置２２１の平面形状は、実施の形態１の複合スイッチング装置と同様である。
次に、複合スイッチング装置２２１の主要な断面構造を説明する。図５の切断線Ｂ−Ｂ’における断面構造は、実施の形態１に示す複合スイッチング装置の断面構造（図２参照）と同様である。図５に示す複合スイッチング装置２２１のＩＧＢＴセルの、実施の形態１のＩＧＢＴセルと異なる点は、１５ｋＶ級の高耐圧を達成するために構造諸元を変更している点と、ＩＧＢＴセルの凹部７ｂの底面にＡｌのイオン打込みにより実施の形態１のｐ+コレクタ層９ａ，９ｂとほぼ同じ不純物濃度を有するｐ+コレクタ層３９を形成している点である。複合スイッチング装置２２１のＭＯＳＦＥＴセルの断面構造およびＩＧＢＴセルの断面構造は、実施の形態１のＭＯＳＦＥＴセルおよびＩＧＢＴセルと同様である。
複合スイッチング装置２２１において、１５ｋＶ級の高耐圧を達成するために構造諸元は次のとおりである。ｎバッファ層８は、エピタキシャル成長で形成される。ｎバッファ層８の厚さおよび不純物濃度は、例えば、それぞれ約１３μｍおよび６×１０16ｃｍ-3であってもよい。ｎ-ドリフト層１１は、エピタキシャル成長で形成される。ｎ-ドリフト層１１の厚さおよび不純物濃度は、例えば、それぞれ約１６０μｍ、および３×１０14ｃｍ-3であってもよい。
ＪＦＥＴ抵抗低減用のｎ型の抵抗低減層１８は、エピタキシャル成長で形成される。抵抗低減層１８の厚さおよび不純物濃度は、例えば、それぞれ約１μｍおよび６×１０15ｃｍ-3であってもよい。耐圧構造部２２４ａのＪＴＥ２２４の幅は、素子配置並列方向および素子配置直交方向ともに６５０μｍであってもよい。ＪＴＥ２２４の深さおよび不純物濃度は、例えば、それぞれ１．３μｍおよび約２×１０17ｃｍ-3であってもよい。
ＪＴＥ２２４とｎチャネルストッパー２２５との間隔は、例えば１００μｍである。ｎチャネルストッパー２５の不純物濃度は、実施の形態１と同様である。凸部６ａ，６ｂおよび凹部７ａ，７ｂからなる凹部７ａ，７ｂの深さは、例えば７０μｍ程度であり、実施の形態１と同程度である。これにより、複合スイッチング装置２２１の、ＳｉＣ基板の第１主面（ＳｉＣ基板のｎ-ドリフト層１１側の表面）からＳｉＣ支持基板の第２主面（ＳｉＣ基板のｎドレイン層６側の表面）の凸部６ａ，６ｂまでの厚さ（以下、全体の厚さとする）は約２５０μｍである。
次に、実施の形態２の動作と代表的な特性を、複合スイッチング装置２２１の動作試験時の動作に沿って説明する。まず、実施の形態１と同様に、複合スイッチング装置２２１をＴＯ型のパッケージにダイボンディングした後、Ａｌからなるソース電極１５上に結線用の複数のＡｌワイヤをワイヤボンディングした。次に、ＳｉＣ基板の第１主面の保護用の絶縁膜でＳｉＣ基板の第１主面全体とＡｌワイヤとを覆い、複合スイッチング装置１を動作可能な状態にした。ＳｉＣ基板の第１主面の保護用の絶縁膜は、実施の形態１と同様である。そして、複合スイッチング装置２２１の動作試験を実施した。
実施の形態１と同様に、ＭＯＳＦＥＴのゲート電極１７およびＩＧＢＴのゲート電極２７ａ，２７ｂに閾値電圧以上のゲート電圧を印加し、複合スイッチング装置２２１の順方向出力特性を測定した。複合スイッチング装置２２１には、実施の形態１と同様に、印加電圧零Ｖ付近からオン電流が流れ始めた。そして、順方向の印加電圧をさらに高くすることにより、実施の形態１と同様に、複合スイッチング装置２２１のオン電流はほぼ直線的に増大した。その後、印加電圧をさらに高くすることで、実施の形態１と同様に、ＩＧＢＴのビルトイン電圧にあたる２．７Ｖ付近の電圧が印加されたあたりから複合スイッチング装置２２１のオン電流が急増し始めた。その理由は、実施の形態１と同様である。
複合スイッチング装置２２１において、印加電圧がＩＧＢＴのビルトイン電圧以下での単位面積当たりのオン抵抗は約２５０ｍΩ・ｃｍ2であり、印加電圧がＩＧＢＴのビルトイン電圧以上での単位面積当たりのオン抵抗は約１９ｍΩ・ｃｍ2であり極めて良好であった。このように、複合スイッチング装置２２１は、順方向の印加電圧がＩＧＢＴのビルトイン電圧以下であっても、複合スイッチング装置２２１から出力を取り出すことができるので電力損失の大幅な低減が可能となる。
また、複合スイッチング装置２２１にゲート電圧を印加しない状態で、コレクタ電極２０とソース電極１５およびエミッタ電極２５ａ，２５ｂとの間に順方向電圧を印加した。複合スイッチング装置２２１は、リーク電流が流れるが良好な順阻止特性を示し、室温で順方向電圧１６．７ｋＶ付近でなだれ降伏を示した。なだれ降伏を示すまでのリーク電流は、室温で３×１０-3Ａ／ｃｍ2以下であり、２５０℃の高温下で４×１０-2Ａ／ｃｍ2以下と良好であった。また、複合スイッチング装置２２１のターンオン時間およびターンオフ時間は、それぞれ２７０ｎｓおよび５２０ｎｓとなり、複合スイッチング装置２２１の高速動作を実現することができることが確認された。
実施の形態２にかかる複合スイッチング装置２２１は、実施の形態１にかかる複合スイッチング装置に比べて全体の厚さが厚い。このため、直径３インチのＳｉＣウエハの湾曲高さは、約２５０μｍ以下であった。複合スイッチング装置２２１の作製過程におけるＳｉＣウエハの破損は実施の形態１にかかる複合スイッチング装置に比べてさらに少数にとどまった。また、１０００時間の通電試験によるオン電圧の増大は０．１５Ｖ以下にとどまり、複合スイッチング装置２２１の顕著な信頼性の低下は確認されなかった。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
図６，７は、実施の形態３にかかる半導体装置の要部断面図である。図６，７に示す半導体装置は、それぞれ、４Ｈ−ＳｉＣからなる同一のＳｉＣ基板に形成され、かつ例えば１０ｋＶ級の耐圧を有する複合スイッチング装置を構成する素子である。実施の形態３にかかる複合スイッチング装置は、実施の形態１にかかる複合スイッチング装置のＭＯＳＦＥＴおよびＩＧＢＴに代えて、図７に示す静電誘導型トランジスタ（ＳＩＴ：Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）および図６に示すバイポーラ型静電誘導型トランジスタ（ＢＳＩＴ：Ｂｉｐｏｌａｒ−ｍｏｄｅ Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）を設けている。
実施の形態３にかかる複合スイッチング装置の平面レイアウトにおいて、ワイドギャップ半導体で構成されたユニポーラトランジスタである静電誘導型トランジスタ（ＳＩＴ）の形成領域としてのＳＩＴ領域はＳｉＣ基板の中央部に配置されている。ワイドギャップ半導体で構成されたバイポーラトランジスタであるバイポーラ型静電誘導型トランジスタ（ＢＳＩＴ）の形成領域としてのＢＳＩＴ領域はＳＩＴ領域に接してＳＩＴ領域を挟んで配置されている。ＢＳＩＴは、サイリスタの自己保持機能を有しないため、バイポーラトランジスタに該当する。
ＳｉＣ基板の外周部には、耐圧構造部としてのＪＴＥおよびｎチャネルストッパーが互いに離れて設けられている。ＪＴＥは、ＳＩＴ領域およびＢＳＩＴ領域を囲んでいる。ｎチャネルストッパーは、ＪＴＥを囲んでいる。すなわち、実施の形態３におけるＳＩＴ領域、ＢＳＩＴ領域、ＪＴＥおよびｎチャネルストッパーの平面レイアウトは、実施の形態１のＭＯＳＦＥＴ領域、ＩＧＢＴ領域、ＪＴＥおよびｎチャネルストッパーの平面レイアウトと同様である（図１参照）。
ＳＩＴ領域に設けられたＳＩＴおよびＢＳＩＴ領域に設けられたＢＳＩＴのゲート電極どうしは電気的に接続されている（不図示）。ＳＩＴ領域に設けられたＳＩＴのソース電極およびＢＳＩＴ領域に設けられたＢＳＩＴのエミッタ電極は電気的に接続されている（不図示）。ＳＩＴ領域に設けられたＳＩＴのドレイン電極およびＢＳＩＴ領域に設けられたＢＳＩＴのコレクタ電極は電気的に接続されている（不図示）。
ＳＩＴ領域には、複数のＳＩＴセルが並列に接続されてなるＳＩＴが設けられている。複数のＳＩＴセルの各ゲート電極、各ソース電極、および各ドレイン電極は、それぞれ電気的に接続されている。ＳＩＴセルの平面形状、寸法および平面レイアウトは、実施の形態１のＭＯＳＦＥＴセルと同様である。
ＢＳＩＴ領域には、複数のＢＳＩＴセルが並列に接続されてなるＢＳＩＴが設けられている。複数のＢＳＩＴセルの各ゲート電極、各エミッタ電極、および各コレクタ電極は、それぞれ電気的に接続されている。ＢＳＩＴセルの平面形状、寸法および平面レイアウトは、実施の形態１のＩＧＢＴセルと同様である。
ＳＩＴセルおよびＢＳＩＴセルが形成されたＳｉＣ基板は、実施の形態１と同様に、ＳＩＴセルのｎドレイン層３６、エピタキシャル層からなるｎバッファ層３８およびエピタキシャル層からなるｎ-ドリフト層３１１が積層されてなる。ＳｉＣ基板の第２主面側（ｎドレイン層３６側）には、実施の形態１と同様に、凹部および凸部が設けられている。ＳｉＣ基板の凹部に対応する位置にＢＳＩＴ領域が設けられ、凸部に対応する位置にＳＩＴが設けられている。
ＢＳＩＴセルの断面構造について説明する。図６に示すＢＳＩＴセルは、ＢＳＩＴ領域に設けられている。ＢＳＩＴ領域において、ＳｉＣ基板の第１主面（ｎ-ドリフト層３１１の表面）には、例えばｎ型の抵抗低減層３１８となるエピタキシャル層が形成されている。抵抗低減層３１８は、ｎ-ドリフト層３１１よりも高い不純物濃度を有する。抵抗低減層３１８の表面層には、ｎ+エミッタ層３１３ａが選択的に設けられている。ｎ+エミッタ層３１３ａは、抵抗低減層３１８よりも高い不純物濃度を有する。
抵抗低減層３１８を貫通しｎ-ドリフト層３１１の表面層にまで至るｐ型のゲート層（以下、ｐ接合ゲート層とする、第９半導体層）３１６ａが設けられている。ｐ接合ゲート層３１６ａは、ｎ+エミッタ層３１３ａと離れて設けられている。エミッタ電極３１５ａは、ｎ+エミッタ層３１３ａに接する。ゲート電極３１７ａは、ｐ接合ゲート層３１６ａに接する。ゲート電極３１７ａは、層間絶縁膜（不図示）によってｎ+エミッタ電極３１５ａと絶縁されている。すなわち、ＢＳＩＴは、ｐ接合ゲート層３１６ａに接してゲート電極３１７ａが設けられたゲート構造となっている。
ＢＳＩＴ領域において、ＳｉＣ基板の第２主面には、凹部が設けられ、ｎバッファ層３８が露出する。図６において、ＳｉＣ基板の第２主面は凹部の底面であり、凹部の側壁は図示省略する（以下、図８に示す素子断面図においても同様に、凹部の底面のみを図示する）。ｎバッファ層３８の表面には、実施の形態１のＩＧＢＴセルと同様に、ｐ+コレクタ層３９、Ｔｉ膜４０，Ｎｉ膜およびＡｕ膜からなるコレクタ電極３２０が設けられている。
ＳＩＴの断面セルについて説明する。図７に示すＳＩＴセルは、ＳＩＴ領域に設けられている。ＳＩＴセルの断面構造は、ｎドレイン層３６を除いてＢＳＩＴセルのおもて面素子構造と同様の断面構造となっている。すなわち、ＳＩＴセルのｎ+ソース層３１３ｂ、ｐ接合ゲート層（第１０半導体層）３１６ｂ、ソース電極３１５ｂおよびゲート電極３１７ｂは、図６に示すＢＳＩＴセルのｎ+エミッタ層３１３ａ、ｐ接合ゲート層３１６ａ、エミッタ電極３１５ａおよびゲート電極３１７ａと同様の構成を有する。すなわち、ＳＩＴは、ｐ接合ゲート層３１６ｂに接してゲート電極３１７ｂが設けられたゲート構造となっている。
ＳＩＴ領域において、ＳｉＣ基板の第２主面には、ｎドレイン層３６となる凸部が形成されている。図７において、ＳｉＣ基板の第２主面は凸部の表面であり、凸部の側面は図示省略する（以下、図９に示す素子断面図においても同様に、凸部の表面のみを図示する）。ｎドレイン層３６の表面には、実施の形態１のＭＯＳＦＥＴセルと同様に、Ｎｉ膜３２０ａおよびＡｕ膜３２０ｂからなるコレクタ電極３２０が設けられている。実施の形態３にかかる複合スイッチング装置のＳＩＴセルの断面構造およびＢＳＩＴセルの断面構造以外の構造は、実施の形態１の複合スイッチング装置と同様である。
実施の形態３にかかる複合スイッチング装置は、ノーマリーオフ型の装置であり、ＢＳＩＴセルのゲート電極３１７ａおよびＳＩＴセルのゲート電極３１７ｂにゲート電圧を印加しない状態では、コレクタ電極３２０とエミッタ電極３１５ａおよびソース電極３１５ｂとの間に順方向電圧を印加してもリーク電流が流れるのみでオン電流は流れない。その理由は、次のとおりである。
ゲート電圧を印加しない状態では、ＢＳＩＴセルにおいて、ｎ+エミッタ層３１３ａの下方のｎ-ドリフト層３１１内に形成されるチャネル３２１ａが、ｐ接合ゲート層３１６ａから延びる空乏層でピンチオフされているからである。かつ、ＳＩＴセルにおいて、ｎ+ソース層３１３ｂの下方のｎ-ドリフト層３１１内に形成されるチャネル３２１ｂが、ｐ接合ゲート層３１６ｂから伸びる空乏層でピンチオフされているからである。
次に、実施の形態３にかかる複合スイッチング装置の動作と代表的な特性について説明する。まず、実施の形態１と同様に、複合スイッチング装置をＴＯ型のパッケージにダイボンディングした後、エミッタ電極３１５ａおよびソース電極３１５ｂ上に結線用の複数のＡｌワイヤをワイヤボンディングした。実施の形態３にかかる複合スイッチング装置のリーク電流は、順方向電圧１０ｋＶ印加時に室温で５×１０-3Ａ／ｃｍ2以下であり、複合スイッチング装置の動作中平均して８×１０-5Ａ／ｃｍ2程度であった。また、実施の形態３にかかる複合スイッチング装置のリーク電流は、２５０℃の高温下で８×１０-2Ａ／ｃｍ2以下であり良好であった。また、実施の形態３にかかる複合スイッチング装置は、室温では１０．８ｋＶ付近の印加電圧でなだれ降伏を示し、高い耐圧を実現することができることが確認された。
また、ゲート電極３１７ａ，３１７ｂにＢＳＩＴのビルトイン電圧２．７Ｖ以下のゲート電圧を印加し、コレクタ電極３２０とエミッタ電極３１５ａおよびソース電極３１５ｂとの間にコレクタ電極３２０の電位がエミッタ電極３１５ａおよびソース電極３１５ｂの電位よりも高い順方向状態になるように電圧（順方向電圧）を印加し、複合スイッチング装置の順方向出力特性を測定した。複合スイッチング装置には、実施の形態１と同様に、印加電圧零Ｖ付近からオン電流が流れ始めた。順方向の印加電圧をさらに高くすることにより、ＳＩＴがオン状態となるため、実施の形態１と同様に、複合スイッチング装置のオン電流はほぼ直線的に増大した。
その後、順方向の印加電圧をさらに高くすることで、実施の形態１と同様に、ＢＳＩＴのビルトイン電圧にあたる２．７Ｖ付近の電圧が印加されたあたりから複合スイッチング装置のオン電流が急増し始めた。その理由は、次のとおりである。順方向の印加電圧を高くしていくことによって、ＳＩＴがオンになった後にＢＳＩＴもオン状態となる。ＢＳＩＴがさらにオン状態となることにより、ｐ+コレクタ層３９内の正孔がｐ+コレクタ層３９からｎバッファ層３８を介してｎ-ドリフト層３１１に注入されて伝導度変調が起こる。これにより、ｎ-ドリフト層３１１の内部抵抗が低減するため、ｎ-ドリフト層３１１に多量のオン電流が重畳して流れる。これにより、複合スイッチング装置のオン電流が急増する。
実施の形態３にかかる複合スイッチング装置において、印加電圧がＢＳＩＴのビルトイン電圧以下での単位面積当たりのオン抵抗は約１２５ｍΩ・ｃｍ2であり、印加電圧がＢＳＩＴのビルトイン電圧以上での単位面積当たりのオン抵抗は約１９ｍΩ・ｃｍ2であり極めて良好である。
実施の形態３にかかる複合スイッチング装置においては、ゲート電圧を２．７Ｖ以上にした場合、順方向電圧がＢＳＩＴのビルトイン電圧以下であっても、ビルトイン電圧以上であっても複合スイッチング装置のオン電流が著しく増大する。この理由は、ｐ接合ゲート層３１６ａ，３１６ｂとｎ-ドリフト層３１１とで形成されるゲート接合がビルトインし、ｐ接合ゲート層３１６ａ，３１６ｂ内の正孔がｐ接合ゲート層３１６ａ，３１６ｂからｎ-ドリフト層３１１に注入されｎ-ドリフト層３１１での伝導度変調がさらに促進されるからである。
この結果、実施の形態３にかかる複合スイッチング装置において、印加電圧がＢＳＩＴのビルトイン電圧以下での単位面積当たりのオン抵抗は約７５ｍΩ・ｃｍ2であり、印加電圧がＢＳＩＴのビルトイン電圧以上での単位面積当たりのオン抵抗は約１１ｍΩ・ｃｍ2であった。したがって、複合スイッチング装置のオン抵抗をさらに大幅に低減することができることが確認された。これにより、実施の形態３にかかる複合スイッチング装置は、実施の形態１にかかる複合スイッチング装置に比べて、ＢＳＩＴのビルトイン電圧以下の順方向電圧印加時であってもさらに大きな出力を取り出すことができるので、さらに電力損失の大幅な低減が可能となる。また、実施の形態３にかかる複合スイッチング装置のターンオン時間およびターンオフ時間は、それぞれ２０５ｎｓおよび３５０ｎｓであり、複合スイッチング装置の高速動作を実現することができた。
実施の形態３にかかる複合スイッチング装置を形成した直径３インチのＳｉＣウエハの湾曲高さを測定した。ＳｉＣウエハの湾曲高さは、実施の形態１と同様に約３００μｍ以下であった。実施の形態３にかかる複合スイッチング装置の作製過程におけるＳｉＣウエハの破損はごく少数にとどまり、複合スイッチング装置の製造ラインにおける許容範囲内であった。
また、実施の形態３にかかる複合スイッチング装置をＴＯ型のパッケージにダイボンディングやワイヤボンディングした前後でのリーク電流の顕著な増大もなく良好であった。また、１０００時間の通電試験によるオン電流およびオン電圧の増大はそれぞれ５０Ａ／ｃｍ2および０．２Ｖ以下にとどまった。これにより、実施の形態３にかかる複合スイッチング装置において、複合スイッチング装置を構成するエピタキシャル層に生じる積層欠陥等の増大などによって生じる顕著な信頼性の低下は確認されなかった。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
図８，９は、実施の形態４にかかる半導体装置の要部断面図である。図８，９に示す半導体装置は、それぞれ、４Ｈ−ＳｉＣからなる同一のＳｉＣ基板に形成され、かつ例えば１０ｋＶ級の耐圧を有する複合スイッチング装置を構成する素子である。実施の形態４にかかる複合スイッチング装置は、実施の形態１にかかる複合スイッチング装置のＭＯＳＦＥＴおよびＩＧＢＴに代えて、図９に示すＭＯＳ型ＳＩＡＦＥＴ（ＭＯＳ−ＳＩＡＦＥＴ：ＭＯＳ−Ｓｔａｔｉｃ ｉｎｄｕｃｔｉｏｎ Ｉｎｊｅｃｔｅｄ Ａｃｃｕｍｕｌａｔｅｄ ＦＥＴ）および図８に示すバイポーラ型ＳＩＡＦＥＴ（ＢＳＩＡＦＥＴ：Ｂｉｐｏｌａｒ Ｓｔａｔｉｃ ｉｎｄｕｃｔｉｏｎ Ｉｎｊｅｃｔｅｄ Ａｃｃｕｍｕｌａｔｅｄ ＦＥＴ）を設けている。
実施の形態４にかかる複合スイッチング装置の平面レイアウトにおいて、ワイドギャップ半導体で構成されたユニポーラトランジスタであるＭＯＳ型ＳＩＡＦＥＴ（ＭＯＳ−ＳＩＡＦＥＴ）の形成領域としてのＭＯＳ−ＳＩＡＦＥＴ領域はＳｉＣ基板の中央部に配置されている。ワイドギャップ半導体で構成されたバイポーラトランジスタであるバイポーラ型ＳＩＡＦＥＴ（ＢＳＩＡＦＥＴ）の形成領域としてのＢＳＩＡＦＥＴ領域はＭＯＳ−ＳＩＡＦＥＴ領域に接してＭＯＳ−ＳＩＡＦＥＴ領域を挟んで配置されている。
ＳｉＣ基板の外周部には、耐圧構造部としてのＪＴＥおよびｎチャネルストッパーが互いに離れて設けられている。ＪＴＥは、ＭＯＳ−ＳＩＡＦＥＴ領域およびＢＳＩＡＦＥＴ領域を囲んでいる。ｎチャネルストッパーは、ＪＴＥを囲んでいる。すなわち、実施の形態４におけるＭＯＳ−ＳＩＡＦＥＴ領域、ＢＳＩＡＦＥＴ領域、ＪＴＥおよびｎチャネルストッパーの平面レイアウトは、実施の形態１のＭＯＳＦＥＴ領域、ＩＧＢＴ領域、ＪＴＥおよびｎチャネルストッパーの平面レイアウトと同様である（図１参照）。
ＭＯＳ−ＳＩＡＦＥＴ領域に設けられたＭＯＳ−ＳＩＡＦＥＴおよびＢＳＩＡＦＥＴ領域に設けられたＢＳＩＡＦＥＴのゲート電極どうしは電気的に接続されている（不図示）。ＭＯＳ−ＳＩＡＦＥＴ領域に設けられたＭＯＳ−ＳＩＡＦＥＴのソース電極およびＢＳＩＡＦＥＴ領域に設けられたＢＳＩＡＦＥＴのエミッタ電極は電気的に接続されている（不図示）。ＭＯＳ−ＳＩＡＦＥＴ領域に設けられたＭＯＳ−ＳＩＡＦＥＴのドレイン電極およびＢＳＩＡＦＥＴ領域に設けられたＢＳＩＡＦＥＴのコレクタ電極は電気的に接続されている（不図示）。
ＭＯＳ−ＳＩＡＦＥＴ領域には、複数のＭＯＳ−ＳＩＡＦＥＴセルが並列に接続されてなるＭＯＳ−ＳＩＡＦＥＴが設けられている。また、複数のＭＯＳ−ＳＩＡＦＥＴセルの各ゲート電極、各ソース電極、および各ドレイン電極は、それぞれ電気的に接続されている。ＭＯＳ−ＳＩＡＦＥＴセルの平面形状、寸法および平面レイアウトは、実施の形態１のＭＯＳＦＥＴセルと同様である。
ＢＳＩＡＦＥＴ領域には、複数のＢＳＩＡＦＥＴセルが並列に接続されてなるＢＳＩＡＦＥＴが設けられている。ＢＳＩＡＦＥＴセルの平面形状、寸法および平面レイアウトは、実施の形態１のＩＧＢＴセルと同様である。複数のＢＳＩＡＦＥＴセルの各ゲート電極、各エミッタ電極、および各コレクタ電極は、それぞれ電気的に接続されている。
ＭＯＳ−ＳＩＡＦＥＴセルおよびＢＳＩＡＦＥＴセルが形成されたＳｉＣ基板は、実施の形態１と同様に、ＭＯＳ−ＳＩＡＦＥＴセルのｎドレイン層４６、エピタキシャル層からなるｎバッファ層４８およびエピタキシャル層からなるｎ-ドリフト層４１１が積層されてなる。ＳｉＣ基板の第２主面側（ｎドレイン層４６側）には、実施の形態１と同様に、凹部および凸部が設けられている。ＳｉＣ基板の凹部に対応する位置にＢＳＩＡＦＥＴ領域が設けられ、凸部に対応する位置にＭＯＳ−ＳＩＡＦＥＴ領域が設けられている。
ＢＳＩＡＦＥＴセルの断面構造について説明する。図８に示すＢＳＩＡＦＥＴセルは、ＢＳＩＡＦＥＴ領域に設けられている。ＢＳＩＡＦＥＴ領域において、ＳｉＣ基板の第１主面（ｎ-ドリフト層４１１の表面）には、例えばｎ型の抵抗低減層４１８となるエピタキシャル層が形成されている。抵抗低減層４１８は、ｎ-ドリフト層４１１よりも高い不純物濃度を有する。抵抗低減層４１８の表面層には、ｎ+エミッタ層４１３ａが選択的に設けられている。ｎ+エミッタ層４１３ａは、抵抗低減層４１８よりも高い不純物濃度を有する。
抵抗低減層４１８を貫通しｎ-ドリフト層４１１の表面層にまで至るｐ型のゲート層（ｐ接合ゲート層、第９半導体層）４１６ａが設けられている。ｐ接合ゲート層４１６ａは、ｎ+エミッタ層４１３ａと離れて設けられている。ｎ+エミッタ層４１３ａの下方のｎ-ドリフト層４１１内には、ｐ型のゲート層（以下、ｐ埋め込みゲート層とする）４２２ａが設けられている。
ｐ埋め込みゲート層４２２ａは、ＳｉＣ基板の第１主面側に選択的に設けられた隣り合うｐ接合ゲート層４１６ａ間に、ｐ接合ゲート層４１６ａと離れて設けられている。すなわち、ＢＳＩＡＦＥＴは、ｐ接合ゲート層４１６ａに接してゲート電極４１７ａが設けられ、さらに隣り合うｐ接合ゲート層４１６ａの間、かつｎ+エミッタ層４１３ａの下方にｐ埋め込みゲート層４２２ａが設けられたゲート構造となっている。
ＳｉＣ基板の第１主面にゲート絶縁膜を介して設けられたゲート電極（以下、第１のゲート電極とする）４１７ａは、ｎ+エミッタ層４１３ａとｐ接合ゲート層４１６ａとの間でＳｉＣ基板の第１主面に露出する抵抗低減層４１８を覆う。ＳｉＣ基板の第１主面に設けられたゲート電極（以下、第２のゲート電極とする）４２３ａは、ｐ接合ゲート層４１６ａに接する。
第２のゲート電極４２３ａは、層間絶縁膜（不図示）によって第１のゲート電極４１７ａと絶縁されている。エミッタ電極４１５ａは、ｎ+エミッタ層４１３ａに接する。また、エミッタ電極４１５ａは、層間絶縁膜（不図示）によって第１のゲート電極４１７ａと絶縁されている。すなわち、ＢＳＩＡＦＥＴは、ｐ接合ゲート層４１６ａに接してゲート電極４１７ａが設けられ、さらに隣り合うｐ接合ゲート層４１６ａの間、かつｎ+エミッタ層４１３ａの下方にｐ埋め込みゲート層４２２ａが設けられたゲート構造となっている。
ＢＳＩＡＦＥＴ領域において、ＳｉＣ基板の第２主面には、凹部が設けられｎバッファ層４８が露出する。ｎバッファ層４８の表面には、実施の形態１のＩＧＢＴセルと同様に、ｐ+コレクタ層４９、Ｔｉ膜５０、Ｎｉ膜およびＡｕ膜からなるコレクタ電極４２０が設けられている。
ＭＯＳ−ＳＩＡＦＥＴセルの断面構造について説明する。図９に示すＭＯＳ−ＳＩＡＦＥＴセルは、ＭＯＳ−ＳＩＡＦＥＴ領域に設けられている。ＭＯＳ−ＳＩＡＦＥＴセルの断面構造は、ｎドレイン層４６を除いてＢＳＩＡＦＥＴセルと同様の断面構造となっている。すなわち、ＭＯＳ−ＳＩＡＦＥＴセルのｎ+ソース層４１３ｂ、ｐ接合ゲート層（第１０半導体層）４１６ｂ、ソース電極４１５ｂ、第１のゲート電極４１７ｂおよび第２のゲート電極４２３ｂは、図８に示すＢＳＩＡＦＥＴセルのｎ+エミッタ層４１３ａ、ｐ接合ゲート層４１６ａ、エミッタ電極４１５ａ、第１のゲート電極３１７ａおよび第２のゲート電極４２３ａと同様の構成を有する。
ＭＯＳ−ＳＩＡＦＥＴ領域において、ＳｉＣ基板の第２主面には、ｎドレイン層４６となる凸部が形成されている。ｎドレイン層４６の表面には、実施の形態１のＭＯＳＦＥＴセルと同様に、Ｎｉ膜４２０ａおよびＡｕ膜４２０ｂからなるコレクタ電極４２０が設けられている。実施の形態４にかかる複合スイッチング装置のＭＯＳ−ＳＩＡＦＥＴセルの断面構造およびＢＳＩＡＦＥＴセルの断面構造以外の構造は、実施の形態１の複合スイッチング装置と同様である。
実施の形態４にかかる複合スイッチング装置は、ノーマリーオフ型の装置であり、ゲート電極４１７ａおよびＭＯＳ−ＳＩＡＦＥＴのゲート電極４１７ｂにゲート電圧を印加しない状態では、コレクタ電極４２０とエミッタ電極４１５ａ，４１５ｂとの間に順方向電圧を印加してもリーク電流が流れるのみでオン電流は流れない。その理由は、次のとおりである。
ゲート電圧を印加しない状態では、ＢＳＩＡＦＥＴにおいて、ｎ+エミッタ層４１３ａとｐ接合ゲート層４１６ａおよびｐ埋め込みゲート層４２２ａとの間に形成されるチャネルが、ｐ接合ゲート層４１６ａおよびｐ埋め込みゲート層４２２ａから延びる空乏層でピンチオフされているからである。かつ、ＭＯＳ−ＳＩＡＦＥＴにおいて、ｎ+エミッタ層４１３ｂとｐ接合ゲート層４１６ｂおよびｐ埋め込みゲート層４２２ｂとの間に形成されるチャネルが、ｐ接合ゲート層４１６ｂおよびｐ埋め込みゲート層４２２ｂから延びる空乏層でピンチオフされているからである。
次に、実施の形態４にかかる複合スイッチング装置の動作と代表的な特性について説明する。まず、実施の形態１と同様に、複合スイッチング装置をＴＯ型のパッケージにダイボンディングした後、エミッタ電極４１５ａ，４１５ｂ上に結線用の複数のＡｌワイヤをワイヤボンディングした。実施の形態４にかかる複合スイッチング装置のリーク電流は、順方向電圧１０ｋＶ印加時に室温で５×１０-3Ａ／ｃｍ2以下であり、複合スイッチング装置の動作中平均して３×１０-5Ａ／ｃｍ2であった。また、実施の形態４にかかる複合スイッチング装置のリーク電流は、２５０℃の高温下では６×１０-2Ａ／ｃｍ2以下であり良好であった。また、実施の形態４にかかる複合スイッチング装置は、室温では１２．１ｋＶ付近の印加電圧でなだれ降伏を示し、高い耐圧を実現することができることが確認された。
また、ゲート電極４１７ａ，４１７ｂに閾値電圧以上のゲート電圧を印加し、コレクタ電極４２０とエミッタ電極４１５ａ，４１５ｂとの間にコレクタ電極４２０の電位がエミッタ電極４１５ａ，４１５ｂの電位よりも高い順方向状態になるように電圧（順方向電圧）を印加し、複合スイッチング装置の順方向出力特性を測定した。複合スイッチング装置には、実施の形態１と同様に、印加電圧零Ｖ付近からオン電流が流れ始めた。順方向の印加電圧をさらに高くすることにより、実施の形態１と同様に、複合スイッチング装置のオン電流はほぼ直線的に増大した。その理由は、ゲート電圧の増大に伴い空乏層によるピンチオフが解除されてＭＯＳ―ＳＩＡＦＥＴがオン状態となり、ゲート電圧の増大に伴ってチャネル幅が増大するからである。
その後、順方向の印加電圧をさらに高くすることで、実施の形態１と同様に、ＢＳＩＡＦＥＴのビルトイン電圧にあたる２．７Ｖ付近の電圧が印加されたあたりから複合スイッチング装置のオン電流が急増し始めた。その理由は、次のとおりである。順方向の印加電圧を高くしていくことによって、ＭＯＳ―ＳＩＡＦＥＴがオンになった後にＢＳＩＡＦＥＴもオン状態となる。ＢＳＩＡＦＥＴもさらにオン状態となることにより、ｐ+コレクタ層４９内の正孔がｐ+コレクタ層４９からｎバッファ層４８を介してｎ-ドリフト４１１に注入されて伝導度変調が起こる。これにより、ｎ-ドリフト４１１の内部抵抗が低減するため、ｎ-ドリフト４１１に多量のオン電流が重畳して流れる。これにより、複合スイッチング装置のオン電流が急増する。
実施の形態４にかかる複合スイッチング装置において、印加電圧がＢＳＩＡＦＥＴのビルトイン電圧以下での単位面積当たりのオン抵抗は約１２８ｍΩ・ｃｍ2であり、印加電圧がＢＳＩＡＦＥＴのビルトイン電圧以上での単位面積当たりのオン抵抗は約２１ｍΩ・ｃｍ2であり極めて良好である。
実施の形態４にかかる複合スイッチング装置においては、第２のゲート電極４２３ａ、４２３ｂに電圧を印加し２．７Ｖ以上にした場合、順方向電圧がＢＳＩＡＦＥＴのビルトイン電圧以下であっても、ビルトイン電圧以上であっても、実施の形態３にかかる複合スイッチング装置と同様にオン電流が著しく増大する。その理由は、実施の形態３と同様に、ｐ接合ゲート層４１６ａ，４１６ｂとｎ-ドリフト層４１１で形成されるゲート接合がビルトインし、ｐ接合ゲート層４１６ａ，４１６ｂ内の正孔がｐ接合ゲート層４１６ａ，４１６ｂからｎ-ドリフト層４１１に注入されｎ-ドリフト層４１１での伝導度変調がさらに促進されるからである。
この結果、実施の形態４にかかる複合スイッチング装置において、印加電圧がＢＳＩＡＦＥＴのビルトイン電圧以下での単位面積当たりのオン抵抗は約８２ｍΩ・ｃｍ2であり、印加電圧がＢＳＩＡＦＥＴのビルトイン電圧以上での単位面積当たりのオン抵抗は約１３．５ｍΩ・ｃｍ2であった。したがって、複合スイッチング装置のオン抵抗を実施の形態１にかかる複合スイッチング装置に比べ大幅に低減することができることが確認された。
これにより、実施の形態４にかかる複合スイッチング装置は、実施の形態１にかかる複合スイッチング装置に比べて、ＢＳＩＡＦＥＴのビルトイン電圧以下の順方向電圧印加時であってもさらに大きな出力を取り出すことができるので電力損失の大幅な低減が可能となる。また、実施の形態４にかかる複合スイッチング装置のターンオン時間およびターンオフ時間は、それぞれ１８０ｎｓおよび３２０ｎｓであり、複合スイッチング装置の高速動作を実現することができた。
実施の形態４にかかる複合スイッチング装置を形成した直径３インチのＳｉＣウエハの湾曲高さを測定した。ＳｉＣウエハの湾曲高さは、実施の形態１と同様に約３００μｍ以下であった。実施の形態４にかかる複合スイッチング装置の作製過程におけるＳｉＣウエハの破損もごく少数にとどまり、複合スイッチング装置の製造ラインにおける許容範囲内であった。
また、実施の形態４にかかる複合スイッチング装置をＴＯ型のパッケージにダイボンディングやワイヤボンディングした前後でのリーク電流も顕著な増大はなく良好であった。また、１０００時間の通電試験によるオン電流およびオン電圧の増大はそれぞれ５０Ａ／ｃｍ2および０．２Ｖ以下にとどまった。これにより、実施の形態４にかかる複合スイッチング装置において、複合スイッチング装置を構成するエピタキシャル層に生じる積層欠陥等の増大などによる顕著な信頼性の低下は確認されなかった。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態５）
実施の形態５にかかる半導体装置は、４Ｈ−ＳｉＣからなる同一のＳｉＣ基板に複数の素子が形成された例えば２４ｋＶ級の耐圧を有する複合スイッチング装置である。実施の形態５にかかる複合スイッチング装置は、実施の形態１にかかる複合スイッチング装置のＩＧＢＴに代えて、ＩＧＢＴ領域にＦＳ−ＩＧＢＴ（Ｆｉｅｌｄ Ｓｔｏｐ ＩＧＢＴ）を配置している。
ＦＳ−ＩＧＢＴは、ｎバッファ層がもつ２つの機能、すなわち、空乏層の延びを止めるフィールドストップ機能とｐ+コレクタ層からのキャリア注入の抑制機能とを分離し、空乏層の延びを止めるフィールドストップ機能のみをｎバッファ層に残した構成となっている。ｐ+コレクタ層からのキャリア注入の抑制機能は、ｐ+コレクタ層の不純物濃度をパンチスルー型のＩＧＢＴの不純物濃度に比べて大幅に低い不純物濃度にすることにより達成している。ｐ+コレクタ層の不純物濃度を大幅に低くすることにより、ｎバッファ層からｐ+コレクタ層に注入された電子の多くはコレクタ電極に到達する。実施の形態５におけるｐ+コレクタ層は、いわゆる、トランスパレントコレクタである（以下、トランスパレントｐ+コレクタ層とする）。
このようにｐ+コレクタ層を低濃度化しキャリアの注入を抑制することにより、ｐ+コレクタ層側からキャリアが過剰に注入されることによって引き起こされる問題を抑制することができる。このため、ｐ+コレクタ層側からキャリアの過剰注入を抑制するために通常用いるキャリアのライフタイム制御が不要となる。ｐ+コレクタ層側からキャリアが過剰に注入されることによって引き起こされる問題とは、ＦＳ−ＩＧＢＴのターンオフ時に残存するキャリアが過剰になるためにターンオフ時間が長くなり、ターンオフ損失が著しく増大することである。
ライフタイム制御は、一般に、電子線照射、プロトンやヘリウム等の粒子線照射、または重金属のドーピング等を素子に施すことにより行うが、ライフタイム制御によってＳｉＣ基板に各種の結晶欠陥が形成される。このため、リーク電流の増大やオン時の順方向電圧の劣化などの問題が併発する虞がある。したがって、ライフタイム制御が不要となることにより、リーク電流の増大やオン時の順方向電圧の劣化などの問題を回避することができる。
実施の形態５にかかる複合スイッチング装置においては、ｎ-ドリフト層は、窒素ドープのエピタキシャル層である。ｎ-ドリフト層の厚さおよび不純物濃度は、例えば、それぞれ約２３０μｍおよび約９×１０13ｃｍ-3であってもよい。ｎバッファ層は、窒素ドープのエピタキシャル層である。ｎバッファ層の厚さおよび不純物濃度は、例えば、それぞれ約８μｍおよび約３×１０17ｃｍ-3であってもよい。ｎバッファ層の不純物濃度は、高耐圧にしては低い不純物濃度となっている。ｐ+コレクタ層は、例えばドーパントをＡｌとし、イオン注入によって形成される。ｐ+コレクタ層の厚さは、例えば約０．５μｍであってもよい。ｐ+コレクタ層の不純物濃度は、約８×１０17ｃｍ-3とパンチスルー型のＩＧＢＴに比べて低い不純物濃度である。
また、実施の形態５にかかる複合スイッチング装置において２４ｋＶ級の高耐圧を実現するために、隣り合うｐボディ層間の幅やＪＴＥの幅等が大きく設定されている。例えば、ＪＴＥは２ゾーン構成にしており、ＪＴＥのトータルの幅は８００μｍであってもよい。例えば、ｎ+チャネルストッパー側に設けたＪＴＥの幅および不純物濃度は、それぞれ３５０μｍおよび約１．８×１０17ｃｍ-3であってもよい。メサ部側に設けたＪＴＥの幅および不純物濃度は、それぞれ４５０μｍおよび約３．６ｘ１０17ｃｍ-3であってもよい。
実施の形態５にかかる複合スイッチング装置のＭＯＳＦＥＴセル、ＦＳ−ＩＧＢＴセル、ＪＴＥおよびｎチャネルストッパーの断面構造および平面レイアウトは、実施の形態１にかかる複合スイッチング装置のＭＯＳＦＥＴセル、ＩＧＢＴセル、ＪＴＥおよびｎチャネルストッパーの断面構造および平面レイアウトと同様である。
また、実施の形態５にかかる複合スイッチング装置において２４ｋＶ級の高耐圧を実現するためにＳｉＣ基板を構成するｎ-ドリフト層の厚さを例えば約２３０μｍと厚くしている。ウエハハンドリング時の破損を極力防ぐために素子全体の厚さを約２５０μｍ確保する場合、ｎドレイン層となるＳｉＣ支持基板の厚さが約２０μｍになるまでＳｉＣ支持基板を薄板化することができる。この結果、ＦＳ−ＩＧＢＴセルのｐ+コレクタ層を形成するために必要な凹部の異方性エッチングの深さを約２０μｍとすることができる。
異方性エッチングによって形成される凹部の深さが５０μｍ以上の場合、エッチング用のマスクが１回のエッチング中に劣化するため、マスクを形成しなおして複数回にわけて異方性エッチングを実施せざるをえない虞がある。したがって、ＳｉＣ基板の第２主面側（ｎドレイン層側）、すなわちＳｉＣ支持基板の第２主面に凹部を形成するためのエッチング深さが浅いことにより、複合スイッチング装置の製造工程を大幅に簡易化することができる。
次に、実施の形態５にかかる複合スイッチング装置の動作と代表的な特性について説明する。まず、実施の形態１と同様に、実施の形態５にかかる複合スイッチング装置をＴＯ型のパッケージに実装した後にゲート電圧２０Ｖを印加し、複合スイッチング装置の順方向出力特性を測定した。実施の形態１と同様に、複合スイッチング装置には、コレクタ−エミッタ間に印加される電圧Ｖｃｅが零Ｖ付近となったあたりからオン電流が流れ始めた。
さらにコレクタ−エミッタ間に印加される電圧Ｖｃｅを高くしていくことにより、複合スイッチング装置のオン電流はほぼ直線的に増大し、さらにコレクタ−エミッタ間に印加される電圧Ｖｃｅが２．７Ｖ付近となったあたりからオン電流が急増し始めた。この理由は、順方向の印加電圧零Ｖ付近からＭＯＳＦＥＴがオン状態となり、その後、順方向の印加電圧２．７Ｖ付近からＦＳ−ＩＧＢＴもオン状態となり、ＭＯＳＦＥＴによって流れるオン電流とＦＳ−ＩＧＢＴによって流れるオン電流とが重畳して流れるからである。
実施の形態５にかかる複合スイッチング装置において、印加電圧がＦＳ−ＩＧＢＴのビルトイン電圧以下での単位面積当たりのオン抵抗は約８９０ｍΩ・ｃｍ2であり、印加電圧がＦＳ−ＩＧＢＴのビルトイン電圧以上での単位面積当たりのオン抵抗は約６７ｍΩ・ｃｍ2であり極めて良好であった。このように、ＦＳ−ＩＧＢＴのビルトイン電圧以下の順電圧でも出力を取り出すことができるので電力損失の低減が可能となる。
また、実施の形態５にかかる複合スイッチング装置において、ゲート電圧を印加しない状態でコレクタ電極とソース電極およびエミッタ電極との間に順方向電圧を印加した。この場合、複合スイッチング装置は、リーク電流が流れるが良好な順阻止特性を示し、室温において順方向電圧２４．８ｋＶ付近でなだれ降伏を示した。
順方向電圧２０ｋＶでのリーク電流は、室温で２×１０-3Ａ／ｃｍ2以下と良好であった。また、複合スイッチング装置のターンオン時間およびターンオフ時間はそれぞれ４２０ｎｓおよび７６０ｎｓであり、複合スイッチング装置の高速動作を実現することができた。また、１０００時間の通電試験によるオン電圧の増大は０．３Ｖ以下にとどまり、複合スイッチング装置の顕著な信頼性の低下は確認されなかった。
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態６）
図１０は、実施の形態６にかかる半導体装置を示す断面図である。図１０に示す半導体装置は、４Ｈ−ＳｉＣからなる同一のＳｉＣ基板に形成された複数の素子から構成される例えば９ｋＶ級の耐圧を有する複合スイッチング装置である。実施の形態６にかかる複合スイッチング装置において、実施の形態５にかかる複合スイッチング装置と異なる点は、実施の形態５のフィールドストップ機能のみを有するｎバッファ層（以下、ｎフィールドストップ層とする）５８ａ，５８ｂがＩＧＢＴ領域３ａ，３ｂのみに形成されておりＭＯＳＦＥＴ領域２には形成されていない点と、ｎフィールドストップ層５８ａ，５８ｂがイオン注入によって形成されている点である。
ＩＧＢＴ領域３ａ，３ｂには、実施の形態５と同様に複数のＦＳ−ＩＧＢＴセルが並列に接続されてなるＦＳ−ＩＧＢＴが配置されている。具体的には、図１０に示すように、凹部５７ａ，５７ｂは、例えばｎ-ドリフト層１１に達する深さで設けられている。そして、凹部５７ａ，５７ｂの底面に露出するｎ-ドリフト層１１の表面層のみに、ｎフィールドストップ層５８ａ，５８ｂが設けられている。ｎフィールドストップ層５８ａ，５８ｂは、ＭＯＳＦＥＴ領域２には設けられていない。ＭＯＳＦＥＴ領域２においては、ＳｉＣ支持基板からなるｎ+ドレイン層５６がｎフィールドストップ層として機能する。
ＦＳ−ＩＧＢＴセルのトランスパレントｐ+コレクタ層５９ａ，５９ｂは、それぞれｎフィールドストップ層５８ａ，５８ｂの表面層に形成されている。トランスパレントｐ+コレクタ層５９ａ，５９ｂの端部およびｎ-ドリフト層１１側は、ｎフィールドストップ層５８ａ，５８ｂによって囲まれている。Ｔｉ膜５１０ａ，５１０ｂは、実施の形態１と同様に、トランスパレントｐ+コレクタ層５９ａ，５９ｂの表面に形成されている。ＩＧＢＴセルのおもて面素子構造３ａ＿０，３ｂ＿０は、実施の形態１のＩＧＢＴセルと同様である。ＭＯＳＦＥＴセルの断面構造は、実施の形態１のＭＯＳＦＥＴセルと同様である。
実施の形態６にかかる複合スイッチング装置のＭＯＳＦＥＴ領域２、ＩＧＢＴ領域３ａ，３ｂ、ＪＴＥ４およびｎチャネルストッパー５の平面レイアウトは、実施の形態１にかかる複合スイッチング装置と同様である。実施の形態６にかかる複合スイッチング装置のＭＯＳＦＥＴセルおよびＦＳ−ＩＧＢＴセルの各領域の不純物濃度および寸法は、実施の形態１にかかる複合スイッチング装置とほぼ同様である。
次に、実施の形態６にかかる複合スイッチング装置１の製造方法について説明する。まず、実施の形態１と同様に、ｎ+ドレイン層５６となるｎ型のＳｉＣ支持基板を用意する。次に、ＳｉＣ支持基板の第１主面に、実施の形態１と同様に、ｎ-ドリフト層１１をエピタキシャル成長させる。実施の形態６において、ＳｉＣ基板は、ｎ+ドレイン層５６となるＳｉＣ支持基板、後の工程でｎ-ドリフト層１１に形成されるｎフィールドストップ層５８ａ，５８ｂ、およびＳｉＣ支持基板表面にエピタキシャル成長させたｎ-ドリフト層１１が積層されてなる基板である。
次に、ＳｉＣ基板の第１主面側（ｎ-ドリフト層１１側）にＭＯＳＦＥＴセルのおもて面素子構造２およびＦＳ−ＩＧＢＴセルのおもて面素子構造２＿０，３ａ＿０，３ｂ＿０のうちの抵抗低減層、ｐボディ層、ｎ+ソース層およびｎ+エミッタ層を形成する工程から、ＳｉＣ基板の第２主面側（ｎ+ドレイン層５６側）に凹部５７ａ，５７ｂを形成する工程までを、実施の形態１と同様に行う。
次に、イオン注入によって、凹部５７ａ，５７ｂに露出するｎ+ドレイン層５６の底面に、ＦＳ−ＩＧＢＴセルのｎフィールドストップ層５８ａ，５８ｂを形成する。ｎフィールドストップ層５８ａ，５８ｂの厚さおよび不純物濃度は、それぞれ約０．８５μｍおよび約４×１０17ｃｍ-3であってもよい。ｎフィールドストップ層５８ａ，５８ｂを形成するイオン注入のドーパントは、例えば窒素であってもよい。
ｎフィールドストップ層５８ａ，５８ｂを形成するための凹部５７ａ，５７ｂの底面へのイオン注入により、凹部５７ａ，５７ｂの側壁や凸部５６ａ，５６ｂのｎ+ドレイン層５６にも同時に窒素がイオン注入される。しかし、ｎ+ドレイン層５６に注入される窒素はｎ+ドレイン層５６と同一の導電型であるため、ｎ+ドレイン層５６に窒素がイオン注入されることによって複合スイッチング装置の電気的特性が変化することはない。
次に、凸部５６ａ，５６ｂの表面から凹部５７ａ，５７ｂの側壁および底面にかけて、ＳｉＣ基板の第２主面の全面を保護膜で覆う。次に、フォトリソグラフィによって、トランスパレントｐ+コレクタ層５９ａ，５９ｂの形成領域である凹部５７ａ，５７ｂの底面を覆う保護膜の一部を除去する。これにより、ＳｉＣ基板の第２主面には、トランスパレントｐ+コレクタ層５９ａ，５９ｂの形成領域のみが開口する保護膜が残る。
次に、凹部５７ａ，５７ｂの底面に露出するｎ-ドリフト層１１に、トランスパレントｐ+コレクタ層５９ａ，５９ｂを形成するためのイオン注入を行う。トランスパレントｐ+コレクタ層５９ａ，５９ｂを形成するためのイオン注入のドーパントは、例えばＡｌであってもよい。トランスパレントｐ+コレクタ層５９ａ，５９ｂの厚さおよび不純物濃度は、それぞれ約０．２５μｍおよび約１．１×１０18ｃｍ-3であってもよい。次に、公知の方法でアニール処理を行うことにより、凹部５７ａ，５７ｂの底面に露出するｎ-ドリフト層１１の表面層にトランスパレントｐ+コレクタ層５９ａ，５９ｂが形成される。
このように形成されたトランスパレントｐ+コレクタ層５９ａ，５９ｂは、イオン注入されたＳｉＣ基板の第２主面側の表面以外はｎフィールドストップ層５８ａ，５８ｂで囲まれた状態になり好適である。
次に、ＭＯＳＦＥＴセルのおもて面素子構造２およびＦＳ−ＩＧＢＴセルのおもて面素子構造２＿０，３ａ＿０，３ｂ＿０のうち、まだ形成されていないゲート絶縁膜、ゲート電極 、ソース電極およびエミッタ電極や、パッシベーション膜を実施の形態１と同様に形成する。
次に、公知の方法でトランスパレントｐ+コレクタ層５９ａ，５９ｂの表面に、Ｔｉ膜５１０ａ，５１０ｂを形成する。Ｔｉ膜５１０ａ，５１０ｂは、トランスパレントｐ+コレクタ層５９ａ，５９ｂとのオーミックコンタクトを形成する。次に、凸部５６ｂからなるｎ+ドレイン層５６の表面に、ｎ+ドレイン層５６のコンタクトメタルとして機能するＮｉ膜（不図示）を形成する。Ｎｉ膜は、ｎ+ドレイン層５６とのオーミックコンタクトを形成する。
Ｎｉ膜は、凸部５６ｂから凹部５７ａ，５７ｂの側壁に跨って形成されてもよいし、凸部５６ｂから凹部５７ａ，５７ｂの底面に跨って形成されてもよい。次に、オーミックコンタクトが形成されたＮｉ膜の表面を含む、ＳｉＣ基板の第２主面全面、すなわちＳｉＣ支持基板の第２主面全面に、例えば厚さ約４μｍのＡｕ膜を形成し、Ｎｉ膜およびＡｕ膜からなるコレクタ電極５２０を形成する。凸部５６ｂの表面に形成されたコレクタ電極５２０は、ＭＯＳＦＥＴのドレイン電極として機能する。
次に、実施の形態６にかかる複合スイッチング装置の動作と代表的な特性について説明する。まず、実施の形態１と同様に、実施の形態６にかかる複合スイッチング装置をＴＯ型のパッケージに実装した後、ゲート電圧２０Ｖを印加して順方向出力特性を測定する。複合スイッチング装置には、実施の形態１と同様に、コレクタ−エミッタ間に印加される電圧Ｖｃｅが零Ｖ付近になったあたりからオン電流が流れ始めた。
さらにコレクタ−エミッタ間に印加される電圧Ｖｃｅを高くすることにより、複合スイッチング装置のオン電流はほぼ直線的に増大し、さらにコレクタ−エミッタ間に印加される電圧ＶｃｅがＦＳ−ＩＧＢＴのビルトイン電圧２．７Ｖ付近となったあたりからオン電流が急増し始めた。この理由は、順方向の印加電圧零Ｖ付近からＭＯＳＦＥＴがオン状態となり、その後、順方向の印加電圧２．７Ｖ付近からＦＳ−ＩＧＢＴもオン状態となり、ＭＯＳＦＥＴによって流れるオン電流とＦＳ−ＩＧＢＴによって流れるオン電流とが重畳して流れるからである。
実施の形態６にかかる複合スイッチング装置において、印加電圧がＦＳ−ＩＧＢＴのビルトイン電圧以下での単位面積当たりのオン抵抗は約１５１ｍΩ・ｃｍ2であり、印加電圧がＦＳ−ＩＧＢＴのビルトイン電圧以上での単位面積当たりのオン抵抗は約２７ｍΩ・ｃｍ2であり極めて良好であった。このように、ＦＳ−ＩＧＢＴのビルトイン電圧以下の順電圧でも出力を取り出すことができるので電力損失の大幅な低減が可能となる。
また、実施の形態６にかかる複合スイッチング装置において、ゲート電圧を印加しない状態でコレクタ電極とソース電極およびエミッタ電極との間に順方向電圧を印加した。この場合、複合スイッチング装置は、リーク電流が流れるが良好な順阻止特性を示し、室温において順方向電圧９．１ｋＶ付近でなだれ降伏を示した。また、複合スイッチング装置のターンオン時間およびターンオフ時間は、それぞれ２４０ｎｓおよび４２０ｎｓであり、複合スイッチング装置の高速動作を実現することができた。また、１０００時間の通電試験によるオン電圧の増大は０．３Ｖ以下にとどまり、複合スイッチング装置の顕著な信頼性の低下は確認されなかった。
以上、説明したように、実施の形態６によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、ＭＯＳＦＥＴセルおよびＩＧＢＴセルの各領域の不純物濃度や厚さなどを種々変更し、２５ｋＶ級や５０ｋＶ級のさらに耐圧の高い複合スイッチング装置を構成してもよい。複合スイッチング装置の耐圧を高く設定した場合、より空乏層を広げて電界を緩和する必要があり、ｎ-ドリフト層が厚く形成される。ＳｉＣ基板を構成するｎ-ドリフト層を厚く形成した分だけ、ＳｉＣ基板の第２主面側（ｎドレイン層側）、すなわちＳｉＣ支持基板の第２主面に凹部を形成するエッチングの加工深さを浅くすることができ、複合スイッチング装置を容易に作製することができる。
また、電界緩和層をＪＴＥとした場合について説明したが、ＪＴＥに代えて、ＦＬＲ（Ｆｉｅｌｄ ｌｉｍｉｔｔｉｎｇ ｒｉｎｇ）やＲＥＳＵＲＦ等の他の電界緩和層や不純物濃度の異なる複数の領域からなるＪＴＥを設けても同様の効果を得ることができる。また、ＭＯＳＦＥＴセルおよびＩＧＢＴセルの平面形状も種々変更可能である。ユニポーラトランジスタおよびバイポーラトランジスタの平面形状や面積比も複合スイッチング装置の仕様に合わせて変更し最適化を図ることが可能である。
また、ＳｉＣ支持基板の第２主面に設けた凹部および凸部の個数は、上述した実施の形態で説明した１〜３個の場合に限らず、種々増減可能である。さらに、ワイドギャップ半導体材料としＳｉＣを用いて説明したが、ＧａＮやダイヤモンドなど他のワイドギャップ半導体を用いてもよいし、複数の異なるワイドギャップ半導体で構成するヘテロ接合構造のワイドギャップ半導体、例えばＳｉＣを支持基板としＧａＮでＳｉＣ基板を置き換えたヘテロ接合構造のワイドギャップ半導体を用いてもよい。また、ＭＯＳＦＥＴセルのｎ+ドレイン層のコンタクトメタルとして機能するＮｉ膜は、凸部の表面のみに形成されてもよいし、凸部の表面から凹部の側壁に跨って形成されてもよい。
以上のように、本発明にかかる半導体装置は、高性能で高耐圧を有する複合スイッチング装置に適用することができる。また、高濃度のｎ基板の形成が困難なワイドギャップ半導体材料の場合にも応用展開することが可能である。また、配電系統に直結する高耐圧インバータ等に利用することができる。この場合はトランスを除去することもでき、システムの大幅な小型軽量化や省エネルギー化が可能になる。現在の配電系統にとどまらず、次世代の系統網であるスマートグリッドへの利用が可能である。また、大型ファンやポンプ、圧延機といった産業用機器の制御装置にも利用することが可能である。
１，２２１ 複合スイッチング装置
２，２２２ ＭＯＳＦＥＴ（ユニポーラトランジスタ）領域
２＿０ ＭＯＳＦＥＴのおもて面素子構造
３ａ，３ｂ，２２３ ＩＧＢＴ（バイポーラトランジスタ）領域
３ａ＿０，３ｂ＿０ ＩＧＢＴのおもて面素子構造
３ｂ＿１，３ｂ＿２ ＩＧＢＴセル
４，２２４ ＪＴＥ
５，２２５ ｎチャネルストッパー
６，３６，４６ ｎドレイン層
６ａ，６ｂ，５６ａ，５６ｂ 凸部
７ａ，７ｂ，５７ａ，５７ｂ 凹部
８，３８，４８ ｎバッファ層
５８ａ，５８ｂ ｎフィールドストップ層
９ａ，９ｂ，３９、４９、５９ａ、５９ｂ ｐ+コレクタ層
２３ａ，２３ｂ，３１３ａ，４１３ａ ｎ+エミッタ層
１０ａ，１０ｂ，４０，５０，５１０ａ、５１０ｂ Ｔｉ膜
１１，３１１，４１１，５１１ ｎ-ドリフト層
１２，２２ａ，２２ｂ ｐボディ層
１３，３１３ｂ，４１３ｂ ｎ+ソース層
１４，２４ａ，２４ｂ ｐ+コンタクト層
１５，３１５ｂ，４１５ｂ ソース電極
１６ａ，１６ｂ，２６ａ，２６ｂ ゲート絶縁膜
１７ａ，１７ｂ，２７ａ，２７ｂ、３１７ａ，３１７ｂ，４１７ａ，４１７ｂ ゲート電極（第１ゲート電極）
２０、３２０，４２０、５２０ コレクタ電極（ドレイン電極）
２０ａ，３２０ａ，４２０ａ Ｎｉ膜
２０ｂ，３２０ｂ，４２０ｂ Ａｕ膜
２５ａ，２５ｂ，３１５ａ，４１５ａ エミッタ電極
３１６ａ，３１６ｂ，４１６ａ，４１６ｂ ｐ接合ゲート層
３２１ａ，３２１ｂ チャネル
４２２ａ，４２２ｂ ｐ埋め込みゲート層
４２３ａ，４２３ｂ 第２ゲート電極

Claims (15)

  1. シリコンよりもバンドギャップの広い半導体材料からなる第１導電型の半導体基板に、少なくとも１つ以上のバイポーラトランジスタおよび少なくとも１つ以上のユニポーラトランジスタを設けた半導体装置であって、
    前記半導体基板の第１主面側で前記半導体基板を構成する第１導電型の第１半導体層と、
    前記半導体基板の第２主面側で前記半導体基板を構成する、前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられ、少なくとも前記第１半導体層に接する第１導電型の第３半導体層と、
    前記半導体基板の第２主面側に設けられ、前記第２半導体層を貫通して前記第３半導体層に達する凹部と、
    前記凹部の底面に設けられ、前記第３半導体層に接する第２導電型の第４半導体層と、
    前記第４半導体層に接する前記バイポーラトランジスタの出力電極と、
    前記半導体基板の第１主面側の、前記凹部に対応した位置に設けられた前記バイポーラトランジスタの入力電極および制御電極と、
    前記半導体基板の第２主面側に、前記凹部に対応して形成された凸部と、
    前記凸部の表面に設けられ、前記バイポーラトランジスタの出力電極に電気的に接続された前記ユニポーラトランジスタの出力電極と、
    前記半導体基板の第１主面側の、前記凸部に対応した位置に設けられ、前記バイポーラトランジスタの入力電極に電気的に接続された前記ユニポーラトランジスタの入力電極と、
    前記半導体基板の第１主面側の、前記凸部に対応した位置に設けられ、前記バイポーラトランジスタの制御電極に電気的に接続された前記ユニポーラトランジスタの制御電極と、
    を備えることを特徴とする半導体装置。
  2. 前記ユニポーラトランジスタおよび前記バイポーラトランジスタは、電気的に並列に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記凹部は、複数設けられ、
    前記半導体基板の前記凹部に対応した位置に、それぞれ前記バイポーラトランジスタが設けられ、
    複数の前記バイポーラトランジスタの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記凸部は、複数設けられ、
    前記半導体基板の前記凸部に対応した位置に、それぞれ前記ユニポーラトランジスタが設けられ、
    複数の前記ユニポーラトランジスタの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記バイポーラトランジスタは、複数のバイポーラトランジスタセルからなり、
    複数の前記バイポーラトランジスタセルの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記ユニポーラトランジスタは、複数のユニポーラトランジスタセルからなり、
    複数の前記ユニポーラトランジスタセルの各入力電極、各出力電極および各制御電極は、それぞれ電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１半導体層の、前記凹部に対応する位置の表面層に選択的に設けられた前記バイポーラトランジスタの第２導電型の第５半導体層と、
    前記第５半導体層の表面層に選択的に設けられた前記バイポーラトランジスタの第１導電型の第６半導体層と、をさらに備え、
    前記バイポーラトランジスタの入力電極は、前記第６半導体層に接することを特徴とする請求項１に記載の半導体装置。
  8. 前記第１半導体層の、前記凸部に対応する位置の表面層に選択的に設けられた前記ユニポーラトランジスタの第２導電型の第７半導体層と、
    前記第７半導体層の表面層に選択的に設けられた前記ユニポーラトランジスタの第１導電型の第８半導体層と、をさらに備え、
    前記ユニポーラトランジスタの入力電極は、前記第８半導体層に接することを特徴とする請求項１に記載の半導体装置。
  9. 前記バイポーラトランジスタは、前記半導体基板と前記バイポーラトランジスタの制御電極との間で前記半導体基板に接してゲート絶縁膜が設けられた絶縁ゲート構造を有し、
    前記ユニポーラトランジスタは、前記半導体基板と前記ユニポーラトランジスタの制御電極との間で前記半導体基板に接してゲート絶縁膜が設けられた絶縁ゲート構造を有することを特徴とする請求項１に記載の半導体装置。
  10. 前記第１半導体層の、前記凹部に対応する位置の表面層に選択的に設けられた前記バイポーラトランジスタの第１導電型の第６半導体層と、
    前記第１半導体層の、前記凹部に対応する位置の表面層に、前記第６半導体層と離れて選択的に設けられた前記バイポーラトランジスタの第２導電型の第９半導体層と、
    前記第１半導体層の、前記凸部に対応する位置の表面層に選択的に設けられた前記ユニポーラトランジスタの第１導電型の第８半導体層と、
    前記第１半導体層の、前記凸部に対応する位置の表面層に、前記第８半導体層と離れて選択的に設けられた前記ユニポーラトランジスタの第２導電型の第１０半導体層と、をさらに備え、
    前記バイポーラトランジスタは、前記第９半導体層に接して前記バイポーラトランジスタの制御電極が設けられたゲート構造を有し、
    前記ユニポーラトランジスタは、前記第１０半導体層に接して前記ユニポーラトランジスタの制御電極が設けられたゲート構造を有することを特徴とする請求項１に記載の半導体装置。
  11. 前記第４半導体層は、前記凹部の底面に露出する前記第３半導体層の表面に成長させたエピタキシャル層であることを特徴とする請求項１に記載の半導体装置。
  12. 前記第４半導体層は、前記凹部の底面に露出する前記第３半導体層に第２導電型不純物を注入することによって形成された半導体層であることを特徴とする請求項１に記載の半導体装置。
  13. 前記バイポーラトランジスタおよび前記ユニポーラトランジスタを囲む電界緩和領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
  14. 前記電界緩和領域は、前記半導体基板の、外周部に設けられた凸部に対応する位置に設けられていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記第３半導体層は、さらに前記第２半導体層に接することを特徴とする請求項１に記載の半導体装置。
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