JPH10321877A - 高耐圧電力用半導体装置 - Google Patents
高耐圧電力用半導体装置Info
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- JPH10321877A JPH10321877A JP10050745A JP5074598A JPH10321877A JP H10321877 A JPH10321877 A JP H10321877A JP 10050745 A JP10050745 A JP 10050745A JP 5074598 A JP5074598 A JP 5074598A JP H10321877 A JPH10321877 A JP H10321877A
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Abstract
(57)【要約】
【課題】必要な耐圧を確保するために、厚いｎ型カソー
ド基板を使用しても、順方向電圧降下、逆回復損失等の
素子特性の劣化を防止できる高耐圧電力用半導体装置を
実現する。 【解決手段】ｎ型カソード層１の表面または裏面に凹部
を形成し、この凹部が形成された厚さの薄い領域にｐ型
アノード層２，３を形成する。さらにｐ型アノード層２
の周囲にｐ型リサーフ層４を形成する。このとき、ｐ型
リサーフ層４の形成される領域に複数の段差が形成され
るようにする。
ド基板を使用しても、順方向電圧降下、逆回復損失等の
素子特性の劣化を防止できる高耐圧電力用半導体装置を
実現する。 【解決手段】ｎ型カソード層１の表面または裏面に凹部
を形成し、この凹部が形成された厚さの薄い領域にｐ型
アノード層２，３を形成する。さらにｐ型アノード層２
の周囲にｐ型リサーフ層４を形成する。このとき、ｐ型
リサーフ層４の形成される領域に複数の段差が形成され
るようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオードやＩＧ
ＢＴ等の高耐圧電力用半導体素子を含む半導体装置に関
する。
ＢＴ等の高耐圧電力用半導体素子を含む半導体装置に関
する。
【０００２】
【従来の技術】電力制御を行なう高耐圧半導体装置に用
いられる高耐圧半導体素子の１つとして、高耐圧ダイオ
ードがある。図５５に、従来の高耐圧ダイオードの断面
図を示す。
いられる高耐圧半導体素子の１つとして、高耐圧ダイオ
ードがある。図５５に、従来の高耐圧ダイオードの断面
図を示す。
【０００３】図５５において、８１は高抵抗の第１のｎ
型カソード層（半導体基板）を示しており、このｎ型カ
ソード層８１の表面には、第１のｐ型アノード層８２が
選択的に形成されている。この第１のｐ型アノード層８
２の表面には、高不純物濃度の第２のｐ型アノード層８
３が選択的に形成されている。
型カソード層（半導体基板）を示しており、このｎ型カ
ソード層８１の表面には、第１のｐ型アノード層８２が
選択的に形成されている。この第１のｐ型アノード層８
２の表面には、高不純物濃度の第２のｐ型アノード層８
３が選択的に形成されている。
【０００４】また、ｎ型カソード層８１の表面には、電
界緩和構造（接合終端構造）である低不純物濃度のｐ型
リサーフ層８４がｐ型アノード層に接してその周囲に形
成されている。さらに、ｎ型カソード層８１の表面に
は、高不純物濃度のｎ型チャネルストッパ層８５がｐ型
リサーフ層８４から所定距離離れてその外側に形成され
ている。
界緩和構造（接合終端構造）である低不純物濃度のｐ型
リサーフ層８４がｐ型アノード層に接してその周囲に形
成されている。さらに、ｎ型カソード層８１の表面に
は、高不純物濃度のｎ型チャネルストッパ層８５がｐ型
リサーフ層８４から所定距離離れてその外側に形成され
ている。
【０００５】また、第２のｐ型アノード層８３の縁から
第１のｐ型アノード層８２、ｐ型リサーフ層８４、ｎ型
カソード層８１、ｎ型チャネルストッパ層８５にまたが
る領域上には高抵抗膜８６が設けられている。なお、高
抵抗膜８６の代わりに、絶縁膜が設けられているものも
ある。
第１のｐ型アノード層８２、ｐ型リサーフ層８４、ｎ型
カソード層８１、ｎ型チャネルストッパ層８５にまたが
る領域上には高抵抗膜８６が設けられている。なお、高
抵抗膜８６の代わりに、絶縁膜が設けられているものも
ある。
【０００６】一方、高抵抗の第１のｎ型カソード層８１
の裏面には、それよりも高不純物濃度の第２のｎ型カソ
ード層８７が形成されている。このｎ型カソード層８７
にはカソード電極８８が設けられている。また、第２の
ｐ型アノード層８３にはアノード電極８９、ｎ型チャネ
ルストッパ層８５には電極９０が設けられている。９１
は絶縁膜を示している。
の裏面には、それよりも高不純物濃度の第２のｎ型カソ
ード層８７が形成されている。このｎ型カソード層８７
にはカソード電極８８が設けられている。また、第２の
ｐ型アノード層８３にはアノード電極８９、ｎ型チャネ
ルストッパ層８５には電極９０が設けられている。９１
は絶縁膜を示している。
【０００７】しかしながら、この種の従来の高耐圧ダイ
オードには、以下のような問題がある。すなわち、高耐
圧化を図るために、ｎ型カソード層８１を厚くする必要
があるが、ｎ型カソード層８１が厚くなると、その分、
順方向電圧降下、逆回復損失が大きくなるなど素子特性
が劣化するという問題が起こる。最悪の場合、装置の破
壊につながる。
オードには、以下のような問題がある。すなわち、高耐
圧化を図るために、ｎ型カソード層８１を厚くする必要
があるが、ｎ型カソード層８１が厚くなると、その分、
順方向電圧降下、逆回復損失が大きくなるなど素子特性
が劣化するという問題が起こる。最悪の場合、装置の破
壊につながる。
【０００８】一方、インバータ回路やチョッパ回路等の
スイッチング回路に対して、装置の小型化と高性能化の
ニーズが近年ますます強くなっている。
スイッチング回路に対して、装置の小型化と高性能化の
ニーズが近年ますます強くなっている。
【０００９】図５６は、従来のＩＧＢＴを用いたインバ
ータの主回路構成を示す。インバータ回路では、モータ
制御のように負荷にインダクタンス成分を含むため、ス
イッチング素子（ここでは、ＩＧＢＴ）Ｔｒ１−Ｔｒ４
を選択的にターンオフしたとき、負荷のインダクタンス
に蓄えられたエネルギーを放出する必要がある。この電
気エネルギーを還流するために、還流ダイオードＤ１−
Ｄ４がＩＧＢＴに逆並列に接続される。
ータの主回路構成を示す。インバータ回路では、モータ
制御のように負荷にインダクタンス成分を含むため、ス
イッチング素子（ここでは、ＩＧＢＴ）Ｔｒ１−Ｔｒ４
を選択的にターンオフしたとき、負荷のインダクタンス
に蓄えられたエネルギーを放出する必要がある。この電
気エネルギーを還流するために、還流ダイオードＤ１−
Ｄ４がＩＧＢＴに逆並列に接続される。
【００１０】このような従来の半導体装置では、ＩＧＢ
Ｔと還流ダイオードのそれぞれにおいて、電源電圧以上
の耐圧を得るために、半導体チップ内で一定面積以上の
接合終端領域が必要となる。このため、チップ面積の縮
小が難しく、高電流密度化が困難である。また、モジュ
ールとする場合、ＩＧＢＴに個別素子の還流ダイオード
が外付けで接続される。すなわち、ＩＧＢＴチップと還
流ダイオードチップが同一基板上に載置され、それぞれ
チップ上の電極と外部導出電極の間が配線で接続され
る。この構成では、接続配線のインダクタンスのため
に、高速化が困難である。
Ｔと還流ダイオードのそれぞれにおいて、電源電圧以上
の耐圧を得るために、半導体チップ内で一定面積以上の
接合終端領域が必要となる。このため、チップ面積の縮
小が難しく、高電流密度化が困難である。また、モジュ
ールとする場合、ＩＧＢＴに個別素子の還流ダイオード
が外付けで接続される。すなわち、ＩＧＢＴチップと還
流ダイオードチップが同一基板上に載置され、それぞれ
チップ上の電極と外部導出電極の間が配線で接続され
る。この構成では、接続配線のインダクタンスのため
に、高速化が困難である。
【００１１】また、ＩＧＢＴ単体についても、低損失化
が求められている。図５７は、この種のＩＧＢＴの構成
を示す断面図である。このＩＧＢＴでは、高抵抗のｎ型
ベース層（半導体基板）１０１の一方の面にｐ型ドレイ
ン層１０２が形成されている。一方、ｎ型ベース層１０
１の他方の面にｐ型ベース層１０４が選択的に形成さ
れ、ｐ型ベース層１０４内にはｎ型ソース層１０５が形
成されている。さらに、ｎ型ベース層１０１とｎ型ソー
ス層１０５との間のｐ型ベース層１０４上には、ゲート
絶縁膜１０６を介してゲート電極１０７が形成されてい
る。なお、これらゲート電極１０７、ゲート絶縁膜１０
６、ｐ型ベース層１０４、ｎ型ベース層１０１及びｎ型
ソース層１０５により、ＣＨ１をチャネル領域とする電
子注入用ＭＯＳＦＥＴが構成されている。ｐ型ドレイン
層１０２上にはドレイン電極１０８が形成され、ｎ型ソ
ース層１０５上及びｐ型ベース層１０４上にはソース電
極１０９が形成されている。
が求められている。図５７は、この種のＩＧＢＴの構成
を示す断面図である。このＩＧＢＴでは、高抵抗のｎ型
ベース層（半導体基板）１０１の一方の面にｐ型ドレイ
ン層１０２が形成されている。一方、ｎ型ベース層１０
１の他方の面にｐ型ベース層１０４が選択的に形成さ
れ、ｐ型ベース層１０４内にはｎ型ソース層１０５が形
成されている。さらに、ｎ型ベース層１０１とｎ型ソー
ス層１０５との間のｐ型ベース層１０４上には、ゲート
絶縁膜１０６を介してゲート電極１０７が形成されてい
る。なお、これらゲート電極１０７、ゲート絶縁膜１０
６、ｐ型ベース層１０４、ｎ型ベース層１０１及びｎ型
ソース層１０５により、ＣＨ１をチャネル領域とする電
子注入用ＭＯＳＦＥＴが構成されている。ｐ型ドレイン
層１０２上にはドレイン電極１０８が形成され、ｎ型ソ
ース層１０５上及びｐ型ベース層１０４上にはソース電
極１０９が形成されている。
【００１２】次に、このような半導体装置の動作を説明
する。ドレイン電極１０８に正電圧、ソース電極１０９
に負電圧が印加されている時、ソースよりも正となる正
電圧をゲート電極１０７に印加すると、ｐ型ベース層１
０４のゲート電極１０７に接した表面がｎ型に反転し、
電子ｅがｎ型ソース層１０５から反転層を介してｎ型ベ
ース層１０１に注入されてｐ型ドレイン層１０２に到達
する。これに伴い、ｐ型ドレイン層２から正孔ｈがｎ型
ベース層１０１に注入される。このようにｎ型ベース層
１０１に電子ｅと正孔ｈの両方が注入され、伝導度変調
が起こってオン電圧が低減可能となる。
する。ドレイン電極１０８に正電圧、ソース電極１０９
に負電圧が印加されている時、ソースよりも正となる正
電圧をゲート電極１０７に印加すると、ｐ型ベース層１
０４のゲート電極１０７に接した表面がｎ型に反転し、
電子ｅがｎ型ソース層１０５から反転層を介してｎ型ベ
ース層１０１に注入されてｐ型ドレイン層１０２に到達
する。これに伴い、ｐ型ドレイン層２から正孔ｈがｎ型
ベース層１０１に注入される。このようにｎ型ベース層
１０１に電子ｅと正孔ｈの両方が注入され、伝導度変調
が起こってオン電圧が低減可能となる。
【００１３】一方、ターンオフ動作の際には、ソースに
対して負である負電圧が絶縁ゲート１０７に印加され
る。これにより、ゲート電極１０７直下に形成されてい
た反転層が消失して電子注入が止まる。一方、ｎ型ベー
ス層１０１中の正孔ｈは、その一部がｐ型ベース層１０
４を介してソース電極１０９に排出され、残りの正孔ｈ
は、電子ｅと再結合して消滅する。これにより、半導体
装置はターンオフする。
対して負である負電圧が絶縁ゲート１０７に印加され
る。これにより、ゲート電極１０７直下に形成されてい
た反転層が消失して電子注入が止まる。一方、ｎ型ベー
ス層１０１中の正孔ｈは、その一部がｐ型ベース層１０
４を介してソース電極１０９に排出され、残りの正孔ｈ
は、電子ｅと再結合して消滅する。これにより、半導体
装置はターンオフする。
【００１４】しかしながら、上述のような従来のＩＧＢ
Ｔでは、その導通状態において、電子ｅ及び正孔ｈがｎ
ベース層１０１とｐ型ドレイン層１０２との間に形成さ
れるｐｎ接合によるポテンシャル障壁を越える必要があ
る。すなわち、図５８の電流−電圧特性図に示すよう
に、ｐｎ接合による電圧降下として、約０．７Ｖ程度の
ビルトイン電圧分だけオン抵抗が増大する。このため、
従来のＩＧＢＴでは、導通状態のオン抵抗を十分に低減
できないという問題がある。
Ｔでは、その導通状態において、電子ｅ及び正孔ｈがｎ
ベース層１０１とｐ型ドレイン層１０２との間に形成さ
れるｐｎ接合によるポテンシャル障壁を越える必要があ
る。すなわち、図５８の電流−電圧特性図に示すよう
に、ｐｎ接合による電圧降下として、約０．７Ｖ程度の
ビルトイン電圧分だけオン抵抗が増大する。このため、
従来のＩＧＢＴでは、導通状態のオン抵抗を十分に低減
できないという問題がある。
【００１５】
【発明が解決しようとする課題】上述の如く、従来の高
耐圧ダイオードは、高耐圧化を図るために、ｎ型カソー
ド層（半導体基板）を厚くする必要があった。しかしな
がら、ｎ型カソード層が厚くなると、順方向電圧降下、
逆回復損失等の素子特性が劣化するという問題があっ
た。
耐圧ダイオードは、高耐圧化を図るために、ｎ型カソー
ド層（半導体基板）を厚くする必要があった。しかしな
がら、ｎ型カソード層が厚くなると、順方向電圧降下、
逆回復損失等の素子特性が劣化するという問題があっ
た。
【００１６】本発明の第１の目的は、素子特性の劣化を
招かずに、必要な耐圧を確保できる高耐圧電力用半導体
装置を提供することにある。
招かずに、必要な耐圧を確保できる高耐圧電力用半導体
装置を提供することにある。
【００１７】また、従来の電力用半導体装置では、スイ
ッチング素子に還流ダイオードを外付けで逆並列接続す
るために高電流密度化が難しく、接続配線のために高速
化が困難であるという問題がある。
ッチング素子に還流ダイオードを外付けで逆並列接続す
るために高電流密度化が難しく、接続配線のために高速
化が困難であるという問題がある。
【００１８】本発明の第２の目的は、従来よりも構成が
簡素で小型化と高性能化が図れる電力用半導体装置を提
供することにある。
簡素で小型化と高性能化が図れる電力用半導体装置を提
供することにある。
【００１９】また、従来の電力用半導体装置では、オン
電圧をビルトイン電圧以下には低減し得ないという問題
がある。
電圧をビルトイン電圧以下には低減し得ないという問題
がある。
【００２０】本発明の第３の目的は、通電時に零電圧か
ら電流が立上がると共に、低電流領域から高電流領域に
亙ってオン抵抗が小さい電力用半導体装置を提供するこ
とにある。
ら電流が立上がると共に、低電流領域から高電流領域に
亙ってオン抵抗が小さい電力用半導体装置を提供するこ
とにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る高耐圧電力用半導体装置
は、第１と第２の主面を有し、前記第１および第２の主
面のいずれかに凹部を有する高抵抗の第１導電型の半導
体基板と、前記半導体基板の前記凹部が形成された領域
に、少なくともその１部が形成された、電界緩和構造を
有する電力用半導体素子とを具備することを特徴とす
る。
に、本発明の請求項１に係る高耐圧電力用半導体装置
は、第１と第２の主面を有し、前記第１および第２の主
面のいずれかに凹部を有する高抵抗の第１導電型の半導
体基板と、前記半導体基板の前記凹部が形成された領域
に、少なくともその１部が形成された、電界緩和構造を
有する電力用半導体素子とを具備することを特徴とす
る。
【００２２】本発明の第１の態様（請求項２）に係る電
力用半導体装置においては、前記電力用半導体素子が活
性領域を有する主素子と第２導電型の前記電界緩和構造
を含み、前記半導体素子の前記主素子が形成された前記
半導体基板の高抵抗部分の厚さが、前記電界緩和構造下
の前記半導体基板の高抵抗部分の厚さよりも小さいこと
を特徴とする。
力用半導体装置においては、前記電力用半導体素子が活
性領域を有する主素子と第２導電型の前記電界緩和構造
を含み、前記半導体素子の前記主素子が形成された前記
半導体基板の高抵抗部分の厚さが、前記電界緩和構造下
の前記半導体基板の高抵抗部分の厚さよりも小さいこと
を特徴とする。
【００２３】前記電界緩和構造は、前記第１の主面に形
成された前記凹部の底部表面および側壁部表面から前記
凹部を取り囲む前記第１の主面に達する領域に形成さ
れ、かつ第１導電型の前記半導体基板との界面に複数の
段差を有することを特徴とする（請求項３）。
成された前記凹部の底部表面および側壁部表面から前記
凹部を取り囲む前記第１の主面に達する領域に形成さ
れ、かつ第１導電型の前記半導体基板との界面に複数の
段差を有することを特徴とする（請求項３）。
【００２４】前記電界緩和構造は、リサーフ層およびガ
ードリングのいずれかを含むことを特徴とする（請求項
４）。
ードリングのいずれかを含むことを特徴とする（請求項
４）。
【００２５】前記半導体素子がダイオードであり、前記
ダイオードの第２導電型アノード層が、前記第１導電型
の半導体基板との界面に複数の段差を有することを特徴
とする（請求項５）。
ダイオードの第２導電型アノード層が、前記第１導電型
の半導体基板との界面に複数の段差を有することを特徴
とする（請求項５）。
【００２６】前記半導体素子がＩＧＢＴであり、前記Ｉ
ＧＢＴの第２導電型ベース層下の前記半導体基板の高抵
抗部分の厚さが、前記ＩＧＢＴの終端部に設けられた前
記電界緩和構造下の前記半導体基板の高抵抗部分の厚さ
より小さいことを特徴とする（請求項６）。
ＧＢＴの第２導電型ベース層下の前記半導体基板の高抵
抗部分の厚さが、前記ＩＧＢＴの終端部に設けられた前
記電界緩和構造下の前記半導体基板の高抵抗部分の厚さ
より小さいことを特徴とする（請求項６）。
【００２７】本発明では、高抵抗の第１導電型の半導体
基板として、表面に凹部が形成されたものが用いられて
いる。そして、高耐圧半導体素子が凹部の厚さの薄い領
域に形成されている。このため、半導体基板が厚くて
も、高耐圧半導体素子の厚さは凹部の深さに対応した薄
いものとなる。
基板として、表面に凹部が形成されたものが用いられて
いる。そして、高耐圧半導体素子が凹部の厚さの薄い領
域に形成されている。このため、半導体基板が厚くて
も、高耐圧半導体素子の厚さは凹部の深さに対応した薄
いものとなる。
【００２８】したがって、電界緩和構造の効率を高める
ために半導体基板を厚くしても、高耐圧半導体素子の順
方向電圧降下、逆回復損失等の素子特性の劣化を招かず
に済む。
ために半導体基板を厚くしても、高耐圧半導体素子の順
方向電圧降下、逆回復損失等の素子特性の劣化を招かず
に済む。
【００２９】また、半導体ウェハが大口径化するにつ
れ、強度の観点から半導体基板を厚くせざるを得ない場
合でも、高耐半導体素子の厚さは凹部の深さに対応した
薄いものとすることができる。これにより、素子特性の
劣化を招かずに、半導体基板の厚さを任意に設定するこ
とができ、必要な耐圧を確保できる高耐圧半導体装置を
実現できるようになる。
れ、強度の観点から半導体基板を厚くせざるを得ない場
合でも、高耐半導体素子の厚さは凹部の深さに対応した
薄いものとすることができる。これにより、素子特性の
劣化を招かずに、半導体基板の厚さを任意に設定するこ
とができ、必要な耐圧を確保できる高耐圧半導体装置を
実現できるようになる。
【００３０】また、本発明によれば、半導体基板との界
面に複数の段差を有する電界緩和構が用いられているの
で、段差がない従来の電界緩和構造が用いられた場合に
比べて、電界が集中する箇所が増し、電界を積分して得
られる耐圧が高くなる。これにより、従来の電界緩和構
造に比べて、耐圧の高い高耐圧半導体装置を実現できる
ようになる。
面に複数の段差を有する電界緩和構が用いられているの
で、段差がない従来の電界緩和構造が用いられた場合に
比べて、電界が集中する箇所が増し、電界を積分して得
られる耐圧が高くなる。これにより、従来の電界緩和構
造に比べて、耐圧の高い高耐圧半導体装置を実現できる
ようになる。
【００３１】また、本発明では、高抵抗の第１導電型の
半導体基板として、第１の主面（表面）と第２の主面
（裏面）に凹部が形成されたものを用いてもよい。そし
て、高耐圧半導体素子が表面と裏面の凹部との間の部分
に形成されている。このため、半導体基板が厚くても、
高耐圧半導体素子の厚さは凹部の深さに対応した薄いも
のとなる。
半導体基板として、第１の主面（表面）と第２の主面
（裏面）に凹部が形成されたものを用いてもよい。そし
て、高耐圧半導体素子が表面と裏面の凹部との間の部分
に形成されている。このため、半導体基板が厚くても、
高耐圧半導体素子の厚さは凹部の深さに対応した薄いも
のとなる。
【００３２】表面に段差を設ける場合には、微細パター
ン形成プロセスによる制約で段差をあまり大きくできな
いの対し、裏面に段差を設ける場合には、このような制
約がなく、広範囲で半導体基板の厚さを設定することが
できる。これにより、素子特性の劣化を招かずに、半導
体基板の厚さを広範囲で任意に設定することができ、必
要な耐圧を確保できる高耐圧半導体装置を実現できるよ
うになる。
ン形成プロセスによる制約で段差をあまり大きくできな
いの対し、裏面に段差を設ける場合には、このような制
約がなく、広範囲で半導体基板の厚さを設定することが
できる。これにより、素子特性の劣化を招かずに、半導
体基板の厚さを広範囲で任意に設定することができ、必
要な耐圧を確保できる高耐圧半導体装置を実現できるよ
うになる。
【００３３】本発明の第２の態様（請求項７）に係る高
耐圧電力用半導体装置は、前記凹部が形成された領域に
還流ダイオードが形成され、前記凹部が形成された領域
以外の領域にＩＧＢＴが形成されることを特徴とする。
耐圧電力用半導体装置は、前記凹部が形成された領域に
還流ダイオードが形成され、前記凹部が形成された領域
以外の領域にＩＧＢＴが形成されることを特徴とする。
【００３４】前記ダイオードの一部を構成する前記半導
体基板の高抵抗部分の厚さが、前記ＩＧＢＴの一部を構
成する前記半導体基板の高抵抗部分の厚さよりも小さい
ことを特徴とする（請求項８）。
体基板の高抵抗部分の厚さが、前記ＩＧＢＴの一部を構
成する前記半導体基板の高抵抗部分の厚さよりも小さい
ことを特徴とする（請求項８）。
【００３５】前記電力用半導体素子は、第１の主面上に
設けられた第１の主電極と副電極、第２の主面上に設け
られた第２の主電極を更に具備し、前記凹部以外の領域
に設けられた前記ＩＧＢＴは、前記半導体基板からなる
高抵抗の第１導電型ベース層と、前記半導体基板の前記
第２の主面に形成された第２導電型ドレイン層と、前記
前記半導体基板の前記第１の主面に選択的に形成された
第２導電型ベース層と、前記第２導電型ベース層内に選
択的に形成された第１導電型ソース層と、前記第１導電
型ベース層と前記第１導電型ソース層との間の前記第２
導電型ベース層にゲート絶縁膜を介して設けられたゲー
ト電極とを具備し、前記凹部が形成された領域に形成さ
れた前記還流ダイオードは、前記半導体基板からなる高
抵抗の前記第１導電型ベース層と、前記第１導電型ベー
ス層の前記第２の主面に形成された第１導電型カソード
層と、前記第１導電型ベース層の前記第１の主面に形成
された第２導電型アノード層とを具備し、前記第１の主
電極は、前記ＩＧＢＴの前記第２導電型ベース層および
前記第１導電型ソース層と、前記ダイオードの前記第２
導電型アノード層とにコンタクトするように形成され、
前記第２の主電極は、前記第２導電型ドレイン層と前記
第１導電型カソード層との両方にコンタクトするように
形成され、前記副電極は、前記ゲート電極に接続される
ことを特徴とする（請求項９）。
設けられた第１の主電極と副電極、第２の主面上に設け
られた第２の主電極を更に具備し、前記凹部以外の領域
に設けられた前記ＩＧＢＴは、前記半導体基板からなる
高抵抗の第１導電型ベース層と、前記半導体基板の前記
第２の主面に形成された第２導電型ドレイン層と、前記
前記半導体基板の前記第１の主面に選択的に形成された
第２導電型ベース層と、前記第２導電型ベース層内に選
択的に形成された第１導電型ソース層と、前記第１導電
型ベース層と前記第１導電型ソース層との間の前記第２
導電型ベース層にゲート絶縁膜を介して設けられたゲー
ト電極とを具備し、前記凹部が形成された領域に形成さ
れた前記還流ダイオードは、前記半導体基板からなる高
抵抗の前記第１導電型ベース層と、前記第１導電型ベー
ス層の前記第２の主面に形成された第１導電型カソード
層と、前記第１導電型ベース層の前記第１の主面に形成
された第２導電型アノード層とを具備し、前記第１の主
電極は、前記ＩＧＢＴの前記第２導電型ベース層および
前記第１導電型ソース層と、前記ダイオードの前記第２
導電型アノード層とにコンタクトするように形成され、
前記第２の主電極は、前記第２導電型ドレイン層と前記
第１導電型カソード層との両方にコンタクトするように
形成され、前記副電極は、前記ゲート電極に接続される
ことを特徴とする（請求項９）。
【００３６】前記還流ダイオードの前記第２導電型のア
ノード層は、その上面を除いて第２導電型の、前記アノ
ード層の抵抗より高い抵抗層で取り囲まれていることを
特徴とする（請求項１０）。
ノード層は、その上面を除いて第２導電型の、前記アノ
ード層の抵抗より高い抵抗層で取り囲まれていることを
特徴とする（請求項１０）。
【００３７】本発明の第３の態様（請求項１１）に係る
高耐圧半導体装置は、前記凹部が形成された領域に縦形
ＭＯＳＦＥＴが形成され、前記凹部が形成された領域以
外の領域にＩＧＢＴが形成されることを特徴とする。
高耐圧半導体装置は、前記凹部が形成された領域に縦形
ＭＯＳＦＥＴが形成され、前記凹部が形成された領域以
外の領域にＩＧＢＴが形成されることを特徴とする。
【００３８】前記電力用半導体素子は、第１の主面上に
設けられた第１の主電極と副電極、第２の主面上に設け
られた第２の主電極を更に具備し、前記凹部以外の領域
に設けられた前記ＩＧＢＴは、前記半導体基板からなる
高抵抗の第１導電型ベース層と、前記半導体基板の前記
第２の主面に形成された第２導電型ドレイン層と、前記
前記半導体基板の前記第１の主面に選択的に形成された
第２導電型の第１のベース層と、前記第１のベース層内
に選択的に形成された第１導電の第１の型ソース層と、
前記第１導電型ベース層と前記第１のソース層との間の
前記第２導電型ベース層にゲート絶縁膜を介して設けら
れた第１のゲート電極とを具備し、前記凹部が形成され
た領域に形成された前記縦形ＭＯＳＦＥＴは、前記半導
体基板からなる高抵抗の前記第１導電型ベース層と、前
記半導体基板の前記第２の主面に形成された第１導電型
ドレイン層と、前記半導体基板の前記第１の主面に選択
的に形成された第２導電型の第２のベース層と、前記第
２のベース層内に選択的に形成された第１導電型の第２
のソース層と、前記第２のベース層と前記第２のソース
層との間の前記第２導電型ベース層にゲート絶縁膜を介
して設けられた第２のゲート電極とを具備し、前記第１
の主電極は、前記第２導電型の第１および第２のベース
層と前記第１導電型第１および第２のソース層との両方
にコンタクトするように形成され、前記第２の主電極
は、前記第２導電型ドレイン層と前記第１導電型ドレイ
ン層との両方にコンタクトするように形成され、前記副
電極は、前記第１および第２のゲート電極に接続される
ことを特徴とする（請求項１２）。
設けられた第１の主電極と副電極、第２の主面上に設け
られた第２の主電極を更に具備し、前記凹部以外の領域
に設けられた前記ＩＧＢＴは、前記半導体基板からなる
高抵抗の第１導電型ベース層と、前記半導体基板の前記
第２の主面に形成された第２導電型ドレイン層と、前記
前記半導体基板の前記第１の主面に選択的に形成された
第２導電型の第１のベース層と、前記第１のベース層内
に選択的に形成された第１導電の第１の型ソース層と、
前記第１導電型ベース層と前記第１のソース層との間の
前記第２導電型ベース層にゲート絶縁膜を介して設けら
れた第１のゲート電極とを具備し、前記凹部が形成され
た領域に形成された前記縦形ＭＯＳＦＥＴは、前記半導
体基板からなる高抵抗の前記第１導電型ベース層と、前
記半導体基板の前記第２の主面に形成された第１導電型
ドレイン層と、前記半導体基板の前記第１の主面に選択
的に形成された第２導電型の第２のベース層と、前記第
２のベース層内に選択的に形成された第１導電型の第２
のソース層と、前記第２のベース層と前記第２のソース
層との間の前記第２導電型ベース層にゲート絶縁膜を介
して設けられた第２のゲート電極とを具備し、前記第１
の主電極は、前記第２導電型の第１および第２のベース
層と前記第１導電型第１および第２のソース層との両方
にコンタクトするように形成され、前記第２の主電極
は、前記第２導電型ドレイン層と前記第１導電型ドレイ
ン層との両方にコンタクトするように形成され、前記副
電極は、前記第１および第２のゲート電極に接続される
ことを特徴とする（請求項１２）。
【００３９】前記第２および第３の態様の高耐圧電力用
半導体装置は、さらに下記の特徴を有する。
半導体装置は、さらに下記の特徴を有する。
【００４０】前記還流ダイオード若しくは前記縦形ＭＯ
ＳＦＥＴが形成される前記半導体基板の厚さが、前記Ｉ
ＧＢＴが形成される前記半導体基板の厚さよりも薄いこ
とを特徴とする（請求項１３）。
ＳＦＥＴが形成される前記半導体基板の厚さが、前記Ｉ
ＧＢＴが形成される前記半導体基板の厚さよりも薄いこ
とを特徴とする（請求項１３）。
【００４１】前記ゲート電極は、前記半導体基板の前記
第１の主面で前記第１導電型ソース層の表面から前記第
２導電型ベース層を貫通して前記第１導電型ベース層の
途中の深さまで形成されたトレンチ溝内にゲート絶縁膜
を介して埋め込み形成されることを特徴とする（請求項
１４）。
第１の主面で前記第１導電型ソース層の表面から前記第
２導電型ベース層を貫通して前記第１導電型ベース層の
途中の深さまで形成されたトレンチ溝内にゲート絶縁膜
を介して埋め込み形成されることを特徴とする（請求項
１４）。
【００４２】前記還流ダイオード若しくは前記ＭＯＳＦ
ＥＴと前記ＩＧＢＴの間に形成された分離領域を更に有
することを特徴とする（請求項１５）。
ＥＴと前記ＩＧＢＴの間に形成された分離領域を更に有
することを特徴とする（請求項１５）。
【００４３】前記凹部の側壁面が、テーパ状に形成され
ていることを特徴とする（請求項１６）。
ていることを特徴とする（請求項１６）。
【００４４】本発明の第２の態様の高耐圧電力用半導体
装置は、上記のような構成とすることによって、逆並列
還流ダイオードの機能が内蔵され、順方向においてスイ
ッチング機能を有し、逆方向において導通特性を有す
る。すなわち、誘導負荷により逆起電力が発生すると、
半導体装置が逆方向にターンオンする。その際、ダイオ
ードはＩＧＢＴよりも薄い高抵抗ベース層によって構成
されているので、低いオン電圧で通電する。外付けの逆
並列還流ダイオードが不要となる結果、高電流密度化と
高速化が図られて、小型で高性能な半導体装置が実現さ
れる。
装置は、上記のような構成とすることによって、逆並列
還流ダイオードの機能が内蔵され、順方向においてスイ
ッチング機能を有し、逆方向において導通特性を有す
る。すなわち、誘導負荷により逆起電力が発生すると、
半導体装置が逆方向にターンオンする。その際、ダイオ
ードはＩＧＢＴよりも薄い高抵抗ベース層によって構成
されているので、低いオン電圧で通電する。外付けの逆
並列還流ダイオードが不要となる結果、高電流密度化と
高速化が図られて、小型で高性能な半導体装置が実現さ
れる。
【００４５】本発明の第３の態様の高耐圧電力用半導体
装置は、上記のような構成とすることによって、低電流
領域では主に、第２の主電極、第１導電型ソース層、ゲ
ート電極下の反転層（チャネル）、第１導電型ベース
層、第１導電型ドレイン層、第１の主電極を結ぶ経路が
多数キャリアの流路となるので、ｐｎ接合に起因する電
圧降下が生じず、零電圧から電流が立ち上がり、高電流
領域では、第２導電型ドレイン層から第１導電型ベース
層に少数キャリアが注入されるので、伝導度変調が起き
る。従って、低電流領域から高電流領域に亙って、オン
抵抗を低減することができる。
装置は、上記のような構成とすることによって、低電流
領域では主に、第２の主電極、第１導電型ソース層、ゲ
ート電極下の反転層（チャネル）、第１導電型ベース
層、第１導電型ドレイン層、第１の主電極を結ぶ経路が
多数キャリアの流路となるので、ｐｎ接合に起因する電
圧降下が生じず、零電圧から電流が立ち上がり、高電流
領域では、第２導電型ドレイン層から第１導電型ベース
層に少数キャリアが注入されるので、伝導度変調が起き
る。従って、低電流領域から高電流領域に亙って、オン
抵抗を低減することができる。
【００４６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。まず、本発明の第１の態様の
実施形態（第１乃至第１５の実施形態）を説明する。こ
れらの実施形態では、第１導電型がｎ型の場合を説明す
るが、ｎ型に代えてｐ型とすることも可能である。ま
た、上記の実施形態を通じて、同一箇所には、同一番号
を付して、重複する説明を省略する。
の実施の形態を説明する。まず、本発明の第１の態様の
実施形態（第１乃至第１５の実施形態）を説明する。こ
れらの実施形態では、第１導電型がｎ型の場合を説明す
るが、ｎ型に代えてｐ型とすることも可能である。ま
た、上記の実施形態を通じて、同一箇所には、同一番号
を付して、重複する説明を省略する。
【００４７】（第１の実施形態）図１は、本発明の第１
の実施形態に係る高耐圧半導体装置の要部を示す断面図
である。本実施形態では、高耐圧半導体素子として高耐
圧ダイオードを用いている。
の実施形態に係る高耐圧半導体装置の要部を示す断面図
である。本実施形態では、高耐圧半導体素子として高耐
圧ダイオードを用いている。
【００４８】図１において、１は高抵抗の第１のｎ型カ
ソード層（半導体基板）を示しており、このｎ型カソー
ド層１の表面には、凹部が形成されている。この凹部の
底部の表面には、第１のｐ型アノード層２が選択的に形
成されている。この第１のｐ型アノード層２の表面に
は、高不純物濃度の第２のｐ型アノード層３が選択的に
形成されている。
ソード層（半導体基板）を示しており、このｎ型カソー
ド層１の表面には、凹部が形成されている。この凹部の
底部の表面には、第１のｐ型アノード層２が選択的に形
成されている。この第１のｐ型アノード層２の表面に
は、高不純物濃度の第２のｐ型アノード層３が選択的に
形成されている。
【００４９】また、ｎ型カソード層１の表面には、電界
緩和構造（接合終端構造）である低不純物濃度のｐ型リ
サーフ層４が第１のｐ型アノード層２に接してその周囲
に形成されている。この場合、ｐ型リサーフ層４は、ｎ
型カソード層１の凹部の底部および側面部からその外側
の基板表面にかけて形成されている。
緩和構造（接合終端構造）である低不純物濃度のｐ型リ
サーフ層４が第１のｐ型アノード層２に接してその周囲
に形成されている。この場合、ｐ型リサーフ層４は、ｎ
型カソード層１の凹部の底部および側面部からその外側
の基板表面にかけて形成されている。
【００５０】さらに、ｎ型カソード層１の表面には、接
合終端構造である高不純物濃度のｎ型チャネルストッパ
層５がｐ型リサーフ層４から所定距離離れてその外側に
形成されている。
合終端構造である高不純物濃度のｎ型チャネルストッパ
層５がｐ型リサーフ層４から所定距離離れてその外側に
形成されている。
【００５１】また、第２のｐ型アノード層３の縁から第
１のｐ型アノード層２、ｐ型リサーフ層４、ｎ型カソー
ド層１、ｎ型チャネルストッパ層５にまたがる領域上に
はＳＩＰＯＳ（semi-insulating polycrystalline sili
con ）膜等の高抵抗膜６が設けられている。なお、高抵
抗膜６の代わりに、絶縁膜を設けても良い。
１のｐ型アノード層２、ｐ型リサーフ層４、ｎ型カソー
ド層１、ｎ型チャネルストッパ層５にまたがる領域上に
はＳＩＰＯＳ（semi-insulating polycrystalline sili
con ）膜等の高抵抗膜６が設けられている。なお、高抵
抗膜６の代わりに、絶縁膜を設けても良い。
【００５２】一方、第１のｎ型カソード層１の裏面に
は、それよりも高不純物濃度の第２のｎ型カソード層７
が形成されている。このｎ型カソード層７にはカソード
電極８が設けられている。また、第２のｐ型アノード層
３にはアノード電極９、そしてｎ型チャネルストッパ層
５には電極１０が設けられている。電極１０は耐圧を安
定させるために必要な予備電極であるが、これをカソー
ド電極としてアノード電極９との間に横型ダイオード構
造を構成することも可能である。なお、１１は絶縁膜で
ある。
は、それよりも高不純物濃度の第２のｎ型カソード層７
が形成されている。このｎ型カソード層７にはカソード
電極８が設けられている。また、第２のｐ型アノード層
３にはアノード電極９、そしてｎ型チャネルストッパ層
５には電極１０が設けられている。電極１０は耐圧を安
定させるために必要な予備電極であるが、これをカソー
ド電極としてアノード電極９との間に横型ダイオード構
造を構成することも可能である。なお、１１は絶縁膜で
ある。
【００５３】本実施形態では、ｎ型カソード層１の表面
に凹部が形成され、この凹部の厚さの薄い領域にダイオ
ードが形成されている。すなわち、本実施形態では、ｎ
型カソード層１（半導体基板）が厚くても、ダイオード
として動作する部分の厚さは凹部の深さに対応した薄い
ものとなる。したがって、ｎ型カソード層１を厚くして
も、順方向電圧降下、逆回復損失等の素子特性の劣化を
招かずに済む。
に凹部が形成され、この凹部の厚さの薄い領域にダイオ
ードが形成されている。すなわち、本実施形態では、ｎ
型カソード層１（半導体基板）が厚くても、ダイオード
として動作する部分の厚さは凹部の深さに対応した薄い
ものとなる。したがって、ｎ型カソード層１を厚くして
も、順方向電圧降下、逆回復損失等の素子特性の劣化を
招かずに済む。
【００５４】また、本実施形態によれば、以下の理由に
よっても、上記の特徴が得られる。本実施形態の素子を
従来構造のそれと比較する。まず、従来の場合、図２に
示すように、ｐ型リサーフ層４が形成される領域には段
差がなく、電界が集中する箇所は図中Ａ、Ｂ、Ｃで示し
た３つの箇所である。それぞれの箇所の電界強度を図２
の下部に示す。従来は耐圧を高くするためには、基板厚
を大きくする必要があり、このため定常オン損失、ター
ンオン損失が大きくなっていた。
よっても、上記の特徴が得られる。本実施形態の素子を
従来構造のそれと比較する。まず、従来の場合、図２に
示すように、ｐ型リサーフ層４が形成される領域には段
差がなく、電界が集中する箇所は図中Ａ、Ｂ、Ｃで示し
た３つの箇所である。それぞれの箇所の電界強度を図２
の下部に示す。従来は耐圧を高くするためには、基板厚
を大きくする必要があり、このため定常オン損失、ター
ンオン損失が大きくなっていた。
【００５５】一方、本実施形態の場合、ｐ型リサーフ層
４が形成される領域に段差があり、図３に示すように、
電界が集中する箇所はＡ、Ｂ、Ｃ、Ｄで示した４つの箇
所である。すなわち、本実施形態では段差があるので、
電界が集中する箇所が１つ増える。
４が形成される領域に段差があり、図３に示すように、
電界が集中する箇所はＡ、Ｂ、Ｃ、Ｄで示した４つの箇
所である。すなわち、本実施形態では段差があるので、
電界が集中する箇所が１つ増える。
【００５６】したがって、本実施形態によれば、従来に
比べて、電界を積分して得られる耐圧が高くなるので、
半導体基板の厚さが同じでもより高耐圧の半導体素子を
実現することができる。
比べて、電界を積分して得られる耐圧が高くなるので、
半導体基板の厚さが同じでもより高耐圧の半導体素子を
実現することができる。
【００５７】なお、ｐ型リサ−フ層４を設けず、凹部の
厚さの薄い領域に素子を形成することだけでも、順方向
電圧降下、逆回復損失等の素子特性の劣化を防止するこ
とは可能である。また、ｐ型リサーフ層４が形成されて
いる領域に、２個、３個と段差がある場合には更に高耐
圧の半導体素子を実現することが可能である。
厚さの薄い領域に素子を形成することだけでも、順方向
電圧降下、逆回復損失等の素子特性の劣化を防止するこ
とは可能である。また、ｐ型リサーフ層４が形成されて
いる領域に、２個、３個と段差がある場合には更に高耐
圧の半導体素子を実現することが可能である。
【００５８】次に凹部の深さと電界分布との関係につい
て説明する。
て説明する。
【００５９】図４に、凹部の深さが浅い場合の電界分布
を示す。この深さでは、半導体素子の内の主素子部分
（Ａ−Ａ´間の領域）はｐ型リサーフ層４に比べて電界
が低く余裕があるので、ブレークダウンはｐ型リサーフ
層４で起こる。したがって、凹部をもっと深い領域まで
形成し、通電損失とターンオフ損失を小さくしても耐圧
は落ちることはない。
を示す。この深さでは、半導体素子の内の主素子部分
（Ａ−Ａ´間の領域）はｐ型リサーフ層４に比べて電界
が低く余裕があるので、ブレークダウンはｐ型リサーフ
層４で起こる。したがって、凹部をもっと深い領域まで
形成し、通電損失とターンオフ損失を小さくしても耐圧
は落ちることはない。
【００６０】図５に、凹部の深さが中間の場合の電界分
布を示す。この深さでは、主素子の電界とｐ型リサーフ
層４のそれとが同じ大きさであるため、ブレークダウン
は素子とｐ型リサーフ層４とで同時に起こる。
布を示す。この深さでは、主素子の電界とｐ型リサーフ
層４のそれとが同じ大きさであるため、ブレークダウン
は素子とｐ型リサーフ層４とで同時に起こる。
【００６１】図６に、凹部の深さが深い場合の電界分布
を示す。この深さでは、主素子はｐ型リサーフ層４に比
べて電界が大きいので、ブレークダウンは主素子で起こ
る。すなわち、全体の耐圧は主素子耐圧（主素子設計）
のみで決まり、ｐ型リサーフ層４等の電界緩和構造には
よらない。この場合、図５の場合に比べて、耐圧の絶対
値は低下するが、同時に順方向電圧降下、逆回復損失が
減少し、損失特性が格別に優れた半導体素子を得ること
ができる。また、ブレークダウンが半導体表面から離れ
たＡ点で起こるので、表面の影響を受けにくく耐圧の安
定した半導体素子を実現することができる。
を示す。この深さでは、主素子はｐ型リサーフ層４に比
べて電界が大きいので、ブレークダウンは主素子で起こ
る。すなわち、全体の耐圧は主素子耐圧（主素子設計）
のみで決まり、ｐ型リサーフ層４等の電界緩和構造には
よらない。この場合、図５の場合に比べて、耐圧の絶対
値は低下するが、同時に順方向電圧降下、逆回復損失が
減少し、損失特性が格別に優れた半導体素子を得ること
ができる。また、ブレークダウンが半導体表面から離れ
たＡ点で起こるので、表面の影響を受けにくく耐圧の安
定した半導体素子を実現することができる。
【００６２】高耐圧素子としては、図５、図６のように
設計することが望ましい。本発明によれば、電流通過部
の基板厚を薄く、電界緩和構造（リサーフ層等）の基板
厚を厚くすることにより、定常オン損失、ターンオン損
失を小さくすることができ、平坦接合並みの耐圧を得る
ことが可能である。
設計することが望ましい。本発明によれば、電流通過部
の基板厚を薄く、電界緩和構造（リサーフ層等）の基板
厚を厚くすることにより、定常オン損失、ターンオン損
失を小さくすることができ、平坦接合並みの耐圧を得る
ことが可能である。
【００６３】図７に、凹部の素子構造の形成方法を示
す。
す。
【００６４】まず、図７（ａ）に示すようにｎ型ベース
層１（半導体基板）が用意され、次に図７（ｂ）に示す
ように、ｎ型ベース層１の表面に凹部が形成される。
層１（半導体基板）が用意され、次に図７（ｂ）に示す
ように、ｎ型ベース層１の表面に凹部が形成される。
【００６５】次に図７（ｃ）に示すように、凹部および
その周囲のｎ型ベース層１の表面にｐ型不純物イオンＩ
p-が図示しないマスクを用いて選択的に注入される。
その周囲のｎ型ベース層１の表面にｐ型不純物イオンＩ
p-が図示しないマスクを用いて選択的に注入される。
【００６６】次に図７（ｄ）に示すように、凹部底部の
ｎ型ベース層１の表面にｐ型不純物イオンＩp が図示し
ないマスクを用いて選択的に注入される。この場合、ｐ
型不純物イオンＩp のドーズ量は、ｐ型不純物イオンＩ
p-のそれよりも多くされる。
ｎ型ベース層１の表面にｐ型不純物イオンＩp が図示し
ないマスクを用いて選択的に注入される。この場合、ｐ
型不純物イオンＩp のドーズ量は、ｐ型不純物イオンＩ
p-のそれよりも多くされる。
【００６７】最後に、図７（ｅ）に示すように、アニー
ルを行なうことによって、ｐ型アノード層２、ｐ型リサ
ーフ層４が完成する。
ルを行なうことによって、ｐ型アノード層２、ｐ型リサ
ーフ層４が完成する。
【００６８】なお、この例では、ｐ型アノード層３を省
略したが、ｐ型アノード層３を形成する場合には、例え
ば、図７（ｄ）の工程の後に、ｐ型不純物イオンＩｐ-
の注入領域の表面に、さらに高不純物濃度のｐ型不純物
イオンを選択的に注入すれば良い。
略したが、ｐ型アノード層３を形成する場合には、例え
ば、図７（ｄ）の工程の後に、ｐ型不純物イオンＩｐ-
の注入領域の表面に、さらに高不純物濃度のｐ型不純物
イオンを選択的に注入すれば良い。
【００６９】図８、図９に、本実施形態の変形例を示
す。図８の素子では、凹部の段差が２段になっている。
また、図９の素子では、凹部の段差が３段になってい
る。このように段差を多くすることにより、電界緩和構
造の屈曲部の曲率半径が大きくなり、耐圧が向上する。
これにより、薄い基板厚の素子を容易に作製することが
できる。なお、凹部の段差は４段以上であっても良い。
す。図８の素子では、凹部の段差が２段になっている。
また、図９の素子では、凹部の段差が３段になってい
る。このように段差を多くすることにより、電界緩和構
造の屈曲部の曲率半径が大きくなり、耐圧が向上する。
これにより、薄い基板厚の素子を容易に作製することが
できる。なお、凹部の段差は４段以上であっても良い。
【００７０】（第２の実施形態）図１０は、本発明の第
２の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
２の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
【００７１】本実施例が第１の実施例と異なる点は、半
導体素子の内ｐ型リサーフ層４を形成する領域のみに凹
部を形成したことにある。ｐ型リサーフ層４はｎ型カソ
ード層１の凹部の底部および側面部からその外側の表面
にかけて形成され、その結果、ｐ型のリサーフ層４とｎ
型カソード層１との界面に２段の段差が形成されてい
る。したがって、本実施形態によれば、電界緩和構造に
おける屈曲部の曲率半径が大きくなり、電界を積分して
得られる耐圧が高くなる。
導体素子の内ｐ型リサーフ層４を形成する領域のみに凹
部を形成したことにある。ｐ型リサーフ層４はｎ型カソ
ード層１の凹部の底部および側面部からその外側の表面
にかけて形成され、その結果、ｐ型のリサーフ層４とｎ
型カソード層１との界面に２段の段差が形成されてい
る。したがって、本実施形態によれば、電界緩和構造に
おける屈曲部の曲率半径が大きくなり、電界を積分して
得られる耐圧が高くなる。
【００７２】（第３の実施形態）図１１は、本発明の第
３の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
３の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
【００７３】本実施形態が第２の実施形態と異なる点
は、ｐ型リサーフ層４の外周部が凹部の底部を越えない
ように形成したことにある。この場合も、電界を積分し
て得られる耐圧が高くなるので、第２の実施形態と同様
な効果が得られる。
は、ｐ型リサーフ層４の外周部が凹部の底部を越えない
ように形成したことにある。この場合も、電界を積分し
て得られる耐圧が高くなるので、第２の実施形態と同様
な効果が得られる。
【００７４】（第４の実施形態）図１２は、本発明の第
４の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
４の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
【００７５】本実施形態が第１の実施形態と異なる点
は、電界緩和構造（接合終端構造）として、ｐ型リサー
フ層４の代わりに高不純物濃度のｐ型ガードリング層１
２を用いたことにある。なお、ｐ型ガードリング層１２
は凹部以外の領域に形成しても良い。
は、電界緩和構造（接合終端構造）として、ｐ型リサー
フ層４の代わりに高不純物濃度のｐ型ガードリング層１
２を用いたことにある。なお、ｐ型ガードリング層１２
は凹部以外の領域に形成しても良い。
【００７６】本実施形態でも、ｎ型カソード層１（半導
体基板）が厚くても、素子の厚さは凹部の深さに対応し
た薄いものとなる。したがって、必要な耐圧を確保する
ために、ｐ型ガードリング層１２を設けるとともに、ｎ
型カソード層１を厚くしても、順方向電圧降下、逆回復
損失等の素子特性の劣化を招かずに済む。
体基板）が厚くても、素子の厚さは凹部の深さに対応し
た薄いものとなる。したがって、必要な耐圧を確保する
ために、ｐ型ガードリング層１２を設けるとともに、ｎ
型カソード層１を厚くしても、順方向電圧降下、逆回復
損失等の素子特性の劣化を招かずに済む。
【００７７】（第５の実施形態）図１３は、本発明の第
５の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
５の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
【００７８】本実施形態が第１の実施形態と異なる点
は、ｐ型リサーフ層４の表面に、凹部の段差部に接する
ように、高不純物濃度の第２のｐ型リサーフ層１３を選
択的に形成したことにある。第２のｐ型リサーフ層１３
は、基板段差部表面の不安定箇所を覆って安定化してい
る。
は、ｐ型リサーフ層４の表面に、凹部の段差部に接する
ように、高不純物濃度の第２のｐ型リサーフ層１３を選
択的に形成したことにある。第２のｐ型リサーフ層１３
は、基板段差部表面の不安定箇所を覆って安定化してい
る。
【００７９】本実施形態でも第１の実施形態と同様な効
果が得られるが、第２のｐ型リサーフ層１３を設けた分
その効果が安定して得られる。
果が得られるが、第２のｐ型リサーフ層１３を設けた分
その効果が安定して得られる。
【００８０】（第６の実施形態）図１４は、本発明の第
６の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
６の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。
【００８１】本実施形態が第１の実施形態と異なる点
は、ｐ型リサーフ層４の形成領域に凹部の段差が存在せ
ず、凹部の段差が主素子領域のみに存在することにあ
る。その結果、ｐ型アノード層２，３に段差が形成され
ている。
は、ｐ型リサーフ層４の形成領域に凹部の段差が存在せ
ず、凹部の段差が主素子領域のみに存在することにあ
る。その結果、ｐ型アノード層２，３に段差が形成され
ている。
【００８２】本実施形態でも、ｎ型カソード層１（半導
体基板）が厚くても、主素子の厚さは凹部の深さに対応
した薄いものとなる。したがって、必要な耐圧を確保す
るために、ｐ型リサーフ層４を設けるとともに、ｎ型カ
ソード層１を厚くしても、順方向電圧降下、逆回復損失
等の素子特性の劣化を招かずに済む。
体基板）が厚くても、主素子の厚さは凹部の深さに対応
した薄いものとなる。したがって、必要な耐圧を確保す
るために、ｐ型リサーフ層４を設けるとともに、ｎ型カ
ソード層１を厚くしても、順方向電圧降下、逆回復損失
等の素子特性の劣化を招かずに済む。
【００８３】図１５に、凹部の素子構造の形成方法を示
す。まず、図１５（ａ）に示すようにｎ型ベース層１
（半導体基板）が用意され、次に図１５（ｂ）に示すよ
うに、ｎ型ベース層１の表面に凹部が形成される。
す。まず、図１５（ａ）に示すようにｎ型ベース層１
（半導体基板）が用意され、次に図１５（ｂ）に示すよ
うに、ｎ型ベース層１の表面に凹部が形成される。
【００８４】次に図１５（ｃ）に示すように、凹部およ
びその周囲のｎ型ベース層１の表面にｐ型不純物イオン
Ｉｐ- が図示しないマスクを用いて選択的に注入され
る。
びその周囲のｎ型ベース層１の表面にｐ型不純物イオン
Ｉｐ- が図示しないマスクを用いて選択的に注入され
る。
【００８５】次に図１５（ｄ）に示すように、凹部およ
びその周囲（ただし、ｐ型不純物イオンＩｐ- の注入領
域よりも内側）のｎ型ベース層１の表面にｐ型不純物イ
オンＩｐが図示しないマスクを用いて選択的に注入され
る。この場合、ｐ型不純物イオンＩｐのドーズ量は、ｐ
型不純物イオンＩｐ- のそれよりも多くする。
びその周囲（ただし、ｐ型不純物イオンＩｐ- の注入領
域よりも内側）のｎ型ベース層１の表面にｐ型不純物イ
オンＩｐが図示しないマスクを用いて選択的に注入され
る。この場合、ｐ型不純物イオンＩｐのドーズ量は、ｐ
型不純物イオンＩｐ- のそれよりも多くする。
【００８６】最後に、図１５（ｅ）に示すように、アニ
ールを行なうことによって、ｐ型アノード層２、ｐ型リ
サーフ層４が完成する。
ールを行なうことによって、ｐ型アノード層２、ｐ型リ
サーフ層４が完成する。
【００８７】なお、この例では、ｐ型アノード層３を省
略したが、ｐ型アノード層３を形成する場合には、例え
ば、図１５（ｄ）の工程の後に、凹部およびその周囲
（ただし、ｐ型不純物イオンＩｐの注入領域よりも内
側）の表面に、さらに高不純物濃度のｐ型不純物イオン
を選択的に注入すれば良い。
略したが、ｐ型アノード層３を形成する場合には、例え
ば、図１５（ｄ）の工程の後に、凹部およびその周囲
（ただし、ｐ型不純物イオンＩｐの注入領域よりも内
側）の表面に、さらに高不純物濃度のｐ型不純物イオン
を選択的に注入すれば良い。
【００８８】図１６に、本実施形態の変形例を示す。こ
の素子では、素子領域に段差が１つの凹部が２つ形成さ
れている。ウェハ強度やエッチング加工での形状制御な
どプロセス上の制約から、凹部を形成する領域の寸法が
制限されている場合に有効である。なお、凹部の数は３
つ以上でも良い。
の素子では、素子領域に段差が１つの凹部が２つ形成さ
れている。ウェハ強度やエッチング加工での形状制御な
どプロセス上の制約から、凹部を形成する領域の寸法が
制限されている場合に有効である。なお、凹部の数は３
つ以上でも良い。
【００８９】（第７の実施形態）図１７は、本発明の第
７の実施形態に係る高耐圧半導体装置を示す断面図であ
る。本実施形態が第１の実施形態と異なる点は、凹部
（第１の凹部）の底部にさらに第２の凹部が設けられ、
この第２の凹部を含む第１の凹部の底部にｐ型アノード
層２，３が形成されていることにある。本実施形態で
も、第１の実施形態と同様な効果が得られる。
７の実施形態に係る高耐圧半導体装置を示す断面図であ
る。本実施形態が第１の実施形態と異なる点は、凹部
（第１の凹部）の底部にさらに第２の凹部が設けられ、
この第２の凹部を含む第１の凹部の底部にｐ型アノード
層２，３が形成されていることにある。本実施形態で
も、第１の実施形態と同様な効果が得られる。
【００９０】（第８の実施形態）図１８は、本発明の第
８の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。本実施形態では、高耐圧半導体素子としてＩ
ＧＢＴを用いている。
８の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。本実施形態では、高耐圧半導体素子としてＩ
ＧＢＴを用いている。
【００９１】図１８において、２１は高抵抗のｎ型ベー
ス層を示しており、このｎ型ベース層２１の表面には凹
部が形成されており、この凹部の底部表面には第１のｐ
型ベース層２２が選択的に形成されている。この第１の
ｐ型ベース層２２が形成された領域にはそれを貫通する
深さの高不純物濃度の第２のｐ型ベース層２３が選択的
に形成されている。
ス層を示しており、このｎ型ベース層２１の表面には凹
部が形成されており、この凹部の底部表面には第１のｐ
型ベース層２２が選択的に形成されている。この第１の
ｐ型ベース層２２が形成された領域にはそれを貫通する
深さの高不純物濃度の第２のｐ型ベース層２３が選択的
に形成されている。
【００９２】ｐ型ベース層２２，２３の表面には高不純
物濃度のｎ型ソース層２４が選択的に形成されており、
このｎ型ソース層２４とｎ型ベース層２１とで挟まれた
領域のｐ型ベース層２２上にはゲート絶縁膜２５を介し
てゲート電極２６が配設されている。
物濃度のｎ型ソース層２４が選択的に形成されており、
このｎ型ソース層２４とｎ型ベース層２１とで挟まれた
領域のｐ型ベース層２２上にはゲート絶縁膜２５を介し
てゲート電極２６が配設されている。
【００９３】また、ｎ型ベース層２１の表面には、電界
緩和構造（接合終端構造）である低不純物濃度のｐ型リ
サーフ層２７がｐ型ベース層２３に接してその周囲に形
成されている。この場合、ｐ型リサーフ層２７は、ｎ型
ベース層２１の凹部の底部および側面部からその外側の
表面にかけて形成されている。なお、ここでのｐ型ベー
ス層２３は、凹部に形成された半導体装置のうち最も外
側のものである。
緩和構造（接合終端構造）である低不純物濃度のｐ型リ
サーフ層２７がｐ型ベース層２３に接してその周囲に形
成されている。この場合、ｐ型リサーフ層２７は、ｎ型
ベース層２１の凹部の底部および側面部からその外側の
表面にかけて形成されている。なお、ここでのｐ型ベー
ス層２３は、凹部に形成された半導体装置のうち最も外
側のものである。
【００９４】さらに、ｎ型ベース層２１の表面には、接
合終端構造である高不純物濃度のｎ型チャネルストッパ
層２８がｐ型リサーフ層２７から所定距離離れてその外
側に形成されている。また、第２のｐ型ベース層２３の
縁からｐ型リサーフ層２７、ｎ型ベース層２１、ｎ型チ
ャネルストッパ層２８にまたがる領域上には、ＳＩＰＯ
Ｓ膜等の高抵抗膜２９が設けられている。なお、高抵抗
膜２９の代わりに、絶縁膜を設けても良い。
合終端構造である高不純物濃度のｎ型チャネルストッパ
層２８がｐ型リサーフ層２７から所定距離離れてその外
側に形成されている。また、第２のｐ型ベース層２３の
縁からｐ型リサーフ層２７、ｎ型ベース層２１、ｎ型チ
ャネルストッパ層２８にまたがる領域上には、ＳＩＰＯ
Ｓ膜等の高抵抗膜２９が設けられている。なお、高抵抗
膜２９の代わりに、絶縁膜を設けても良い。
【００９５】一方、高抵抗の第１のｎ型ベース層２１の
裏面には、それよりも高不純物濃度の第２のｎ型ベース
層３０が形成されており、このｎ型ベース層３０の表面
には高不純物濃度のｐ型ドレイン層３１が形成されてい
る。このｐ型ドレイン層３１にはドレイン電極３２が設
けられている。また、ｎ型ソース層２４にはソース電極
３３が設けられている。このソース電極３３はｐ型ベー
ス層２３にもコンタクトしている。そして、ｎ型チャネ
ルストッパ層２８には電極３４が設けられている。な
お、３５は絶縁膜を示している。
裏面には、それよりも高不純物濃度の第２のｎ型ベース
層３０が形成されており、このｎ型ベース層３０の表面
には高不純物濃度のｐ型ドレイン層３１が形成されてい
る。このｐ型ドレイン層３１にはドレイン電極３２が設
けられている。また、ｎ型ソース層２４にはソース電極
３３が設けられている。このソース電極３３はｐ型ベー
ス層２３にもコンタクトしている。そして、ｎ型チャネ
ルストッパ層２８には電極３４が設けられている。な
お、３５は絶縁膜を示している。
【００９６】本実施形態では、ｎ型ベース層２１の表面
に凹部が形成され、この凹部の厚さの薄い領域にＩＧＢ
Ｔが形成されている。すなわち、ｎ型ベース層２１（半
導体基板）が厚くても、ＩＧＢＴの厚さは凹部の深さに
対応した薄いものとなる。
に凹部が形成され、この凹部の厚さの薄い領域にＩＧＢ
Ｔが形成されている。すなわち、ｎ型ベース層２１（半
導体基板）が厚くても、ＩＧＢＴの厚さは凹部の深さに
対応した薄いものとなる。
【００９７】したがって、必要な耐圧を確保するため
に、ｐ型リサーフ層２７を設けるとともに、ｎ型ベース
層２１を厚くしても、順方向電圧降下、ターンオフ特性
等の素子特性の劣化を招かずに済む。
に、ｐ型リサーフ層２７を設けるとともに、ｎ型ベース
層２１を厚くしても、順方向電圧降下、ターンオフ特性
等の素子特性の劣化を招かずに済む。
【００９８】また、本実施形態によれば、以下の理由に
よっても、上記の効果を得ることができる。すなわち、
本実施形態の場合、ｐ型リサーフ層２７が形成される領
域に段差があり、電界が集中する箇所が従来よりも増え
る。したがって、電界を積分して得られる耐圧が高くな
る。
よっても、上記の効果を得ることができる。すなわち、
本実施形態の場合、ｐ型リサーフ層２７が形成される領
域に段差があり、電界が集中する箇所が従来よりも増え
る。したがって、電界を積分して得られる耐圧が高くな
る。
【００９９】なお、凹部の厚さの薄い領域に素子を形成
すること単独でも、あるいはｎ型ベース層２１との界面
に複数の段差を有するｐ型リサーフ層２７を形成するこ
と単独でも、上記の効果を得ることが可能である。
すること単独でも、あるいはｎ型ベース層２１との界面
に複数の段差を有するｐ型リサーフ層２７を形成するこ
と単独でも、上記の効果を得ることが可能である。
【０１００】（第９の実施形態）図１９は、本発明の第
９の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。本実施形態が第８の実施形態と異なる点は、
ｐ型リサーフ層２７の形成領域に凹部の段差が存在せ
ず、凹部の段差が主素子領域のみに存在することにあ
る。
９の実施形態に係る高耐圧半導体装置の要部を示す断面
図である。本実施形態が第８の実施形態と異なる点は、
ｐ型リサーフ層２７の形成領域に凹部の段差が存在せ
ず、凹部の段差が主素子領域のみに存在することにあ
る。
【０１０１】本実施形態でも、ｎ型ベース層２１（半導
体基板）が厚くても、主素子の厚さは凹部の深さに対応
した薄いものとなる。したがって、必要な耐圧を確保す
るために、ｐ型リサーフ層２７を設けるとともに、ｎ型
ベース層２１を厚くしても、順方向電圧降下、ターンオ
フ特性等の素子特性の劣化を招かずに済む。
体基板）が厚くても、主素子の厚さは凹部の深さに対応
した薄いものとなる。したがって、必要な耐圧を確保す
るために、ｐ型リサーフ層２７を設けるとともに、ｎ型
ベース層２１を厚くしても、順方向電圧降下、ターンオ
フ特性等の素子特性の劣化を招かずに済む。
【０１０２】（第１０の実施形態）図２０は、本発明の
第１０の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。本実施形態が第１の実施形態と異なる点
は、凹部をｎ型カソード層１の裏面（アノード側の主面
と反対側の面）に形成し、かつ凹部がｐ型アノード層
２，３と対向するように形成したことにある。
第１０の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。本実施形態が第１の実施形態と異なる点
は、凹部をｎ型カソード層１の裏面（アノード側の主面
と反対側の面）に形成し、かつ凹部がｐ型アノード層
２，３と対向するように形成したことにある。
【０１０３】本実施形態によれば、ｎ型カソード層１
（半導体基板）が厚くても、主素子の厚さは裏面の凹部
の深さに対応した薄いものとなる。したがって、必要な
耐圧を確保するために、ｐ型リサーフ層４を設けるとと
もに、ｎ型カソード層１を厚くしても、順方向電圧降
下、逆回復損失等の素子特性の劣化を招かずに済む。
（半導体基板）が厚くても、主素子の厚さは裏面の凹部
の深さに対応した薄いものとなる。したがって、必要な
耐圧を確保するために、ｐ型リサーフ層４を設けるとと
もに、ｎ型カソード層１を厚くしても、順方向電圧降
下、逆回復損失等の素子特性の劣化を招かずに済む。
【０１０４】図２１に、本実施形態の変形例を示す。こ
の素子では、ｐ型アノード層２，３と対向する領域のｎ
型カソード層１の裏面に、段差が１つの凹部が２つ形成
されている。ウェハ強度やエッチング加工での形状制約
などプロセス上の制約から凹部を形成する場合の寸法が
制限されている場合に有効である。
の素子では、ｐ型アノード層２，３と対向する領域のｎ
型カソード層１の裏面に、段差が１つの凹部が２つ形成
されている。ウェハ強度やエッチング加工での形状制約
などプロセス上の制約から凹部を形成する場合の寸法が
制限されている場合に有効である。
【０１０５】（第１１の実施形態）図２２は、本発明の
第１１の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。本実施形態の素子は、第１０の実施形態
と第１の実施形態とを組み合わせた例である。すなわ
ち、図１の素子において、そのｎ型ベース層１の裏面
に、アノード層２，３と対向するように凹部が設けられ
ている。本実施形態でも第１、第１０の実施形態と同様
な効果が得られる。
第１１の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。本実施形態の素子は、第１０の実施形態
と第１の実施形態とを組み合わせた例である。すなわ
ち、図１の素子において、そのｎ型ベース層１の裏面
に、アノード層２，３と対向するように凹部が設けられ
ている。本実施形態でも第１、第１０の実施形態と同様
な効果が得られる。
【０１０６】図２３に、素子の基本構造の形成方法を示
す。まず、図２３（ａ）に示すように、第１の実施形態
で説明した方法に従って、表面（主接合側）に素子構造
が形成される。
す。まず、図２３（ａ）に示すように、第１の実施形態
で説明した方法に従って、表面（主接合側）に素子構造
が形成される。
【０１０７】次に図２３（ｂ）に示すように、ｎ型ベー
ス層１の裏面に凹部を形成した後、図２３（ｃ）に示す
ように、裏面全面にｎ型不純物イオンＩn が注入され
る。
ス層１の裏面に凹部を形成した後、図２３（ｃ）に示す
ように、裏面全面にｎ型不純物イオンＩn が注入され
る。
【０１０８】最後に、図２３（ｄ）に示すように、アニ
ールを行なうことによって、ｎ型カソード層７を形成し
て、素子の基本構造が完成する。
ールを行なうことによって、ｎ型カソード層７を形成し
て、素子の基本構造が完成する。
【０１０９】図２４に、他の形成方法を示す。図２３に
示した方法は、ｎ型ベース層の表面に素子構造を形成し
た後に、その裏面に素子構造（ｎ型カソード層７）を形
成する方法であるが、図２４に示す方法ではその形成順
序が逆になっている。
示した方法は、ｎ型ベース層の表面に素子構造を形成し
た後に、その裏面に素子構造（ｎ型カソード層７）を形
成する方法であるが、図２４に示す方法ではその形成順
序が逆になっている。
【０１１０】すなわち、まず、図２４（ａ），（ｂ）に
示すように、ｎ型ベース層１（半導体基板）が用意さ
れ、その裏面に凹部が形成される。
示すように、ｎ型ベース層１（半導体基板）が用意さ
れ、その裏面に凹部が形成される。
【０１１１】次に図２４（ｃ）、（ｄ）に示すように、
裏面全面にｎ型不純物イオンＩn を注入した後、アニー
ルを行なうことによって、ｎ型カソード層７が形成され
る。
裏面全面にｎ型不純物イオンＩn を注入した後、アニー
ルを行なうことによって、ｎ型カソード層７が形成され
る。
【０１１２】最後に、図２４（ｅ）に示すように、第１
の実施形態で説明した方法に従って、表面（主接合側）
に素子構造が形成される。
の実施形態で説明した方法に従って、表面（主接合側）
に素子構造が形成される。
【０１１３】図２５、図２６にそれぞれさらに別の形成
方法を示す。図２５の形成方法は、図２３の形成方法と
は逆に、裏面全面にｎ型不純物イオンＩn が注入され、
ｎ型カソード層７３が形成された後に凹部が形成される
ものである。同様に、図２６の形成方法は、図２４の形
成方法とは逆に、裏面全面にｎ型不純物イオンＩn が注
入され、ｎ型カソード層７が形成された後に凹部が形成
されるものである。
方法を示す。図２５の形成方法は、図２３の形成方法と
は逆に、裏面全面にｎ型不純物イオンＩn が注入され、
ｎ型カソード層７３が形成された後に凹部が形成される
ものである。同様に、図２６の形成方法は、図２４の形
成方法とは逆に、裏面全面にｎ型不純物イオンＩn が注
入され、ｎ型カソード層７が形成された後に凹部が形成
されるものである。
【０１１４】図２５、図２６の形成方法によれば、素子
領域のｎ型カソード層７の表面濃度を下げることができ
るので、ダイオードの逆回復時のテール電流が低減さ
れ、逆回復損失の小さなダイオードを実現することがで
きる。
領域のｎ型カソード層７の表面濃度を下げることができ
るので、ダイオードの逆回復時のテール電流が低減さ
れ、逆回復損失の小さなダイオードを実現することがで
きる。
【０１１５】（第１２の実施形態）図２７は、本発明の
第１２の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。本実施形態が第６の実施形態と異なる点
は、凹部の素子構造の形成方法にある。すなわち、本実
施形態では、凹部の素子構造の形成方法で、ｐ型アノー
ド層２を形成した後に凹部を形成している点が異なって
いる。
第１２の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。本実施形態が第６の実施形態と異なる点
は、凹部の素子構造の形成方法にある。すなわち、本実
施形態では、凹部の素子構造の形成方法で、ｐ型アノー
ド層２を形成した後に凹部を形成している点が異なって
いる。
【０１１６】図２８に、凹部の素子構造の形成方法を示
す。まず、図２８（ａ）、（ｂ）に示すように、ｎ型ベ
ース層１（半導体基板）が用意され、その表面の一部に
ｐ型不純物イオンＩｐ- が注入される。
す。まず、図２８（ａ）、（ｂ）に示すように、ｎ型ベ
ース層１（半導体基板）が用意され、その表面の一部に
ｐ型不純物イオンＩｐ- が注入される。
【０１１７】次に図２８（ｃ）に示すように、ｐ型不純
物イオンＩｐ- が注入された領域の一部にｐ型不純物イ
オンＩｐが注入される。この場合、ｐ型不純物イオンＩ
ｐのドーズ量は、ｐ型不純物イオンＩｐ- のそれよりも
多くされる。
物イオンＩｐ- が注入された領域の一部にｐ型不純物イ
オンＩｐが注入される。この場合、ｐ型不純物イオンＩ
ｐのドーズ量は、ｐ型不純物イオンＩｐ- のそれよりも
多くされる。
【０１１８】次に図２８（ｄ）に示すように、アニール
を行なうことによって、ｐ型アノード層２、ｐ型リサー
フ層４が形成される。
を行なうことによって、ｐ型アノード層２、ｐ型リサー
フ層４が形成される。
【０１１９】最後に、図２８（ｅ）に示すように、ｐ型
アノード層２の表面がエッチングされ、凹部が形成され
て、凹部領域の基本構造が完成する。
アノード層２の表面がエッチングされ、凹部が形成され
て、凹部領域の基本構造が完成する。
【０１２０】なお、この例では、ｐ型アノード層３を省
略したが、ｐ型アノード層３を形成する場合には、例え
ば、図２８（ｅ）の工程の後に、ｐ型不純物イオンＩp
の注入領域の表面に、さらに高不純物濃度のｐ型不純物
イオンを選択的に注入すれば良い。
略したが、ｐ型アノード層３を形成する場合には、例え
ば、図２８（ｅ）の工程の後に、ｐ型不純物イオンＩp
の注入領域の表面に、さらに高不純物濃度のｐ型不純物
イオンを選択的に注入すれば良い。
【０１２１】図２９に、本実施形態の変形例を示す。こ
の素子では段差が１つの凹部が５つ形成されている。な
お、段差の数はこれに限定されるものではない。このよ
うにしても主素子領域のベース厚を実質的に薄くするこ
とができるので、同様な効果を得ることができる。
の素子では段差が１つの凹部が５つ形成されている。な
お、段差の数はこれに限定されるものではない。このよ
うにしても主素子領域のベース厚を実質的に薄くするこ
とができるので、同様な効果を得ることができる。
【０１２２】（第１３の実施形態）図３０は、本発明の
第１３の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。
第１３の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。
【０１２３】本実施形態が第１２の実施形態と異なる点
は、高不純物濃度のｐ型アノード層３が無いことにあ
る。これによってｐ型アノード層２の表面濃度を下げる
ことができるので、ダイオードの逆回復時の最大逆方向
電流が低減され、逆回復損失の小さなダイオードを実現
することができる。ただし、本実施形態では、第６の実
施形態よりもｐ型アノード層２の面積は広くしてある。
これにより、順方向電圧ＶF を低く保つことができる。
は、高不純物濃度のｐ型アノード層３が無いことにあ
る。これによってｐ型アノード層２の表面濃度を下げる
ことができるので、ダイオードの逆回復時の最大逆方向
電流が低減され、逆回復損失の小さなダイオードを実現
することができる。ただし、本実施形態では、第６の実
施形態よりもｐ型アノード層２の面積は広くしてある。
これにより、順方向電圧ＶF を低く保つことができる。
【０１２４】（第１４の実施形態）図３１は、本発明の
第１４の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。
第１４の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。
【０１２５】本実施例の特徴は、ｎ型カソード層７に図
２０の素子の特徴に加えて、裏面の凹部の底部および側
壁部に接するところのｎ型カソード層４の表面に、高不
純物濃度のｎ型カソード層１４を形成したことにある。
これにより、電子の注入効率がより高くなり、特に順方
向電圧降下を低くした場合に有効である。
２０の素子の特徴に加えて、裏面の凹部の底部および側
壁部に接するところのｎ型カソード層４の表面に、高不
純物濃度のｎ型カソード層１４を形成したことにある。
これにより、電子の注入効率がより高くなり、特に順方
向電圧降下を低くした場合に有効である。
【０１２６】図３１に、本実施形態の変形例を示す。こ
の素子では、裏面に段差が１つの凹部を３つ形成したこ
とにある。なお、凹部の数は２つでも４つ以上でも良
い。
の素子では、裏面に段差が１つの凹部を３つ形成したこ
とにある。なお、凹部の数は２つでも４つ以上でも良
い。
【０１２７】（第１５の実施形態）図３３は、本発明の
第１５の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。本実施形態の特徴は、第１４の実施形態
の高耐圧半導体装置において、高不純物濃度のｎ型カソ
ード層１４を省き、素子構造を簡略したことにある。
第１５の実施形態に係る高耐圧半導体装置の要部を示す
断面図である。本実施形態の特徴は、第１４の実施形態
の高耐圧半導体装置において、高不純物濃度のｎ型カソ
ード層１４を省き、素子構造を簡略したことにある。
【０１２８】次に、本発明の第２の態様の実施形態（第
１６乃至第２１の実施形態）を説明する。なお、上記の
実施形態では第１導電型層としてｎ型、第２導電型層と
してｐ型を用いているが、導電型を逆にしてもよい。ま
た、同一箇所には、同一番号を付して、重複する説明を
省略する。
１６乃至第２１の実施形態）を説明する。なお、上記の
実施形態では第１導電型層としてｎ型、第２導電型層と
してｐ型を用いているが、導電型を逆にしてもよい。ま
た、同一箇所には、同一番号を付して、重複する説明を
省略する。
【０１２９】（第１６の実施形態）図３４は、本発明の
第１６の実施形態に係る電力用半導体装置の断面図を示
す。図３４において、４１は高抵抗のｎ型ベース層（半
導体基板）を示しており、このｎ型ベース層４１の一方
の面（裏面）には、選択的に凹部が形成されている。
第１６の実施形態に係る電力用半導体装置の断面図を示
す。図３４において、４１は高抵抗のｎ型ベース層（半
導体基板）を示しており、このｎ型ベース層４１の一方
の面（裏面）には、選択的に凹部が形成されている。
【０１３０】ｎ型ベース層４１の凹部が形成されていな
い領域４０ａの裏面には、ｐ型ドレイン層４２が形成さ
れており、他方の面（表面）には、ｐ型ベース層４３が
選択的に形成されている。ｐ型ベース層４３内にはｎ型
ソース層４４が形成されている。ｎ型ベース層４１とｎ
型ソース層４４との間のｐ型ベース層４３上には、ゲー
ト絶縁膜４５を介してゲート電極４６が形成されてい
る。なお、これらゲート電極４６、ゲート絶縁膜４５、
ｐ型ベース層４３、ｎ型ベース層４１及びｎ型ソース層
４４により、ＣＨ１をチャネル領域とする電子注入用Ｍ
ＯＳＦＥＴが構成されている。
い領域４０ａの裏面には、ｐ型ドレイン層４２が形成さ
れており、他方の面（表面）には、ｐ型ベース層４３が
選択的に形成されている。ｐ型ベース層４３内にはｎ型
ソース層４４が形成されている。ｎ型ベース層４１とｎ
型ソース層４４との間のｐ型ベース層４３上には、ゲー
ト絶縁膜４５を介してゲート電極４６が形成されてい
る。なお、これらゲート電極４６、ゲート絶縁膜４５、
ｐ型ベース層４３、ｎ型ベース層４１及びｎ型ソース層
４４により、ＣＨ１をチャネル領域とする電子注入用Ｍ
ＯＳＦＥＴが構成されている。
【０１３１】一方、ｎ型ベース層４１の凹部の底面（裏
面）と側壁には、ｎ型カソード層４７が形成されてい
る。また、ｎ型ベース層４１の他方の面（表面）で凹部
と対向する領域には、ｐ型アノード層４８が形成されて
いる。
面）と側壁には、ｎ型カソード層４７が形成されてい
る。また、ｎ型ベース層４１の他方の面（表面）で凹部
と対向する領域には、ｐ型アノード層４８が形成されて
いる。
【０１３２】さらに、ｐ型ドレイン層４２上及びｎ型カ
ソード層４７上には、両層４２，４７に接してドレイン
電極（第２の主電極）４９が形成されている。また、ｎ
型ソース層４４、ｐ型ベース層４３上には、両層に接し
てソース電極５０ａが形成されている。ｐ型アノード層
４８上にはソース電極（アノード電極）５０ｂが形成さ
れている。電極５０ａと電極５０ｂにより、第１の主電
極が構成され、ゲート電極４６が副電極となる。なお、
複数のソース電極、複数のゲート電極は、それぞれ相互
に接続されており、図中では結線で摸式的に表されてい
る。
ソード層４７上には、両層４２，４７に接してドレイン
電極（第２の主電極）４９が形成されている。また、ｎ
型ソース層４４、ｐ型ベース層４３上には、両層に接し
てソース電極５０ａが形成されている。ｐ型アノード層
４８上にはソース電極（アノード電極）５０ｂが形成さ
れている。電極５０ａと電極５０ｂにより、第１の主電
極が構成され、ゲート電極４６が副電極となる。なお、
複数のソース電極、複数のゲート電極は、それぞれ相互
に接続されており、図中では結線で摸式的に表されてい
る。
【０１３３】上記の構成により、凹部が形成された領域
４０ｂにはダイオードが構成され、凹部が形成されない
領域４０ａにはＩＧＢＴが構成されている。
４０ｂにはダイオードが構成され、凹部が形成されない
領域４０ａにはＩＧＢＴが構成されている。
【０１３４】ＩＧＢＴ領域４０ａとダイオード領域４０
ｂの間で、絶縁膜５１の下の領域４０ｃは、ＩＧＢＴと
ダイオードの分離領域である。この領域の幅Ｌは、キャ
リアの拡散長Ｌｄ以上とするのが望ましい。すなわち、
キャリアのライフタイムをτ、拡散係数をＤとしたと
き、次の関係が満足されるようにする。
ｂの間で、絶縁膜５１の下の領域４０ｃは、ＩＧＢＴと
ダイオードの分離領域である。この領域の幅Ｌは、キャ
リアの拡散長Ｌｄ以上とするのが望ましい。すなわち、
キャリアのライフタイムをτ、拡散係数をＤとしたと
き、次の関係が満足されるようにする。
【０１３５】Ｌ > Ｌｄ＝（Ｄτ）1/2 あるいは、分離領域４０ｃに、後述のライフタイムキラ
ーを含ませてもよい。
ーを含ませてもよい。
【０１３６】次に、このような半導体装置の動作を説明
する。ドレイン電極４９に正電圧、ソース電極５０ａに
負電圧が印加されている時、ソースよりも正となる正電
圧をゲート電極４６に印加すると、ｐ型ベース層４３の
ゲート電極４６に接した表面がｎ型に反転し、電子ｅが
ｎ型ソース層４４から反転層を介してｎ型ベース層４１
ａに注入されてｐ型ドレイン層４２に到達する。これに
伴い、ｐ型ドレイン層４２から正孔ｈがｎ型ベース層４
１に注入される。このようにｎ型ベース層４１に電子ｅ
と正孔ｈの両方が注入され、伝導度変調が起こってオン
電圧が低減される。
する。ドレイン電極４９に正電圧、ソース電極５０ａに
負電圧が印加されている時、ソースよりも正となる正電
圧をゲート電極４６に印加すると、ｐ型ベース層４３の
ゲート電極４６に接した表面がｎ型に反転し、電子ｅが
ｎ型ソース層４４から反転層を介してｎ型ベース層４１
ａに注入されてｐ型ドレイン層４２に到達する。これに
伴い、ｐ型ドレイン層４２から正孔ｈがｎ型ベース層４
１に注入される。このようにｎ型ベース層４１に電子ｅ
と正孔ｈの両方が注入され、伝導度変調が起こってオン
電圧が低減される。
【０１３７】一方、ターンオフ動作の際には、ソースに
対して負である負電圧が絶縁ゲート４６に印加される。
これにより、ゲート電極４６直下に形成されていた反転
層が消失して電子注入が止まる。一方、ｎ型ベース層４
１ａ中の正孔ｈは、その一部がｐ型ベース層４３を介し
てソース電極５０ａに排出され、残りの正孔ｈは、電子
ｅと再結合して消滅する。これにより、半導体装置はタ
ーンオフする。
対して負である負電圧が絶縁ゲート４６に印加される。
これにより、ゲート電極４６直下に形成されていた反転
層が消失して電子注入が止まる。一方、ｎ型ベース層４
１ａ中の正孔ｈは、その一部がｐ型ベース層４３を介し
てソース電極５０ａに排出され、残りの正孔ｈは、電子
ｅと再結合して消滅する。これにより、半導体装置はタ
ーンオフする。
【０１３８】上記のような機構により、例えば図５６に
おいて、インバータのＴｒ１とＴｒ４がオンしている状
態（図５６の（ｉ）の状態）において、上側アーム素子
Ｔｒ１がターンオフすると、誘導負荷による逆起電力が
発生し、下側アーム素子Ｔｒ２のドレイン電極（図３４
の参照番号４９）が負に、ソース電極（図３４の参照番
号５０ａ）が正にバイアスされる。この過程で、下側ア
ーム素子のソース電極５０ａの電圧が上昇して、ｐ型ア
ノード層４８とｎ型ベース層４１ｂより構成されるｐｎ
接合が順バイアスされると、ｐ型アノード層４８からｎ
型ベース層４１ｂに正孔ｈが注入され、同時にｎ型カソ
ード層４７から電子ｅが注入されて、素子が逆方向にタ
ーンオンする。この結果、ｎ型ベース層４１ｂで伝導度
変調が起こり、ダイオード領域４０ｂが低オン電圧で通
電する（図５６の（ｉｉ）の状態）。
おいて、インバータのＴｒ１とＴｒ４がオンしている状
態（図５６の（ｉ）の状態）において、上側アーム素子
Ｔｒ１がターンオフすると、誘導負荷による逆起電力が
発生し、下側アーム素子Ｔｒ２のドレイン電極（図３４
の参照番号４９）が負に、ソース電極（図３４の参照番
号５０ａ）が正にバイアスされる。この過程で、下側ア
ーム素子のソース電極５０ａの電圧が上昇して、ｐ型ア
ノード層４８とｎ型ベース層４１ｂより構成されるｐｎ
接合が順バイアスされると、ｐ型アノード層４８からｎ
型ベース層４１ｂに正孔ｈが注入され、同時にｎ型カソ
ード層４７から電子ｅが注入されて、素子が逆方向にタ
ーンオンする。この結果、ｎ型ベース層４１ｂで伝導度
変調が起こり、ダイオード領域４０ｂが低オン電圧で通
電する（図５６の（ｉｉ）の状態）。
【０１３９】この場合、ダイオードを構成する高抵抗ベ
ース層（基板）４１ｂの厚さＷ２はＩＧＢＴを構成する
高抵抗ベース層（基板）４１ａの厚さＷ１よりも薄いの
で、素子を逆方向に導通させた場合、低いオン電圧で通
電することができる。
ース層（基板）４１ｂの厚さＷ２はＩＧＢＴを構成する
高抵抗ベース層（基板）４１ａの厚さＷ１よりも薄いの
で、素子を逆方向に導通させた場合、低いオン電圧で通
電することができる。
【０１４０】つぎに、再びＴｒ１がターンオンすると、
Ｔｒ２の極性が反転し、逆回復電流（図５６の（ｉｉ
ｉ））が流れ、負荷電流（図５６の（ｉ））に重畳され
る。この現象は、一般にスイッチング素子（ＩＧＢＴ）
のターンオン損失を増大させるが、本発明のダイオード
部分は低オン抵抗であるため、高速化を図ることができ
る。
Ｔｒ２の極性が反転し、逆回復電流（図５６の（ｉｉ
ｉ））が流れ、負荷電流（図５６の（ｉ））に重畳され
る。この現象は、一般にスイッチング素子（ＩＧＢＴ）
のターンオン損失を増大させるが、本発明のダイオード
部分は低オン抵抗であるため、高速化を図ることができ
る。
【０１４１】なお、分離領域４０ｃは、ダイオードが逆
回復する際、ＩＧＢＴ領域に拡散したキャリアにより、
ＩＧＢＴのｐ型エミッタ４２から正孔が逆注入したり、
あるいはＩＧＢＴのｎ型ソース４４が局所的にラッチア
ップしたりするのを抑制する。
回復する際、ＩＧＢＴ領域に拡散したキャリアにより、
ＩＧＢＴのｐ型エミッタ４２から正孔が逆注入したり、
あるいはＩＧＢＴのｎ型ソース４４が局所的にラッチア
ップしたりするのを抑制する。
【０１４２】以上のように、本発明の電力用半導体装置
は、逆並列還流ダイオードの機能が内蔵され、順方向に
おいてスイッチング機能を有し、逆方向において導通特
性を有する。すなわち、誘導負荷により逆起電力が発生
すると、半導体装置が逆方向にターンオンし、低いオン
電圧で通電する。
は、逆並列還流ダイオードの機能が内蔵され、順方向に
おいてスイッチング機能を有し、逆方向において導通特
性を有する。すなわち、誘導負荷により逆起電力が発生
すると、半導体装置が逆方向にターンオンし、低いオン
電圧で通電する。
【０１４３】図３５は、本発明の電力用半導体装置の原
理を説明するための特性図である。図３５（ａ）は、Ｉ
ＧＢＴ領域４０ａの表面から裏面にかけての深さ方向の
電界強度を示す。ＩＧＢＴは、ノンパンチスルー型のデ
バイスであるので、電界強度はｎ型ベース層４１ａの中
でゼロに達している。一方、図３５（ｂ）のダイオード
の電界強度は、ダイオードがパンチスルー型の構造を有
しているので、ｎ型ベース層４１ｂの中では、図３５
（ａ）のｎ型ベース層４１ａと同じ傾斜でもって、アノ
ード側からカソード側に向けて減少していくが、ｎ型カ
ソード層４７の中で急激に減少してゼロとなる。さら
に、図３５（ａ）と図３５（ｂ）のそれぞれの電界強度
の積分値は等しくなる。
理を説明するための特性図である。図３５（ａ）は、Ｉ
ＧＢＴ領域４０ａの表面から裏面にかけての深さ方向の
電界強度を示す。ＩＧＢＴは、ノンパンチスルー型のデ
バイスであるので、電界強度はｎ型ベース層４１ａの中
でゼロに達している。一方、図３５（ｂ）のダイオード
の電界強度は、ダイオードがパンチスルー型の構造を有
しているので、ｎ型ベース層４１ｂの中では、図３５
（ａ）のｎ型ベース層４１ａと同じ傾斜でもって、アノ
ード側からカソード側に向けて減少していくが、ｎ型カ
ソード層４７の中で急激に減少してゼロとなる。さら
に、図３５（ａ）と図３５（ｂ）のそれぞれの電界強度
の積分値は等しくなる。
【０１４４】図３６は、ダイオード（パンチスルー型）
とＩＧＢＴ（ノンパンチスルー型）のｎ型ベース層の厚
さと耐圧の関係を示したグラフである（基板の比抵抗が
３０Ω・ｃｍ場合）。ダイオードとＩＧＢＴが同じ耐圧
（例えば６００Ｖ）であるめには、ダイオードで約３５
μｍ、ＩＧＢＴで約７５μｍあれば良いことがわかる。
もし、ダイオードの厚さをＩＧＢＴに合わせて厚く（７
５μｍ）作ったとすると、ダイオードの耐圧は６００Ｖ
以上得られるが、オン電圧が過大なダイオードが得られ
る。このように、本発明ではＩＧＢＴとダイオードがそ
れぞれ最適なｎ型ベース厚を有する構造を提供してい
る。
とＩＧＢＴ（ノンパンチスルー型）のｎ型ベース層の厚
さと耐圧の関係を示したグラフである（基板の比抵抗が
３０Ω・ｃｍ場合）。ダイオードとＩＧＢＴが同じ耐圧
（例えば６００Ｖ）であるめには、ダイオードで約３５
μｍ、ＩＧＢＴで約７５μｍあれば良いことがわかる。
もし、ダイオードの厚さをＩＧＢＴに合わせて厚く（７
５μｍ）作ったとすると、ダイオードの耐圧は６００Ｖ
以上得られるが、オン電圧が過大なダイオードが得られ
る。このように、本発明ではＩＧＢＴとダイオードがそ
れぞれ最適なｎ型ベース厚を有する構造を提供してい
る。
【０１４５】次に、図３７を参照して、本発明の電力用
半導体装置の製造方法を説明する。
半導体装置の製造方法を説明する。
【０１４６】まず、図３７（ａ）に示すように、ｎ型ベ
ース層となる半導体基板４１を用意する。次に、図３７
（ｂ）に示すように、ｎ型ベース基板の表面に、ＩＧＢ
Ｔのｐベース層となる複数のｐウェル４３と、ダイオー
ドのｐ型アノードとなるｐ型層４８を形成する。ｐウェ
ル４３の中には、それぞれｎ型ソース層４３を形成し、
隣接するｐウェル間に露出するｎ型ベース基板の表面に
は、ｐウェル４３、ｎ型ソース層４４の上部に延在する
ように、ゲート絶縁膜４５を介してゲート電極４６を形
成する。同時に、ｎ型ソース層４４とｐウェル４３に接
するようにソース電極５０ａを形成し、ｐ型アノード層
４８の上にはアノード電極５０ｂを形成する。さらに、
ＩＧＢＴ領域４０ａとダイオード領域４０ｂの間に分離
領域４０ｃ用の絶縁膜５１を形成する。
ース層となる半導体基板４１を用意する。次に、図３７
（ｂ）に示すように、ｎ型ベース基板の表面に、ＩＧＢ
Ｔのｐベース層となる複数のｐウェル４３と、ダイオー
ドのｐ型アノードとなるｐ型層４８を形成する。ｐウェ
ル４３の中には、それぞれｎ型ソース層４３を形成し、
隣接するｐウェル間に露出するｎ型ベース基板の表面に
は、ｐウェル４３、ｎ型ソース層４４の上部に延在する
ように、ゲート絶縁膜４５を介してゲート電極４６を形
成する。同時に、ｎ型ソース層４４とｐウェル４３に接
するようにソース電極５０ａを形成し、ｐ型アノード層
４８の上にはアノード電極５０ｂを形成する。さらに、
ＩＧＢＴ領域４０ａとダイオード領域４０ｂの間に分離
領域４０ｃ用の絶縁膜５１を形成する。
【０１４７】次に、図３７（ｃ）に示すように、ｎ型ベ
ース基板４１裏面のダイオード領域４０ｂに相当する部
分をＲＩＥを用いてドライエッチングし、凹部５２を形
成する。さらに、この凹部を含めてｎ型ベース基板４１
の裏面全面に、ｎ型不純物５３、例えばリン（Ｐ）をイ
オン注入する。
ース基板４１裏面のダイオード領域４０ｂに相当する部
分をＲＩＥを用いてドライエッチングし、凹部５２を形
成する。さらに、この凹部を含めてｎ型ベース基板４１
の裏面全面に、ｎ型不純物５３、例えばリン（Ｐ）をイ
オン注入する。
【０１４８】次に、図３８（ｄ）に示すように、ｎベー
ス基板４１裏面の凹部が形成されていない領域（ＩＧＢ
Ｔ領域）４１ａにｐ型不純物イオン５４、例えばボロン
（Ｂ）をイオン注入する。この時、ｐ型不純物イオン５
４のドーズ量は、ｎ型不純物イオン５３のそれよりも多
くする。例えば、ｎ型不純物イオンとしてリンを２×１
０15ｃｍ-2、ｐ型不純物としてボロンを５×１０15ｃｍ
-2のドーズ量で注入する。
ス基板４１裏面の凹部が形成されていない領域（ＩＧＢ
Ｔ領域）４１ａにｐ型不純物イオン５４、例えばボロン
（Ｂ）をイオン注入する。この時、ｐ型不純物イオン５
４のドーズ量は、ｎ型不純物イオン５３のそれよりも多
くする。例えば、ｎ型不純物イオンとしてリンを２×１
０15ｃｍ-2、ｐ型不純物としてボロンを５×１０15ｃｍ
-2のドーズ量で注入する。
【０１４９】続いて、アニールを行うことにより、図３
８（ｅ）に示すように、ＩＧＢＴ領域４０ａの裏面にｐ
型層４２、ダイオード領域４０ｂの裏面にｎ型層４７を
形成する。
８（ｅ）に示すように、ＩＧＢＴ領域４０ａの裏面にｐ
型層４２、ダイオード領域４０ｂの裏面にｎ型層４７を
形成する。
【０１５０】なお、ＩＧＢＴ形成領域４０ａに相当する
領域は、電子線やプロトンなどの粒子線を照射する。ま
た、ダイオード領域４０ｂ、分離領域４０ｃに相当する
領域は、キャリアのライフタイムを減少させるライフタ
イムキラーとしてＡｕ，Ｐｔ，Ｆｅ等の重金属を堆積拡
散する。
領域は、電子線やプロトンなどの粒子線を照射する。ま
た、ダイオード領域４０ｂ、分離領域４０ｃに相当する
領域は、キャリアのライフタイムを減少させるライフタ
イムキラーとしてＡｕ，Ｐｔ，Ｆｅ等の重金属を堆積拡
散する。
【０１５１】上記の図３７（ｃ）乃至図３８（ｅ）の工
程は、図３９のように変形して実施してもよい。すなわ
ち、ｎ型ベース基板４１の裏面に予めｐ型イオン５４を
イオン注入しておき（図３９（ａ））、その後図３９
（ｂ）に示すように、凹部５２を形成する。続いてｎ型
イオン５３をｎ型ベース基板４１の裏面全体にイオン注
入する。その後アニールを行うことにより、図３９
（ｃ）に示すようにｐ型層４２とｎ型層４７を形成す
る。
程は、図３９のように変形して実施してもよい。すなわ
ち、ｎ型ベース基板４１の裏面に予めｐ型イオン５４を
イオン注入しておき（図３９（ａ））、その後図３９
（ｂ）に示すように、凹部５２を形成する。続いてｎ型
イオン５３をｎ型ベース基板４１の裏面全体にイオン注
入する。その後アニールを行うことにより、図３９
（ｃ）に示すようにｐ型層４２とｎ型層４７を形成す
る。
【０１５２】以上で、逆並列還流ダイオードの機能が内
蔵され、順方向においてスイッチング機能を有し、逆方
向において導通特性を有する高電力半導体装置が完成す
る。
蔵され、順方向においてスイッチング機能を有し、逆方
向において導通特性を有する高電力半導体装置が完成す
る。
【０１５３】図３４では、本発明の半導体装置の部分的
な断面図のみが示されているが、半導体装置全体として
は、図４０の平面図に示すような構成とすることができ
る。図４０において、５６はリサーフ、ガードリング等
が形成される接合終端領域である。図４０（ａ）は角型
チップを示し、ＩＧＢＴ領域４０ａがダイオード領域４
０ｂで取り囲まれている。図４０（ｂ）も角型チップを
示し、ＩＧＢＴ領域４０ａとダイオード領域４０ｂとが
並列に形成されている。図４０（ｃ）は、図４０（ａ）
の構成を丸型にしたものである。
な断面図のみが示されているが、半導体装置全体として
は、図４０の平面図に示すような構成とすることができ
る。図４０において、５６はリサーフ、ガードリング等
が形成される接合終端領域である。図４０（ａ）は角型
チップを示し、ＩＧＢＴ領域４０ａがダイオード領域４
０ｂで取り囲まれている。図４０（ｂ）も角型チップを
示し、ＩＧＢＴ領域４０ａとダイオード領域４０ｂとが
並列に形成されている。図４０（ｃ）は、図４０（ａ）
の構成を丸型にしたものである。
【０１５４】なお、図４０（ｂ）において、ＩＧＢＴ領
域４０ａと接合終端領域５６とのＢ−Ｂ線に沿った断面
は、例えば第１の態様の図１８に示したように、ＩＧＢ
Ｔ領域の最も外側に接合終端構造が形成される。ダイオ
ード領域４０ｂと接合終端領域５６との接続構造にも、
第１の態様で述べた種々の構造が適用できる。
域４０ａと接合終端領域５６とのＢ−Ｂ線に沿った断面
は、例えば第１の態様の図１８に示したように、ＩＧＢ
Ｔ領域の最も外側に接合終端構造が形成される。ダイオ
ード領域４０ｂと接合終端領域５６との接続構造にも、
第１の態様で述べた種々の構造が適用できる。
【０１５５】このように形成された半導体装置は、誘導
負荷により逆起電力が発生すると、逆方向にターンオン
する。その際、ダイオードは低オン電圧で導通される。
よって、外付けの逆並列還流ダイオードが不要となり、
高電流密度化と高速化が図られて、小型で高性能な半導
体装置が実現される。
負荷により逆起電力が発生すると、逆方向にターンオン
する。その際、ダイオードは低オン電圧で導通される。
よって、外付けの逆並列還流ダイオードが不要となり、
高電流密度化と高速化が図られて、小型で高性能な半導
体装置が実現される。
【０１５６】（第１７の実施形態）図４１は、本発明の
第１７の実施形態に係る電力用半導体装置の要部断面図
である。
第１７の実施形態に係る電力用半導体装置の要部断面図
である。
【０１５７】本実施形態が第１６の実施形態と異なる点
は、ダイオード領域４０ｂの裏面に形成される凹部が機
械的研削やウエットエッチングにより形成され、凹部の
側壁部が斜めに形成されていることである。これらの方
法を用いると、凹部の深さを深く形成できるという利点
がある。機械的研削は、弗硝酸等によるウェットエッチ
ングと併用してもよく、ウェットエッチングは、水酸化
カリウム（ＫＯＨ）等を使用することができる。
は、ダイオード領域４０ｂの裏面に形成される凹部が機
械的研削やウエットエッチングにより形成され、凹部の
側壁部が斜めに形成されていることである。これらの方
法を用いると、凹部の深さを深く形成できるという利点
がある。機械的研削は、弗硝酸等によるウェットエッチ
ングと併用してもよく、ウェットエッチングは、水酸化
カリウム（ＫＯＨ）等を使用することができる。
【０１５８】（第１８の実施形態）図４２は、本発明の
第１８の実施形態に係る電力用半導体装置の要部断面図
である。
第１８の実施形態に係る電力用半導体装置の要部断面図
である。
【０１５９】本実施形態が第１７の実施形態と異なる点
は、ＩＧＢＴのゲート電極５０ａがトレンチの中に形成
されていることである。トレンチゲートの形成は、ＲＩ
Ｅなどを使用すればよく、良く知られているので説明を
省略する。
は、ＩＧＢＴのゲート電極５０ａがトレンチの中に形成
されていることである。トレンチゲートの形成は、ＲＩ
Ｅなどを使用すればよく、良く知られているので説明を
省略する。
【０１６０】このような構成であっても、第１６の実施
形態と同様な効果を得ることができ、かつＩＧＢＴのオ
ン電圧を一層低減できる。
形態と同様な効果を得ることができ、かつＩＧＢＴのオ
ン電圧を一層低減できる。
【０１６１】（第１９の実施形態）図４３は、本発明の
第１９の実施形態に係る電力用半導体装置の要部断面図
である。
第１９の実施形態に係る電力用半導体装置の要部断面図
である。
【０１６２】本実施形態が第１６の実施形態と異なる点
は、ＩＧＢＴ領域４０ａとダイオード領域４０ｂが同一
の厚さの基板上に形成されていることである。その代わ
り、ダイオード領域４０ｂのｐ型アノード層４８が深く
形成されている。
は、ＩＧＢＴ領域４０ａとダイオード領域４０ｂが同一
の厚さの基板上に形成されていることである。その代わ
り、ダイオード領域４０ｂのｐ型アノード層４８が深く
形成されている。
【０１６３】このため、ダイオード領域４０ｂの耐圧を
実質的に決定するｎ型ベース層４１ｂの厚さＷ２´は、
ＩＧＢＴ領域４０ａの耐圧を実質的に決定するｎ型ベー
ス層４１ａの厚さＷ１´との間に、Ｗ２´＜Ｗ１´なる
関係を有する。
実質的に決定するｎ型ベース層４１ｂの厚さＷ２´は、
ＩＧＢＴ領域４０ａの耐圧を実質的に決定するｎ型ベー
ス層４１ａの厚さＷ１´との間に、Ｗ２´＜Ｗ１´なる
関係を有する。
【０１６４】このような、このような構成であっても、
第１６の実施形態と同様な効果を得ることができる。
第１６の実施形態と同様な効果を得ることができる。
【０１６５】（第２０の実施形態）図４４は、本発明の
第２０の実施形態に係る電力用半導体装置の要部断面図
である。
第２０の実施形態に係る電力用半導体装置の要部断面図
である。
【０１６６】本実施形態が第１６の実施形態と異なる点
は、ダイオード領域４０ｂのｐ型アノード層４８をとり
囲み、これより深く形成されたｐ- 型層５７を有する点
である。このｐ- 型層５７は、アノード層４８からのホ
ールの注入量を実質的に低減する働きをする。
は、ダイオード領域４０ｂのｐ型アノード層４８をとり
囲み、これより深く形成されたｐ- 型層５７を有する点
である。このｐ- 型層５７は、アノード層４８からのホ
ールの注入量を実質的に低減する働きをする。
【０１６７】（第２１の実施形態）図４５は、本発明の
第２１の実施形態に係る電力用半導体装置の要部断面図
である。
第２１の実施形態に係る電力用半導体装置の要部断面図
である。
【０１６８】本実施形態が第１６の実施形態と異なる点
は、ダイオード領域４０ｂがｎ型ベース基板４１の表面
に形成された凹部に設けられていることである。Ｎ型ベ
ース基板４１の裏面は平坦にされており、ＩＧＢＴ領域
４０ａのｎ型ベース基板の厚さＷ１と、ダイオード領域
のn 型ベース基板の厚さＷ２との間には、Ｗ１> Ｗ２の
関係が成り立つ。
は、ダイオード領域４０ｂがｎ型ベース基板４１の表面
に形成された凹部に設けられていることである。Ｎ型ベ
ース基板４１の裏面は平坦にされており、ＩＧＢＴ領域
４０ａのｎ型ベース基板の厚さＷ１と、ダイオード領域
のn 型ベース基板の厚さＷ２との間には、Ｗ１> Ｗ２の
関係が成り立つ。
【０１６９】このような構成であっても第１６の実施形
態と同様な効果を得ることができる。
態と同様な効果を得ることができる。
【０１７０】次に、本発明の第３の態様の電力用半導体
装置の実施形態（第２２乃至第２６の実施形態）を説明
する。なお、これらの実施形態では第１導電型層として
ｎ型、第２導電型層としてｐ型を用いているが、導電型
を逆にしてもよい。また、同一箇所には同一番号を付し
て、重複する説明を省略する。
装置の実施形態（第２２乃至第２６の実施形態）を説明
する。なお、これらの実施形態では第１導電型層として
ｎ型、第２導電型層としてｐ型を用いているが、導電型
を逆にしてもよい。また、同一箇所には同一番号を付し
て、重複する説明を省略する。
【０１７１】（第２２の実施形態）図４６は、本発明の
第２２の実施形態に係る電力用半導体装置の要部断面図
を示す。図４６において、６１は高抵抗のｎ型ベース層
（半導体基板）を示しており、このｎ型ベース層６１の
一方の面（裏面）には、凹部が形成されている。この裏
面で凹部が形成されていない領域６０ａにｐ型ドレイン
層６２が形成され、凹部が形成された領域６０ｂにｎ型
ドレイン層６３が形成されている。
第２２の実施形態に係る電力用半導体装置の要部断面図
を示す。図４６において、６１は高抵抗のｎ型ベース層
（半導体基板）を示しており、このｎ型ベース層６１の
一方の面（裏面）には、凹部が形成されている。この裏
面で凹部が形成されていない領域６０ａにｐ型ドレイン
層６２が形成され、凹部が形成された領域６０ｂにｎ型
ドレイン層６３が形成されている。
【０１７２】一方、ｎ型ベース層６１の他方の面（表
面）には、複数のｐ型ベース層６４が選択的に形成さ
れ、各ｐ型ベース層６４内にはｎ型ソース層６５が形成
されている。さらに、ｎ型ベース層６１とｎ型ソース層
６５との間のｐ型ベース層６４上には、ゲート絶縁膜６
６を介してゲート電極６７が形成されている。なお、こ
れらゲート電極６７、ゲート絶縁膜６６、ｐ型ベース層
６４、ｎ型ベース層６１及びｎ型ソース層６５により、
ＣＨ１をチャネル領域とする電子注入用ＭＯＳＦＥＴが
構成されている。
面）には、複数のｐ型ベース層６４が選択的に形成さ
れ、各ｐ型ベース層６４内にはｎ型ソース層６５が形成
されている。さらに、ｎ型ベース層６１とｎ型ソース層
６５との間のｐ型ベース層６４上には、ゲート絶縁膜６
６を介してゲート電極６７が形成されている。なお、こ
れらゲート電極６７、ゲート絶縁膜６６、ｐ型ベース層
６４、ｎ型ベース層６１及びｎ型ソース層６５により、
ＣＨ１をチャネル領域とする電子注入用ＭＯＳＦＥＴが
構成されている。
【０１７３】ｐ型ドレイン層６２上及びｎ型ドレイン層
６３上には、両層６２，６３に接してドレイン電極（第
２の主電極）６８が形成されている。また、ｎ型ソース
層６５上及びｐ型ベース層６４上には、両層６５，６４
に接してソース電極（第１の主電極）６９が形成されて
いる。ゲート電極６９が副電極となる。なお、複数のソ
ース電極、複数のゲート電極は、それぞれ相互に接続さ
れており、図中では結線で摸式的に表されている。
６３上には、両層６２，６３に接してドレイン電極（第
２の主電極）６８が形成されている。また、ｎ型ソース
層６５上及びｐ型ベース層６４上には、両層６５，６４
に接してソース電極（第１の主電極）６９が形成されて
いる。ゲート電極６９が副電極となる。なお、複数のソ
ース電極、複数のゲート電極は、それぞれ相互に接続さ
れており、図中では結線で摸式的に表されている。
【０１７４】上記のように、ｐ型ドレイン層６２が形成
された領域６０ａにはＩＧＢＴが構成されており、ｎ型
ドレイン層６３が形成された領域６０ｂには、パワーＭ
ＯＳＦＥＴが構成されている。
された領域６０ａにはＩＧＢＴが構成されており、ｎ型
ドレイン層６３が形成された領域６０ｂには、パワーＭ
ＯＳＦＥＴが構成されている。
【０１７５】以上のように、本発明の電力用半導体装置
は、ＩＧＢＴとＭＯＳＦＥＴとが並列接続され、かつＭ
ＯＳＦＥＴを構成する高抵抗のｎ型ベース層（基板）６
１ｂの厚さＷ２がＩＧＢＴを構成する高抵抗のｎ型ベー
ス層（基板）６１ａの厚さＷ１より小さいことが特徴で
ある。
は、ＩＧＢＴとＭＯＳＦＥＴとが並列接続され、かつＭ
ＯＳＦＥＴを構成する高抵抗のｎ型ベース層（基板）６
１ｂの厚さＷ２がＩＧＢＴを構成する高抵抗のｎ型ベー
ス層（基板）６１ａの厚さＷ１より小さいことが特徴で
ある。
【０１７６】次に、このような半導体装置の動作を説明
する。ドレイン電極６８に正電圧、ソース電極６９に負
電圧が印加されている時、ソースよりも正となる正電圧
がゲート電極６９に印加されると、ｐ型ベース層６４の
ゲート電極６７に接した表面がｎ型に反転し、電子ｅが
ｎ型ソース層６５から反転層を介してｎ型ベース層６１
に注入される。
する。ドレイン電極６８に正電圧、ソース電極６９に負
電圧が印加されている時、ソースよりも正となる正電圧
がゲート電極６９に印加されると、ｐ型ベース層６４の
ゲート電極６７に接した表面がｎ型に反転し、電子ｅが
ｎ型ソース層６５から反転層を介してｎ型ベース層６１
に注入される。
【０１７７】ここで、ドレイン電流が小さくドレイン電
圧も小さい場合、ｎ型ベース層６１に注入された電子ｅ
は、ｐ型ドレイン層６２とｎ型ベース層６１とによって
構成されるｐｎ接合のビルトインポテンシャルを越える
ことができない。このため、電子ｅはｐ型ドレイン層６
２には流れ込まず、ｎ型ドレイン層６３に流れ込む。す
なわち低電流領域では、ソース電極６９、ｎ型ソース層
６５、反転層（チャネル）ＣＨ１、ｎ型ベース層６１
ｂ、ｎ型ドレイン層６３、ドレイン電極６８を結ぶ経路
が多数キャリアの流路となるので、ｐｎ接合に起因する
電圧降下が生じず、零電圧から電流が立ち上がる。
圧も小さい場合、ｎ型ベース層６１に注入された電子ｅ
は、ｐ型ドレイン層６２とｎ型ベース層６１とによって
構成されるｐｎ接合のビルトインポテンシャルを越える
ことができない。このため、電子ｅはｐ型ドレイン層６
２には流れ込まず、ｎ型ドレイン層６３に流れ込む。す
なわち低電流領域では、ソース電極６９、ｎ型ソース層
６５、反転層（チャネル）ＣＨ１、ｎ型ベース層６１
ｂ、ｎ型ドレイン層６３、ドレイン電極６８を結ぶ経路
が多数キャリアの流路となるので、ｐｎ接合に起因する
電圧降下が生じず、零電圧から電流が立ち上がる。
【０１７８】次に、電流が増加してドレイン電圧が上昇
してくると、上記ｐｎ接合が順バイアスされて、電子ｅ
はビルトインポテンシャルを越えてｐ型ドレイン層６２
に流入するようになる。これに伴い、ｐ型ドレイン層６
２からｎ型ベース層６１に正孔ｈが注入される。結果的
に、ｎ型ベース層６１に電子ｅと正孔ｈの両方が注入さ
れ、伝導度変調が起こる。これにより半導体装置は低オ
ン電圧で導通する。
してくると、上記ｐｎ接合が順バイアスされて、電子ｅ
はビルトインポテンシャルを越えてｐ型ドレイン層６２
に流入するようになる。これに伴い、ｐ型ドレイン層６
２からｎ型ベース層６１に正孔ｈが注入される。結果的
に、ｎ型ベース層６１に電子ｅと正孔ｈの両方が注入さ
れ、伝導度変調が起こる。これにより半導体装置は低オ
ン電圧で導通する。
【０１７９】特に、本発明の半導体装置では、ＭＯＳＦ
ＥＴを構成する高抵抗ベース層（基板）６１ｂの厚さＷ
２がＩＧＢＴを構成する高抵抗ベース層（基板）６１ａ
の厚さＷ１よりも薄いことから、低電流領域でのオン抵
抗を極めて小さくできる。以上の機構により、本発明の
半導体装置では、低電流領域から高電流領域に亙って、
オン抵抗を低減することができる。図４７は、このよう
な本発明の半導体装置のオン特性を説明する特性図であ
る。
ＥＴを構成する高抵抗ベース層（基板）６１ｂの厚さＷ
２がＩＧＢＴを構成する高抵抗ベース層（基板）６１ａ
の厚さＷ１よりも薄いことから、低電流領域でのオン抵
抗を極めて小さくできる。以上の機構により、本発明の
半導体装置では、低電流領域から高電流領域に亙って、
オン抵抗を低減することができる。図４７は、このよう
な本発明の半導体装置のオン特性を説明する特性図であ
る。
【０１８０】また、ＭＯＳＦＥＴは、パンチスルー構造
を有しているので、図３５を使用して説明した特徴は、
本実施形態の半導体装置にもそのまま当てはめることが
できる。
を有しているので、図３５を使用して説明した特徴は、
本実施形態の半導体装置にもそのまま当てはめることが
できる。
【０１８１】一方、ターンオフ動作の際には、ソースに
対して負である負電圧が絶縁ゲート６７に印加される。
これにより、ゲート電極６７直下に形成されていた反転
層が消失して電子注入が止まる。一方、ｎ型ベース層６
１中の正孔ｈは、その一部がｐ型ベース層６４を介して
ソース電極６９に排出され、残りの正孔ｈは、電子ｅと
再結合して消滅する。これにより、半導体装置はターン
オフする。
対して負である負電圧が絶縁ゲート６７に印加される。
これにより、ゲート電極６７直下に形成されていた反転
層が消失して電子注入が止まる。一方、ｎ型ベース層６
１中の正孔ｈは、その一部がｐ型ベース層６４を介して
ソース電極６９に排出され、残りの正孔ｈは、電子ｅと
再結合して消滅する。これにより、半導体装置はターン
オフする。
【０１８２】次に、図４８、図４９を参照して、本発明
の電力用半導体装置の製造方法を説明する。
の電力用半導体装置の製造方法を説明する。
【０１８３】まず、図４８（ａ）に示すように、ｎ型ベ
ース層となる半導体基板６１を用意する。次に、図４８
（ｂ）に示すように、ｎ型ベース基板の上面に、ＭＯＳ
ＦＥＴおよびＩＧＢＴのｐベース層となる複数のｐウェ
ル６３を形成する。ｐウェル６３の中には、それぞれｎ
型ソース層６５を形成し、隣接するｐウェル間に露出す
るｎ型ベース基板の表面には、ｐウェル６３、ｎ型ソー
ス６５の上部に延在するように、ゲート絶縁膜６６を介
してゲート電極６７を形成する。同時に、ソース電極６
８を形成する。
ース層となる半導体基板６１を用意する。次に、図４８
（ｂ）に示すように、ｎ型ベース基板の上面に、ＭＯＳ
ＦＥＴおよびＩＧＢＴのｐベース層となる複数のｐウェ
ル６３を形成する。ｐウェル６３の中には、それぞれｎ
型ソース層６５を形成し、隣接するｐウェル間に露出す
るｎ型ベース基板の表面には、ｐウェル６３、ｎ型ソー
ス６５の上部に延在するように、ゲート絶縁膜６６を介
してゲート電極６７を形成する。同時に、ソース電極６
８を形成する。
【０１８４】次に、図４８（ｃ）に示すように、ｎ型ベ
ース基板６１裏面のＭＯＳＦＥＴ領域６０ｂに相当する
部分をＲＩＥを用いてドライエッチングし、凹部７０を
形成する。続いて、ＩＧＢＴ形成領域６０ａに相当する
領域に、電子線やプロトン等の粒子線を照射する。さら
に、この凹部を含めてｎ型ベース基板６１の裏面全面
に、ｎ型不純物７１、例えばリン（Ｐ）をイオン注入す
る。
ース基板６１裏面のＭＯＳＦＥＴ領域６０ｂに相当する
部分をＲＩＥを用いてドライエッチングし、凹部７０を
形成する。続いて、ＩＧＢＴ形成領域６０ａに相当する
領域に、電子線やプロトン等の粒子線を照射する。さら
に、この凹部を含めてｎ型ベース基板６１の裏面全面
に、ｎ型不純物７１、例えばリン（Ｐ）をイオン注入す
る。
【０１８５】次に、図４９（ｄ）に示すように、ｎベー
ス基板６１裏面の凹部が形成されていない領域（ＩＧＢ
Ｔ領域）６１ａにｐ型不純物イオン７２、例えばボロン
（Ｂ）をイオン注入する。この時、ｐ型不純物イオン７
２のドーズ量は、ｎ型不純物イオン７１のそれよりも多
くする。例えば、ｎ型不純物イオンとしてリンを２×１
０15ｃｍ-2、ｐ型不純物としてボロンを５×１０15ｃｍ
-2のドーズ量で注入する。
ス基板６１裏面の凹部が形成されていない領域（ＩＧＢ
Ｔ領域）６１ａにｐ型不純物イオン７２、例えばボロン
（Ｂ）をイオン注入する。この時、ｐ型不純物イオン７
２のドーズ量は、ｎ型不純物イオン７１のそれよりも多
くする。例えば、ｎ型不純物イオンとしてリンを２×１
０15ｃｍ-2、ｐ型不純物としてボロンを５×１０15ｃｍ
-2のドーズ量で注入する。
【０１８６】続いて、アニールを行うことにより、図４
９（ｅ）に示すように、ＩＧＢＴ領域６０ａの裏面にｐ
型ドレイン層６２、ＭＯＳＦＥＴ領域６０ｂの裏面にｎ
型ドレイン層６３を形成する。
９（ｅ）に示すように、ＩＧＢＴ領域６０ａの裏面にｐ
型ドレイン層６２、ＭＯＳＦＥＴ領域６０ｂの裏面にｎ
型ドレイン層６３を形成する。
【０１８７】上記の図４８（ｃ）乃至図４９（ｅ）の工
程は、図５０ように変形して実施してもよい。すなわ
ち、ｎ型ベース基板６１の裏面に予めｐ型イオン７２を
イオン注入しておき（図５０（ａ））、その後図５０
（ｂ）に示すように、凹部７２を形成する。続いてｎ型
イオン７１をｎ型ベース基板６１の裏面全体にイオン注
入する。その後アニールを行うことにより、図５０
（ｃ）に示すようにｐ型ドレイン層６２とｎ型ドレイン
層６３を形成する。
程は、図５０ように変形して実施してもよい。すなわ
ち、ｎ型ベース基板６１の裏面に予めｐ型イオン７２を
イオン注入しておき（図５０（ａ））、その後図５０
（ｂ）に示すように、凹部７２を形成する。続いてｎ型
イオン７１をｎ型ベース基板６１の裏面全体にイオン注
入する。その後アニールを行うことにより、図５０
（ｃ）に示すようにｐ型ドレイン層６２とｎ型ドレイン
層６３を形成する。
【０１８８】以上で、ＭＯＳＦＥＴとＩＧＢＴが並列接
続された電力用半導体装置が完成する。
続された電力用半導体装置が完成する。
【０１８９】図４６では、本発明の半導体装置の部分的
な断面図のみが示されているが、半導体装置全体として
は、第１６の実施形態と同様に、図４０の平面図に示す
ような構成とすることができる。図４０において、４０
ｂをＭＯＳＦＥＴ領域と読み替えれば、そのまま本実施
形態に適用することができる。
な断面図のみが示されているが、半導体装置全体として
は、第１６の実施形態と同様に、図４０の平面図に示す
ような構成とすることができる。図４０において、４０
ｂをＭＯＳＦＥＴ領域と読み替えれば、そのまま本実施
形態に適用することができる。
【０１９０】以上のように、本発明によれば、低電流領
域では主に、ソース電極６９、ｎ型ソース層６５、反転
層（チャネル）ＣＨ１、ｎ型ベース層６１ｂ、ｎ型ドレ
イン層６３、ドレイン電極６８を結ぶ経路が多数キャリ
アの流路となるので、ｐｎ接合に起因する電圧降下が生
じず、零電圧から電流が立ち上がる。一方、高電流領域
では、ｐ型ドレイン層６２からｎ型ベース層６１ａに少
数キャリアが注入されるので、伝導度変調が起きる。従
って、低電流領域から高電流領域に亙って、オン抵抗を
低減することができる。
域では主に、ソース電極６９、ｎ型ソース層６５、反転
層（チャネル）ＣＨ１、ｎ型ベース層６１ｂ、ｎ型ドレ
イン層６３、ドレイン電極６８を結ぶ経路が多数キャリ
アの流路となるので、ｐｎ接合に起因する電圧降下が生
じず、零電圧から電流が立ち上がる。一方、高電流領域
では、ｐ型ドレイン層６２からｎ型ベース層６１ａに少
数キャリアが注入されるので、伝導度変調が起きる。従
って、低電流領域から高電流領域に亙って、オン抵抗を
低減することができる。
【０１９１】（第２３の実施形態）図５１は、本発明の
第２３の実施形態に係る電力用半導体装置の要部断面図
である。
第２３の実施形態に係る電力用半導体装置の要部断面図
である。
【０１９２】本実施形態が第２２の実施形態と異なる点
は、ＭＯＳＦＥＴ領域６０ｂの裏面に形成される凹部が
機械的研削やウエットエッチングにより形成され、凹部
の側壁部が斜めに形成されていることである。これらの
方法を用いると、凹部の深さを深く形成できるという利
点がある。機械的研削は、弗硝酸等によるウェットエッ
チングと併せておこなってもよく、ウェットエッチング
は、水酸化カリウム（ＫＯＨ）等を用いて行うことがで
きる。
は、ＭＯＳＦＥＴ領域６０ｂの裏面に形成される凹部が
機械的研削やウエットエッチングにより形成され、凹部
の側壁部が斜めに形成されていることである。これらの
方法を用いると、凹部の深さを深く形成できるという利
点がある。機械的研削は、弗硝酸等によるウェットエッ
チングと併せておこなってもよく、ウェットエッチング
は、水酸化カリウム（ＫＯＨ）等を用いて行うことがで
きる。
【０１９３】（第２４の実施形態）図５２は、本発明の
第２４の実施形態に係る電力用半導体装置の要部断面図
である。
第２４の実施形態に係る電力用半導体装置の要部断面図
である。
【０１９４】本実施例が第２３の実施形態と異なる点
は、ＩＧＢＴ若しくはＭＯＳＦＥＴのゲート電極６７が
トレンチの中に形成されていることである。トレンチゲ
ートはＲＩＥ等を用いて形成すればよく、その形成方法
は良く知られているので説明を省略する。
は、ＩＧＢＴ若しくはＭＯＳＦＥＴのゲート電極６７が
トレンチの中に形成されていることである。トレンチゲ
ートはＲＩＥ等を用いて形成すればよく、その形成方法
は良く知られているので説明を省略する。
【０１９５】このような、このような構成であっても、
第２３の実施形態と同様な効果をえることができ、かつ
ＩＧＢＴおよびＭＯＳＦＥＴをさらに低オン抵抗化でき
る。
第２３の実施形態と同様な効果をえることができ、かつ
ＩＧＢＴおよびＭＯＳＦＥＴをさらに低オン抵抗化でき
る。
【０１９６】（第２５の実施形態）図５３は、本発明の
第２５の実施形態に係る電力用半導体装置の要部断面図
である。
第２５の実施形態に係る電力用半導体装置の要部断面図
である。
【０１９７】本実施例が第２３の実施形態と異なる点
は、ＩＧＢＴ領域６０ａとＭＯＳＦＥＴ領域６０ｂとの
間に分離領域６０ｃを有することである。分離領域６０
は、本発明の素子がターンオフする際、ＭＯＳＦＥＴ領
域に拡散した正孔により、ＭＯＳＦＥＴ領域の動作のア
ンバランスが生じるのを抑制するためのものである。分
離領域６０ｃの幅が、キャリアの拡散長より短い場合
は、ＩＧＢＴと同様に、ライフタイムキラーを導入する
のが望ましい。７３は、分離領域上に設けられた絶縁膜
である。
は、ＩＧＢＴ領域６０ａとＭＯＳＦＥＴ領域６０ｂとの
間に分離領域６０ｃを有することである。分離領域６０
は、本発明の素子がターンオフする際、ＭＯＳＦＥＴ領
域に拡散した正孔により、ＭＯＳＦＥＴ領域の動作のア
ンバランスが生じるのを抑制するためのものである。分
離領域６０ｃの幅が、キャリアの拡散長より短い場合
は、ＩＧＢＴと同様に、ライフタイムキラーを導入する
のが望ましい。７３は、分離領域上に設けられた絶縁膜
である。
【０１９８】（第２６の実施形態）図５４は、本発明の
第２６の実施形態に係る電力用半導体装置の要部断面図
である。
第２６の実施形態に係る電力用半導体装置の要部断面図
である。
【０１９９】本実施形態が第２３の実施形態と異なる点
は、ＭＯＳＦＥＴ領域６０ｂがｎ型ベース基板６１の表
面に形成された凹部に設けられていることである。Ｎ型
ベース基板６１の裏面は平坦にされており、ＩＧＢＴ領
域６０ａのｎ型ベース基板の厚さＷ１と、ＭＯＳＦＥＴ
領域のｎ型ベース基板の厚さＷ２との間には、Ｗ１>Ｗ
２の関係が成り立つ。
は、ＭＯＳＦＥＴ領域６０ｂがｎ型ベース基板６１の表
面に形成された凹部に設けられていることである。Ｎ型
ベース基板６１の裏面は平坦にされており、ＩＧＢＴ領
域６０ａのｎ型ベース基板の厚さＷ１と、ＭＯＳＦＥＴ
領域のｎ型ベース基板の厚さＷ２との間には、Ｗ１>Ｗ
２の関係が成り立つ。
【０２００】このような構成であっても第２３の実施形
態と同様な効果を得ることができる。
態と同様な効果を得ることができる。
【０２０１】
【発明の効果】以上詳述したように本発明の第１の態様
によれば、半導体基板に凹部を形成することによって、
高耐圧半導体素子が形成される領域を薄くしたり、半導
体基板との界面に複数の段差を有する電界緩和構造を用
いることにより、必要な耐圧を確保するために、電界緩
和構造を用いるとともに、半導体基板を厚くしても、高
耐圧半導体素子の順方向電圧降下、逆回復損失等の素子
特性の劣化を防止できる高耐圧半導体装置を実現できる
ようになる。
によれば、半導体基板に凹部を形成することによって、
高耐圧半導体素子が形成される領域を薄くしたり、半導
体基板との界面に複数の段差を有する電界緩和構造を用
いることにより、必要な耐圧を確保するために、電界緩
和構造を用いるとともに、半導体基板を厚くしても、高
耐圧半導体素子の順方向電圧降下、逆回復損失等の素子
特性の劣化を防止できる高耐圧半導体装置を実現できる
ようになる。
【０２０２】また、本発明の第２の態様によれば、逆並
列還流ダイオードの機能が内蔵され、順方向においてス
イッチング機能を有し、逆方向において導通特性を有す
る。これにより、誘導負荷により逆起電力が発生する
と、半導体装置は逆方向にターンオフする。その際、ダ
イオードは低オン電圧で導通される。もって、逆並列還
流ダイオードが不要となる結果、高電流密度化と高速化
が図られて、小型で高性能な半導体装置が実現される。
列還流ダイオードの機能が内蔵され、順方向においてス
イッチング機能を有し、逆方向において導通特性を有す
る。これにより、誘導負荷により逆起電力が発生する
と、半導体装置は逆方向にターンオフする。その際、ダ
イオードは低オン電圧で導通される。もって、逆並列還
流ダイオードが不要となる結果、高電流密度化と高速化
が図られて、小型で高性能な半導体装置が実現される。
【０２０３】また、本発明の第３の態様によれば、低電
流領域では主に、薄い高抵抗ベース層を有するＭＯＳＦ
ＥＴ領域をキャリアが流れ、高電流領域ではＩＧＢＴ領
域を流れる。これにより、低電流領域ではｐｎ接合に起
因する電圧降下が生じないので、零電圧から電流が立ち
上がり、高電流領域では、ｐ型ドレイン層から少数キャ
リアが注入されるので、伝導度変調が起きる。従って、
低電流領域から高電流領域に亙って、オン抵抗を低減す
ることができる。
流領域では主に、薄い高抵抗ベース層を有するＭＯＳＦ
ＥＴ領域をキャリアが流れ、高電流領域ではＩＧＢＴ領
域を流れる。これにより、低電流領域ではｐｎ接合に起
因する電圧降下が生じないので、零電圧から電流が立ち
上がり、高電流領域では、ｐ型ドレイン層から少数キャ
リアが注入されるので、伝導度変調が起きる。従って、
低電流領域から高電流領域に亙って、オン抵抗を低減す
ることができる。
【図１】本発明の第１の実施形態に係る高耐圧半導体装
置の要部を示す断面図。
置の要部を示す断面図。
【図２】従来のｐ型リサーフ層を用いた高耐圧半導体装
置の断面図に、電界強度のプロファイルを併記した図。
置の断面図に、電界強度のプロファイルを併記した図。
【図３】第１の実施形態における電界分布を説明するた
めの断面図に、電界強度のプロファイルを併記した図。
めの断面図に、電界強度のプロファイルを併記した図。
【図４】第１の実施形態において凹部の深さが浅い場合
の高耐圧半導体装置の断面図に、電界強度のプロファイ
ルを併記した図。
の高耐圧半導体装置の断面図に、電界強度のプロファイ
ルを併記した図。
【図５】第１の実施形態において凹部の深さが中間の場
合の高耐圧半導体装置の断面図に、電界強度のプロファ
イルを併記した図。
合の高耐圧半導体装置の断面図に、電界強度のプロファ
イルを併記した図。
【図６】第１の実施形態において凹部の深さが深い場合
の高耐圧半導体装置の断面図に、電界強度のプロファイ
ルを併記した図。
の高耐圧半導体装置の断面図に、電界強度のプロファイ
ルを併記した図。
【図７】第１の実施形態における凹部の素子構造の形成
方法を段階的に示す断面図。
方法を段階的に示す断面図。
【図８】第１の実施形態の高耐圧半導体装置の変形例を
示す断面図。
示す断面図。
【図９】第１の実施形態の高耐圧半導体装置の他の変形
例を示す断面図。
例を示す断面図。
【図１０】本発明の第２の実施形態に係る高耐圧半導体
装置の要部を示す断面図。
装置の要部を示す断面図。
【図１１】本発明の第３の実施形態に係る高耐圧半導体
装置の要部を示す断面図。
装置の要部を示す断面図。
【図１２】本発明の第４の実施形態に係る高耐圧半導体
装置の要部を示す断面図。
装置の要部を示す断面図。
【図１３】本発明の第５の実施形態に係る高耐圧半導体
装置の要部を示す断面図。
装置の要部を示す断面図。
【図１４】本発明の第６の実施形態に係る高耐圧半導体
装置の要部を示す断面図。
装置の要部を示す断面図。
【図１５】本発明の凹部の素子構造の形成方法を段階的
に示す半導体装置の断面図。
に示す半導体装置の断面図。
【図１６】図１５の高耐圧半導体装置の変形例を示す断
面図。
面図。
【図１７】本発明の第７の実施形態に係る高耐圧半導体
装置を示す断面図。
装置を示す断面図。
【図１８】本発明の第８の実施形態に係る高耐圧半導体
装置の要部を示す断面図。
装置の要部を示す断面図。
【図１９】本発明の第９の実施形態に係る高耐圧半導体
装置の要部を示す断面図。
装置の要部を示す断面図。
【図２０】本発明の第１０の実施形態に係る高耐圧半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図２１】図２０の高耐圧半導体装置の変形例を示す断
面図。
面図。
【図２２】本発明の第１１の実施形態に係る高耐圧半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図２３】図２２の高耐圧半導体装置の基本構造の形成
方法を段階的に示す断面図。
方法を段階的に示す断面図。
【図２４】図２２の高耐圧半導体装置の基本構造の他の
形成方法を段階的に示す断面図。
形成方法を段階的に示す断面図。
【図２５】図２２の高耐圧半導体装置の基本構造のさら
に他の形成方法を段階的に示す断面図。
に他の形成方法を段階的に示す断面図。
【図２６】図２２の高耐圧半導体装置の基本構造のさら
に他の形成方法を段階的に示す断面図。
に他の形成方法を段階的に示す断面図。
【図２７】本発明の第１２の実施形態に係る高耐圧半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図２８】図２７の凹部の素子構造の形成方法を段階的
に示す断面図。
に示す断面図。
【図２９】図２７の高耐圧半導体装置の変形例を示す断
面図。
面図。
【図３０】本発明の第１３の実施形態に係る高耐圧半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図３１】本発明の第１４の実施形態に係る高耐圧半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図３２】図２９の高耐圧半導体装置の変形例を示す断
面図。
面図。
【図３３】本発明の第１５の実施形態に係る高耐圧半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図３４】本発明の第１６の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図３５】（ａ）、（ｂ）は、それぞれ図３４のＩＧＢ
Ｔ部、ダイオード部の電界強度のプロファイルを示す
図。
Ｔ部、ダイオード部の電界強度のプロファイルを示す
図。
【図３６】パンチスルー型素子（ダイオード等）とノン
パンチスルー型素子（ＩＧＢＴ等）について、ｎ型ベー
ス層の厚さと耐圧の関係を比較した図。
パンチスルー型素子（ＩＧＢＴ等）について、ｎ型ベー
ス層の厚さと耐圧の関係を比較した図。
【図３７】図３４の電力用半導体装置の基本構造の製造
方法を段階的に示す断面図。
方法を段階的に示す断面図。
【図３８】図３７に続く工程を示す断面図。
【図３９】図３７（ｃ）乃至図３８（ｅ）に対応する他
の製造方法を示す断面図。
の製造方法を示す断面図。
【図４０】図３４の電力用半導体装置が採り得る平面形
状を示した図で、図３４は、図４０（ａ），（ｂ），
（ｃ）の各々のＡ−Ａ線に沿った断面図に相当。
状を示した図で、図３４は、図４０（ａ），（ｂ），
（ｃ）の各々のＡ−Ａ線に沿った断面図に相当。
【図４１】本発明の第１７の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図４２】本発明の第１８の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図４３】本発明の第１９の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図４４】本発明の第２０の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図４５】本発明の第２１の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図４６】本発明の第２２の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図４７】図４６の電力用半導体装置の電圧−電流特性
を説明するための特性図。
を説明するための特性図。
【図４８】図４６の電力用半導体装置の基本構造の製造
方法を段階的に示す断面図。
方法を段階的に示す断面図。
【図４９】図４８に続く工程を示す断面図。
【図５０】図４８（ｃ）乃至図４９（ｅ）に対応する他
の製造方法を示す断面図。
の製造方法を示す断面図。
【図５１】本発明の第２３の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図５２】本発明の第２４の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図５３】本発明の第２５の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図５４】本発明の第２６の実施形態に係る電力用半導
体装置の要部を示す断面図。
体装置の要部を示す断面図。
【図５５】従来の高耐圧ダイオードの主要部の素子構造
を示す部分断面図。
を示す部分断面図。
【図５６】従来のＩＧＢＴを用いたインバータの主要部
の回路構成図。
の回路構成図。
【図５７】従来のＩＧＢＴの主要部の断面図。
【図５８】ＩＧＢＴの電圧−電流特性を示す特性図。
１…第１のｎ型カソード層（半導体基板） ２…第１のｐ型アノード層 ３…第２のｐ型アノード層 ４…ｐ型リサーフ層（電界緩和構造） ５…ｎ型チャネルストッパ層 ６…高抵抗膜 ７…ｎ型カソード層 ８…カソード電極 ９…アノード電極 １０…電極 １１…絶縁膜 １２…ｐ型ガードリング層 １３…ｐ型リサーフ層（電界緩和構造） １４…高濃度ｎカソード層 ２１…第１のｎ型ベース層（半導体基板） ２２…第１のｐ型ベース層 ２３…第２のｐ型ベース層 ２４…ｎ型ソース層 ２５…ゲート絶縁膜 ２６…ゲート電極 ２７…ｐ型リサーフ層 ２８…ｎ型チャネルストッパ層 ２９…高抵抗膜 ３０…第２のｎ型ベース層 ３１…ｐ型ドレイン層 ３２…ドレイン電極 ３３…ソース電極 ３４…電極 ３５…絶縁膜
Claims (16)
- 【請求項１】 第１と第２の主面を有し、前記第１およ
び第２の主面のいずれかに凹部を有する高抵抗の第１導
電型の半導体基板と、 前記半導体基板の前記凹部が形成された領域に、少なく
ともその１部が形成された、電界緩和構造を有する電力
用半導体素子と、を具備することを特徴とする高耐圧電
力用半導体装置。 - 【請求項２】 前記電力用半導体素子は活性領域を有す
る主素子と第２導電型の前記電界緩和構造を含み、前記
半導体素子の前記主素子が形成された前記半導体基板の
高抵抗部分の厚さが、前記電界緩和構造下の前記半導体
基板の高抵抗部分の厚さよりも小さいことを特徴とする
請求項１に記載の高耐圧電力用半導体装置。 - 【請求項３】 前記電界緩和構造は、前記第１の主面に
形成された前記凹部の底部表面および側壁部表面から前
記凹部を取り囲む前記第１の主面に達する領域に形成さ
れ、かつ第１導電型の前記半導体基板との界面に複数の
段差を有することを特徴とする請求項２に記載の高耐圧
電力用半導体装置。 - 【請求項４】 前記電界緩和構造は、リサーフ層および
ガードリングのいずれかを含むことを特徴とする請求項
２に記載の高耐圧電力用半導体装置。 - 【請求項５】 前記半導体素子がダイオードであり、前
記ダイオードの第２導電型アノード層が、前記第１導電
型の半導体基板との界面に複数の段差を有することを特
徴とする請求項２に記載の高耐圧電力用半導体装置。 - 【請求項６】 前記半導体素子がＩＧＢＴであり、前記
ＩＧＢＴの第２導電型ベース層下の前記半導体基板の高
抵抗部分の厚さが、前記ＩＧＢＴの終端部に設けられた
前記電界緩和構造下の前記半導体基板の高抵抗部分の厚
さより小さいことを特徴とする請求項２に記載の高耐圧
電力用半導体装置。 - 【請求項７】 前記凹部が形成された領域に還流ダイオ
ードが形成され、前記凹部が形成された領域以外の領域
にＩＧＢＴが形成されることを特徴とする請求項１に記
載の高耐圧電力用半導体装置。 - 【請求項８】 前記ダイオードの一部を構成する前記半
導体基板の高抵抗部分の厚さが、前記ＩＧＢＴの一部を
構成する前記半導体基板の高抵抗部分の厚さよりも小さ
いことを特徴とする請求項７に記載の高耐圧電力用半導
体装置。 - 【請求項９】 前記電力用半導体素子は、第１の主面上
に設けられた第１の主電極と副電極、第２の主面上に設
けられた第２の主電極を更に具備し、 前記凹部以外の領域に設けられた前記ＩＧＢＴは、 前記半導体基板からなる高抵抗の第１導電型ベース層
と、 前記半導体基板の前記第２の主面に形成された第２導電
型ドレイン層と、 前記前記半導体基板の前記第１の主面に選択的に形成さ
れた第２導電型ベース層と、 前記第２導電型ベース層内に選択的に形成された第１導
電型ソース層と、 前記第１導電型ベース層と前記第１導電型ソース層との
間の前記第２導電型ベース層にゲート絶縁膜を介して設
けられたゲート電極とを具備し、 前記凹部が形成された領域に形成された前記還流ダイオ
ードは、 前記半導体基板からなる高抵抗の前記第１導電型ベース
層と、 前記第１導電型ベース層の前記第２の主面に形成された
第１導電型カソード層と、 前記第１導電型ベース層の前記第１の主面に形成された
第２導電型アノード層とを具備し、 前記第１の主電極は、前記ＩＧＢＴの前記第２導電型ベ
ース層および前記第１導電型ソース層と、前記ダイオー
ドの前記第２導電型アノード層とにコンタクトするよう
に形成され、前記第２の主電極は、前記第２導電型ドレ
イン層と前記第１導電型カソード層との両方にコンタク
トするように形成され、前記副電極は、前記ゲート電極
に接続されることを特徴とする請求項７に記載の高耐圧
電力用半導体装置。 - 【請求項１０】 前記還流ダイオードの前記第２導電型
のアノード層は、その上面を除いて第２導電型の、前記
アノード層の抵抗より高い抵抗層で取り囲まれているこ
とを特徴とする請求項９に記載の高耐圧電力用半導体装
置。 - 【請求項１１】 前記凹部が形成された領域に縦形ＭＯ
ＳＦＥＴが形成され、前記凹部が形成された領域以外の
領域にＩＧＢＴが形成されることを特徴とする請求項１
に記載の高耐圧電力用半導体装置。 - 【請求項１２】 前記電力用半導体素子は、第１の主面
上に設けられた第１の主電極と副電極、第２の主面上に
設けられた第２の主電極を更に具備し、 前記凹部以外の領域に設けられた前記ＩＧＢＴは、 前記半導体基板からなる高抵抗の第１導電型ベース層
と、 前記半導体基板の前記第２の主面に形成された第２導電
型ドレイン層と、 前記前記半導体基板の前記第１の主面に選択的に形成さ
れた第２導電型の第１のベース層と、 前記第１のベース層内に選択的に形成された第１導電の
第１の型ソース層と、 前記第１導電型ベース層と前記第１のソース層との間の
前記第２導電型ベース層にゲート絶縁膜を介して設けら
れた第１のゲート電極とを具備し、 前記凹部が形成された領域に形成された前記縦形ＭＯＳ
ＦＥＴは、 前記半導体基板からなる高抵抗の前記第１導電型ベース
層と、 前記半導体基板の前記第２の主面に形成された第１導電
型ドレイン層と、 前記半導体基板の前記第１の主面に選択的に形成された
第２導電型の第２のベース層と、 前記第２のベース層内に選択的に形成された第１導電型
の第２のソース層と、 前記第２のベース層と前記第２のソース層との間の前記
第２導電型ベース層にゲート絶縁膜を介して設けられた
第２のゲート電極とを具備し、 前記第１の主電極は、前記第２導電型の第１および第２
のベース層と前記第１導電型第１および第２のソース層
との両方にコンタクトするように形成され、前記第２の
主電極は、前記第２導電型ドレイン層と前記第１導電型
ドレイン層との両方にコンタクトするように形成され、
前記副電極は、前記第１および第２のゲート電極に接続
されることを特徴とする請求項１１に記載の高耐圧電力
用半導体装置。 - 【請求項１３】 前記還流ダイオード若しくは前記縦形
ＭＯＳＦＥＴが形成される前記半導体基板の厚さが、前
記ＩＧＢＴが形成される前記半導体基板の厚さよりも薄
いことを特徴とする請求項７および１１のいずれかに記
載の高耐圧電力用半導体装置。 - 【請求項１４】 前記ゲート電極は、前記半導体基板の
前記第１の主面で前記第１導電型ソース層の表面から前
記第２導電型ベース層を貫通して前記第１導電型ベース
層の途中の深さまで形成されたトレンチ溝内にゲート絶
縁膜を介して埋め込み形成されることを特徴とする請求
項９および１２のいずれかに記載の高耐圧電力用半導体
装置。 - 【請求項１５】 前記還流ダイオード若しくは前記ＭＯ
ＳＦＥＴと前記ＩＧＢＴの間に形成された分離領域を更
に有することを特徴とする請求項７および１１のいずれ
かに記載の高耐圧電力用半導体装置。 - 【請求項１６】 前記凹部の側壁面が、テーパ状に形成
されていることを特徴とする請求項７および１１のいず
れかに記載の高耐圧電力用半導体装置。
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| JP6515197 | 1997-03-18 | ||
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