JP3545633B2 - 高耐圧型半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、大電力駆動の高耐圧型半導体装置及びその製造方法に係り、特にその接合終端構造の改良に関する。
【0002】
【従来の技術】
高耐圧のダイオードやバイポーラトランジスタ、パワーMOSFET、IGBT等の高耐圧型半導体装置の接合終端部分では、パッシベーション膜として半導電性膜を直接素子基板表面とコンタクトさせる構造を用い、かつ半導電性膜下の基板表面に、選択的に基板と反対導電型の低濃度の拡散層を設けるRESURF(Reduced Surface Field)層を設けることにより、素子耐圧を向上させる技術がある。
【0003】
これにより、上記接合終端部分における表面電界緩和効果を高め、高耐圧型半導体装置スイッチオフ時の逆電圧印加時における空乏層の伸びを均一化するなど、耐圧の向上、動作安定化を図っている。
【0004】
RESURF層は、例えばN型基板に形成された高耐圧素子の主接合領域周辺のP型層と終端の高濃度N+ 型チャネルストッパ層との間の基板表面において、上記P型層につながり、N+ 型チャネルストッパ層とは所定の距離をおいて形成される低濃度P− 型層である。
【0005】
このRESURF層上には半導電性膜が設けられる。そこで、この半導電性膜形成前において、半導電性膜形成領域を決めるために、RESURF層上を含めて基板全面に形成された酸化膜を、フォトリソグラフィ技術を用いて選択的に除去する。この酸化膜が除去されたRESURF層表面を含む基板表面に半導電性膜が形成される。
【0006】
【発明が解決しようとする課題】
図5(a)は、上記酸化膜形成後のRESURF層表面近傍の不純物(ボロン)濃度の分布を示す特性図、図5(b)は、(a)におけるRESURF層表面からの濃度分布の拡大図である。
【0007】
RESURF層表面濃度は、上記工程中の影響(例えば酸化膜成長時のボロンの吸出し等)により低くなる。図5(b)から分かるように、表面から0.05μmは特に濃度が落ち込んでいる。このような状況では望ましいRESURF層表面濃度が得られず、許容値を下回る恐れも十分にある。
【0008】
高耐圧型半導体装置において、RESURF層の表面濃度が低下したまま製造された製品は、耐圧ドリフトを起こし易くなる。耐圧ドリフトとは、逆方向電圧に対する耐圧が使用時間に伴い低くなってしまう現象である。これにより、設計どおりの耐圧特性が得られなくなり、耐圧低下、製品寿命の低下を招く。
【0009】
本発明は、上記事情を考慮してなされたものであり、その課題は、耐圧ドリフトによる耐圧低下を防ぎ、高信頼性の高耐圧型半導体装置及びその製造方法を提供することにある。
【0010】
【課題を解決するための手段】
この発明の高耐圧型半導体装置は、N型半導体基板と、前記基板表面に少なくとも素子領域として選択的に形成された第1のP型拡散層と、前記第1のP型拡散層を取り囲む、前記第1のP型拡散層より濃度の低い第2のP型拡散層と、前記第2のP型拡散層を取り囲み、かつ前記第2のP型拡散層とは所定の間隔を有する前記基板より高濃度のN型拡散層と、前記第2のP型拡散層を含む前記第1のP型拡散層と前記N型拡散層間の基板表面上に形成された半導電性膜とを具備し、前記半導電性膜下で前記第1のP型拡散層と前記N型拡散層間の前記第2のP型拡散層全表面が周辺の基板表面より低くなっていることを特徴とする。
【0011】
この発明の高耐圧型半導体装置の製造方法は、N型半導体基板表面に選択的に少なくとも第1のP型拡散層を形成する工程と、
前記第1のP型拡散層を取り囲む前記第1のP型拡散層より濃度の低い第2のP型拡散層を形成する工程と、
前記第2のP型拡散層を取り囲み、かつ前記第2のP型拡散層とは所定の間隔を有する前記基板より高濃度のN型拡散層を基板終端に形成する工程と、
少なくとも前記第2のP型拡散層を含む前記第1のP型拡散層と前記N型拡散層間の基板表面を選択的にエッチングすることにより周辺の基板表面高さより低くし、この低くなった基板表面上に半導電性膜を設けて接合終端構造を形成する工程とを具備したことを特徴とする。
【0012】
本発明によるエッチング前と後では、第2のP型拡散層の表面濃度の低下した部分が除去され、第2のP型拡散層、すなわちRESURF層の表面濃度の低下を改善する。
【0013】
【発明の実施の形態】
図1は、本発明の第1の実施形態に係る高耐圧型半導体装置の接合終端部の構成を示す断面図である。N型基板11に、高耐圧素子の主接合領域周辺のP型層12が形成され、さらにP型層12を取り囲むこのP型層12より低濃度のP− 型のRESURF層13が形成されている。さらにN型基板11外周部に、このRESURF層13を取り囲むように、かつRESURF層13とは所定距離を隔てて高濃度のN+ 型チャネルストッパ層14が形成されている。
【0014】
本発明では、上記RESURF層13を含むP型層12とチャネルストッパ層14との間の基板表面が周辺の基板表面高さよりd(μm)だけ低くなっている。この低くなった基板表面上に半導電性膜15が形成されている。
【0015】
半導電性膜15は、通常、半導体より抵抗が高く、抵抗率が107 〜1013Ωcmである。半導電性膜は、シリコンに少なくとも酸素、窒素、炭素のうちいずれかが混入されたものである。ここでの半導電性膜15は、例えばシリコンに酸素を混入したものを用いる。
【0016】
半導電性膜15は、SiO2 等の絶縁膜16で覆われている。絶縁膜16上にP型層12と接続される電極17と、N+ 型チャネルストッパ層14と接続される電極18が形成されている。なお、電極17と18は充分な絶縁距離が保たれる。N型基板11の裏面には高濃度のN+ 型層19及びこのN+ 型層19に接続される電極20が形成されている。
【0017】
上記RESURF層13は、その形成直後から他の製造工程が進むうち、その表面から0.05μm付近では濃度が垂れた状態(低濃度)になる(図5(a),(b)参照)。半導電性膜15を堆積する前に、そのRESURF層13表面の低濃度領域を選択的に除去すれば、高濃度の表面が露出される。
【0018】
例えば、選択的なウェットエッチングにより、RESURF層13の表面濃度が1015〜1016cm−3となる濃度の高い表面を改めて露出させてから半導電性膜15を堆積する。このRESURF層13表面のエッチング量dは、所望のRESURF層表面濃度を得るために必要なエッチング量であり、例えば0.05〜0.2μmと設定する。
【0019】
上記構成によれば、前記図5(b)に示す、RESURF層の低濃度に落ち込んでいる表面から0.05μm程の深さは確実に除去されているので、RESURF層の表面濃度は許容値を下回る懸念がなくなり、耐圧ドリフトの要因を解決できる。これにより、上記構成を適用した高耐圧デバイスは、設計どおりの耐圧特性が得られやすく、信頼性が向上する。
【0020】
図2(a)〜(e)は、それぞれ本発明の第2の実施形態に係る高耐圧型半導体装置の製造方法を工程順に示す断面図であり、高耐圧ダイオードの接合終端部の形成を含めて具体的に説明する。
【0021】
図2(a)に示されるように、N型半導体基板(比抵抗ρ=170Ωcm、厚さ625μm)31の主表面に選択的にP型のアノード層32、それを取り囲むP− 型のRESURF層33、RESURF層33を所定距離隔てて取り囲む基板外周のN+ 型のチャネルストッパ層34を形成する。これら各層の形成は適切なイオン注入と拡散技術を利用する。
【0022】
上記アノード層32は、イオン注入条件を、イオン種B(ボロン)、加速電圧60keV、ドーズ量1×1014cm−2、拡散条件を窒素雰囲気で拡散温度1150℃、拡散時間60分とした。
【0023】
上記RESURF層33は、イオン注入条件を、イオン種B(ボロン)、加速電圧100keV、ドーズ量1×1013cm−2、拡散条件を窒素雰囲気で拡散温度1150℃、拡散時間360分とした。
【0024】
上記チャネルストッパ層34は、イオン注入条件を、イオン種As(砒素)、加速電圧40keV、ドーズ量5×1015cm−2、拡散条件を酸素雰囲気で拡散温度1000℃、拡散時間20分とした。
【0025】
また、基板31の主表面全面に酸化膜35が形成される。さらに、基板31の主表面に対する裏面には、カソード層36がイオン注入と拡散技術によって形成される。カソード層36は、イオン注入条件を、イオン種As(砒素)、加速電圧40keV、ドーズ量5×1015cm−2、拡散条件を酸素雰囲気で拡散温度1000℃、拡散時間20分とした。
【0026】
次に、図2(b)に示されるように、アノード層32とチャネルストッパ層34の間の酸化膜35を選択的に除去した後、露出した基板表面を、RESURF層33の表面濃度が1015〜1016cm−3となるように0.05〜0.2μmウェットエッチングした。
【0027】
次に、図2(c)に示されるように、減圧CVD法により、1.5μmの半導電性膜37を成膜温度700℃で生成した後、アノード層32とチャネルストッパ層34の間に存在する半導電性膜37以外の半導電性膜を選択的に除去した。
【0028】
次に、図2(d)に示されるように、常圧CVD法により酸化膜38を生成し、次に、図2(e)に示されるように、次に、アノード層32とアノード電極39、チャネルストッパ層34とチャネルストッパ電極40がコンタクトする部分の酸化膜38を選択的にエッチングし、各電極を形成した。各電極39,40はアルミニウム電極とした。最後に基板裏面のカソード層36と接続されるカソード電極41をアルミニウムにより形成した。
【0029】
上記実施形態方法によれば、上記RESURF層33表面にある低濃度領域を選択的に除去するのに、ウェットエッチングを用いるので、ダメージの少ない高濃度の表面が得られ、高濃度の表面のRESURF層33上に半導電性膜15が堆積されることにより、耐圧ドリフトの要因を解決し、設計どおりの耐圧特性が得られやすい高信頼性デバイスを実現する。
【0030】
図3は、上記図2の本発明適用の高耐圧ダイオードの構成と、RESURF層の表面エッチングをしない従来技術による高耐圧ダイオードの耐圧評価結果を示す特性図である。パルス数が10pulse/secを越えると、従来の製品は耐圧の低下がみられるが、本発明適用の製品では、始めと変わらない耐圧が得られる。
【0031】
なお、上記具体例では、ダイオードを題材に説明したが、これに限らず、高耐圧のバイポーラトランジスタ、パワーMOSFET、IGBT他の各高耐圧パワーデバイスにおける接合終端構造にも本発明は適用できる。
【0032】
例えば、図4は、IGBTにおける接合終端構造を示す断面構成図である。N型基板50に形成された素子領域には、エミッタ電極Eと接続されるP型層51及び基板より高濃度のN+ 型層52の領域が複数ストライプ状に形成されている(ストライプ形エミッタ)。このストライプ形エミッタ間において、N型基板表面を隔てるN+ 型層52相互間を跨ぐように図示しない絶縁膜を介してゲート電極Gが設けられる。また、上記主面に対し裏面にはコレクタ電極Cとつながる高濃度P+ 型層53が形成されている。
【0033】
素子領域周辺において、基板表面にはエミッタ電極Eと同電位にされるP型層54とこれにつながる高濃度P+ 型ガードリング層55が設けられている。さらに、ガードリング層55から、終端の高濃度N+ 型チャネルストッパ層56に向かって基板表面にP型層54より低濃度のP− 型のRESURF層57が設けられている。このRESURF層57はN+ 型チャネルストッパ層56とは離間している。
【0034】
半導電性膜58は、P+ 型ガードリング層55と終端の高濃度N+ 型チャネルストッパ層56との間の、基板表面が周辺の基板表面高さより低くなった基板表面上に形成されている。低くなった基板表面にはRESURF層57が含まれ、その表面濃度は1015〜1016cm−3となっている。半導電性膜58は、絶縁膜59で覆われている。絶縁膜59上にP型層54及びP+ 型ガードリング層55と接続されエミッタ電極Eと繋がる電極61と、N+ 型チャネルストッパ層56と接続される電極62が形成されている。なお、電極61と62は充分な絶縁距離が保たれる。
【0035】
このように、各高耐圧パワーデバイスにおける接合終端構造に本発明は適用でき、耐圧ドリフトを抑え、設計どおりの耐圧特性が得られる歩留まりのよい高信頼性の製品が実現できる。
【0036】
【発明の効果】
以上説明したように本発明によれば、接合終端部において、RESURF層上に半導電性膜を堆積する前に、RESURF層の表面濃度を改善すべく、その表面をエッチングする工程を備え、基板表面が周辺の基板表面高さより低くなった基板表面に含まれるRESURF層上に半導電性膜が形成されている構成となっている。これにより、耐圧ドリフトによる耐圧低下を防ぎ、製品寿命が改善される高信頼性の高耐圧型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る高耐圧型半導体装置の接合終端部の構成を示す断面図。
【図2】(a)〜(e)は、本発明の第2の実施形態に係る高耐圧型半導体装置の製造方法を示す断面図。
【図3】本発明適用の図2の高耐圧ダイオードと、RESURF層の表面エッチングをしない従来技術による高耐圧ダイオードの耐圧評価結果を示す特性図である。
【図4】本発明を適用した接合終端構造を有する具体例としてIGBTの接合終端構造を示す断面構成図。
【図5】(a)は、上層に酸化膜形成後のRESURF層表面近傍の不純物(ボロン)濃度の分布を示す特性図、(b)は、(a)におけるRESURF層表面からの濃度分布の拡大図。
【符号の説明】
11…N型基板
12…P型層
13…RESURF層(P− 型)
14…N+ 型チャネルストッパ層
15…半導電性膜
16…絶縁膜
17,18,20…電極
19…N+ 型層
Claims (8)
- N型半導体基板と、
前記基板表面に少なくとも素子領域として選択的に形成された第1のP型拡散層と、
前記第1のP型拡散層を取り囲む、前記第1のP型拡散層より濃度の低い第2のP型拡散層と、
前記第2のP型拡散層を取り囲み、かつ前記第2のP型拡散層とは所定の間隔を有する前記基板より高濃度のN型拡散層と、
前記第2のP型拡散層を含む前記第1のP型拡散層と前記N型拡散層間の基板表面上に形成された半導電性膜とを具備し、
前記半導電性膜下で前記第1のP型拡散層と前記N型拡散層間の前記第2のP型拡散層全表面が周辺の基板表面より低くなっていることを特徴とする高耐圧型半導体装置。 - 前記低くなった基板表面における前記第2のP型拡散層表面濃度は1015〜1016cm−3であることを特徴とする請求項1記載の高耐圧型半導体装置。
- 前記第1のP型拡散層と前記N型拡散層間の基板表面が周辺の基板表面より0.05〜0.2μm低くなっていることを特徴とする請求項1記載の高耐圧型半導体装置。
- N型半導体基板表面に選択的に少なくとも第1のP型拡散層を形成する工程と、
前記第1のP型拡散層を取り囲む前記第1のP型拡散層より濃度の低い第2のP型拡散層を形成する工程と、
前記第2のP型拡散層を取り囲み、かつ前記第2のP型拡散層とは所定の間隔を有する前記基板より高濃度のN型拡散層を基板終端に形成する工程と、
少なくとも前記第2のP型拡散層を含む前記第1のP型拡散層と前記N型拡散層間の基板表面を選択的にエッチングすることにより周辺の基板表面高さより低くし、この低くなった基板表面上に半導電性膜を設けて接合終端構造を形成する工程と
を具備したことを特徴とする高耐圧型半導体装置の製造方法。 - 前記基板表面のエッチングによって、前記第2のP型拡散層表面濃度を1015〜1016cm−3とすることを特徴とする請求項4記載の高耐圧型半導体装置の製造方法。
- 前記基板表面のエッチング量は、0.05〜0.2μmとすることを特徴とする請求項4記載の高耐圧型半導体装置の製造方法。
- 前記半導電性膜は、シリコンに少なくとも酸素、窒素、炭素のうちいずれかを含むことを特徴とする請求項4記載の高耐圧型半導体装置の製造方法。
- 前記半導電性膜は、抵抗率が107 〜1013Ωcmとすることを特徴とする請求項4記載の高耐圧型半導体装置の製造方法。
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