CN104247025B - 具有高发射极栅极电容的绝缘栅双极晶体管 - Google Patents
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Abstract
描述一种具有高发射极‑栅极电容的IGBT(1)。活性单元区(5)包括多个发射极区(9)和栅极区(11)。末端边缘区(7)包括变化横向掺杂区VLD(13)。各栅极多晶硅层(15)设置在栅极区(11)中的半导体衬底(3)的表面，并且通过第一绝缘层(17)与半导体衬底(3)分离。第一SIPOS层(19)和覆盖第二绝缘层(21)覆在栅极多晶硅层(15)的至少部分之上。在中心区中，栅极多晶硅层(15)与上覆第一SIPOS层(19)电接触，而在周边区中，栅极多晶硅层(15)通过中间第三绝缘层(31)与上覆第一SIPOS层(19)电分离。由于第一SIPOS层(19)与栅极多晶硅层(15)电接触，两个层(19、15)处于相同电位，使得栅极‑发射极电容仅由中间第二薄绝缘层(21)来确定。在VLD区(13)的半导体衬底与第二SIPOS层(19’)电接触，第二SIPOS层(19’)由第二绝缘层(21)所覆盖。相应地，增加的栅极‑发射极电容可以仅通过在IGBT的制造期间稍微修改蚀刻掩模来实现。
Description
技术领域
本发明涉及半导体功率装置领域，具体来说涉及绝缘栅双极晶体管。
背景技术
绝缘栅双极晶体管(IGBT)是功率半导体装置，其可用作电子开关。IGBT是三端子装置，其中包括发射极、集电极和栅极。由于IGBT可将高效率与快速开/关相结合，所以它们频繁地用于诸如电动汽车、火车等的现代设备中，以便快速接通和关断电力。
IGBT的可控性通常极大地取决于IGBT中出现的电容，例如栅极-发射极电容、集电极-发射极电容和栅极-集电极电容(其又称作米勒电容)。对于高可控性，可期望具有相对米勒电容的高栅极-发射极电容。
发明内容
需要一种具有相对米勒电容的高栅极-发射极电容的绝缘栅双极晶体管。具体来说，可需要一种具有这种高栅极-发射极电容的IGBT，其可使用比较简单的制造过程来制造。
这种需要可通过本申请的独立权利要求的主题来满足。针对从属权利要求来描述本发明的实施例。
按照本发明的一个方面，提出一种绝缘栅双极晶体管(IGBT)，其中具有导电层、半导电层、绝缘层和半绝缘层的特定布置。所提出的IGBT包括半导体衬底，其中包括活性单元区（active cell region）和末端边缘区（termination edge region）。活性单元区包括多个发射极区以及设置在相邻发射极区之间的栅极区。末端边缘区包括变化横向掺杂区。栅极多晶硅层设置在半导体衬底表面处的栅极区中，并且通过第一绝缘层与半导体衬底分离。在变化横向掺杂区的半导体衬底的表面与第二SIPOS(半绝缘多晶硅)层电接触，第二SIPOS层由第二绝缘层所覆盖。
栅极区包括中心区以及横向包围中心区的周边区。横向将限定两层/区域在与半导体衬底表面平行的平面中相互之间的位置。在中心区中，栅极多晶硅层与上覆第一SIPOS层电接触，而在周边区中，栅极多晶硅层通过中间第三绝缘层与上覆第一SIPOS层电分离。第一SIPOS层19由第二绝缘层覆盖。
SIPOS(半绝缘多晶硅)实际上是掺氧多晶硅。它通常通过低压化学汽相沉积(LPCVD)过程、将具有一氧化二氮(N2O)的硅烷(SiH4)用于高阻多晶硅层的沉积、在600至700℃的温度下制作。这类过程例如在Prasad的“Structure of semi-insulatingpolycrystalline silicon (SIPOS)”(Master Thesis，Department of electrical andcomputer engineering，1986)和US 4489103中描述，通过引用结合两个文档的SIPOS层的定义。
发射极金属层覆在至少发射极区并且可选地覆在栅极区之上。在发射极区，发射极金属层与半导体表面直接接触(p基底层和n源区)直接接触，而在栅极区，发射极金属层与第二绝缘层直接接触，并且因而与半导体衬底和栅极多晶硅层绝缘。
本发明的思路可在实现IGBT的新层结构中看到，其显著增加IGBT的栅极发射极电容，其中新层结构可通过稍微修改用于制造IGBT的常规处理序列来实现。
在一些常规IGBT中，SIPOS层覆盖IGBT的大部分。SIPOS层按常规用来防止在提供有变化横向掺杂结构的末端边缘区的电气过应力。为此，第二SIPOS层与半导体末端边缘区中的半导体表面直接电接触。第一和第二SIPOS层覆盖有薄介电层，其在本文中称作第二绝缘层。虽然在常规设计中，SIPOS层还可覆在IGBT的活性单元区中包含的栅极区之上，栅极区中的SIPOS层既没有与半导体表面也没有与覆在栅极区之上的栅极多晶硅层电接触。按常规，栅极多晶硅而是通过第一绝缘层与半导体表面电分离。此外，按常规，SIPOS层通过第三绝缘层与栅极多晶硅层电分离。
虽然在常规IBGT设计中，栅极区中的SIPOS层可例如在装置处理期间用于机械保护基础层结构，但是它看来对IGBT的操作特性没有显著电效应。
但是，现在发现，通过使第一SIPOS层的部分与基础栅极多晶硅层电接触，IGBT的栅极-发射极电容能够显著增加。与栅极多晶硅层电接触，第一SIPOS设置成与栅极多晶硅层相同的电位。在这种配置中，栅极多晶硅层仅通过上覆第一SIPOS层的薄的第二绝缘层与上覆发射极金属层电分离。由于这个第二绝缘层较薄，所以栅极多晶硅层与发射极金属层之间的电容变大。这种大栅极-发射极电容对于IGBT会是有益的，并且特别是可改进IGBT的可控性。
第二绝缘层可具有0.05 μm与0.3 μm之间的厚度。已经发现这种厚度在一方面提供SIPOS层与发射极金属层之间的充分电绝缘，以及在另一方面允许这些层之间的高电容。
第二绝缘层可包括通过LPCVD(低压化学汽相沉积)所沉积的氮化硅层。已经发现这种第二绝缘层为SIPOS层提供高质量绝缘和钝化。
第三绝缘层可具有0.2 μm与1.5 μm之间的厚度。已经发现这种厚度提供第一SIPOS层的周边区与基础栅极多晶硅层之间的充分电绝缘。
第三绝缘层可包括磷硅玻璃，又称作PSG。已经发现这种第三绝缘层提供高质量绝缘，并且可易于使用例如PECVD(等离子体增强化学汽相沉积)来沉积。
每个栅极区包括中心区和周边区。其中栅极多晶硅层与上覆第一SIPOS层电接触的中心区可比其中栅极多晶硅层通过中间第三绝缘层与上覆第一SIPOS层电分离的周边区大。由于栅极多晶硅的中心区与第一SIPOS层之间的这种大面积接触，可为IGBT实现高发射极-栅极电容。
其中栅极多晶硅层通过中间第三绝缘层与上覆第一SIPOS层电分离的周边区可具有小于1 μm的宽度。同时这种小周边区可允许中心区的最大表面，其中栅极多晶硅层没有通过中间第三绝缘层与上覆第一SIPOS层电分离，由此实现最大栅极-发射极电容。
必须注意，本文中参照不同主题来描述本发明的方面和实施例。本领域的技术人员将从以上和以下描述推断，除非另加说明，否则除了属于一种类型的主题的特征的任何组合之外，与不同主题相关的特征之间的任何组合也被认为随本申请而公开。
附图说明
下文中将参照附图更详细地说明本发明的实施例。
图1示出可视化示范常规IGBT的层结构的局部截面。
图2示出可视化按照本发明的一实施例的IGBT的层结构的局部截面。
图3示出可视化按照本发明的另一个实施例的IGBT的层结构的局部截面。
附图只是示意性的，而不是按规定比例绘制。所述实施例意在作为示例而不是限制本发明。相同参考标号在附图中通篇表示相同或对应特征。在参考标号列表中概括附图中使用的参考标号及其含意。
具体实施方式
图1示意示出示范常规IGBT 1的局部截面。IGBT 1基于半导体衬底3、例如硅晶圆。半导体衬底3包括：活性单元区5，设置在半导体衬底3的中心；以及末端边缘区7，设置在半导体衬底3的环周周边。衬底包括发射极侧以及与发射极侧相对的集电极侧，并且活性单元区5包括从发射极侧到集电极侧的层。它设置在衬底的中心。末端边缘区7横向包围活性单元区5。
活性单元区5包括多个发射极区9以及设置在相邻发射极区9之间的栅极区11。附图中，仅示出一个发射极区9。但是，IGBT包括例如在附图左边以周期距离所设置的多个发射极区9，其中发射极区的每个通过中间栅极区11与相邻发射极区横向分离。附图所示的发射极区9是活性单元区5中的最外侧发射极区9。活性单元区5包括发射极区9和栅极区11以及衬底中到集电极侧的那个部分，其处于到这些区域9、11的投影中，即，n-型基底的中心部分以及设置在n-型基底与集电极金属层29之间的p掺杂集电极层。
朝半导体衬底3的周边，即，朝附图的右边，活性单元区5通过相邻环周周边末端边缘区7来界定到半导体衬底3的环周边缘。
半导体衬底3的后侧表面覆盖有例如作为包括铝层、钛层、镍层和银层的集电极金属层叠层27所形成的集电极金属层。
在发射极区9，半导体衬底3包括一种层结构，其中具有深p型基底层、可选的浅p+型接触层以及甚至更浅的n+型源区，其全部结合到发射极侧上的半导体衬底3的n-型基底中。在发射极区9，半导体衬底3的表面由例如采取发射极层29的形式的导电层局部接触。源区和p基底层(或者p+接触层，经过其能够制作到p基底层的接触)接触发射极金属层29。
在栅极区11，半导体衬底3的表面覆盖有栅极多晶硅层15，其通过第一绝缘层17与半导体衬底3的发射极侧表面分离。通过这种布置，栅极多晶硅层15形成平坦栅电极(如图2所示)。第一绝缘层17可在与发射极区9相邻的周边包括薄栅氧化物17”，这个栅氧化物的厚度大约为100纳米。在与发射极区9相邻的周边所包围的中心区中，第一绝缘层17可包括较厚场氧化物17’，其厚度大约为1微米。栅氧化物和场氧化物均可以是热生长氧化硅(SiO2)。第一绝缘层17将覆盖栅极多晶硅层15与半导体衬底3的表面电绝缘。栅极多晶硅层可通过LPCVD过程、采用SiH4来制作，并且可具有0.2 μm至2 μm的厚度。栅极多晶硅层可掺杂成具有降低的电阻率。
表面将是衬底的发射极侧表面，并且将是衬底在发射极侧上延伸的平面。
作为对具有平坦栅电极的发明IGBT的替代，发明IGBT可包括作为沟槽栅电极所形成的栅极多晶硅层15。沟槽栅电极设置在与p型基底层相同的平面中，并且与源区相邻，通过第一绝缘层17(其还将沟槽栅电极与n-型基底分离)与p基底层和源区分离。沟槽栅极区设置在半导体衬底3的表面，即，沟槽栅电极设置在衬底的凹陷中的栅极区中，使得凹陷首先涂敷有第一绝缘层并且然后填充有多晶硅层，其在凹陷中延迟到衬底的表面。第一绝缘层31设置在沟槽栅极区顶部，因而将沟槽栅电极与发射极金属层29绝缘。对于沟槽栅电极，栅极多晶硅层15可进一步延伸到半导体衬底表面上其中设置了沟槽栅电极的凹陷(与如图2所示的平坦栅电极相似)的侧面并且与平坦多晶硅层相似地与半导体衬底的发射极平行的区域。又在接触到沟槽区的这个平坦区域中，栅极多晶硅层15通过第一绝缘层17与半导体衬底3电绝缘。通过使沟槽栅电极延伸到衬底表面上超出沟槽栅极的凹陷、即在其侧面的区域，有可能对于平坦栅电极来扩大SIPOS层19与栅极多晶硅层15之间的接触区。
按常规，栅极多晶硅层15通过中间第三绝缘层31与上覆发射极金属层29电隔离。第三绝缘层31可采用磷硅玻璃(PSG)来制作。这种PSG层31可沉积在半导体衬底3的整个发射极侧表面以及先前在其上沉积的第一绝缘层17和栅极多晶硅层15的部分之上。例如，第三绝缘层31可使用等离子体增强化学汽相沉积(PECVD)来沉积，并且可具有0.2 μm至2 μm的厚度。虽然第三绝缘层31最初覆盖整个发射极侧衬底表面，但是它可在后续蚀刻步骤、例如在发射极金属层29将接触发射极区9中的半导体衬底3的表面的位置被去除。
周边区设置在中心区与发射极金属层接触半导体衬底3的区域之间。其中栅极多晶硅层15通过中间第二绝缘层21与上覆第一SIPOS层19电分离的周边区25可具有小于1 μm的宽度。宽度将在与衬底3的表面平行的平面中测量，并且将是中心区23与发射极金属层29之间以及跨周边区的距离，即，从中心区23与周边区25之间的界面处、即朝中心区25的周边区25的边界上的任何点到周边区25与发射极金属层29之间的界面上、即朝发射极金属层29的周边区25的边界上的点的最小距离。边界将是与衬底3的表面平行的平面中的周边区25的横向极限。在这个实施例中，周边区的宽度将小于1 μm。
在末端边缘区7，变化横向掺杂区13示范地在半导体衬底3的发射极侧表面按如下所述来形成。在朝半导体衬底3的中心(即，朝活性单元区5)的部分区域中，形成重掺杂p+型区域。朝半导体衬底3的外周边边缘，形成轻掺杂p-型区域，其中掺杂浓度和/或这个p-型区域的深度朝半导体衬底3的周边边缘减小。这种变化横向掺杂区13可帮助防止在IGBT的周边的电气过应力。
在变化横向掺杂区13，p--n-结以及p+-p-结达到半导体衬底3的表面。特别是在外露结的这类位置的末端边缘区7的部分区域完全没有先前在半导体衬底3表面之上所沉积的任何层，以及第二SIPOS层19’直接沉积在半导体衬底3表面之上。它直接接触到VLD区13和n型基底。相应地，第二SIPOS层19’与半导体衬底表面电接触，并且可防止在末端边缘区7的任何局部电气过应力。第二SIPOS层19’可采用SiH4和N2O来制作，并且具有大约0.2 μm至1μm的厚度。第二SIPOS层19’与第一SIPOS层19分离，即，SIPOS层19、19’没有相互接触。另外，第二SIPOS层19’可包括与活性单元区5相邻、即在中心区与第二SIPOS层19’接触半导体衬底3的区域之间的区域，其中第二SIPOS层19’没有接触到半导体衬底3，而是通过第一绝缘层17与其分离。另外，第三绝缘层31也可设置在第二SIPOS层19’与半导体衬底3之间。
该装置也可具有本领域的技术人员众所周知的任何其它适当末端设计。发明装置可包括可选地与第二SIPOS层19’相结合的任何现有技术末端层。
SIPOS层19、19’由第二薄绝缘层21覆盖。例如，这个第二绝缘层21可采用使用低压化学汽相沉积(LPCVD)所沉积的氮化硅来制作，厚度在0.05 μm与0.3 μm之间。在末端边缘区7，第二绝缘层21可覆盖有附加钝化层22。这个第二绝缘层21和其它层、例如第三绝缘层31的厚度在与衬底3的表面垂直的平面中以及在层设置成与衬底3的表面平行、即层具有恒定厚度的区域中而不是在层改变它到衬底3的表面的距离的区域中测量。
在图1所示的IGBT的常规设计中，第一SIPOS层19和覆盖第二绝缘层21不仅设置在末端边缘区7，而且还延伸到活性单元区5中，其中它们在栅极区11覆盖第三绝缘层31。虽然在末端边缘区7中，第二SIPOS层19’和第二绝缘层21用于防止局部电气过应用的电气目的，但是在活性单元区5的栅极区11中，它们例如在后续处理步骤期间用于机械保护基础层结构。
虽然参照图1说明了示范常规IGBT的一般结构，但是将参照图2和图3来描述按照本发明的IGBT的一实施例的区别特征。
主要区别特征涉及第一SIPOS层19和覆盖第二绝缘层21相对栅极区11中的栅极多晶硅层15的特定布置。虽然在图1的常规设计中，第一SIPOS层19通过中间第三绝缘层31与针对栅极多晶硅层15的电隔离完全分离，但是在如图2所示的本发明的IGBT的设计中，这种第三绝缘层31局部被去除，使得第一SIPOS层19与中心区23中的栅极多晶硅层15电接触。仅在与中心区23相邻并且由其完全横向包围的周边区25中，第一SIPOS层19通过第三绝缘层31的其余部分与栅极多晶硅层15分离。中心区23和周边区25在与发射极侧平行的平面中设置在活性单元区5中，并且周边区25横向完全包围中心区23。
由于第一SIPOS层19与栅极多晶硅层15电接触，所以两个层15、19在IGBT的操作期间均处于同一电位。栅极多晶硅层15与发射极金属层29之间的电隔离然后仅由中间第二薄绝缘层21来提供。
每个栅极区包括中心区和周边区。其中栅极多晶硅层与上覆第一SIPOS层电接触的中心区可比其中栅极多晶硅层通过中间第三绝缘层与上覆第一SIPOS层电分离的周边区大。
发射极金属层29在与半导体衬底3的发射极侧平行的平面中具有发射极金属区。第一SIPOS层19可在发射极金属区的至少50%、特别为至少60%以及特别为至少65%的接触区中与栅极多晶硅层15接触。发射极金属区意味着与发射极侧平行的平面中的区域，那个平面上所投射的发射极金属层延伸到其中。从多晶硅层15到第一SIPOS层19的接触区也意味着接触是可获得的区域，在与发射极侧平行的平面上投射。
相应地，虽然在图1的常规设计中，栅极多晶硅层15与发射极金属层29之间的电容通过中间第三绝缘层31、中间第一SIPOS层19和中间第二绝缘层21之和来确定，但是对于如图2所示的按照本发明的一实施例的设计，只有第二薄绝缘层21确定栅极多晶硅层15与中心区23中的发射极金属层29之间的电容。相应地，IGBT的总发射极-栅极电容可显著增加，由此改进IGBT的可控性。
在另一个实施例中，切换层的导电类型，即，第一导电类型的所有层为p型(例如源区、基底、VLD区)，而第二导电类型的所有层为n型(例如深和浅基底层)。
下面将论述用于制造常规IGBT和按照本发明的一实施例的IGBT的处理序列中的主要差别。虽然制造IGBT包括多个过程步骤，但是仅详细论述制造常规IGBT与制造按照本发明的一实施例的IGBT之间主要不同的处理步骤。
为了制造具有如图1所示的常规设计的IGBT，多个p型区域、p+型区域、n+型区域和p-型区域在半导体衬底3的顶面形成，并且包括第一绝缘层17、栅极多晶硅层15和第三绝缘层31的各种层在半导体衬底3表面之上的发射极侧形成。通常，所有这类层最初都沉积在整个衬底表面之上，并且然后在后续步骤使用例如光刻、采用专门适配的蚀刻掩模(其在后续蚀刻步骤期间局部保护层)局部被去除。
例如，由于第二SIPOS层19’将直接机械和电接触变化横向掺杂区13中的衬底3的表面，所以可使用蚀刻掩模35，其覆盖除了包括变化横向掺杂区13的末端边缘区7的部分区域之外的整个衬底表面。在变化横向掺杂区13在蚀刻步骤中外露之后，SIPOS层和第二绝缘层21沉积在包括第一绝缘层17、第三绝缘层31和部分覆盖活性单元区5的栅极多晶硅层15的半导体衬底3的整个表面之上。
为了暴露发射极区9，附加蚀刻掩模37可用于在活性单元区5中的发射极区9局部去除SIPOS层和第二绝缘层21，以及将末端区中的第二SIPOS层19’与活性单元区5中的第一SIPOS层19分离。
为了得到如图2所示的按照本发明的一实施例的IGBT的修改设计，用于局部去除第三绝缘层31的蚀刻过程经过稍微修改。不是使用图1所示的蚀刻掩模35，而是使用如图2所示的稍微修改的蚀刻掩模39。这种蚀刻掩模39不仅使包括变化横向掺杂区13的末端边缘区的部分未覆盖，而且还展现栅极多晶硅层15的中心区23。相应地，在后一蚀刻步骤中，第三绝缘层31在这种中心区23中局部被去除，使得当随后沉积SIPOS层和第二绝缘层21时，第一SIPOS层19开始与在中心区23的基础栅极多晶硅层15直接机械和电接触。
简单换言之，所谓的VISSAP掩模的按设计修改去除大规模区域的栅极多晶硅层15上的第三绝缘层31的PSG，而无需任何附加过程成本。第一SIPOS层19将连接到栅极多晶硅层15，并且具有相同电位。第二绝缘层21的氮化物层确保栅极多晶硅层15和第一SIPOS层19与发射极金属层29的电隔离。这样，具有薄电介质的大面积可增加栅极-发射极电容。
最后，仅简要地指出，在如本文所提出的IGBT的新设计中，可存在发射极金属层29与栅极多晶硅层15之间发生的寄生电流的风险，因为发射极金属层29可在其环周侧壁33与第一SIPOS层19电接触。侧壁33是与第一SIPOS层19上的衬底表面/发射极侧垂直的第一SIPOS层19的表面区域。但是，来自经由第一SIPOS层19的侧壁33从发射极金属层29到栅极多晶硅层15的这种高欧姆连接的任何不利影响可通过适当地适配相应层的设计来最小化。此外，设计工作也许是可能的，按照使SIPOS层侧壁33由绝缘层21’、例如图3所示的氮化硅层来密封的方式来切割活性区域中的发射极金属层29。另一个选项可以是引入在侧壁33上创建氧化物层的过程步骤。因此，图3中，第一SIPOS层19通过绝缘层21、21’与发射极金属层29电绝缘。对于所有发明设计，可以不存在第一SIPOS层19与发射极金属层29的大面积接触(即，比在第一SIPOS层19的环周侧壁33的接触大)。 参考标号列表
1：IGBT
3：半导体衬底
5：活性单元区
7：末端边缘区
9：发射极区
11：栅极区
13：变化横向掺杂区
15：栅极多晶硅层
17：第一绝缘层
19：第一SIPOS层
19’：第二SIPOS层
21, 21’：第二绝缘层
23：中心区
25：周边区
27：集电极金属层叠层
29：发射极金属层
31：第三绝缘层
33：SIPOS层的侧壁
35：用于绝缘层定义的蚀刻掩模
37：用于SIPOS层定义的蚀刻掩模
39：用于绝缘层定义的修改蚀刻掩模。
Claims (12)
1.一种绝缘栅双极晶体管(1)，包括：
半导体衬底(3)，包括活性单元区(5)和末端边缘区(7)；
其中，所述活性单元区(5)包括多个发射极区(9)和设置在相邻发射极区(9)之间的栅极区(11)，其中各栅极区(11)包括栅极多晶硅层(15)和第一绝缘层(17)；
各栅极多晶硅层(15)设置在所述栅极区(11)中的所述半导体衬底(3)的表面，并且通过第一绝缘层(17)与所述半导体衬底(3)分离；
第一SIPOS层(19)由第二绝缘层(21)覆盖，其中所述第一SIPOS层(19)和所述覆盖第二绝缘层(21)覆在所述栅极多晶硅层(15)的至少部分之上，并且由此与所述半导体衬底(3)分离；
各栅极区(11)包括中心区(23)和周边区(25)，其中在所述中心区(23)中，所述栅极多晶硅层(15)与所述上覆第一SIPOS层(19)电接触，而在所述周边区(25)中，所述栅极多晶硅层(15)通过中间第三绝缘层(31)与所述上覆第一SIPOS层(19)电分离，以及
发射极金属层(29)覆在所述多个发射极区(9)和所述栅极区(11)之上，并且在所述发射极区(9)与所述半导体衬底(3)的所述表面直接接触，并且在所述栅极区(11)与所述第二绝缘层(21)直接接触。
2.如权利要求1所述的绝缘栅双极晶体管，其中，所述末端边缘区(7)包括变化横向掺杂区(13)，以及
在所述变化横向掺杂区(13)的所述半导体衬底(3)的表面与第二SIPOS层(19’)电接触，所述第二SIPOS层(19’)由所述第二绝缘层(21)所覆盖。
3.如权利要求1所述的绝缘栅双极晶体管，其中，所述第二绝缘层(21)具有0.05 μm与0.3 μm之间的厚度。
4.如权利要求2所述的绝缘栅双极晶体管，其中，所述第二绝缘层(21)具有0.05 μm与0.3 μm之间的厚度。
5.如权利要求1至4中的任一项所述的绝缘栅双极晶体管，其中，所述第二绝缘层(21)包括氮化硅层。
6.如权利要求1至4中的任一项所述的绝缘栅双极晶体管，其中，所述第三绝缘层(31)具有0.2 μm与1.5 μm之间的厚度。
7.如权利要求1至4中的任一项所述的绝缘栅双极晶体管，其中，所述第三绝缘层(31)包括磷硅玻璃。
8.如权利要求1至4中的任一项所述的绝缘栅双极晶体管，其中，其中所述栅极多晶硅层(15)与所述上覆第一SIPOS层(19)电接触的所述中心区(23)比其中所述栅极多晶硅层(15)通过所述中间第三绝缘层(31)与所述上覆第一SIPOS层(19)电分离的所述周边区(25)大。
9.如权利要求1至4中的任一项所述的绝缘栅双极晶体管，其中，其中所述栅极多晶硅层(15)通过所述中间第三绝缘层(31)与所述上覆第一SIPOS层(19)电分离的所述周边区(25)具有小于1 μm的厚度。
10.如权利要求1至4中的任一项所述的绝缘栅双极晶体管，其中，所述发射极金属层(29)在与所述半导体衬底(3)的发射极侧平行的平面中具有发射极金属区，以及所述第一SIPOS层(19)在所述发射极金属区的至少50%、特别为至少65%的接触区中与所述栅极多晶硅层(15)接触。
11.如权利要求1至4中的任一项所述绝缘栅双极晶体管，其中，所述栅极多晶硅层(15)作为所述半导体衬底(3)的凹陷中的沟槽栅电极来形成，其中所述栅极多晶硅层(15)从所述凹陷横向地进一步延伸到所述半导体衬底的所述表面上的区域。
12.如权利要求1至4中的任一项所述绝缘栅双极晶体管，其中，所述第一SIPOS层(19)通过所述第二绝缘层(21)与所述发射极金属层(29)电绝缘。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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Effective date of registration: 20210512 Address after: Baden, Switzerland Patentee after: ABB grid Switzerland AG Address before: Baden, Switzerland Patentee before: Asea Brown Boveri Ltd. |
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| TR01 | Transfer of patent right | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Swiss Baden Patentee after: Hitachi energy Switzerland AG Address before: Swiss Baden Patentee before: ABB grid Switzerland AG |
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| CP01 | Change in the name or title of a patent holder | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240115 Address after: Zurich, SUI Patentee after: Hitachi Energy Co.,Ltd. Address before: Swiss Baden Patentee before: Hitachi energy Switzerland AG |
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| TR01 | Transfer of patent right |