CN105895709A - 半导体器件和相关联的制造方法 - Google Patents

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Abstract

本公开涉及一种半导体器件，包括主体，所述主体具有：第一表面和相对的第二表面；与第一表面相邻的第一半导体层；有源区域，包括：第一表面中的多个有源沟槽，所述多个有源沟槽从第一表面延伸到第一半导体层中并具有有源沟槽宽度，以及多个有源单元，每个有源单元均设置在与有源沟槽相邻的所述第一半导体层中，所述有源单元具有有源单元宽度；以及位于第一表面外围的端接区域，包括：至少一个端接沟槽，所述至少一个端接沟槽从第一表面延伸到第一半导体层中，其中所述端接区域的宽度大于有源沟槽宽度；以及多个端接沟槽隔层，所述端接沟槽隔层的宽度小于有源单元宽度，其中所述端接区域的宽度大于有源沟槽宽度。

Description

半导体器件和相关联的制造方法
技术领域
本公开涉及半导体器件和相关联的制造方法。具体地而非排他性地，本公开涉及缩减表面场(RESURF)器件，比如沟槽肖特基二极管。
背景技术
传统的缩减表面场(RESURF)半导体器件是使用外延生长和注入工艺在半导体衬底上制造的。这种器件可以是垂直的(其中电流与半导体衬底的平面实质上垂直地流经器件)或水平的(其中电流贯穿器件流经衬底)。
RESURF结构的典型示例包括二极管、晶体管(比如MOSFET)或具有通常被称为漂移区域的区域的硅可控整流器，该区域在具有远小于击穿电压的电压的反向偏置下耗尽。更高的反向偏置电压将导致相对平坦的场轮廓。这使得所述结构能够在其两端支持更大的电压，而不会像其他情况中那样反向偏置击穿。举例来讲，可以通过在n型漂移区域中提供多个p型区域来实现这一点，从而在反向偏置的情况下，p-n结的耗尽区域包括实质上整个漂移区域。从而，RESURF结构可用于高压应用。
针对垂直RESURF结构，需要深的p-n结，并且使用沟槽刻蚀处理来制造它们将会更加方便，而不需要多次外延。使用沟槽结构还可获得一些其它优势。这些优势可包括由于较低的热预算所导致的较小的间距大小，这将减小击穿电压，使得垂直RESURF变得有吸引力，并且还提供较低的特定电阻。沟槽刻蚀可以潜在地导致具有较少处理步骤的廉价制造工艺。
基于沟槽的RESURF肖特基二极管提供外延层电阻更小这一优势，并仍然提供相同的反向关态电压。RESURF设计的一个重要部分是有源沟槽区域的端接，这是由于平坦器件的常用端接技术可能并不适用。RESURF沟槽肖特基二极管使用活动包含沟槽区域的端接，其避免在反向关态电压方面改变有源单元的性质。具体地，这意味着期望最外的或外围的有源单元或硅台面结构与所有的内部有源单元呈现出相同的电场分布。用来实现这一点的一个选项是将整个端接区域刻蚀到沟槽底部的程度。之后，可将场板应用到所述器件，以使得最外的单元中的电场相对受到扰动。
为了提供器件的端接而刻蚀掉很宽的区域的显著劣势是产生这种结构所需的干法刻蚀工艺可能会生成黑硅。这种设计的另一劣势是可能会需要附加的钝化层和非平表面结构。具体地，对非平坦表面结构的使用会影响光刻工艺的性能，这是因为沉积在表面上的光阻层可能不均匀并从而使得光刻的精度变差。此外，这一端接区域通常比有源区域中的窄沟槽刻蚀的更深，这是因为侧壁效应降低窄沟槽的刻蚀速率。这一效应会导致有源区域和端接区域之间存在严重不对称，这将限制击穿电压。
另一可能选项是使用被场盘覆盖的p掺杂环。然而，这一方式可能需要附加的光刻和注入步骤，并从而可能不会提供能够实现与沟槽端接器件相同的击穿电压性能的半导体器件。
发明内容
根据本发明的一方面，提供了一种半导体器件，包括主体，所述主体具有：
第一表面和相对的第二表面；
与第一表面相邻的第一半导体层；
有源区域，包括：
第一表面中的多个有源沟槽，所述多个有源沟槽从第一表面延伸到第一半导体层中并具有有源沟槽宽度，以及
多个有源单元，每个有源单元设置在与有源沟槽相邻的所述第一半导体层中，所述有源单元具有有源单元宽度；以及位于第一表面的外围的端接区域，包括：
至少一个端接沟槽，所述至少一个端接沟槽从第一表面延伸到第一半导体层中，以及
多个端接沟槽隔层，所述端接沟槽隔层的宽度小于有源单元宽度，其中所述端接区域的宽度大于有源沟槽宽度，
其中所述有源沟槽和所述至少一个端接沟槽均包括与所述主体的第一半导体层相邻的第一绝缘层，以及其中导电材料布置在每个所述有源沟槽内的第一绝缘层上。
半导体器件可以是缩减表面场半导体器件。半导体器件可以是肖特基整流器。有源沟槽可被认为是设置在器件的有源区域(第一区域)中的第一类型的沟槽。端接沟槽可被认为是设置在器件的端接区域(第二区域)中的第二类型的沟槽。端接区域可以围绕有源区域。端接区域可以是边缘端接区域。
导电材料布置在有源沟槽和至少一个端接沟槽中的每一个内的第一绝缘层上。使用导电材料填充端接沟槽可提供改善的击穿性能并使得进一步的制造步骤更加容易，这是因为与端接沟槽是空的或填有绝缘体的情况相比，所述器件的表面相对平坦。在有源沟槽和所述至少一个端接沟槽中设置相同的材料还简化制造所述器件的工艺。备选地，所述至少一个端接沟槽可包括布置在所述至少一个端接沟槽内的第一绝缘层上的非导电材料。
第一方面覆盖设置了单个、相对较宽的端接沟槽的实施例或多个端接沟槽设置得相对较近的实施例。
端接沟槽隔层的个数可以为零。端接区域可只包括一个(单个)端接沟槽。在这种示例中，不需要端接沟槽隔层。单个端接沟槽的宽度可以与端接区域的宽度相同(相等)。
主体可以包括多个端接沟槽。端接区域可包括一个或多个端接沟槽隔层。端接沟槽区域的宽度可以等于多个端接沟槽的宽度与多个端接沟槽隔层的宽度之和。
所述至少一个端接沟槽的宽度可以大于有源沟槽的宽度。所述器件可以包括第一导电层。第一导电层可在基本所有有源区域上以及可选地在端接区域上延伸。所述主体可包括布置在所述至少一个端接沟槽中的材料上的第二绝缘层。所述第一表面上的第一导电层可以连接所述有源沟槽之间的有源单元(第一半导体层的一部分)。第一导电层可在基本上整个第二绝缘层上延伸。
导电材料可包括类金属或金属。优选地，导电材料包括多晶硅。多晶硅可具有掺杂级别，所述掺杂级别可以大于1×1017原子/立方米。掺杂物可以是例如砷或磷。第一或第二绝缘层可包括类金属氧化物或类金属氮化物。硅是类金属的一个示例。所述至少一个端接沟槽可以被第一氧化物层内的导电材料完全填充。
主体可包括与第二表面相邻的第二半导体层。第一半导体层可与第二半导体层具有不同的导电性。半导体器件可包括布置在第二表面上的第二导电层。
有源沟槽的深度可从第一表面延伸到第一半导体层中。有源沟槽可端接于第一半导体层中。有源沟槽的深度可以与所述至少一个端接沟槽的深度相同。
根据本发明的第二方面，提供了一种制造半导体器件的方法，包括：
设置主体，所述主体具有第一表面、相对的第二表面和与所述主体内的第一表面相邻的第一半导体层；
设置有源区域，所述有源区域包括多个有源沟槽，所述多个有源沟槽从第一表面延伸到第一半导体层中并且具有有源沟槽宽度，其中所述有源沟槽在所述有源区域中限定多个有源单元，每个有源单元设置在与有源沟槽相邻的第一半导体层中并且具有有源单元宽度；
在第一表面的外围设置端接区域，所述端接区域包括：
从第一表面延伸到第一半导体层中的至少一个端接沟槽，以及
宽度小于有源单元宽度的多个端接沟槽隔层，所述端接区域的宽度大于有源沟槽宽度；
在所述有源沟槽和所述至少一个端接沟槽中形成与第一半导体层相邻的第一绝缘层；
在有源沟槽和所述至少一个端接沟槽中的第一绝缘层内沉积导电材料。
导电材料可布置在有源沟槽和所述至少一个端接沟槽内的第一绝缘层上。
根据本发明的第三方面，提供了一种被配置为执行上述方法的半导体构造装置。
附图说明
现在通过只是示例的方式结合附图描述本发明的一个或多个实施例，其中：
图1示出了第一半导体器件；
图2a示出了第二半导体器件，其中端接区域被绝缘层覆盖；
图2b示出了第二半导体器件，其中绝缘区域中的端接沟槽隔层被绝缘层覆盖；
图3a-3h示出了用于制造第三半导体器件的过程；
图3i-3j进一步详细地示出了图3h中所示的器件；
图4a示出了具有窄端接沟槽的半导体器件；
图4b示出了图4a的半导体器件上覆盖的电势分布的模拟；
图4c示出了图4a的半导体器件上覆盖的碰撞电离分布的模拟；
图4d针对隔离沟槽和图4a中的半导体器件示出了在器件主体的第二表面上的第二触点处电流相对于电压的半对数图；
图5a示出了与图1和2中的半导体器件相似的半导体器件上覆盖的电势分布的模拟；
图5b示出了与图1和2中的半导体器件相似的半导体器件上覆盖的碰撞电离分布的模拟；
图6针对隔离沟槽和图4a中的半导体器件以及具有不同宽度的端接沟槽的多个器件示出了在器件主体的第二表面上的第二触点处电流相对于电压的半对数图；
图7a示出了具有与参考图2描述的端接沟槽相似的多个端接沟槽的半导体器件；
图7b示出了图7a的半导体器件上覆盖的电势分布的模拟；
图7c示出了图7a的半导体器件上覆盖的碰撞电离分布的模拟。
具体实施方式
图1示出了第一半导体器件100。概括来讲，器件100使用比器件的有源区域中的沟槽16更宽的端接沟槽18。端接沟槽18的宽度可被设计为使得能够确保与端接沟槽18相邻的有源区域中的场对称性并且使得仍然能够使用多晶硅填充端接沟槽18。所提出的端接设计使用端接区域中的较宽的沟槽来确保最外台面中的电场的对称性并且防止操作期间发生过早的反向偏置击穿。
器件100包括主体2，主体2具有第一表面4和相对的第二表面6。第一半导体层8设置于主体2内，与第一表面4相邻。第二半导体层10被设置为与第二表面6相邻。第一半导体层8包含漂移区域，并且是已经在第二半导体层10(其是衬底层)上形成的外延层。通常，衬底层由单晶硅制成。衬底的掺杂浓度(n+)可以是例如每立方厘米1018到1021个磷或砷原子。外延第一半导体层8通常具有比衬底第二半导体层10更高的电阻率。外延层和衬底可以具有相同的导电类型，通常是n型。对漂移区域的掺杂浓度和厚度的选择取决于整流器的期望闭锁电压，通常在例如每立方厘米1015到1017个磷或砷原子的范围内，厚度为大约2微米或更多。漂移区域可具有均匀的掺杂浓度(n)，例如每立方厘米1015个掺杂原子的量级。然而，漂移区域可具有随深度增加的掺杂浓度(n)，以便减少器件100的导通电阻。
第二导电层7设置于主体2的第二表面6上。铝或Ti-Ni-Ag是适于欧姆衬底连接的常用电极材料的示例。
半导体器件100具有有源区域12和边缘端接区域14或外围区域。这些区域占用器件100的不同体积，并且可以被经过主体2的表面16限定。边缘端接区域14设置在主体的外围并且在一些示例中可以围绕有源区域12。
在有源区域12中设置有多个有源沟槽16和有源单元17。有源单元17是通过有源沟槽17之间的以及有源沟槽和端接沟槽之间的有源区域12的部分设置的。有源单元具有有源单元宽度wC，其通常是500纳米到1500纳米。第一导电层5与有源单元17形成肖特基势垒。对肖特基电极的材料的选择取决于期望的势垒高度，并且合适的常用材料的示例是镍硅化物或钨钛化物。
多个有源沟槽16从第一表面4延伸到第一半导体层8中并且具有有源沟槽宽度wA(通常是多个有源沟槽16，每个均贯穿第一表面4具有相同的宽度wA，以确保对称性)。有源沟槽宽度wA可以是500纳米到1000纳米。
有源区域12还具有沟槽表面密度。沟槽表面密度限定主体2的第一表面4中每单元有源沟槽的量(沟槽表面密度不必与沟槽16内的材料密度有关)。为了使器件高效地工作，多个有源沟槽16的对称性应该较高，从而有源沟槽16的分布密度和宽度wA在有源区域12的第一表面4上是相对恒定的。
多个有源沟槽16可以是分离的列、带或紧密堆积的形状，例如沟槽的六面体或正方晶格图案。在许多情况中，由于带或紧密堆积设计以相同的间距(沟槽之间的空间)提供了更好的RESURF，所以这种设计与使用列相比可以获得更好的结果。
端接区域14包括端接沟槽18。端接沟槽18从第一表面4延伸到第一半导体层2中。在该示例中，只设置了单个沟槽18，而在沟槽内并没有设置任何分隔结构，可以认为边缘端接区域14与第一表面4的屏幕中的端接沟槽18是毗连的。因此，端接沟槽18的宽度与该示例中的端接区域14的宽度wT相同。端接区域14的宽度wT大于有源沟槽宽度wA。即，边缘端接沟槽18的宽度大于有源沟槽16的宽度wA。通常，边缘端接沟槽18的宽度wT比有源沟槽16的宽度wA要大1.2到2倍。增加端接沟槽的宽度会改善与端接区域18相邻的有源单元17中的电场的对称性，并从而改善器件的反向电压击穿性能。结合以下图4到8中的模拟结果，讨论(至少部分地)通过增加端接区域14的宽度实现的性能改善。
端接区域14的沟槽密度比有源沟槽表面密度更大，这是因为第一表面上的全部边缘端接区域14都被端接沟槽18占据，其中有源区域12(包括多个有源沟槽16)还必须在多个有源沟槽16之间包括第一半导体层8的区域。
第一导电层5设置在主体2的第一表面4上。第一导电层5在基本上全部有源区域12上延伸。第一导电层板5设置在端接区域14中的端接沟槽18上，以扩散端接区域14(以及有源区域12)的第一半导体层8中的耗尽区域，从而改善器件的对称性，以使得端接区域14可以承受接近有源区域12的击穿电压的击穿电压。
钝化层26设置在有源区域12之外，以便将第一导电层5与第一半导体层5分离。在该示例中，端接区域14与单个端接沟槽18重合(具有相同的宽度)，并且由于全部端接区域14都被端接沟槽18占据，所以钝化层不必位于端接区域14中。钝化层26位于主体2的第一表面4上，位于端接沟槽18的与有源区域12相对的一侧。
多个有源沟槽16和端接沟槽18均包括第一绝缘层20，该第一绝缘层20与主体2的第一半导体层8相邻。导电材料22布置在每个有源沟槽16和端接沟槽18内的第一绝缘层20上。第一绝缘层20相对较薄(例如，100到200纳米)，并且充当电介质层。可通过在第一半导体层8上生长或沉积氧化物或氮化物层来设置层20的绝缘材料。可通过与钝化层26相同的材料和相同形成步骤来设置绝缘层20。导电材料22可通过半导体或金属材料(比如多晶硅或金属或合金)来设置。在本例中，在第一氧化物层20中使用导电材料22来完全填充沟槽16、18。导电材料22与主体2的第一表面4形成共平面表面。使用导电材料来填充端接沟槽18既可提供改善的击穿性能又可使得进一步的制造步骤更加容易，这是因为器件的表面与端接沟槽18空着或使用绝缘体填充的情况相比更为平坦。
多个有源沟槽16均具有相同的深度dA，该深度dA从第一表面4延伸到第一半导体层8中并且在第一半导体层8中端接。有源沟槽16可以深至足以延伸经过第一半导体层8中的漂移区域的厚度的大部分。备选地，沟槽16甚至可稍微延伸到衬底10中，但这一修改可能会降低器件100的性能。
有源沟槽16的深度dA与边缘端接沟槽18的深度dT大约相同，尽管其可以更深。
为了简化器件100的处理，可以将宽端接沟槽分成在其间具有非常小的硅隔离或隔层的若干窄沟槽。这种修改使得端接沟槽深度dT能够更容易地与有源沟槽深度dA相比。因此，还能够改善设备的电场对称性。此外，在多晶硅沉积之后对器件的填充和平面化得以简化。宽沟槽端接的高击穿电压仍被维持。
图2a和2b示出了第二半导体器件200，该第二半导体器件200在许多方面与参照图1所述的器件相似。在这些示例中，器件200的主体2在边缘端接区域14内包括多个端接沟槽19。多个端接沟槽19被端接沟槽隔层24分离(其可以简单地是第一半导体区域8的部分)。所提出的端接设计使用端接区域14中的多个沟槽19来确保最外台面中的电场的对称性并防止在操作期间发生过早的反向偏置击穿。
多个有源沟槽16均具有宽度wC的有源单元17彼此分离。在该示例中，每个单独的端接沟槽19可被认为具有宽度wT1。单独的端接沟槽19可具有相同的宽度wT1。端接沟槽19的宽度wT1可以与有源沟槽的宽度wA相似或比之更大。端接区域的总宽度wT2从与有源区域12相接的端接沟槽19的边缘延伸到在器件200的外围的端接沟槽19的边缘。端接区域的总宽度wT2大于活动端接宽度wA。多个端接沟槽19均通过端接沟槽隔层24彼此分离。端接沟槽隔层24的宽度小于有源单元宽度wC。因此，可认为端接沟槽19彼此相对更加接近(与有源沟槽16相比)，这是以为它们被非常窄的台面结构24分离。沟槽隔层24的宽度可以是终端沟槽宽度wT1的十分之一。终端区域14的总宽度等于端接沟槽19的宽度之和与端接沟槽隔层24的宽度之和相加。设置多个端接沟槽19(而不是一个宽的沟槽)简化了多晶硅填充处理以及器件200的进一步处理。
器件200与图1中所示的器件的差别还在于第一导电层5的布置。第一导电层5的结构取决于端接沟槽18或沟槽19的结构。图1中所示的第一导电层5的结构可以被设置为图2所示的端接沟槽结构。类似地，图2中所示的第一导电层5的结构可被设置为图1中所示的端接沟槽18。
在图2a的结构中，第二绝缘层26被布置在边缘端接区域14上以及在多个端接沟槽19中的导电材料22上。第一导电层5在第二绝缘层26上延伸。第二绝缘层26可被设置为例如氮化硅层。第一导电层5还设置在有源区域12中的主体2的第一表面4上，以便将有源单元17(位于有源沟槽16之间的第一半导体层8的部分)连接在一起。有源区域12总的第一导电层5充当现有技术中已知的且参照图1所述的肖特基触点。作为进一步的备选，第二绝缘层26可以在有源区域12中的第一电导板5上延伸，以便向器件100提供机械保护。
图2b示出了第一导电层5的备选结构。钝化层26被设置在端接沟槽隔层24上的边缘端接区域14的第一表面4上。钝化层26是绝缘层20的延伸，并且可与绝缘层20在相同的制造步骤中形成。可通过例如氧化硅层来设置钝化层26和绝缘层20。第一导电层5与端接区域14中的第一表面4上的端接沟槽19中的导电材料22相接触。
总的来讲，端接沟槽可留作电浮置的或可连接到第一导电层5。
图3a-3h示出了用于制造第三半导体器件的过程中的步骤。
所述过程开始于在前体(precursor)半导体的主体2的第一表面4上沉积并图案化硬掩模30，以提供图3a所示的结构301。主体2具有与第一表面4相对的第二表面6。第二半导体层10被设置为与第二表面6相邻。第一半导体层8是已经在第二半导体层10(其是衬底层)上形成的外延层。
下一步骤是通过使用硬掩模30来提供图3b中所示的结构302来干法刻蚀有源沟槽16和至少一个端接沟槽18。
在干法刻蚀之后，将硬掩模30移除，并且将整个晶片主体涂覆第一绝缘体或电介质层20(其可以是SiO2)，以提供图3c中所示的结构303。
沉积一层导电材料22(其可以是多晶硅)，以便填充沟槽并从而提供图3d中所示的结构304。导电材料22还覆盖主体2的第一表面4。
在图3e中，覆盖主体2的第一表面4的导电材料22已经从结构305移除。多晶硅导电材料22现在填充了被第一氧化物层20和第一表面4的平面所限制的体积的80％到90％，这是因为已经从沟槽的中心移除了一些多晶硅材料22。
从有源沟槽16之间的第一表面4以及从有源沟槽16和端接沟槽18之间的第一表面4移除第一绝缘层20。所得到的结构306示于图3f中。
现在，可将肖特基导电层5沉积在第一表面4上并且如图3g中的结构307中所示进行图案化。其效果使得再次使用导电材料填充沟槽18。然后，使用互连金属来涂覆肖特基导电层5。此后，可通过第二绝缘层26来保护器件307，第二绝缘层26可以是氮化硅层，并且随后对其进行构造。软焊料层32沉积在导电层5上，以便准备所述器件进行组装。器件308的最终示意截面示于图3h中。备选地，软焊料层32可直接沉积在互连镀金属5上并且可以省略第二钝化层。
图3i-3j更加详细地示出了图3h中所示的器件308。图3i示出了边缘端接区域以及有源区域中由第二绝缘层26覆盖的部分。图3j示出了有源区域中由第二绝缘层26覆盖的部分以及焊料32与肖特基导电层5直接接触的部分。
参照图5-7讨论根据本发明的示例性器件的性能。为了进行比较，首先参照图4a-4d描述其中端接沟槽的尺寸与有源区域12中的有源沟槽16的尺寸相同的半导体器件400的模拟。
图4a示出了具有窄端接沟槽的半导体器件400。端接沟槽宽度等于有源沟槽宽度。除了端接沟槽的个数不同之外，器件400与参照图2讨论的器件400类似。在附图之间使用相对应的附图标记来描述相似的结构。如图2中，将场板5设置在端接区域14上，以便在有源区域12外围改善电场的对称性。
现在转到图4d，图4d针对图4a中的半导体器件以及(为了比较)不具有场板的单个有源沟槽示出了在器件主体的第二表面上的第二触点处电流相对于反向偏置电压的半对数图。曲线401示出了100V RESURF肖特基二极管单元设计中单个有源沟槽的轮廓。反向击穿发生于145V左右。曲线402示出了具有金属场板端接的有源单元的反向击穿(如图4a所示)，其中标准沟槽给出与有源单元自己相比小得多(73％)的击穿电压(105V左右)。电流流对于低于100V的反向偏置是相对不敏感的，并且针对图4中所示的单元结构保持为1×10-12A/μm左右。电流增加在击穿处是渐近的。
返回到图4b，图4b示出了当在器件400上施加了1×10-8A/μm的反向电流密度时图4a的半导体器件400上覆盖的电势分布的模拟。较低的端接击穿电压是由端接沟槽19处的电势分布与有源沟槽16之间的电势相比的不对称性引起的。
图4c示出了在器件处于相同条件下时图4a的半导体器件400上覆盖的碰撞电离分布的模拟。早的击穿发生于有源区域12的边界上的端接沟槽19的内角处，如该区域中的较高离子化率所指示。
图5a和5b涉及具有单个端接沟槽18的器件500，所述单个端接沟槽18比诸如结合图1中的半导体器件描述的有源沟槽16更宽。
图5a示出了半导体器件500上覆盖的电势分布的模拟。有源沟槽16和端接沟槽18之间的有源单元中的电场的对称性得以改善，这是因为该单元中的电势线比图4b中所示的示例具有更高的对称性。有源区域12之外的场强度相应地缩减。图5b示出了半导体器件500上覆盖的碰撞电离分布的模拟。与图4c中所示的示例相比，在图5b中碰撞电离发生于较高的电压处。
图6示出了具有不同宽度的端接沟槽的多个器件500的主体的第二表面上的第二触点处电流相对于反向电压的半对数图。曲线601和602涉及参照上图4d讨论的曲线。
作为趋势，反向击穿电压以端接沟槽的宽度的函数的形式增加。对应于曲线602的钝化氧化物之间的端接沟槽宽度是0.2μm。击穿发生于曲线602的大约105V处。对应于曲线603的端接沟槽宽度是1μm。击穿发生于曲线603的大约130V处。对应于曲线604的端接沟槽宽度是2μm。击穿发生于曲线604的大约142V处。对应于曲线605的端接沟槽宽度是3μm。击穿发生于曲线605的大约145V处。当端接沟槽宽度是大约2或3μm(有源沟槽宽度的10到15倍)时，有源区域中的击穿电压和端接区域中的击穿电压彼此非常接近。
图7涉及与图2中的半导体器件具有相似的结构的半导体器件700的模拟。图7a示出了具有多个端接沟槽的半导体器件700。图7b示出了半导体器件700上覆盖的电势分布的模拟。在最后一个有源单元中具有高度的电势对称性，这是由于多个端接沟槽导致的。图7c示出了图7a的半导体器件上覆盖的碰撞电离分布的模拟。在本例中，雪崩击穿发生于与有源沟槽(而不是端接沟槽)相关联的有源单元的角落处，从而可认为端接沟槽不限制于器件700的击穿电压。

Claims (15)

1.一种半导体器件，包括主体，所述主体具有：
第一表面和相对的第二表面；
与第一表面相邻的第一半导体层；
有源区域，包括：
所述第一表面中的多个有源沟槽，所述多个有源沟槽从所述第一表面延伸到所述第一半导体层中并具有有源沟槽宽度，以及
多个有源单元，每个有源单元均设置在与有源沟槽相邻的第一半导体层中，所述有源单元具有有源单元宽度；以及
位于第一表面外围的端接区域，包括：
至少一个端接沟槽，所述至少一个端接沟槽从所述第一表面延伸到所述第一半导体层中，以及
多个端接沟槽隔层，所述端接沟槽隔层的宽度小于所述有源单元宽度，其中所述端接区域的宽度大于所述有源沟槽宽度，
其中所述有源沟槽和所述至少一个端接沟槽均包括与所述主体的第一半导体层相邻的第一绝缘层，以及其中导电材料布置在每个所述有源沟槽内的第一绝缘层上。
2.根据权利要求1所述的半导体器件，其中端接沟槽隔层的个数是零，以及所述端接沟槽的宽度等于所述端接区域的宽度。
3.根据权利要求1所述的半导体器件，其中所述主体包括多个端接沟槽。
4.根据权利要求2或3所述的半导体器件，其中所述至少一个端接沟槽在第一表面上的宽度大于所述有源沟槽的宽度。
5.根据权利要求1-4中任一项所述的半导体器件，其中第一导电层在实质上全部有源区域和端接区域上延伸。
6.根据权利要求1-4中任一项所述的半导体器件，其中所述主体包括布置在所述至少一个端接沟槽中的材料上的第二绝缘层。
7.根据权利要求6所述的半导体器件，包括：所述第一表面上的第一导电层，所述第一导电层连接所述有源沟槽之间的有源单元并在所述第二绝缘层上延伸。
8.根据任一前述权利要求所述的半导体器件，其中所述导电材料包括多晶硅或金属。
9.根据任一前述权利要求所述的半导体器件，其中在所述第一氧化物层内使用导电材料完全填充所述至少一个端接沟槽。
10.根据任一前述权利要求所述的半导体器件，其中所述主体具有与所述第二表面相邻的第二半导体层，所述第一半导体层与所述第二半导体层具有不同的电导率。
11.根据权利要求10所述的半导体器件，包括：布置在所述第二表面上的第二导电层。
12.根据任一前述权利要求所述的半导体器件，其中所述有源沟槽的深度从所述第一表面延伸到所述第一半导体层中并且终止于所述第一半导体层中。
13.根据任一前述权利要求所述的半导体器件，其中所述有源沟槽的深度与所述至少一个端接沟槽的深度相同。
14.一种制造半导体器件的方法，包括：
设置主体，所述主体具有第一表面、相对的第二表面和与所述主体内的第一表面相邻的第一半导体层；
设置有源区域，所述有源区域包括多个有源沟槽，所述多个有源沟槽从所述第一表面延伸到所述第一半导体层中并且具有有源沟槽宽度，其中所述有源沟槽在所述有源区域中限定多个有源单元，每个有源单元设置在与有源沟槽相邻的第一半导体层中并且具有有源单元宽度；
在第一表面的外围设置端接区域，所述端接区域包括：
从所述第一表面延伸到所述第一半导体层中的至少一个端接沟槽，以及
多个端接沟槽隔层，所述端接沟槽隔层的宽度小于所述有源单元宽度，所述端接区域的宽度大于所述有源沟槽宽度；
在所述有源沟槽和所述至少一个端接沟槽中形成与所述第一半导体层相邻的第一绝缘层；
在所述有源沟槽中的第一绝缘层内设置导电材料。
15.一种半导体制造设备，配置为执行权利要求14所述的方法。
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