CN113745115A - 超结晶体管器件和用于形成超结晶体管器件的方法 - Google Patents

超结晶体管器件和用于形成超结晶体管器件的方法 Download PDF

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I·穆里
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Abstract

公开了一种用于形成超结晶体管的漂移区域和超结晶体管器件的方法。该方法包括：在半导体主体中形成第一掺杂类型的多个第一区域和第二掺杂类型的多个第二区域，从而在半导体主体中交替布置第一区域和第二区域，其中，形成第一区域和第二区域包括：在至少一个半导体层中形成多个沟槽；将第一类型掺杂剂原子和第二类型掺杂剂原子注入到多个沟槽的相对侧壁中的每个中；用半导体材料填充多个沟槽；以及在热工艺中扩散第一类型掺杂剂原子和第二类型掺杂剂原子，使得第一类型掺杂剂原子形成第一区域，并且第二类型掺杂剂原子形成第二区域。多个沟槽中的每个具有第一宽度，沟槽被台面区域间隔开，台面区域均具有第二宽度，并且第一宽度大于第二宽度。

Description

超结晶体管器件和用于形成超结晶体管器件的方法
技术领域
本公开总体涉及超结晶体管器件以及用于形成超结晶体管器件，尤其 是用于形成超结晶体管器件的漂移区域的方法。
背景技术
超结器件包括具有第一掺杂类型(导电类型)的至少一个第一区域和 与第一掺杂类型互补的第二掺杂类型(导电类型)的至少一个第二区域的 漂移区域。在一些出版物中，至少一个第一掺杂类型区域被称为漂移区域， 并且至少一个第二掺杂类型区域被称为补偿区域。
超结器件的漂移区域可以包括在半导体主体中交替布置的多个第一区 域和第二区域。存在以有成本效率的方式形成此类漂移区域的需求。
发明内容
一个示例涉及一种方法。该方法包括在半导体主体中形成第一掺杂类 型的多个第一区域以及第二掺杂类型的多个第二区域，从而在半导体主体 中交替布置第一区域和第二区域。在这种方法中，形成第一区域和第二区 域包括：在至少一个半导体层中形成多个沟槽；将第一类型的掺杂剂原子 和第二类型的掺杂剂原子注入多个沟槽的相对侧壁中的每个中；利用半导 体材料填充多个沟槽；以及在热工艺中扩散第一类型的掺杂剂原子和第二 类型的掺杂剂原子，使得第一类型的掺杂剂原子形成第一区域，并且第二 类型的掺杂剂原子形成第二区域。多个沟槽中的每个具有第一宽度，并且 沟槽被台面区域间隔开，台面区域均具有第二宽度，其中，第一宽度大于 第二宽度。
另一个示例涉及一种超结晶体管器件。该晶体管器件包括半导体主体 中的具有第一掺杂类型的多个第一区域以及第二掺杂类型的多个第二区域 的漂移区域，其中，在半导体主体中交替布置第一区域和第二区域。第二 区域包括具有第一宽度的宽区域和具有第二宽度的窄区域，其中，宽区域 和窄区域交替布置，并且其中，第一宽度是第二宽度的至少1.05倍。
附图说明
下文参考附图解释示例。附图用于说明特定原理，因此仅说明了理解 这些原理必需的方面。附图未按比例绘制。在附图中，相同的附图标记表 示相似的特征。
图1示出了根据一个示例的超结晶体管器件的垂直截面图；
图2示出了超结晶体管器件的漂移区域的一个示例的水平截面图；
图3示出了用于形成漂移区域的方法的一个示例的流程图；
图4A和4B示出了在用于形成漂移区域的方法的不同工艺步骤期间第 一半导体层的垂直截面图；
图5A和5B示出了在包括形成顶层的另一工艺步骤之后的图4A和4B 中所示的第一半导体层；
图6示出了包括一个第一半导体层和顶层的半导体主体的一个示例；
图7A和7B示出了包括几个第一半导体层和顶层的半导体主体的示例；
图8示出了用于将第一类型的掺杂剂原子和第二类型的掺杂剂原子注 入到第一半导体层中的沟槽的侧壁中的方法的一个示例；
图9A和9B示出了用于将第一类型的掺杂剂原子和第二类型的掺杂剂 原子注入到第一半导体层中的沟槽的侧壁中的方法的另一个示例；
图10A-10C示出了漂移区域的第一和第二半导体区域的掺杂分布以及 晶体管器件的阻塞状态中的关联电场；
图11示出了根据另一个示例的第一和第二半导体区域的掺杂分布；
图12示出了图1中所示的晶体管器件的控制结构的一个示例；
图13示出了图1中所示的晶体管器件的控制结构的另一个示例；并且
图14示出了根据另一个示例的超结晶体管器件的透视截面图。
具体实施方式
在以下具体实施方式中，参考了附图。附图形成说明书的一部分并出 于说明的目的来示出可以如何使用和实施本发明的示例。应当理解，可以 将本文描述的各种实施例的特征相互组合，除非另外明确指出。
图1示意性地示出了超结晶体管器件的一个区段的截面图。该晶体管 器件包括半导体主体100，其中，半导体主体100可以包括常规半导体材料， 例如硅(Si)或碳化硅(SiC)。该晶体管器件在半导体主体100中包括漂移 区域20，漂移区域20具有第一掺杂类型(导电类型)的多个第一区域21 和与第一掺杂类型互补的第二掺杂类型(导电类型)的多个第二区域22、 23。第一区域21和第二区域22、23交替布置在半导体主体100中，并且 在每个第一区域21和对应的相邻第二区域22、23之间形成pn结。仅仅出 于说明的目的，在图1中所示的示例中，在半导体主体100的第一横向方 向x上交替布置第一区域21和第二区域22、23。
参考图1，第二区域22、23包括两种不同类型的第二区域，即宽区域 22和窄区域23，其中，宽区域22和窄区域23交替布置。在每种情况下， 宽区域22和相邻窄区域23由相应的第一区域21间隔开。具有第二掺杂类 型的宽区域22和窄区域23的晶体管器件可以通过高效率的方式生产，本 文在下面将进一步详细解释。
宽区域22具有第一宽度w22，并且窄区域23具有小于第一宽度w22 的第二宽度w23。根据一个示例，第一宽度w22是第二宽度w23的至少1.05 倍，w22≥1.05*w23。根据一个示例，第一宽度w22是第二宽度w23的 至少1.1倍或至少1.2倍。根据一个示例，第一宽度w22小于第二宽度w23 的5倍、4倍或2倍。
参考图1，第一区域21和第二区域22、23中的每个在半导体主体的垂 直方向z上延伸，其中，垂直方向z基本垂直于第一横向方向x。例如，第 一和第二区域21、22、23在垂直方向上的尺寸尤其取决于晶体管器件的期 望电压阻塞能力，并且选自几十微米和几百微米之间。
第二区域22、23中的每个的相应宽度w22、w23可以沿着垂直方向z 变化，这可能是由于制造工艺的原因。此外，个体宽区域22的宽度w22可 以彼此稍微偏离，并且个体窄区域23的宽度w23可以彼此稍微偏离。于是， 根据一个示例，单个宽区域22的宽度w22表示这一宽区域的平均宽度，并 且多个宽区域22的宽度w22表示宽区域22的平均宽度的平均宽度。换句 话讲，单个窄区域23的宽度w23表示这一窄区域的平均宽度，并且多个窄 区域23的宽度w23表示窄区域23的平均宽度的平均宽度。因此，单个第 一区域21的宽度w21表示该第一区域的平均宽度，并且多个第一区域21 的宽度w21表示第一区域21的平均宽度的平均宽度。
根据一个示例，实施晶体管器件，使得在半导体主体100的每个垂直 位置处，宽区域22中的第二类型的掺杂剂原子的有效掺杂剂剂量与窄区域 23中的第二类型的掺杂剂原子的有效掺杂剂剂量的偏差小于10％、小于5％ 或小于1％。第二区域22、23的垂直位置处的“有效掺杂剂剂量”是在垂 直于形成在第二区域22、23和相邻第一区域21之间的pn结中的一个的方 向上第二区域22、23的有效(净)掺杂浓度的积分。
第一和第二区域21、22、23可以在半导体主体100的第二横向方向y 上为细长的。这种情况在图2中示出，图2示出了半导体主体在水平截面 A-A中的水平截面图，该水平截面A-A是垂直于图1中所示的垂直截面的 截面。根据一个示例，第二横向方向y基本垂直于第一横向方向x。“细长” 表示第一和第二区域21、22、23的长度显著大于相应宽度w21、w22、w23。 在图1和2中所示的示例中，宽度w21、w22、w23是第一横向方向x上的 尺寸，并且“长度”是半导体主体100的第二横向方向y上的尺寸。根据 一个示例，“显著大于”表示长度和宽度的比值大于10、大于100或甚至大 于1000。
参考图1，第一区域21连接到晶体管器件的漏极节点D，并且第二区 域22、23连接到晶体管器件的源极节点S。第二区域22、23和源极节点S 之间的连接仅在图1中示意性地示出。下文进一步参考本文的示例解释能 够如何实施这些连接的示例。第一区域21经由第一掺杂类型的漏极区域11 连接到漏极节点D。漏极区域11可以邻接第一区域21。不过，在图1中未 示出。
可选地，如图1中所示，在漏极区域11和第一区域21之间布置第一 掺杂类型的缓冲区域12。缓冲区域12具有第一掺杂类型，即漂移区域21 和漏极区域11的掺杂类型。根据一个示例，缓冲区域12的掺杂浓度低于 漏极区域11的掺杂浓度。漏极区域11的掺杂浓度选自例如1E17(＝1017) cm-3和1E20 cm-3之间的范围，并且缓冲区域12的掺杂浓度选自例如1E14 cm-3和1E17 cm-3之间的范围。根据一个示例，缓冲区域12包括两个或更 多个不同掺杂的子区域(未示出)。这些子区域中的一个可以具有1E14 cm-3和5E15 cm-3之间的掺杂浓度，并且这些子区域中的另一个可以具有5E15 cm-3和1E17 cm-3之间的掺杂浓度。
参考图1，晶体管器件还包括连接在源极节点S和第一区域21之间的 控制结构3。控制结构3至少部分地集成在半导体主体100中。下文进一步 参考本文的示例解释可以如何实施控制结构3的示例。控制结构此外包括 栅极节点G，并且被配置成取决于栅极节点G和源极节点S之间的电压VGS来控制源极节点S和第一区域21之间的导电沟道。在图1中所示的示例中， 控制结构3的这种功能由连接在源极节点S和第一区域21之间的开关表示。 此外，控制结构3包括第一区域21和源极节点S之间的pn结。在图1中 所示的示例中，这一pn结由连接在第一区域21和源极节点S之间的双极 型二极管表示。
晶体管器件具有电流流动方向，即电流在半导体主体100内部的源极 节点S和漏极节点D之间可以流动的方向。在图1中所示的示例中，电流 流动方向对应于半导体主体100的垂直方向z，使得漏极区域11在垂直方 向上与控制结构3间隔开。垂直方向z是垂直于由漏极区域11形成的第一 表面(图1中未示出)和第二表面102的方向。图1中所示的“垂直截面 图”是垂直于第一表面和第二表面102且平行于垂直方向z的截面中的截 面图。垂直于图1中所示的垂直截面的截面被称为水平截面。
可以在正向偏置状态和反向偏置状态中操作晶体管器件。器件处于正 向偏置状态还是反向偏置状态取决于漏极-源极电压VDS的极性，为漏极节 点D和源极节点S之间的电压。在反向偏置状态中，漏极-源极电压VDS的 极性使得控制结构3的二极管(也可以称为主体二极管)被反向偏置，使 得在这种操作状态中，晶体管器件根据控制结构3的操作状态传导电流。 在正向偏置状态中，漏极-源极电压VDS的极性使得控制结构3的二极管被 反向偏置。在这种正向偏置状态中，可以由控制结构3在导通状态或关断 状态中操作晶体管器件。在导通状态中，控制结构3在源极节点S和第一 区域21之间产生导电沟道，使得电流能够经由控制结构3和第一掺杂类型 的第一区域21在源极节点S和漏极节点D之间流动。在关断状态中，导电 沟道被中断。
在关断状态中，空间电荷区域(耗尽区)在第一区域21和第二区域22、 23中扩展，使得第一区域21和第二区域22、23可以随着漏极-源极电压 VDS的升高而变得耗尽电荷载流子。通过这种方式，第一区域21中的电荷 载流子被第二区域22、23中的电荷载流子“补偿”。于是，与没有第二区 域的常规晶体管器件相比，第一区域21可以被实施为具有更高掺杂浓度， 并且因此，具有更低电阻，而不会降低晶体管器件的电压阻塞能力。
参考以上所述，能够以高效率的方式生产漂移区域20，并且因此，能 够以高效率的方式生产图1中所示类型的半导体器件。下文解释了用于生 产漂移区域20的方法的示例。
图3示出了根据一个示例的方法的流程图。参考图3，该方法包括在至 少一个半导体层中形成多个沟槽，其中，多个沟槽中的每个具有第一宽度， 其中，沟槽被台面区域间隔开，台面区域均具有第二宽度，并且其中，第 一宽度大于第二宽度(201)。该方法还包括：将第一类型的掺杂剂原子和 第二类型的掺杂剂原子注入到多个沟槽的相对侧壁中的每个中(202)；利 用半导体材料填充多个沟槽(203)；以及在热工艺中扩散第一类型的掺杂 剂原子和第二类型的掺杂剂原子，使得第一类型的掺杂剂原子形成第一区 域，并且第二类型的掺杂剂原子形成第二区域(204)。
图4A和4B中示出了形成多个沟槽以及将第一类型的掺杂剂原子和第 二类型的掺杂剂原子注入到沟槽的侧壁中的一个示例。这些特征中的每个 示出了在制造工艺期间半导体层130的一个区段的垂直截面图。这一半导 体层130在下文中也被称为第一半导体层。第一半导体层130形成完成的 晶体管器件的半导体主体100的一部分。在处理第一半导体层130的时刻， 半导体主体100的其它区段(例如漏极区域11和可选的缓冲区域12)可能 已经被形成了。不过，这些其它区段未在图4A和4B中示出。
参考图4A，该方法包括在半导体层130的第一表面132中形成多个沟 槽131，使得这些沟槽131中的每个从第一表面132延伸到半导体层130中。 形成沟槽131可以包括：在第一表面132的顶部上形成蚀刻掩模301；以及 蚀刻半导体层130的未被蚀刻掩模301覆盖的那些区段。例如，蚀刻沟槽 包括使用各向异性蚀刻工艺。图4A示出了在蚀刻沟槽131之后的第一半导 体层130。
根据一个示例，沟槽131是细长沟槽。亦即，沟槽131的长度(即沟 槽131在第二横向方向y上的尺寸)显著大于沟槽131的宽度w131(即其 在第一横向方向x上的尺寸)。
沟槽131中的每个具有第一侧壁133和相对的第二侧壁134，其中，这 些侧壁在沟槽131的纵向方向(第二横向方向y)上延伸并且至少大致在垂 直方向z上延伸。“至少大致”表示侧壁133、134至少大致垂直于第一表 面132。亦即，侧壁133、134可能垂直于第一表面101或者可能是锥形的。 图4A中以虚线示出了锥形侧壁。根据一个示例，侧壁133、134中的每个 和第一表面132之间的角度(第一半导体层130内部)在90°和100°之间， 尤其是92°和95°之间。
参考图4A，沟槽131被台面区域135间隔开，使得每个台面区域135 位于相应对的两个相邻沟槽131之间。台面区域135中的每个具有宽度w135， 即相应台面区域135在第一横向方向x上的尺寸。沟槽131的宽度w131在 下文中也称为第一宽度，并且台面区域135的宽度w135在下文中也称为第 二宽度。参考上文，沟槽131，并且因此还有台面区域135可以是锥形的。 根据一个示例，一个沟槽的第一宽度w131表示相应沟槽131的平均宽度， 并且多个沟槽131的第一宽度w131表示沟槽131的平均宽度的平均值。换 句话讲，一个台面区域135的宽度w135表示相应台面区域135的平均宽度， 并且多个台面区域135的宽度w135表示台面区域135的平均宽度的平均值。
第一宽度w131大于第二宽度w135，w131>w135。根据一个示例，第 一宽度w131是第二宽度w135的至少1.1倍、至少1.2倍或至少1.5倍，使 得在第一横向方向x上沟槽131比台面区域135更宽。根据一个示例，第 一宽度w131小于第二宽度w135的三倍，w131<3*w135。根据一个示例， 第一宽度w131在0.5微米(μm)和6微米之间，尤其是在1.5微米和3.5 微米之间。
沟槽131的深宽比a131由深度d131(即沟槽在垂直方向z上的尺寸) 和第一宽度w131之间的比值给出，
Figure BDA0003084333750000071
尽管可能希望形成具有大深宽比的沟槽131，但深宽比通常受到用半导体材 料填充沟槽131的工艺限制。可能希望生产填充沟槽131的半导体材料作 为没有任何缺陷(例如空隙)的单晶层。深宽比越大，利用无缺陷半导体 材料填充沟槽131就越困难。于是，根据一个示例，形成沟槽131，使得其 深宽比a131在2：1和3：1之间。
图4A中示出的沟槽结构的间距p由第一宽度w131加第二宽度w135 给出，即，该间距由沟槽131中的一个和相邻台面区域135限定，
p＝w131+w135 (2)
沟槽结构的这一间距基本等于完成的超结晶体管器件中的两个相邻窄区域 23之间的中心距离或两个相邻宽区域22之间的中心距离。
在沟槽结构的给定间距p下并且在沟槽131的给定深宽比a131下，实 施沟槽131，使得第一宽度w131大于第二宽度w135具有如下效果：与第 一宽度w131等于第二宽度w135的情形相比，能够形成更深的沟槽。下文 中进一步解释形成更深沟槽131的益处。
参考图4B，该方法还包括将第一类型的掺杂剂原子和第二类型的掺杂 剂原子注入到相对的第一和第二侧壁133、134中的每个中，以便沿侧壁133、 134在台面区域135中形成注入区域24，使得这些注入区域24中的每个包 括第一掺杂类型的掺杂剂原子和第二掺杂类型的掺杂剂原子两者。形成注 入区域24可以包括倾斜注入工艺，其中，形成在台面区域135的顶部上的 注入掩模401可以防止掺杂剂原子被注入到第一表面132中。根据一个示例，注入掩模401为蚀刻掩模301。
参考图5A和5B解释根据工艺步骤202和203(参见图2)利用半导 体材料填充多个沟槽131以及扩散第一类型的掺杂剂原子和第二类型的掺 杂剂原子。这些图中的每个示出了其它工艺步骤之后的图4B中所示的结构。
图5A示出了利用半导体材料填充沟槽131之后的半导体层130。填充 沟槽可以包括在第一半导体层130的顶部上外延生长第二半导体层140，使 得沟槽被完全填充。参考图5A，可以形成第二半导体层140，使得其填充 沟槽并且额外覆盖台面区域135的顶部上的第一半导体层130的第一表面 131。可选地，填充沟槽包括平面化工艺，其中对第二半导体层140的表面 141进行平面化和/或其中减小第二半导体层140高于台面区域135的厚度。 根据一个示例(未示出)，对第二半导体层140进行平面化或者回蚀降低到 台面区域135，仅使得第二半导体层140的填充沟槽131的一些区段保留。 于是，形成了半导体层140，使得其至少填充沟槽131，并且可选地，还形 成在台面区域135的顶部上。
外延生长第二半导体层140获得了包括第一层130和第二层140的单 晶层布置。在这种布置中，在第一和第二层130、140之间没有可见的边界。 然而，仅仅出于说明的目的，在图5A中以虚线示出了两个半导体层130、 140之间的边界。
图5B示出了在热工艺之后的图5A中所示的层布置，在热工艺中，注 入区域24中包括的第一类型的掺杂剂原子和第二类型的掺杂剂原子进行扩 散，使得第一类型的掺杂剂原子形成第一区域21，并且第二类型的掺杂剂 原子形成第二区域22、23。选择第一类型的掺杂剂原子和第二类型的掺杂 剂原子，使得它们具有不同的扩散系数，使得退火工艺获得具有第一掺杂 类型的有效掺杂浓度的第一区域21以及具有第二掺杂类型的有效掺杂浓度的第二区域22、23。在图5B中所示的示例中，第一类型的掺杂剂原子具 有比第二类型的掺杂剂原子更低的扩散系数，从而第一区域21被形成为接 近注入区域24的位置，并且因此接近第一和第二侧壁133、134的位置， 而第二区域22、23与之前的侧壁133、134的位置间隔开。
根据一个示例，第一区域21包括n型掺杂剂原子，并且第二区域22、 23包括p型掺杂剂原子。根据一个示例，n型掺杂剂原子包括砷(As)原 子或锑(Sb)原子中的至少一种，并且p型掺杂剂原子包括硼(B)原子， 从而第一类型的掺杂剂原子可以包括As原子和/或Sb原子，并且第二类型 的掺杂剂原子可以包括B原子。例如，在硅中，B原子最多可以扩散得比As原子快四倍。
由于扩散系数不同，所以会发生第一类型的掺杂剂原子和第二类型的 掺杂剂原子的离析，从容获得具有第一掺杂类型的有效掺杂(净掺杂)的 第一区域和具有第二掺杂类型的有效掺杂的第二区域22、23。除了第一掺 杂类型的掺杂原子之外，第一区域21可以包括第二掺杂类型的掺杂原子。 不过，在第一区域21中，第一掺杂类型的掺杂剂原子占主导，从而获得第 一掺杂剂类型的有效掺杂。换句话讲，除了第二掺杂类型的掺杂剂原子之外，第二区域22、23还可以包括第一掺杂类型的掺杂剂原子，其中，第二 掺杂类型的掺杂剂原子占主导。
参考图5B，第二掺杂类型的窄区域23是形成在之前的台面区域135 中的那些区域。宽区域22是形成在填充之前的沟槽131的第二层140的区 段中的那些区域。
可能希望在退火工艺之后精确地调节层布置中包括的第一类型的掺杂 剂原子的数量和第二类型的掺杂剂原子的数量。根据一个示例，第一半导 体层130和第二半导体层140基本是“未掺杂的”，从而第一类型的掺杂剂 原子和第二类型的掺杂剂原子的数量基本仅由注入工艺限定。根据一个示 例，未掺杂表示第一和第二半导体层130、140中的每个的基本掺杂浓度小 于1E14 cm-3或甚至小于2E13 cm-3。
在退火工艺之后，第一区域21和第二区域22、23形成超结晶体管器 件的漂移区域20。漂移区域20可以仅包括一个第一半导体层130和一个第 二半导体层140，其也可以称为顶层。图6中示出了具有这种类型的漂移区 域20的半导体主体100。
图6示出了在退火工艺之后且在形成控制结构3之前的超结晶体管器 件的半导体主体100。在本示例中，半导体主体100包括形成漏极区域11 和可选缓冲区域12的载体110、形成在载体110的顶部上的第一半导体层 130、以及形成在第一半导体层130的顶部上的第二半导体层140。在本示 例中，第二半导体层的表面141形成半导体主体100的表面101。根据一个 示例，在载体110上外延生长第一半导体层130。载体可以包括形成漏极区 域11的高掺杂半导体衬底以及可选地生长在衬底上的形成缓冲区域12的 外延层。
仅基于一个第一半导体层130和顶层140形成漂移区域20，其中，仅 在第一半导体层130中而不在顶层140中形成沟槽，其仅仅为示例。基本 上，可以在载体上以一个在另一个上方的形式形成任意数量的第一半导体 层，其中，在第一半导体层中的每个中形成沟槽，并且在形成第一半导体 层的下一个或顶层之前，将第一和第二类型的掺杂剂原子注入到沟槽的相 对侧壁中。图7A中示出了此类工艺的结果。
图7A示出了半导体主体100的一个示例，其包括载体110、在载体110 的顶部上以一个在另一个上方的形式形成的多个第一半导体层1301、130n、 以及形成在第一半导体层1301、130n的最上方的一个130n上的顶层140。 根据一个示例，载体110包括漏极区域11和可选的缓冲区域12。多个第一 半导体层1301、130n还包括形成在载体110的顶部上的最底层1301。这一 最底半导体层1301已经通过与参考图4A和4B解释的半导体层130相同的 方式被处理。亦即，在最底半导体层1301中形成多个沟槽，并且已经沿沟 槽的相对侧壁在台面区域中形成注入区域24。
多个第一半导体层1301、130n还包括其它半导体层130n。其它半导体 层130n形成在最底半导体层1301上并且填充最底半导体层1301中的沟槽。 其它半导体层130n已经通过与图4A和4B中所示的半导体层130相同的方 式被处理。亦即，在该半导体层130n中形成沟槽，并且已经沿这些沟槽的 相对侧壁产生了注入区域24。
在图7A中所示的示例中，半导体主体包括两个第一半导体层1301、130n， 使得其他半导体主体130n形成第一半导体层1301、130n中的最上方的一个， 在其顶部上形成了顶层140。不言而喻，在形成最顶层140之前，可以以一 个在另一个上方的形式形成与半导体层1301、130n相同的类型的任意数量 的第一半导体层1301、130n，尤其是形成超过2个、超过5个或超过10个 的第一半导体层1301-130n。
图7B示出了在退火工艺之后的图7A中所示的布置。如从图7B中可 以看出的，退火工艺导致在垂直方向z上连续延伸的多个第一区域21、以 及在半导体主体100的垂直方向z上连续延伸的多个第二区域22、23。
在超结晶体管器件中，电压阻塞能力很大程度上取决于漂移区域20的 长度d20，其中，长度d20是漂移区域20在垂直方向z上的尺寸。此外， 沟槽结构的间距的减小(也导致完成的超结晶体管器件的间距减小)可以 导致晶体管器件的导通电阻的减小。另一方面，减小沟槽结构的间距具有 如下效果：在沟槽的给定深宽比下，产生出具有更小深度d131的沟槽。例 如，如果沟槽宽度w131等于台面宽度w135，并且沟槽131的深宽比为2： 1，则沟槽深度基本由沟槽结构的间距p给出(p＝w131+w135)。于是，随 着间距p减小，为了实现漂移区域20的期望长度d20而将要生产的第一半 导体层的数量增加。不过，每个额外的半导体层使总体超结晶体管器件的 成本增大。
在沟槽结构的给定间距p以及沟槽131的给定深宽比a131下，生产沟 槽131，使得其宽度w131大于台面区域135的宽度w135具有如下效果： 为了实现漂移区域20的期望长度d20，与w131＝w135的情形相比，需要更 少的第一半导体层。于是，本文前面解释的方法适于通过以成本效率非常 高的方式生产超结晶体管器件的漂移区域20。
参考上文，形成超结晶体管器件的漂移区域20包括：形成至少一个第 一半导体层130；在至少一个第一半导体层130中形成多个沟槽131；沿沟 槽131的相对侧壁133、134在台面区域中形成注入区域24；利用半导体材 料填充沟槽131；以及退火工艺。可以通过各种方式形成注入区域24。
根据图8中所示的一个示例，将第一类型的掺杂剂原子和第二类型的 掺杂剂原子注入到第一和第二侧壁133、134中的每个中包括：在第一注入 工艺中将包括第一类型的掺杂剂原子和第二类型的掺杂剂原子两者的分子 注入到第一侧壁133中；以及在第二注入工艺中将包括第一类型的掺杂剂 原子和第二类型的掺杂剂原子两者的分子注入到第二侧壁134中。
根据另一个示例，该方法包括在独立的注入工艺中将第一类型的掺杂 剂原子和第二类型的掺杂剂原子注入到一个侧壁中。参考图9A和图9B， 这可以包括：如图9A中所示，在第一注入工艺中将第一类型的掺杂剂原子 注入到第一侧壁133中，在第二注入工艺中将第一类型的掺杂剂原子注入 到第二侧壁134中；以及如图9B中所示，在第三注入工艺中将第二类型的 掺杂剂原子注入到第一侧壁133中，并且在第四注入工艺中将第二类型的 掺杂剂原子注入到第二侧壁134中。
图10A-10C示出了在退火工艺之后的漂移区域20的水平层中的第一类 型的掺杂剂原子和第二类型的掺杂剂原子的掺杂浓度的一个示例(图10A)、 在退火工艺之后的第一区域21中的有效第一类型的掺杂剂电荷以及第二区 域22、23中的有效第二类型的掺杂剂电荷(图10B)、以及在施加漏极-源 极电压VDS时超结晶体管器件的关断状态中的第一区域21和第二区域22、 23中的电场强度。“有效掺杂剂电荷”是在平行于形成在第一和第二区域21、22、23之间的pn结的垂直平面中的有效掺杂浓度的积分。
在图10中所示的示例中，尽管晶体管器件包括宽第二区域22和窄第 二区域23，但个体半导体区域21、22、23中的最大场强基本相同。这是高 度期望的，因为这确保了对于形成在第一区域21和窄第二区域23之间的pn结，以及对于形成在第一区域21和宽第二区域22之间的pn结，电压阻 塞能力基本相同。这基本是通过如下方式实现的：控制退火工艺，使得窄 区域23中的掺杂剂原子的总数量基本等于宽区域22中的掺杂剂原子的总 数量。掺杂剂原子的总数量基本由掺杂剂电荷的积分给出。根据一个示例， 例如，可以通过适当地选择退火工艺的持续时间和温度来实现窄区域23和 宽区域22中的掺杂剂原子的数量平衡。根据一个示例，从1050℃和1100℃ 之间选择温度，并且从250分钟和1000分钟之间选择持续时间。例如，可 以根据之前的沟槽结构的间距来选择持续时间，其中，间距越大，扩散时 间越长。
参考上文，载体110可以包括半导体衬底。该衬底可以包括氧和/或COP (晶体定向颗粒)，其可以扩散到至少一个半导体层130中。氧和/或COP 扩散到至少一个半导体层130中可能对第一类型和第二类型的掺杂剂原子 的扩散产生影响。于是，根据一个示例，取决于衬底中的氧和/或COP的浓 度来选择温度工艺的条件(温度、持续时间、……)。
根据一个示例，可以通过如下方式支持形成第二区域22、23使得(相 同水平层中的)这些区域中的每个基本具有相同数量的掺杂剂原子的工艺： 与扩散更慢的第一类型的掺杂剂原子相比，将扩散更快的第二类型的掺杂 剂原子更深地注入到第一和第二侧壁133、134中。在图11中示出了这种 情况，图11示出了在注入工艺之后且在扩散工艺之后的台面区域135中的 第一类型的掺杂剂原子和第二类型的掺杂剂原子的浓度。可以通过适当调 节注入能量来调节第一和第二类型的掺杂剂原子的注入深度。
可以通过各种方式实施控制结构3，在图1中仅示意性地示出了控制结 构3。下文中解释了一些示例。通常，控制结构是在形成顶层140之后形成 在半导体主体100中的，并且至少部分地形成在顶层中。可以在形成第一 和第二区域21、22、23的退火工艺之后形成控制结构。根据另一个示例， 在退火工艺之前至少部分地形成控制结构3，从而可以使用同一退火工艺来 扩散并激活第一和第二区域21、22、23的掺杂剂原子和控制结构中的掺杂区域的掺杂剂原子。
图12以更多的细节示出了控制结构3的一个示例。除了控制结构3之 外，图12中还示出了漂移区域20中的与控制结构3相邻的部分。在图12 中所示的示例中，控制结构3包括多个控制单元30，控制单元30也可以称 为晶体管单元。这些控制单元30中的每个包括第二掺杂类型的主体区域31、 第一掺杂类型的源极区域32、栅电极33和栅极电介质34。栅极电介质34 将栅电极33与主体区域31介电绝缘。每个控制单元30的主体区域31将 控制单元30的相应源极区域32与多个第一区域21中的至少一个分隔开。 多个控制单元30中的每个的源极区域32和主体区域31电连接到源极节点 S。在该上下文中“电连接”表示欧姆连接。亦即，在源极节点S和源极区 域32和主体区域31之间没有整流结。在图2中仅示意性地示出了个体控 制单元30的源极节点S和源极区域32和主体区域31之间的电连接。每个 控制单元30的栅电极33电连接到栅极节点G。
参考上文，每个控制单元30的主体区域31邻接至少一个第一区域21。 由于主体区域31属于第二掺杂类型，并且第一区域21属于第一掺杂类型， 所以在每个控制单元30的主体区域31和至少一个第一区域21之间存在pn 结。这些pn结形成了图1中所示的控制结构3的等效电路图中的双极型二 极管代表的控制结构3的pn结的一部分。
在图2中所示的示例中，每个控制结构30的栅电极33是布置在半导 体主体100的第一表面101的顶部上的平面电极并且由栅极电介质34与半 导体主体100介电绝缘。在本示例中，与个体主体区域31相邻的第一区域 21的区段延伸到第一表面101。
图13示出了根据另一个示例的控制结构3。图3中示出的控制结构3 与图2中示出的控制结构3的不同之处在于：每个控制单元30的栅电极33 是沟槽电极。这一栅电极33布置在沟槽中，所述沟槽从第一表面101延伸 到半导体主体100中。像图2中所示的示例中那样，栅极电介质34将栅电 极33与相应的主体区域31介电绝缘。每个控制单元30的主体区域31和 源极区域32电连接到源极节点S。此外，主体区域31与至少一个第一区域 21邻接并且与相应的第一区域21形成pn结。
在图12和13中所示的示例中，控制结构3均包括一个栅电极33，其 中，每个控制单元30的栅电极33被配置成控制相应的控制单元30的源极 区域32和一个第一区域21之间的导电沟道，使得每个控制单元30与一个 第一区域21相关联。此外，如图12和13中所示，每个控制单元30的主 体区域31邻接至少一个第二区域22、23，使得至少一个第二区域22、23 经由控制单元30的主体区域31电连接到源极节点S。仅仅出于说明的目的， 在图2和3中所示的示例中，每个控制单元30的主体区域31邻接一个第 二区域22、23，使得每个控制单元30与一个第二区域相关联。此外，在图 2和3中所示的示例中，两个(或更多)相邻控制单元30的源极区域32是 由一个第一掺杂类型的掺杂区域形成的，两个(或更多)相邻控制单元30的主体区域31是由一个第二掺杂类型的掺杂区域形成的，并且两个(或更 多)控制单元30的栅电极33是由一个电极形成的。栅电极33可以包括掺 杂的多晶硅、金属等。
根据一个示例，源极区域32的掺杂浓度选自在1E18 cm-3和1E21 cm-3之间的范围内，并且主体区域31的掺杂浓度选自在1E16 cm-3和5E18 cm-3之间的范围内。
如图12和13中所示，将多个控制单元中的一个控制单元30与一个第 一区域21和一个第二区域22相关联仅仅为示例。控制结构3的控制单元 30的实施方式和布置在很大范围上与第一区域21和第二区域22、23的具 体实施方式和布置无关。
图14中示出了一个示例，所述一个示例示出了控制结构3的实施方式 和布置在很大范围上与第一和第二区域21、22的实施方式和布置无关。在 本示例中，第一区域21和第二区域22在半导体主体100的第二横向方向y 上是细长的，而控制结构3的个体控制单元30的源极区域32、主体区域 31和栅电极33在垂直于第二横向方向y的第一横向方向x上是细长的。在 本示例中，一个控制单元30的主体区域31邻接多个第一区域21和第二区 域22。
晶体管器件可以被实施为n型晶体管器件或p型晶体管器件。在n型 晶体管器件中，第一掺杂类型，即第一区域21、源极区域32、漏极区域11 和可选的缓冲区域12的掺杂类型是n型，并且第二掺杂类型，即第二区域 22、23和主体区域31的掺杂类型是p型。在p型晶体管器件中，前述器件 区域的掺杂类型与n型晶体管器件中的相应器件区域的掺杂类型互补。

Claims (14)

1.一种方法，包括：
在半导体主体(100)中形成第一掺杂类型的多个第一区域(21)以及第二掺杂类型的多个第二区域(22、23)，从而在所述半导体主体(100)中交替布置所述第一区域(21)和所述第二区域(22、23)，
其中，形成所述第一区域(21)和所述第二区域(22、23)包括：
在至少一个半导体层(130)中形成多个沟槽(131)；
将第一类型的掺杂剂原子和第二类型的掺杂剂原子注入到所述多个沟槽(131)的相对侧壁(133、134)中的每个中；
利用半导体材料填充所述多个沟槽(131)；以及
在热工艺中扩散所述第一类型的掺杂剂原子和所述第二类型的掺杂剂原子，使得第一类型的掺杂剂原子形成所述第一区域(21)，并且第二类型的掺杂剂原子形成所述第二区域(22、23)，
其中，所述多个沟槽(131)中的每个具有第一宽度(w131)，
其中，所述沟槽(131)由均具有第二宽度(w135)的台面区域(135)间隔开，并且
其中，所述第一宽度(w131)大于所述第二宽度(w135)。
2.根据权利要求1所述的方法，其中，所述第一宽度(w131)是所述第二宽度(w135)的至少1.05倍、至少1.1倍、至少1.2倍、或至少1.5倍。
3.根据权利要求1或2所述的方法，其中，所述第一宽度(w131)小于所述第二宽度(w135)的3倍。
4.根据权利要求1至3中的任一项所述的方法，其中，所述沟槽(131)的深宽比在2：1和3：1之间。
5.根据前述权利要求中的任一项所述的方法，其中，所述第二类型的掺杂剂原子比所述第一类型的掺杂剂原子更深地注入到所述侧壁(133、134)中。
6.根据前述权利要求的任一项所述的方法，
其中，所述第一类型的掺杂剂原子包括砷(As)和锑(Sb)原子中的至少一种，并且
其中，所述第二类型的掺杂剂原子包括硼(B)原子。
7.根据前述权利要求中的任一项所述的方法，其中，注入到所述侧壁(133、134)中的每个中的第一类型的掺杂剂原子的总量与注入到相应侧壁中的第二类型的掺杂剂原子的总量的偏差小于5％、小于2％、或小于1％。
8.根据前述权利要求中的任一项所述的方法，其中，填充所述沟槽(131)包括：在所述沟槽(131)中和所述台面区域(135)的顶部上形成外延层。
9.根据前述权利要求中的任一项所述的方法，其中，在至少一个半导体层(130)中形成多个沟槽(131)包括：
以一个在另一个上方的形式形成多个半导体层(1301、130n)，以及在形成所述多个半导体层(1301、130n)中的下一个半导体层之前，在所述多个半导体层(1301、130n)中的每个中形成多个沟槽(131)。
10.根据前述权利要求中的任一项所述的方法，还包括：
形成具有所述第一掺杂类型的多个源极区域(32)和所述第二掺杂类型的多个主体区域(31)的控制结构(3)，使得：
所述第一区域(21)中的每个邻接所述多个主体区域(31)中的至少一个，并且
所述第二区域(22)中的每个邻接所述多个主体区域(31)中的至少一个。
11.一种超结晶体管器件，包括：
漂移区域，所述漂移区域具有半导体主体(100)中的第一掺杂类型的多个第一区域(21)和第二掺杂类型的多个第二区域(22、23)，
其中，所述第一区域(21)和所述第二区域(22、23)交替布置在所述半导体主体(100)中，
其中，所述第二区域(22、23)包括具有第一宽度(w22)的宽区域(22)和具有第二宽度(w23)的窄区域(23)，
其中，所述宽区域(22)和所述窄区域(23)是交替布置的，并且
其中，所述第一宽度(w22)是所述第二宽度(w23)的至少1.05倍。
12.根据权利要求11所述的超结晶体管器件，其中，所述第一宽度(w22)是所述第二宽度(w23)的至少1.1倍、至少1.2倍、或至少2倍。
13.根据权利要求11或12所述的超结晶体管器件，其中，所述第一宽度(w22)小于所述第二宽度(w23)的5倍，小于所述第二宽度(w23)的4倍，或小于所述第二宽度(w23)的2倍。
14.根据权利要求11至13中的任一项所述的超结晶体管器件，其中，所述宽区域(22)中的第二类型的掺杂剂原子的有效掺杂剂剂量与所述窄区域(23)中的第二类型的掺杂剂原子的有效掺杂剂剂量的偏差小于10％、小于5％、或小于1％。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070177444A1 (en) * 2006-01-31 2007-08-02 Denso Corporation Semiconductor device having super junction structure and method for manufacturing the same
JP2011054885A (ja) * 2009-09-04 2011-03-17 Sony Corp 半導体装置及び半導体装置の製造方法
CN103828058A (zh) * 2011-09-27 2014-05-28 株式会社电装 包括垂直半导体元件的半导体器件
US20140151758A1 (en) * 2012-12-03 2014-06-05 Infineon Technologies Ag Semiconductor Device and Method of Manufacturing a Semiconductor Device
CN104752492A (zh) * 2013-12-27 2015-07-01 英飞凌科技奥地利有限公司 用于制造半导体器件的方法和半导体器件
CN105895709A (zh) * 2014-05-14 2016-08-24 恩智浦有限公司 半导体器件和相关联的制造方法
US20160268367A1 (en) * 2014-06-26 2016-09-15 Icemos Technology Ltd. Method of forming superjunction high voltage devices using wafer bonding
CN107623038A (zh) * 2016-07-14 2018-01-23 英飞凌科技奥地利有限公司 用于产生超级结器件的方法
US20180090479A1 (en) * 2016-09-29 2018-03-29 Infineon Technologies Dresden Gmbh Semiconductor Devices and Methods for Forming a Semiconductor Device
US20180374741A1 (en) * 2017-06-22 2018-12-27 Infineon Technologies Austria Ag Method for Forming an Alignment Mark
US20190058038A1 (en) * 2017-08-18 2019-02-21 Infineon Technologies Austria Ag Forming a Superjunction Transistor Device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843959B4 (de) * 1998-09-24 2004-02-12 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem sperrenden pn-Übergang
US6828204B2 (en) * 2002-10-16 2004-12-07 Varian Semiconductor Equipment Associates, Inc. Method and system for compensating for anneal non-uniformities
DE102007026745B4 (de) * 2007-06-06 2009-05-20 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
JP2011051885A (ja) 2009-08-04 2011-03-17 Sumitomo Chemical Co Ltd 炭素材料
US9515137B2 (en) * 2013-02-21 2016-12-06 Infineon Technologies Austria Ag Super junction semiconductor device with a nominal breakdown voltage in a cell area
US9070580B2 (en) * 2013-05-01 2015-06-30 Infineon Technologies Austria Ag Semiconductor device with a super junction structure based on a compensation structure with compensation layers and having a compensation rate gradient
US9117694B2 (en) * 2013-05-01 2015-08-25 Infineon Technologies Austria Ag Super junction structure semiconductor device based on a compensation structure including compensation layers and a fill structure
US9024383B2 (en) * 2013-05-01 2015-05-05 Infineon Technologies Austria Ag Semiconductor device with a super junction structure with one, two or more pairs of compensation layers
DE102015115173A1 (de) * 2015-09-09 2017-03-09 Infineon Technologies Austria Ag Ein Halbleiterwafer, eine Implantationsvorrichtung zum Implantieren von Protonen und ein Verfahren zum Bilden eines Halbleiterbauelements
US9620585B1 (en) * 2016-07-08 2017-04-11 Semiconductor Components Industries, Llc Termination for a stacked-gate super-junction MOSFET
US10236342B2 (en) * 2017-04-07 2019-03-19 Semiconductor Components Industries, Llc Electronic device including a termination structure
DE102018106124B3 (de) * 2018-03-16 2019-08-08 Infineon Technologies Austria Ag Verfahren zum Erzeugen eines Superjunction-Transistorbauelements
CN111989778B (zh) * 2018-04-20 2024-02-13 艾鲍尔半导体 小间距超结mosfet结构和方法
DE102018130444A1 (de) * 2018-11-30 2020-06-04 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070177444A1 (en) * 2006-01-31 2007-08-02 Denso Corporation Semiconductor device having super junction structure and method for manufacturing the same
JP2011054885A (ja) * 2009-09-04 2011-03-17 Sony Corp 半導体装置及び半導体装置の製造方法
CN103828058A (zh) * 2011-09-27 2014-05-28 株式会社电装 包括垂直半导体元件的半导体器件
US20140151758A1 (en) * 2012-12-03 2014-06-05 Infineon Technologies Ag Semiconductor Device and Method of Manufacturing a Semiconductor Device
CN104752492A (zh) * 2013-12-27 2015-07-01 英飞凌科技奥地利有限公司 用于制造半导体器件的方法和半导体器件
CN105895709A (zh) * 2014-05-14 2016-08-24 恩智浦有限公司 半导体器件和相关联的制造方法
US20160268367A1 (en) * 2014-06-26 2016-09-15 Icemos Technology Ltd. Method of forming superjunction high voltage devices using wafer bonding
CN107623038A (zh) * 2016-07-14 2018-01-23 英飞凌科技奥地利有限公司 用于产生超级结器件的方法
US20180090479A1 (en) * 2016-09-29 2018-03-29 Infineon Technologies Dresden Gmbh Semiconductor Devices and Methods for Forming a Semiconductor Device
US20180374741A1 (en) * 2017-06-22 2018-12-27 Infineon Technologies Austria Ag Method for Forming an Alignment Mark
US20190058038A1 (en) * 2017-08-18 2019-02-21 Infineon Technologies Austria Ag Forming a Superjunction Transistor Device

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