DE102007026745B4 - Halbleiterbauelement und Verfahren zur Herstellung desselben - Google Patents

Halbleiterbauelement und Verfahren zur Herstellung desselben Download PDF

Info

Publication number
DE102007026745B4
DE102007026745B4 DE102007026745A DE102007026745A DE102007026745B4 DE 102007026745 B4 DE102007026745 B4 DE 102007026745B4 DE 102007026745 A DE102007026745 A DE 102007026745A DE 102007026745 A DE102007026745 A DE 102007026745A DE 102007026745 B4 DE102007026745 B4 DE 102007026745B4
Authority
DE
Germany
Prior art keywords
trench
semiconductor
dopant
drift path
walls
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102007026745A
Other languages
English (en)
Other versions
DE102007026745A1 (de
Inventor
Stefan Dr. Ing. Sedlmaier
Anton Dr. Ing. Mauder
Wolfgang Dr. Ing. Werner
Gerhard Dr. rer. nat. Schmidt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Priority to DE102007026745A priority Critical patent/DE102007026745B4/de
Publication of DE102007026745A1 publication Critical patent/DE102007026745A1/de
Application granted granted Critical
Publication of DE102007026745B4 publication Critical patent/DE102007026745B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2252Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Halbleiterbauelement (1), mit einem Halbleiterkörper (2) mit einer Driftstreckenstruktur (3), die aufweist:
– eine vertikal ausgerichtete, mit Halbleitermaterial (17) aufgefüllte Grabenstruktur (4) mit Grabenwänden (5, 6) und Grabenboden (9);
– eine Dotierstoffzone (7), die an den Grabenwänden (5, 6) angeordnet ist und einen gegenüber dem Leitungstyp der Driftstrecke (8) komplementären Leitungstyp aufweist;
wobei das Halbleitermaterial (17) den Leitungstyp der Driftstrecke (8) aufweist und wobei die vertikal ausgerichtete Grabenstruktur (4) gestapelte Grabenstrukturen (4A bis 4E) aufweist, deren Gesamtaspektverhältnis (AG) aus Tiefe h der Grabenstruktur (4) und Grabenbreite bG größer ist als das Einzelaspektverhältnis (AE) aus Grabentiefe hE und Grabenbreite bG der einzelnen Grabenstruktur (4A bis 4E) des Grabenstrukturstapels (18).

Description

  • Erfindungshintergrund
  • Halbleiterbauelemente in Form von Hochspannungstransistoren, die Driftstrecken aus Ladungskompensationszonen und Driftzonen aufweisen, ermöglichen gegenwärtig die niedrigsten Durchlassverluste für unipolare Bauelemente. In den Ladungskompensationszonen und den Driftzonen wechseln sich Zonen mit hoher n- und p-Dotierung ab, während die Nettoladung in jeder Ebene gering bleibt. In Durchlassrichtung stehen somit hoch n-dotierte Driftzonen mit geringem Bahnwiderstand für den Stromfluss beim Durchschalten des Hochspannungstransistors zur Verfügung, während die Nettoladung im Halbleiterbauelement im Sperrfall ähnlich gering ist wie bei konventionellen vollständig auf hochohmigem Grundmaterial basierenden Halbleiterbauelementen. Somit ist trotz niedrigem Einschaltwiderstand eine hohe Sperrfähigkeit derartiger Ladungskompensations-Halbleiterbauelemente gewährleistet.
  • Derartige Ladungskompensations-Halbleiterbauelemente können entweder durch eine Aufbautechnik hergestellt werden oder durch Einbringen von Grabenstrukturen in ein Driftstreckenmaterial. Bei der Herstellung durch eine Aufbautechnik werden nacheinander auf einem Substrat Epitaxielagen abgeschieden und jeweils derart maskiert, dass nebeneinander n- und p-Dotierbereiche durch beispielsweise Ionenimplatation entstehen können. Durch diese Ionenimplantation kann eine genaue Dosiskontrolle erfolgen, womit auch eine exakte Ladungskompensation zwischen Ladungskompensationszonen und Driftzonen der Driftstrecke möglich ist, d. h. die Differenz der implan tierten Akzeptoren und Donatoren kann mit Hilfe der Ionenimplantation exakt eingestellt werden.
  • Nach Erreichen einer vorgesehenen Dicke der Epitaxielagen können anschließend die einzelnen ionenimplantierten Inseln in vertikaler Richtung zusammen diffundiert werden, so dass nebeneinander angeordnete Bereiche mit hoher n- und p-Dotierung für die Driftzonen und die Ladungskompensationszonen entstehen. Bei dieser Diffusion breiten sich die Inseln jedoch nicht nur in vertikaler Richtung, sondern auch in lateraler Richtung aus, so dass die Schrittweite zwischen den Zonen nicht beliebig verringert werden kann. Somit sind für die Reduzierung des Flächenbedarfs derartiger Halbleiterbauelemente Grenzen gesetzt.
  • Das oben erwähnte zweite Prinzip, nämlich Grabenstrukturen in ein Driftstreckenmaterial einzubringen und anschließend die Grabenwände mit einem zum Driftzonenmaterial komplementären Leitungstyp zu versehen, ermöglicht zwar, die Breite der Ladungskompensationszonen einer Driftstrecke zu vermindern und damit die Schrittweite zu verringern, jedoch ist die exakte Einstellung der Ladungskompensation über eine Ionenimplantation der Grabenwände mit zunehmendem Aspektverhältnis der Grabenstruktur schwierig bis unmöglich, da mit zunehmendem Aspekt der Winkel, mit dem Ionen in die Grabenwände implantiert werden können, verkleinert werden muss. Unter Aspektverhältnis wird in diesem Zusammenhang das Verhältnis der Grabentiefe zu der Grabenbreite verstanden.
  • Das Einbringen von Grabenstrukturen in einen Halbleiterkörper ist aus der DE 198 43 959 A1 bekannt.
  • Die DE 10 2006 034 678 B3 offenbart ein Leistungshalbleiterbauelement mit Ladungskompensationsstruktur sowie ein Verfahren zur Herstellung desselben, wobei das Leistungshalbleiterbauelement eine Driftstrecke mit Driftzonen eines ersten Leitungstyps und Ladungskompensationszonen mit komplementärem Ladungstyp aufweist. Die Ladungskompensationszonen weisen übereinander gestapelte Ladungskompensationszonenabschnitte auf, welche mit monokristallin und epitaxial gewachsenem Halbleitermaterial aufgefüllte Grabenstrukturen beinhalten.
  • Aufgabe der Erfindung ist es, ein Halbleiterbauelement mit Grabenstruktur sowie ein Verfahren zur Herstellung von mehreren Halbleiterchips für derartige Halbleiterbauelemente und ein Verfahren zur Herstellung von mehreren derartigen Halbleiterbauelementen anzugeben, welche die genannten Nachteile des Standes der Technik überwinden.
  • Zusammenfassung der Erfindung
  • Gemäß der Erfindung ist ein Halbleiterbauelement vorgesehen, das einen Halbleiterkörper mit einer Driftstreckenstruktur aufweist. Die Driftstreckenstruktur weist eine vertikal ausgerichtete, mit Halbleitermaterial aufgefüllte Grabenstruktur mit Grabenwänden und Grabenboden auf, wobei das Halbleitermaterial den Leitungstyp der Driftstrecke aufweist. Ferner weist die Driftstreckenstruktur eine Dotierstoffzone auf, die an den Grabenwänden angeordnet ist und einen gegenüber dem Leitungstyp der Driftstrecke komplementären Leitungstyp besitzt. Die vertikal ausgerichtete Grabenstruktur ist eine gestapelte Grabenstruktur, deren Gesamtaspektverhältnis größer ist, als das Einzelaspektverhältnis der einzelnen Grabenstrukturen des Grabenstrukturstapels.
  • Erfindungsgemäße Verfahren sind dem Ansprüchen 11 und 35 entnehmbar.
  • Ausführungsformen der Erfindung werden nun mit Bezug auf die beigefügten Figuren beschrieben.
  • Kurze Figurenbeschreibung
  • 1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement einer Ausführungsform der Erfindung;
  • 2 bis 6 zeigen schematische Querschnitte durch einen Halbleiterwafer beim Herstellen einer Grabenstruktur;
  • 2 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer;
  • 3 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 2 nach Aufbringen einer ersten Epitaxieschicht;
  • 4 zeigt einen schematischen Querschnitt durch den Halbleiterwafer mit erster Epitaxieschicht gemäß
  • 3 nach Aufbringen einer ersten Maskierungsschicht;
  • 5 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 4 nach einem Strukturieren der ersten Maskierungsschicht;
  • 6 zeigt einen schematischen Querschnitt durch einen vergrößerten Teilbereich des Halbleiterwafers nach Einbringen einer ersten Grabenstruktur;
  • 7 zeigt einen schematischen Querschnitt durch den Halbleiterwafer mit erster Grabenstruktur gemäß 6 nach Einbringen einer ersten Dotierstoffzone in die Grabenwände;
  • 8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer mit erster Grabenstruktur gemäß 6 nach Aufbringen einer ersten Vorbelegung auf den Halbleiterwafer;
  • 9 bis 21 zeigen schematische Querschnitte durch einen Halbleiterwafer bei der Herstellung von gestapelten Grabenstrukturen;
  • 9 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 8 nach Strukturieren der ersten Vorbelegung;
  • 10 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 9 nach Entfernen der strukturierten ersten Maskierungsschicht;
  • 11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 10 nach Aufwachsen einer zweiten Epitaxieschicht;
  • 12 zeigt einen schematischen Querschnitt durch den Halbleiterwafer mit zweiter Epitaxieschicht gemäß 11 nach Einbringen einer gestapelten zweiten Grabenstruktur;
  • 13 zeigt einen schematischen Querschnitt durch den Halbleiterwafer mit zweiter Grabenstruktur gemäß 12 nach Aufbringen einer zweiten Vorbelegung;
  • 14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 13 nach Strukturieren der zweiten Vorbelegung;
  • 15 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 14 nach Entfernen der strukturierten Maskierungsschicht;
  • 16 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 15 nach Aufwachsen einer dritten Epitaxieschicht;
  • 17 zeigt einen schematischen Querschnitt durch den Halbleiterwafer mit dritter Epitaxieschicht gemäß 16 nach Einbringen einer gestapelten dritten Grabenstruktur;
  • 18 zeigt einen schematischen Querschnitt durch den Halbleiterwafer mit dritter Grabenstruktur nach Aufbringen einer dritten Vorbelegung auf den Halbleiterwafer;
  • 19 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 18 nach Strukturieren der dritten Vorbelegung;
  • 20 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 19 nach Auffüllen der dritten Grabenstruktur mit Halbleitermaterial;
  • 21 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 20 nach Entfernen der strukturierten dritten Maskierungsschicht;
  • 22 zeigt einen schematischen Querschnitt eines Ausschnitts eines Halbleiterwafers 21 einer zweiten Ausführungsform der Erfindung mit fünf gestapelten Grabenstrukturen;
  • 23 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement einer zweiten Ausführungsform der Erfindung.
  • Detaillierte Beschreibung der Ausführungsformen
  • 1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 1 einer Ausführungsform der Erfindung. Dieses Halbleiterbauelement 1 ist ein MOS-Feldeffekttransistor mit lateraler Gatestruktur. Die Erfindung kann jedoch auch für Halbleiterbauelemente des IGBT-Typs eingesetzt werden (Insulated Gate Bipolar Transistor). Auch Feldeffekthalbleiterbauelemente mit vertikaler Trenchgatestruktur sowie Hoch spannungsdioden sind mit dieser Erfindung realisierbar. Ferner können Feldeffektbauelemente mit lateraler Driftstrecke ebenfalls die Erfindung aufweisen.
  • 1 zeigt das Halbleiterbauelement 1 mit einem Halbleiterkörper 2 mit einer Driftstreckenstruktur 3. Die Driftstreckenstruktur 3 weist eine vertikal ausgerichtete mit Halbleitermaterial 17 aufgefüllte Grabenstruktur 4 mit Grabenwänden 5 und 6 auf. An den Grabenwänden 5 und 6 sind Dotierstoffzonen 7 angeordnet und weisen einen gegenüber dem Leitungstyp der Driftstrecke 8 komplementären Leitungstyp auf. Dabei ist die vertikal ausgerichtete Grabenstruktur 4 ein Grabenstrukturstapel 18 in diesem Beispiel aus gestapelten Grabenstrukturen 4A bis 4C, deren Gesamtaspektverhältnis AG größer ist, als das Einzelaspektverhältnis AE der einzelnen Grabenstrukturen 4A bis 4C des Grabenstrukturstapels 18. Anders als in der 1 dargestellt können natürlich auch mehr oder weniger Grabenstrukturen gestapelt werden. Der Halbleiterkörper 2 besteht typischerweise aus Silizium. Es sind jedoch auch andere Materialien wie Siliziumcarbid, Siliziumgermanium oder dergleichen denkbar.
  • Die Grenzen der drei übereinander gestapelten Grabenstrukturen 4A, 4B und 4C sind mit gestrichelten Linien 38 und 39 markiert. Dieser mehrstufig gestapelte Aufbau der Driftstreckenstruktur 3 hat den Vorteil, dass die Einbringung von Grabenstrukturen 4A, 4B und 4C in ein epitaktisch aufgewachsenes Halbleitermaterial aufgrund des geringeren Einzelaspektverhältnisses AE gegenüber einem einstufigen Aufbau, bei dem das Gesamtaspektverhältnis AG mit einer einzigen Ätzstruktur zu realisieren ist, erleichtert wird. In diesem Halbleiterbauteil 1 weist jede der gestapelten Grabenstrukturen 4A, 4B und 4C ein Aspektverhältnis von beispielsweise 1,5 auf, so dass sich nach drei aufeinander gestapelten Grabenstrukturen 4A, 4B und 4C ein Gesamtaspektverhältnis für AG von 4,5 ergibt.
  • Eine für das Einbringen der Grabenstrukturen 4A, 4B und 4C erforderliche Maskierungsschicht hat entsprechend dem geringeren Aspektverhältnis AE auch eine verminderte Dicke und kann damit preiswerter ausgeführt werden bzw. ist vom Schichtaufbau technologisch einfacher herstellbar. Außerdem ermöglicht das geringere Aspektverhältnis AE, dass einfache Oxidschichten oder Lackmasken als Ätz- und Maskierungsmaske verwendbar werden.
  • Auch kann die Dotierung der Grabenwände 5 und 6 zur Herstellung der Dotierstoffzone 7A, 7B und 7C bzw. der Ladungskompensationszonen 10 des Halbleiterbauelements 1 präzise durch winklige Ionenimplantation eingestellt werden, so dass die Bedingung einer Dotierstoffdosis CD in der Driftstrecke 8 und in den Dotierstoffzonen 7A, 7B und 7C kleiner als die Durchbruchsladung CL mit CD ≤ 2CL von Silizium mit CL = 2 × 1012 cm–2 eingehalten werden kann. Durch eine Ionenimplantation mit hinreichend steilem Winkel gegen die Grabenwände ist es außerdem möglich, den Grabenboden 9 aufgrund des geringen Aspektverhältnisses AE der einzelnen gestapelten Grabenstrukturen A, 4B und 4C weitgehend frei von Dotierstoff zu halten, ohne dass zusätzliche Rückätzschritte zwischengeschaltet werden müssen.
  • Jedoch auch bei einem Vorsehen einer Vorbelegungsschicht als Dotierstoffquelle sind geringe Einzelaspektverhältnisse AE der einzelnen gestapelten Grabenstrukturen 4A, 4B und 4C von Vorteil, zumal die Strukturierung derartiger Vorbelegungsschichten vereinfacht werden kann, da Vorbelegungsschichten von den Grabenböden 9A 9B und 9C bei geringem Aspektverhältnis unproblematisch entfernt werden können.
  • Die komplementär dotierten Dotierstoffzonen 7A, 7B und 7C, die in diesem Halbleiterbauelement 1 lediglich auf den Grabenwänden 5 und 6 angeordnet sind, können eine geringe Breite bD gegenüber der Grabenbreite bG mit bD ≤ 1/2bG aufweisen. Gleichzeitig können beim Ätzen der Grabenstrukturen 4A, 4B und 4C verbleibende Mesastrukturen 11A, 11B und 110 mit einer größeren Breite bM als die Breite bD der Dotierstoffzonen 7A, 73 und 7C mit bD ≤ 1/2bM. verwirklicht werden. Die als Ladungskompensationszonen 10 für das Halbleiterbauelement 1 vorgesehenen Dotierstoffzonen 7A, 7B und 7C an den Grabenwänden 5 und 6 haben in dieser Ausführungsform der Erfindung eine Breite bD in Mikrometern mit bD ≤ 1 μm.
  • Das in 1 gezeigte Halbleiterbauelement 1 mit einer vertikalen MOS-Feldeffekttransistorstruktur und lateraler Gatestruktur ist auf einem Substrat 14 aufgebaut und weist auf einer Rückseite 23 des Halbleiterkörpers 2 eine Metallisierung 25 für einen Drainkontakt D auf. Nahe der Oberseite 22 des Halbleiterkörpers 2 sind Bodyzonen 26 eingebracht, die mit den Dotierstoffzonen 7 und damit mit den Ladungskompensationszonen 10 elektrisch in Verbindung stehen. Innerhalb der Bodyzonen 26 sind hochdotierte Sourceanschlusszonen 27 vorgesehen, die von einer Sourcemetallisierung 31 kontaktiert werden, wobei die Sourcemetallisierung 31 die pn-Übergänge zwischen den hochdotierten Sourceanschlüssen 27 und den Bodyzonen 26 überbrückt. Ferner ist die Sourcemetallisierung 31 mit einem Sourcekontakt S elektrisch verbunden.
  • Auf der Oberseite 22 des Halbleiterkörpers 2 sind ferner Gateoxidschichten 28 angeordnet, auf denen Gateelektroden 29, die mit einem Gatekontakt G in Verbindung stehen, abgeschieden sind. Die Gateelektroden 29 sind über Zwischenoxidschichten 30 von der Sourcemetallisierung 31 isoliert und steuern über die Gateoxide 28 Kanäle in den Bodyzonen 26 zwischen den Sourceanschlusszonen 27 und der Driftstrecke 8. Bevor jedoch das Gateoxid 28, die Gateelektrode 29, das Zwischenoxid 30 und die Sourcemetallisierung 31 auf eine derartige Halbleiterbauelementstruktur aufgebracht werden kann, wird zunächst zur Herstellung von mehreren Halbleiterchips für derartige Halbleiterbauelemente 1 mit einem Grabenstrukturstapel 18 das nachfolgende Verfahren durchgeführt.
  • Zunächst wird ein Halbleiterwafer aus einem Halbleiterkörper 2 für Feldeffektbauelemente, die eine Driftstreckenstruktur 3 aufweisen, strukturiert, indem eine Epitaxieschicht 15A aus Driftstreckenmaterial 12 auf dem Halbleiterwafer abgeschieden wird. Anschließend wird in einem zweiten Verfahrensschritt b) eine erste Grabenstruktur 4A unter Einsatz einer strukturierten Maskierungsschicht in die erste Epitaxieschicht 15A eingebracht. Diese erste Grabenstruktur 4A weist ein Einzelaspektverhältnis AE, das sich aus dem Verhältnis der Grabentiefe hE der Grabenstruktur 4A zur Grabenbreite bG ergibt, auf.
  • Danach werden die Grabenwände 5 und 6 in einem weiteren Verfahrensschritt c) mit einer ersten Vorbelegung, die einen zu dem Leitungstyp des Driftstreckenmaterials 12 komplementären Leitungstyp aufweist, belegt. Nach der Vorbelegung kann die Eindiffusion des Dotierstoffs in einem weiteren Verfahrensschritt d) in die Grabenwände 5 und 6 erfolgen und eine Maskierungsmaske entfernt werden. Danach erfolgt in einem Verfahrensschritt e) ein epitaxiales Aufwachsen einer weiteren Epitaxieschicht 15B unter Auffüllen der ersten Grabenstruktur 4A mit dem Halbleitermaterial 17. Die Schritte b) bis e) wer den solange wiederholt bis ein vorgesehenes Gesamtaspektverhältnis AG mit den gestapelten Grabenstrukturen 4A bis 4C als Grabenstrukturstapel 18 erreicht ist.
  • Dieses Herstellungsverfahren basiert darauf, dass in ein n-dotiertes Silizium Grabenstrukturen 4A, 4B und 4C mit relativ geringem Einzelaspektverhältnis AE von beispielsweise 1,5 eingebracht werden. Dieses Einzelaspektverhältnis AE kann bei Dotierung der Seitenwände durch Implantation kleiner als etwa 3 und sogar kleiner als 1 sein. Bei Verwendung anderer Verfahren zur Dotierung der Seitenwände können auch größere Aspektverhältnisse der Gräben eingesetzt werden, wobei sinnvolle Grenzen durch die verwendete Ätztechnik gegeben sind, welche für größere Aspektverhältnisse immer aufwändiger wird, so dass AE etwa 10 heute eine sinnvolle Obergrenze darstellt.
  • Nach Aufbringen mittels Abscheidung an den Grabenwänden 5 und 6 beispielsweise durch Zonenimplantation, Gasphasenabscheidung oder Epitaxie und anisotroper Rückätzung einer eventuell vorhandenen dünnen p-Dotierung des Grabenbodes 9 – falls erforderlich – wird die Grabenstruktur epitaktisch mit n-Silizium vorzugsweise der gleichen Dotierung wie in der ersten n-Epitaxie 15A aufgefüllt und im gleichen Prozessschritt wird die erste n-Epitaxie 15A mit einer entsprechend dicken zweiten n-Epitaxieschicht 15B überwachsen. Erfolgt die Dotierung mittels Gasphasenabscheidung, so kann der Dotierstoff durch einen zusätzlichen Temperaturschritt in die Halbleiteroberfläche eingebracht und/oder aktiviert werden. Diese Temperaturbehandlung kann auch in situ mit der Abscheidung der nächsten Epitaxieschicht erfolgen.
  • Erfolgt dieses Wachstum nicht vollständig konform, so kann die Oberseite bei entsprechendem Einzelaspektverhältnis der ersten Grabenstruktur 4A danach bereits planarisiert bzw. eingeebnet sein, oder es verbleibt nur eine geringe Restvertiefung der Epitaxieschicht direkt oberhalb der verfüllten ersten Grabenstruktur 4A. Eine derartige Vertiefung kann durch einen zusätzlichen Planarisierungsschritt eingeebnet werden. Bei ausreichend geringem Aspektverhältnis der Grabenstrukturen 4A, 4B und 4C kann ein Planarisierungsschritt vermieden werden kann.
  • Alternativ kann das n-Silizium in der Grabenstruktur 4A z. B. mit einer Dichlorsilan/HCl-Chemie anisotrop und selektiv von dem Grabenboden 9A aus mit vorhandener Hartmaske auf der Mesastrukture 11A epitaktisch aufgewachsen werden, bis die Grabenstrukturoberseite erreicht ist. Dann kann nach Entfernen der Hartmaske von der Mesastruktur 11A die zweite Epitaxieschicht 15B ganzflächig auf dem Halbleiterwafer aufgewachsen werden. Der Vorteil ist, dass die beschriebene zweistufige Verfahrensabfolge für jede zu stapelnde Grabenstruktur mehrfach wiederholt werden kann, bis ein geeignetes Gesamtaspektverhältnis AG und damit auch eine ausreichende Länge der Driftstrecke erreicht ist, um die vorgegebene Sperrspannung für das Halbleiterbauelement 1 zu erreichen.
  • Die letzte Grabenauffüllung 13C kann in allen Fällen selektiv und anisotrop mit vorhandener Hartmaske bzw. mit strukturierter Maskierungsschicht erfolgen, was den Vorteil hat, dass eine nachträgliche Einebnung der letzten Epitaxieschicht 15C vermieden werden kann.
  • Nach Fertigstellung einer derartigen Driftstreckenstruktur 3 auf einem Halbleiterwafer kann auf der Oberfläche 22 des Halbleiterkörpers 2 für einen MOSFET die entsprechende in 1 gezeigte Struktur aufgebracht werden und schließlich kann auf der Rückseite des Halbleiterwafers eine Metallisierung 25 für einen Drainkontakt D abgeschieden werden.
  • Ein derartiger Halbleiterwafer kann dann in einzelne Halbleiterchips aufgetrennt werden, wobei zur Vollendung des Halbleiterbauelements 1 weitere Verfahrensschritte durchzuführen sind, indem die Halbleiterchips auf einem Bauelementträger mit mehreren Außenkontakten in mehreren Halbleiterbauteilpositionen aufgebracht werden. Anschließend werden die Bauelementelektroden und/oder die Bauelementkontakte wie der Gatekontakt G und der Sourcekontakt S über Verbindungselemente mit Kontaktanschlussflächen des Bauelementträgers, die mit Außenkontakten des Halbleiterbauelements 1 elektrisch in Verbindung stehen, verbunden. Schließlich kann noch ein Halbleiterbauelementgehäuse unter Einschließen der einzelnen Halbleiterchips und der Verbindungselemente auf den Bauelementträger aufgebracht werden, und abschließend kann der Bauelementträger in einzelne Halbleiterbauelemente 1 aufgetrennt werden.
  • 2 bis 6 zeigen schematische Querschnitte durch einen Halbleiterwafer beim Herstellen einer Grabenstruktur. Komponenten mit gleichen Funktionen wie in 1 werden in den 2 bis 6 mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • 2 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer 19 als Substrat 14. Dabei ist der Halbleiterwafer 19 ein hochdotiertes n+-leitendes Siliziumsubstrat aus monokristallinem Material. Dieser Halbleiterwafer 19 weist eine Oberseite 32 und eine Rückseite 33 auf.
  • 3 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 2 nach Aufbringen einer ersten Epitaxieschicht 15A auf die Oberseite 32 des Substrats 14. Die Epitaxieschicht 15A ist dabei vom gleichen Leitungstyp wie das Substrat 14, jedoch schwächer als dieses dotiert. Dabei muss die Epitaxieschicht 15A nicht homogen dotiert sein, sondern kann Bereiche verschiedener Dotierstoffkonzentrationen aufweisen.
  • 4 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 mit erster Epitaxieschicht 15A gemäß 3 nach Aufbringen einer ersten Maskierungsschicht 16A. Diese Maskierungsschicht 16A ist ätzresistent für die nachfolgenden Strukturierungsprozesse der ersten Epitaxieschicht 15A.
  • 5 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 4 nach Strukturieren der ersten Maskierungsschicht 16A. Diese ätzresistente und strukturierte Maskierungsschicht 16A, die auch Hartmaske genannt wird, deckt das Driftstreckenmaterial 12 der ersten Epitaxieschicht 15A in Bereichen ab, in denen keine Grabenstruktur einzubringen ist. Ferner weist die erste Maskierungsschicht 16A nach dem Strukturieren Fenster 34 mit einer Fensterbreite bF in Bereichen auf, in denen Grabenstrukturen einzubringen sind. Dabei können die Fenster 34 als Streifen angeordnet sein, falls Grabenstrukturen in Form von langgestreckten Gräben hergestellt werden sollen, oder als inselförmige Flächen, wenn die Grabenstruktur säulenförmig in das Driftstreckenmaterial 12 der ersten Epitaxieschicht 15A einzubringen ist.
  • Da die Dicke der ersten Epitaxieschicht 15A im Verhältnis zur gesamten Dicke der Epitaxieschicht für eine an die Sperrspannung angepasste Driftstrecke gering ist, kann die Maskie rungsschicht beispielsweise aus einem Siliziumoxid relativ dünn ausgeführt werden, so dass ihre Strukturierung keine zusätzliche Polysiliziumschicht als Hartmaske erfordert, so dass die Herstellung und Strukturierung der Maskierungsschichten für die einzelnen Grabenstrukturen bei der Herstellung des Halbleiterbauelements kostengünstiger wird, da die Integration einer extra Polysiliziumschicht als Hartmaske zur Strukturierung einer ätzresistenten Oxidhartmaske entfällt. Derartige dünne Maskierungsschichten aus Oxid können noch bis zu einer Dicke der ersten Epitaxie 15A von bis zu 5 μm eingesetzt werden. Außerdem sind flachere Grabenstrukturen in die erste Epitaxieschicht 15A ätztechnisch einfacher und weniger zeitaufwändig zu realisieren.
  • 6 zeigt einen vergrößerten schematischen Querschnitt durch einen Teilbereich des Halbleiterwafers 19 gemäß 5 nach Einbringen einer ersten Grabenstruktur 4A. Das Einzelaspektverhältnis AE = hE/bG der Grabenstruktur 4A ist in dieser Darstellung nahezu 1,5, wobei die Breite bM der ersten Mesastrukturen 11A und die Breite bG der Grabenstruktur 4 nahezu gleich groß sind. Ein derartiges Aspektverhältnis kann durch eine anisotrope Ätzung in Pfeilrichtung F erreicht werden, bei der beispielsweise reaktive Ionen in vertikaler Richtung aus einem Plasma auf den Siliziumhalbleiterwafer 19 gerichtet werden, wobei die strukturierte erste Maskierungsschicht 16A den Bereich der ersten Mesastrukturen 11A vor einer Trockenätzung schützt.
  • Eine leichte Unterätzung, wie es 6 zeigt, kann dabei nicht immer ausgeschlossen werden, so dass die Grabenbreite bG in diesem Fall größer ist als die Fensterbreite bF. Außerdem wird bei diesem Durchführungsbeispiel des Verfahrens eine trockene reaktive Ionenätzung bis in den Bereich des hochdo tierten Substrats 14 hinein durchgeführt, so dass der Grabenboden 9 in dem hochdotierten monokristallinen Silizium des Substrats 14 angeordnet ist. Ebenfalls kann der Winkel der geätzten Gräben von den dargestellten parallelen Grabenwänden 5 und 6 abweichen und insbesondere über die Grabentiefe variieren. Die Grabenätzung kann in einer alternativen Ausführungsform auch innerhalb der Epitaxieschicht 15A enden.
  • 7 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 mit erster Grabenstruktur 4A nach Einbringen einer ersten Dotierstoffzone 7A in die Grabenwände 5 und 6. In dem Durchführungsbeispiel der 7 wird das niedrige Einzelaspektverhältnis genutzt, um einen relativ steilen Implantationswinkel α bezogen auf die zu implantierenden Grabenwände 5 und 6 einzusetzen. Bei einem Aspektverhältnis von 1 beträgt der Implantationswinkel beispielsweise maximal 45°. Demgegenüber muss bei sehr tiefen Grabenstrukturen und hohem Aspektverhältnis unter sehr flachem Einfallswinkel α bezogen auf die Grabenwände implantiert werden mit der Konsequenz, dass es zu Mehrfachreflexionen der Dotieratome an den Grabenwänden und damit zu hohen Prozessstreuungen kommt. Bei einem geringen Aspektverhältnis erreicht man jedoch deutlich stabilere Dotierstoffverhältnisse, was soweit führen kann, dass bei dem in 7 gezeigten Implantationswinkel α der Grabenboden 9 nahezu frei von implantierten Störstellen bleibt.
  • Besonders die Empfindlichkeit der reflektierten Ionen auf Schwankungen des Neigungswinkels der Grabenwände 5 und 6, welche aus technologischen Gründen auftreten, ist bei steileren Implantationswinkeln α, wie sie mit dem geringeren Aspektverhältnis möglich sind, deutlich geringer als bei herkömmlichen Aspektverhältnissen von 5 und größer. Selbst bei Berücksichtigung von an der gegenüber liegenden Grabenwand reflektierten Ionen bleibt ihr Anteil gering, solange parallele Zonenstrahlen zur Verfügung gestellt werden. Da es jedoch nicht nur zu einer rein geometrischen Reflektion an einer ideal glatten Seitenwand kommt, können teilweise deutlich stärkere Reflektionen bei den unterschiedlichen Ionenimplantationswinkeln auftreten. Während bei großem Aspektverhältnis dadurch ein hoher Anteil der Dosis in den Grabenboden 9 implantiert wird, kann mit dem geringen Aspektverhältnis, das hier für die erste Grabenstruktur 4A vorgesehen ist, eine Vorbelegung des Grabenbodens verhindert werden.
  • Somit kann bei hinreichend steilem Implantationswinkel α bezogen auf die zu implantierenden Grabenwände 5 und 6 auf eine anisotrope Rückätzung einer Vorbelegung, die sich am Grabenboden 9 bilden könnte, verzichtet werden, falls sichergestellt ist, dass kein bzw. nur ein verschwindend geringer Anteil des Dotierstoffs in den Grabenboden 9 implantiert wird, und zudem die erste strukturierte Maskierungsschicht 16A als Hartmaske die Implantation in die Mesaoberseiten der Mesastrukturen 11A während der Grabenwandimplantation schützt. Der Schritt der Eindiffusion der implantierten Störstellen in die Grabenwände 5 und 6 zu einer Dotierstoffzone 7A, die einen ersten Teil einer Ladungskompensationszone 10 bilden soll, kann anschließend an die Ionenimplantation erfolgen.
  • Während die Ionenimplantation auch bei Raumtemperatur durchgeführt werden kann, wird für das Eindiffundieren der Störstellen zu einer Dotierstoffzone 7A der Halbleiterwafer auf eine Temperatur zwischen 700 und 1200°C aufgeheizt. Das geringe Aspektverhältnis kommt auch einer Grabenwanddotierung zugute, die mittels Gasphasendotierung oder durch Abscheiden einer Dotierstoffquelle im Grabenbereich erfolgt. Dabei gewährleistet das geringe Aspektverhältnis eine verbesserte Konformität der Vorbelegung mit Hilfe derartiger Verfahren, wie es die nachfolgenden Figuren zeigen. Das Eindiffundieren des Dotierstoffs kann in situ mit dem Temperaturbudget der nachfolgenden epitaktischen Halbleiterabscheidungen erfolgen.
  • 8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 mit erster Grabenstruktur 4A nach Aufbringen einer ersten Vorbelegung 20A auf den Halbleiterwafer 19. Eine derartige Vorbelegung bzw. Vorbelegungsschicht kann bei entsprechender Vorbelegungstemperatur auf verschiedene Weise aufgebracht werden, wobei eine Möglichkeit darin besteht, die Halbleiterwafer 19 in einer Inertgas-Atmosphäre oder im Vakuum zwischen Feststoffplatten, die den entsprechenden Dotierstoff enthalten, zu stapeln und aufzuheizen. Derartige Feststoffplatten für beispielsweise eine Bordotierung können aus Bornitrid (BN) bestehen.
  • Andererseits ist es auch möglich, als Dotierstoffspender einen pulverförmigen Feststoff einzusetzen und die Halbleiterwafer mit dem pulverförmigen Feststoff in einem evakuierten Reaktionsraum einzuschließen. Dabei wird als pulverförmiger Feststoff für eine Bordotierung beispielsweise mit Bor dotiertes Siliziumpulver oder Boroxidpulver (B2O3) eingesetzt. Bei diesen Verfahren zur Vorbelegung und Dotierung der Grabenwände 5 und 6 zu Ladungskompensationszonen wird eine sehr genaue Einstellbarkeit der in das Halbleitermaterial eingebrachten Dotierstoffdosis CD erreicht. Derartige Dotierstoffdosen CD sind dabei kleiner als die Durchbruchladung CL mit CD ≤ CL von Silizium mit CL = 2 × 1012 cm–2.
  • Neben der Feststoffdotierung entweder mit Feststoffplatten wie beispielsweise Feststoffplatten aus BN oder mit Feststoffpulver wie beispielsweise aus Si/B können die Grabenwän de auch mittels einer chemischen Gasphasenabscheidung (CVD) mit einer Dotierstoffschicht als Vorbelegung 20A belegt werden. Dabei werden beispielsweise die Grabenwände 5 und 6 mit einer den Dotierstoff aufweisenden Oxidschicht als Dotierstoffquelle belegt. Die Dicke der Dotierstoffquelle ist dabei unerheblich, solange die Randkonzentration der Dotierstoffquelle nicht erschöpft ist. Des Weiteren ist es von Vorteil, wenn die Dotierstoffquelle aus einer Oxidschicht mit Dotierstoff als Vorbelegung 20A aufgebaut ist, da ein Löslichkeitssprung zwischen der Konzentration in der oxidischen Dotierstoffquelle und dem Siliziumhalbleitermaterial der Grabenwände 5 und 6 auftritt, der ebenfalls dafür sorgt, dass eine genaue Randkonzentration auf den Grabenwänden aus Silizium eingehalten werden kann. Dabei wird auch diese Vorbelegung mittels einer Vorbelegungsschicht 20A bei einer geringeren Temperatur durchgeführt als bei der nachfolgende Eindiffusion der Dotierstoffe in die Grabenwände 5 und 6, bei welcher die Dotierstoffquelle bereits wieder entfernt ist.
  • Die 9 bis 21 zeigen schematische Querschnitte durch einen Halbleiterwafer 19 bei der Herstellung von gestapelten Grabenstrukturen 18. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden in den 9 bis 21 mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • 9 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 8 nach Strukturieren der ersten Vorbelegung 20A zu Dotierstoffquellen für die Grabenwände 5 und 6. Dazu wird die Vorbelegung 20R am Grabenboden 9A möglichst vollständig entfernt und kann auch an den Grabenwänden eventuell teilweise vermindert werden. Diese Strukturierung erfolgt durch anisotrope Ätzung in Pfeilrichtung H, so dass der Grabenboden 9A und die Maskierungsschicht 16A freigelegt werden, während die Vorbelegung 20A auf den Grabenwänden 5 und 6 weitgehend bestehen bleibt. Nach dieser Strukturierung der Vorbelegung 20A kann nun bei erhöhter Diffusionstemperatur TD zwischen 900°C ≤ TD ≤ 1200°C eine Eindiffusion des Dotierstoffs durchgeführt werden. Mit dieser Eindiffusion entsteht eine erste Dotierstoffzone 7A an den Grabenwänden 5 und 6, die einen Teil der Ladungskompensationszone 10 für das Halbleiterbauelement 1 darstellt.
  • Anstelle eines separaten Diffusionsschritts zum Eindiffundieren können eventuell auch die Temperaturen beim Abscheiden einer Grabenstrukturfüllung in den Grabenstrukturen 4 genutzt werden, um eine begrenzte Eindiffusion in die Grabenwände 5 und 6 während dieses Abscheideprozesses zu ermöglichen. Üblicherweise liegen die Abscheidetemperaturen für Silizium ebenfalls im Bereich der erforderlichen Eindiffusionstemperaturen zwischen 800 und etwa 1150°C. Ferner weisen die Dotierstoffquellen an den Grabenwänden 5 und 6 oftmals Oxide oder Nitride auf, in denen die Dotierstoffe eingelagert sind, so dass noch vor dem Auffüllen der Grabenstruktur 4 mit einem Halbleitermaterial diese Dotierstoffquellen zu entfernen sind, um polykristallines Wachstum in der Grabenstruktur 4A zu vermeiden.
  • In einer Ausführungsform der Erfindung wird zum Auffüllen der Grabenstruktur 4A mit einem Halbleitermaterial 17A, wie es die 11 und 12 zeigen ein epitaktisches Wachstum vom Boden 9A aus durchgeführt. Wenn die Grabenwände 5 und 6 von Oxiden befreit sind, kann jedoch ein schnelleres Auffüllen der Grabenstrukturen 4 erfolgen, indem sowohl vom Grabenboden 9 als auch von den Grabenwänden 5 und 6 aus das epitaktische Wachstum ermöglicht wird, bis die Oberkante der Grabenstuktur 4A erreicht ist, wobei sich die Abscheideraten an den Grabenwänden und am Grabenboden auch unterscheiden können. Beide Möglichkeiten können auch in der Weise durchgeführt werden, dass die Maskierungsschicht 16A bis 16E vor dem Auffüllen nicht entfernt wird.
  • Die 10 zeigt, dass durch dieses Verfahren der Dotierung der Grabenwände 5 und 6 mit Hilfe von speziellen Dotierstoffen eine Driftstreckenstruktur erreicht werden kann, die einen minimalen Flächenbedarf orthogonal zum Strompfad durch die Halbleiterstruktur für die Ladungskompensationszonen 10 aufweist und einen hohen Flächenanteil für die eigentlichen stromführenden Bereiche, nämlich den Driftzonen 35, bereitstellt.
  • 10 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 9 nach Entfernen der strukturierten ersten Maskierungsschicht. Aufgrund des geringen Einzelaspektverhältnisses kann diese erste Maskierungsschicht 16a eine dünne Oxidschicht aufweisen, die mittels Nassätzung oder Trockenätzung entfernbar ist. Bei der Nassätzung kann dieses isotrop beispielsweise mit einer gepufferten Flusssäure erfolgen, während bei der Trockenätzung reaktive Ionen aus einem Plasma auf die Halbleiterscheibe beschleunigt werden und eine zumindest überwiegend anisotrope Ätzung durch die erste strukturierte Maskierungsschicht hindurch bewirken. Anschließend wird die Maskierungsschicht von den Mesastrukturen 11A entfernt. Auf einem derart präparierten Halbleiterwafer 19 kann anschließend eine zweite Epitaxieschicht abgeschieden werden, da sämtliche Flächen der Grabenstruktur 4A aus monokristallinem Halbleitermaterial bestehen.
  • 11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 10 nach Aufwachsen einer zweiten Epitaxieschicht 15B, wobei das Auffüllen der Grabenstruktur 4A mit monokristallinem Halbleitersilizium nicht nur von dem monokristallinen Grabenboden 9A ausgeht sondern auch von den monokristallinen p-leitend dotierten Seitenwänden 5 und 6. Dabei wird bereits beim Auffüllen der ersten Grabenstuktur 4A auch auf den Mesastrukturen 11A eine Epitaxieschicht aufgewachsen. Eventuell können Vertiefungen auf der Oberseite 22 der aufgewachsenen zweiten Epitaxieschicht 15B auftreten. Derartige Vertiefungen können jedoch anschließend eingeebnet werden und wie es 11 zeigt, kann anschließend eine zweite strukturierte ätzresistente Maskierungsschicht 16B aufgebracht werden. Bei der Strukturierung der Maskierungsschicht 16B sind die Fenster 34 entsprechend der vorher eingebrachten Grabenstruktur 4A zu justieren.
  • Dabei sind enge Toleranzen einzuhalten. Jedoch wirken sich bei dieser Stapelung von Grabenstrukturen 4a und 4B die Lackmaß-Toleranzen der maskierenden Grabenstruktur-Fotolacktechnik beispielsweise bei einem Streifendesign nicht auf die Kompensation aus. Eine Abweichung bei der Fotolack- bzw. Grabenstrukturätzung führt lediglich dazu, dass ein p-Gebiet in Form einer Dotierstoffzone 7A zum linken Nachbarn einen etwas größeren Abstand als zum rechten Nachbarn aufweist, was jedoch bei den üblichen Fertigungsschwankungen eine untergeordnete Rolle spielt. Somit wirkt sich die Fototechnik bei der Stapelung der Grabenstrukturen 4A und 4B nicht limitierend auf die Reduktion der Strukturgrößen aus. Die Limitierung ergibt sich durch den Flächenbedarf der Zelle selbst. Hier bietet sich an, eine Trenchzelle zu verwenden, bei der das steuernde Gate und Gatedielektrikum senkrecht zur Oberfläche des Halbleiterkörpers 22 in diesen vergraben wird. Solche Zellen sind heute beispielsweise bei Niedervolttransistors üblich.
  • Einen weiteren wichtigen Aspekt bei Toleranzen stellen die Dicken- und Dotierungsschwankungen der Epitaxieabscheidungen dar. Wenn Schwankungen von +/–5% der abgeschiedenen Dosis angenommen werden, bedeutet das, dass über einen genügend kleinen Abstand der p-Dotierstoffzonen oder entsprechend eine niedrige Maximaldotierung vorgehalten werden muss. Alternativ kann jedoch der n-Dotierstoff durch Abscheidung eines schnell diffundierenden Dotierstoffs wie Schwefel oder Selen auf den Grabenwänden eingebracht werden, so dass als Dotierstoffmaterial praktisch ein undotiertes Material als Epitaxieschicht 15A und 15B abgeschieden werden kann.
  • 12 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 mit zweiter Epitaxieschicht 15B gemäß 11 nach Einbringen einer gestapelten zweiten Grabenstruktur 43. Dabei wird sowohl ein zweiter Grabenboden 9B freigelegt als auch die oberen Enden der ersten Dotierstoffzonen 7A. Unterhalb der strukturierten zweiten Maskierungsschicht 163 bleiben weite Mesastrukturen 11B von Driftstreckenmaterial erhalten.
  • 13 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 mit zweiter Grabenstruktur 43 nach Aufbringen einer zweiten Vorbelegung 20B. Diese Aufbringung der zweiten Vorbelegung erfolgt wieder durch eine isotrope Abscheidung sowohl auf der zweiten strukturierten Maskierungsschicht 16B als auch auf dem zweiten Grabenboden 9B und auf den Grabenwänden 5 und 6. Diese Vorbelegung besteht aus einer oxidischen Dotierstoffquelle, wobei das Oxid den Dotierstoff enthält, so dass vor einer Eindiffusion und insbesondere vor einer weiteren Epitaxieabscheidung die Vorbelegung auf den zweiten Grabenböden 9B durch anisotrope Ätzung entfernt werden muss. Die zweite Vorbelegung kann – wie für die Erzeugung der ersten Dotierstoffzone 7A – auch z. B. über Gasphasenabscheidung oder epitaktische Abscheidung von Halbleitermaterial erfolgen.
  • 14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 13 nach Strukturieren der zweiten Vorbelegung 20B zu Dotierstoffzonen 7B in den Grabenwänden 5 und 6. Aufgrund der Overlay-Toleranzen der Fotolacktechnik sowie Toleranzen bei der Hartmaskenätzung und der Grabenstrukturätzung ist mit einem seitlichen Versatz der Dotierstoffzonen 7A gegenüber 7B zu rechnen. Eine Eindiffusion der p-leitenden Dotierstoffzonen 7B ist mindestens in dem Maß erforderlich, dass sich die übereinander liegenden Dotierstoffzonen 7A und 7B berühren und überlappen, damit sie eine Ladungskompensationszone für die Driftstrecke bilden können.
  • 15 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 14 nach Entfernen der strukturierten Maskierungsschicht. Dieses Entfernen der strukturierten Maskierungsschicht gewährleistet, dass beim nächsten Epitaxieschritt die Epitaxie sowohl auf der zweiten Mesastruktur 11B als auch auf den zweiten Grabenböden 9B sowie auf den zweiten Dotierstoffzonen 7B aufwachsen kann.
  • 16 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 15 nach Aufwachsen einer dritten Epitaxieschicht 15C und Aufbringen und Strukturieren einer dritten Maskierungsschicht 16C, wobei es wiederum darauf ankommt, dass die Fenster 34 in der dritten Maskierungsschicht 16C in Richtung auf die darunter angeordnete zweite Grabenstruktur 4B ausgerichtet werden. Anschließend erfolgt wieder eine anisotrope Siliziumätzung.
  • 17 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 mit dritter Epitaxieschicht 15C gemäß 16 nach Einbringen einer gestapelten dritten Grabenstruktur 4C. Dabei wird wieder die Tiefe der Grabenstuktur TE so gewählt, dass ein dritter Grabenboden 9C gebildet wird und die oberen Enden der zweiten Dotierstoffzonen 7B freigelegt werden.
  • 18 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 mit der dritten Grabenstruktur 4C nach Aufbringen einer dritten Vorbelegung 20C durch isotrope Beschichtung des Halbleiterwafers 19. Vor einer Eindiffusion des Dotierstoffs aus der Vorbelegung 20C werden zunächst wieder die Grabenböden 9C von der dritten Vorbelegung 20C befreit.
  • 19 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 18 nach Strukturieren der dritten Vorbelegung 20C. Dabei liegt nun der dritte Grabenboden 9C frei und die dritte strukturierte Maskierungsschicht 16C ist von Vorbelegungsmaterial befreit.
  • 20 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 19 nach Auffüllen der dritten Grabenstruktur 4C mit Halbleitermaterial 17C. Bei optimaler Einstellung des Epitaxieverfahrens werden lediglich die dritten Grabenstrukturen 4C vom dritten Grabenboden 9C und von den Seitenwänden 5 und 6 aus mit Halbleitermaterial 17C in monokristalliner Weise aufgefüllt. Eine Einebnung der Oberseite 22 des Halbleiterkörpers 3 kann dabei entfallen. Vor einem Auf- und Einbringen der weiteren Strukturen für Feldeffektbauelemente auf und in die Oberseite 22 des Halbleiterkörpers 2 wird die dritte strukturierte Maskierungsschicht 16C entfernt.
  • Dazu zeigt 21 einen schematischen Querschnitt durch den Halbleiterwafer 19 gemäß 20 nach Entfernen der strukturierten dritten Maskierungsschicht 16C. Mit 21 liegt nun eine Driftstreckenstruktur 3 mit relativ breiten Driftzonen 35 und schmalen Ladungskompensationszonen 10 vor, wobei das Gesamtaspektverhältnis AG nun das Dreifache des Einzelaspektverhältnisses AE beträgt, und wobei die Gesamtdicke der Epitaxieschicht der Sperrspannung des Halbleiterbauelements 1 angepasst ist.
  • Das Stapeln von Grabenstrukturen 4A, 4B und 4C, wie in den 8 bis 21 gezeigt wird, hat darüber hinaus den Vorteil, dass relativ robuste Halbleiterbauelemente 1 hergestellt werden können, bei denen nicht nur der Einschaltwiderstand durch die breiteren Driftzonen 35 erheblich vermindert ist, sondern bei dem beispielsweise die höchste auftretende Feldstärke gezielt in die mittlere Grabenstruktur bzw. Epitaxieschicht 15B gelegt werden kann, und damit von den empfindlichen pn-Übergängen auf der Oberseite 22 des Halbleiterkörpers 2 und dem empfindlichen nn+-Übergang zum Substrat 14 hin verhindert wird. Dazu kann die erste Grabenstruktur genutzt werden, indem dort eine n-lastige Kompensation zwischen den Driftzonen 35 und den komplementär dotierten Dotierstoffzonen 7A gewählt wird und eine optimale Einstellung der Kompensation für die mittlere Epitaxiezone 15B zwischen Dotierstoffzone und Driftstreckenmaterial 12 eingehalten wird, während in der obersten gestapelten Grabenstruktur 4C darauf geachtet wird, dass hier eine p-lastige Kompensation bereitgestellt wird.
  • Ein weiterer Aspekt der Erfindung sieht vor, dass insgesamt die drei gestapelten Grabenstrukturen 4A, 4B und 4C in ihrer Kompensation zwischen Driftstreckenmaterial und Dotierstoffzonenmaterial p-lastig eingestellt werden und nach Fertigstellung des Halbleiterwafers, einschließlich auch der Metallisierung, eine weitere n-Dotierung mittels Protonen-Implantation durchgeführt wird, um eine Feineinstellung zu erwirken, wobei das Maximum der Bragg'schen Abbremskurve für die Protonen in den Bereich der ersten Grabenstruktur 4A gelegt wird, so dass die Feindotierung mit Protonen-Implantation automatisch ein robustes Halbleiterbauelement zur Verfügung stellt, das in der ersten Grabenstruktur 4A n-lastig ist, in der mittleren Grabenstruktur 4B eine nahezu optimale Kompensation erreicht und in der obersten gestapelten Grabenstruktur 4C wiederum p-lastig kompensiert ist.
  • Ein derartiges mit einer gestapelten Grabenstruktur aufgebautes Halbleiterbauelement ist deshalb robuster, weil ein Avalanchezustand in einem Bereich der Mitte 36 der Driftzonen 35 mit höchster auftretender Feldstärke gelegt werden kann, und damit eine Zerstörung der oberseitennahen komplexen Struktur des Halbleiterbauelements verhindert wird, da in diesem oberflächennahen Bereich durch die p-Lastigkeit die anstehende Feldstärke vermindert ist. Das Gleiche gilt für den Bereich der ersten Grabenstruktur 4A in der Nähe des Substrats 14 bzw. beim Substratübergang, da hier die Kompensation nicht vollkommen ausgeglichen ist und Elektronen als Ladungsträger überwiegen, und somit wiederum die Feldstärke geringer ist als im mittleren Bereich 36, bei dem die Kompensation optimal und damit die höchste Feldstärke erreicht wird.
  • Eine Ausgestaltung ist die Erzeugung von p-lastigen Bauelementen, welche im Fertigungsablauf mit einer angepassten zusätzlichen n-Dotierung versehen werden. Diese Feinjustierung der n-Dotierung ist beispielsweise durch die oben erwähnte Protonen-Dotierung möglich. Besonders vorteilhaft ist die Protonen-Dotierung, da sie bei relativ niedrigen Temperaturen im Bereich von 350 bis 500°C ausgeheilt werden kann, d. h. eine in der Dosis angepasste Dotierung kann nach der Metallisierung bzw. nach der Passivierung und einer entsprechenden Sperrspannungsmessung durchgeführt werden. Der Protonen-Peak wird dabei in die n-lastige Schicht der ersten Grabenstruktur 4A gesetzt, was aufgrund der hohen Eindringtiefe der Protonen im Silizium machbar ist, zumal beispielsweise bei 2,3 MeV die Protonen im Silizium über 58 μm hinein reichen und somit praktisch den gesamten Epi-Aufbau für ein Bauelement mit 600 V Sperrfähigkeit durchstrahlt.
  • Als Konsequenz resultiert aus technologischer Sicht die deutliche einfachere Skalierbarkeit der Halbleiterbauelemente 1. Vorzuziehen ist dabei ein Streifendesign. W enn anstelle des Streifendesigns ein Säulendesign gewählt wird, führen die Abweichungen innerhalb der Raumstruktur-Fotolacktechnik über den größeren Grabenumfang zu einer Störung der Kompensation.
  • 22 zeigt einen schematischen Querschnitt eines Ausschnitts eines Halbleiterwafers 21 gemäß einer zweiten Ausführungsform der Erfindung mit fünf gestapelten Grabenstrukturen 4A bis 4E in dem Grabenstrukturstapel 18. Mit 22 wird gezeigt, dass die Anzahl der gestapelten Grabenstrukturen 4A bis 4E beliebig erhöht werden kann. Jedoch sind die Anzahl der Prozessschritte und damit die Anzahl der Grabenstrukturen 4A bis 4E in einem vernünftigen Rahmen zu halten, so dass die Herstellung nicht auf zu viele gestapelte Grabenstrukturen 4A bis 4E aufgeteilt wird.
  • Die Grabenstrukturtechnologie hat den Vorteil, eines verbesserten Produktes aus Durchlasswiderstand mal Drainmaterialfläche RONxA durch die geringe laterale Ausdehnung der gleitenden Ladungskompensationszonen 10. In Summe kann das Produkt aus flächenspezifischem Widerstand und Scheibenkosten bei einer Grabenstruktur deutlich reduziert werden. Wird davon ausgehend die Anzahl der übereinander gestapelten Grabenstrukturen erhöht, so bleibt bei gegebener Sperrfähigkeit die Gesamtätztiefe konstant, und somit in Summe auch die Hauptprozesszeit sowohl für die Grabenstrukturätzung als auch für die Epitaxieauffüllung. Die Rüstzeiten dieser Prozesse multiplizieren sich natürlich entsprechend. Auch der Aufwand für Abscheidung und, falls nötig, die anisotrope Rückätzung der Vorbelegung multipliziert sich mit der Anzahl der Grabenstrukturen, so dass diese Anzahl aus Kostensicht nicht beliebig erhöht werden kann.
  • 23 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 21 einer zweiten Ausführungsform der Erfindung. Für dieses Halbleiterbauelement 21 wurde die Driftstreckenstruktur 3, wie sie in 22 gezeigt wird, eingesetzt. Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert.
  • Neben der Erhöhung der Anzahl der Grabenstrukturen 4A bis AE von drei auf fünf unterscheidet sich das Halbleiterbauelement 21 auch dadurch, dass zusätzlich eine Sockelepitaxieschicht 37 zwischen der Oberseite des Halbleiterwafers 32 und der Driftstreckenstruktur 3 vorgesehen ist. Diese Sockelepitaxie schicht 37 kann realisiert werden, indem die erste Grabenstruktur mit dem Grabenboden nicht bis in den Substratbereich 14 hineinreicht. Diese Sockelepitaxieschicht 37, die den gleichen Leitungstyp wie das Driftstreckenmaterial aufweist, jedoch deutlich niedriger dotiert ist als das Substratmaterial 14, kann im Sperr- und Avalanchefall Spannung aufnehmen und den Durchbruch des Halbleiterbauelements verzögern.
  • Generell können die p-dotierten und die n-dotierten Gebiete auch komplementär ausgeführt sein, d. h. alle p-Gebiete werden durch n-Gebiete ersetzt und umgekehrt.
  • Die oben beschriebenen Varianten des Herstellungsverfahrens können für p-Säulen in n-dotierten Gebieten eingesetzt werden und sind nicht nur für unipolare, sondern auch für bipolare Bauelemente geeignet, wie z. B. für den so genannten Säulen-IGBT.
  • 1
    Halbleiterbauelement (Ausführungsform)
    2
    Halbleiterkörper
    3
    Driftstreckenstruktur
    4(A–E)
    Grabenstrukturen
    5
    Grabenwand
    6
    Grabenwand
    7(A–E)
    Dotierstoffzonen
    8
    Driftstrecke
    9(A–E)
    Grabenböden
    10
    Ladungskompensationszone
    11(A–E)
    Mesastrukturen
    12
    Driftstreckenmaterial
    13(A–E)
    Grabenstrukturfüllungen
    14
    Substrat (des Halbleiterwafers)
    15(A–E)
    Epitaxieschichten
    16(A–E)
    Maskierungsschichten (ätzresistent)
    17(A–E)
    Halbleitermaterial
    18
    Grabenstrukturstapel
    19
    Halbleiterwafer
    20(A–C)
    Vorbelegung
    21
    Halbleiterwafer (weitere Ausführungsform)
    22
    Oberseite des Halbleiterkörpers
    23
    Rückseite des Halbleiterkörpers
    25
    Metallisierung (Rückseite des Halbleiterwafers)
    26
    Bodyzone
    27
    Sourceanschlusszone
    28
    Gateoxidschicht
    29
    Gateelektrode
    30
    Oxidschicht
    31
    Sourcemetallisierung
    32
    Oberseite des Halbleiterwafers
    33
    Rückseite des Halbleiterwafers
    34
    Fenster in der Maskierungsschicht
    35
    Drittzone
    36
    Mittebereich
    37
    Sockelepitaxie
    38
    gestrichelte Linie
    39
    gestrichelte Linie
    a
    Ionenimplantationswinkel
    AG
    Gesamtaspektverhältnis
    AE
    Einzelaspektverhältnis
    bD
    laterale Breite der Dotierstoffzone
    bF
    Fensterbreite
    bG
    Grabenbreite
    bM
    Mesastrukturenbreite
    CD
    Dotierstoffdosis
    CL
    Durchbruchsladung
    D
    Drainkontakt
    G
    Gatekontakt
    h
    Tiefe der Grabenstruktur
    hE
    Grabentiefe
    S
    Sourcekontakt

Claims (35)

  1. Halbleiterbauelement (1), mit einem Halbleiterkörper (2) mit einer Driftstreckenstruktur (3), die aufweist: – eine vertikal ausgerichtete, mit Halbleitermaterial (17) aufgefüllte Grabenstruktur (4) mit Grabenwänden (5, 6) und Grabenboden (9); – eine Dotierstoffzone (7), die an den Grabenwänden (5, 6) angeordnet ist und einen gegenüber dem Leitungstyp der Driftstrecke (8) komplementären Leitungstyp aufweist; wobei das Halbleitermaterial (17) den Leitungstyp der Driftstrecke (8) aufweist und wobei die vertikal ausgerichtete Grabenstruktur (4) gestapelte Grabenstrukturen (4A bis 4E) aufweist, deren Gesamtaspektverhältnis (AG) aus Tiefe h der Grabenstruktur (4) und Grabenbreite bG größer ist als das Einzelaspektverhältnis (AE) aus Grabentiefe hE und Grabenbreite bG der einzelnen Grabenstruktur (4A bis 4E) des Grabenstrukturstapels (18).
  2. Halbleiterbauelement nach Anspruch 1, wobei das Gesamtaspektverhältnis AG ein Verhältnis AG > 5:1 vorzugsweise ein Verhältnis AG ≥ 10:1 aufweist.
  3. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei mindestens drei Grabenstrukturen (4A bis 4C) aufeinander gestapelt sind.
  4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der Grabenboden (9) keine Dotierstoffzone aufweist.
  5. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Dotierstoffzone (7) eine Ladungskompensationszone (10) der Driftstreckenstruktur (3) ist.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die laterale Breite bD der komplementär dotierten Dotierstoffzone (7) kleiner ist als die Grabenbreite bG in der Driftstrecke (8) mit bD ≤ 1/2bG und kleiner ist als die Mesabreite bM der zwischen den Grabenstrukturen (4) angeordneten Mesastrukturen (11) der Driftstrecke (3) mit bD ≤ 1/2bM.
  7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Gesamttiefe h der gestapelten Grabenstruktur (18) der Durchbruchspannung des Halbleiterbauelements (1) angepasst ist.
  8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der Halbleiterkörper (2) aus Silizium besteht und die Dotierstoffdosis CD in der Driftstrecke (8) und in der Dotierstoffzone (7) kleiner als die Durchbruchsladung CL mit CD ≤ CL von Silizium mit CL = 2 × 1012 cm–2 ist.
  9. Halbleiterbauelement nach einem der vorhergehenden Anspräche, wobei das Halbleitermaterial (17) in der gestapelten Grabenstruktur (18) monokristallin ist und den gleichen Leitungstyp und annähernd die gleiche Dotierstoffkonzentration wie das Driftstreckenmaterial aufweist.
  10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei das Halbleiterbauelement ein Leistungstransistor mit vertikalem oder lateralem Stromfluss bezogen auf die Oberfläche (22) des Halbleiterkörpers (2) ist.
  11. Verfahren zur Herstellung von mehreren Halbleiterchips für Halbleiterbauelemente (1) mit Grabenstruktur (4), wobei das Verfahren aufweist: a) Aufbringen einer ersten Epitaxieschicht (15A) aus Driftstreckenmaterial (12) für eine Driftstreckenstruktur (3) auf einen Halbleiterwafer (19) aus einem Halbleiterkörper (2) für Feldeffektbauelemente; b) Einbringen einer ersten Grabenstruktur (4A) in die erste Epitaxieschicht (15A); c) Belegen der Grabenwände (5, 6) mit einer ersten Vorbelegung (20A), die einen zu dem Leitungstyp des Driftstreckenmaterials (12) komplementären Leitungstyp aufweist; d) Eindiffusion des Dotierstoffes aus der Vorbelegung (20A) in die Grabenwände (5, 6) oder in situ mit nachfolgendem Epitaxieschritt; e) epitaxiales Aufwachsen einer weiteren Epitaxieschicht (15B) unter Auffüllen der ersten Grabenstruktur (4A) mit einem Halbleitermaterial (17); f) Wiederholen der Schritte b) bis e) bis ein vorgegebenes Gesamtaspektverhältnis (AG) aus Tiefe h der Grabenstruktur (4) und Grabenbreite bG von gestapelten Grabenstrukturen (4A bis 4E) erreicht ist.
  12. Verfahren zur Herstellung von mehreren Halbleiterbauelementen (1), wobei das Verfahren weiterhin aufweist: – Herstellung von Halbleiterchips gemäß Anspruch 11 oder Anspruch 29; – Aufbringen der Halbleiterchips auf einen Bauelementträger mit mehreren Außenkontakten in mehreren Halbleiterbauteilpositionen; – Verbinden von Bauelementelektroden der Halbleiterchips mit Kontaktanschlussflächen des Bauelementträgers, die mit Außenkontakten des Halbleiterbauelements (1) elektrisch in Verbindung stehen; – Aufbringen eines Halbleiterbauelementgehäuses unter Einschließen der einzelnen Halbleiterchips und der Verbindungselemente; – Auftrennen des Bauelementträgers in einzelne Halbleiterbauelemente (1).
  13. Verfahren nach Anspruch 11, wobei beim Einbringen von gestapelten Grabenstrukturen (18) eine gestapelte Grabenstruktur (4B bis 4E) kongruent zu einer darunter angeordneten Grabenstruktur (4A bis 4D) ausgerichtet wird.
  14. Verfahren nach Anspruch 11 oder 12, wobei zum Aufbringen einer ersten Epitaxieschicht (15A) für das Driftstreckenmaterial auf ein hochleitendes Substrat (14) eines Halbleiterkörpers (2) eine schwächer dotierte erste Epitaxieschicht (15A) aufgewachsen wird.
  15. Verfahren nach einem der Ansprüche 11 bis 13, wobei vor dem Einbringen einer ersten Grabenstruktur (4A) in das Driftstreckenmaterial eine erste atzresistente und strukturierte Maskierungsschicht (16A) aufgebracht wird, die das Driftstreckenmaterial in den Bereichen abdeckt, in denen keine Grabenstruktur (4A) einzubringen ist und die Fenster (34) in den Bereichen aufweist, in denen. erste Grabenstrukturen (4A) einzubringen sind.
  16. Verfahren nach einem der Ansprüche 11 bis 14, wobei zum Einbringen von Grabenstrukturen (4A bis 4E) eine anisotrope Ätzung durchgeführt wird.
  17. Verfahren nach einem der Ansprüche 11 bis 15, wobei zum Einbringen von Grabenstrukturen (4A bis 4E) eine trockene reaktive Ionenätzung durchgeführt wird.
  18. Verfahren nach einem der Ansprüche 11 bis 16, wobei zum Belegen der Grabenwände (5, 6) mit einer Vorbelegung, eine Ionenimplantation unter einem derartigen Ionenimplantationswinkel (α) durchgeführt wird, dass ein vernachlässigbar geringer Anteil an Dotierstoff den Grabenboden (9) der Grabenstruktur (4A) erreicht.
  19. Verfahren nach einem der Ansprüche 11 bis 16, wobei ein Dotierstofftransport von einem Dotierstoffspender zu den Grabenstrukturen (4) mit anschließendem Freiätzen der Grabenböden (9A bis 9E) erfolgt, so dass am Grabenboden (9) auf Driftstreckenmaterial zugegriffen werden kann, während die Grabenwände (5, 6) mit dem Dotierstoff der Vorbelegung belegt werden.
  20. Verfahren nach einem der Ansprüche 11 bis 16, wobei zum Belegen der Grabwände (5, 6) eine epitaktische Halbleiterschicht abgeschieden wird mit anschließendem Freiätzen der Grabenböden (9A bis 9E), so dass am Grabenboden (9) auf Driftstreckenmaterial zugegriffen werden kann, während die Grabenwände (5, 6) mit dem Dotierstoff vorbelegt werden.
  21. Verfahren nach einem der Ansprüche 14 bis 19, wobei vor dem epitaxialen Aufwachsen einer weiteren Epitaxieschicht (15B) unter Auffüllen der ersten Grabenstruktur (4A) mit dem Halbleitermaterial (17) die erste ätzresistente und strukturierte Maskierungsschicht (16A) entfernt wird.
  22. Verfahren nach Anspruch 19 oder Anspruch 20, wobei als Dotierstoffspender eine Feststoffplatte eingesetzt wird, die zwischen den Halbleiterwafern (19) positioniert wird.
  23. Verfahren nach Anspruch 19 oder Anspruch 20, wobei als Dotierstoffspender ein Feststoff, der mit den zu dotierenden Halbleiterwafern (19) in ein Vakuum eingeschlossen wird, eingesetzt wird.
  24. Verfahren nach einem der Ansprüche 16 bis 22, wobei als Dotierstoffspender für eine Akzeptordotierung ein B2O3 oder ein BN oder ein mit Bor dotiertes Siliziumpulver eingesetzt wird.
  25. Verfahren nach einem der Ansprüche 19 bis 22, wobei der Dotierstoff für eine Akzeptordotierung als Gasphasenbelegung in einem Bor-haltigen Prozessgas enthalten ist.
  26. Verfahren nach einem der Ansprüche 11 bis 24, wobei zur Feinjustierung der Ladungsträgerkompensation zwischen dem Driftstreckenmaterial (12) und den komplementär leitenden Ladungskompensationszonen (10) nach Fertigstellung des Halbleiterwafers (19) mit Halbleiterbauelementstrukturen die Störstellenkonzentration im Driftstreckenbereich mittels Protonen-Implantation abgeglichen wird.
  27. Verfahren nach einem der Ansprüche 11 bis 16, wobei die Grabenwände (5, 6) mittels einer chemischen Gasphasenabscheidung (CVD) mit einer Vorbelegung (20A) als Dotierstoffquelle belegt werden.
  28. Verfahren nach einem der Ansprüche 11 bis 16, wobei die Grabenwände (5, 6) mit einer den Dotierstoff aufweisenden Oxidschicht als Dotierstoffquelle belegt werden.
  29. Verfahren nach einem der Ansprüche 11 bis 27, wobei die Belegung mit einer Dotierstoffquelle bei einer geringerer Temperatur erfolgt als die nachfolgende Eindiffusion des Dotierstoffs in die Grabenwände (5, 6).
  30. Verfahren nach einem der Ansprüche 11 bis 28, wobei vor der Eindiffusion des Dotierstoffs aus der Dotierstoffquelle diese im Bodenbereich der Grabenstruktur (4) vollständig und im Grabenwandbereich höchstens teilweise entfernt wird.
  31. Verfahren nach einem der Ansprüche 11 bis 29, wobei die Eindiffusion des Dotierstoffs in das Driftstreckenmate rial der Grabenwände (5, 6) bei Diffusionstemperaturen TD zwischen 800°C ≤ TD ≤ 1150°C durchgeführt wird.
  32. Verfahren nach einem der Ansprüche 11 bis 30, wobei zum Auffüllen der Grabenstrukturen (4A bis 4E) mit einem Halbleitermaterial (17) ein epitaxiales Wachstum des monokristallinen Siliziummaterials mindestens vom Grabenboden (9) aus durchgeführt wird.
  33. Verfahren nach einem der Ansprüche 11 bis 29, wobei zum Auffüllen der Grabenstrukturen (4A bis 4E) mit einem Halbleitermaterial (17) ein epitaktisches Wachstum des monokristallinen Siliziummaterials von den Trenchseitenwänden (5, 6) und vom Grabenboden (9) aus erfolgt, wobei die erste ätzresistente und strukturierende Maskenschicht (16A bis 16E) vor dem epitaktischen Aufwachsen der monokristallinen Siliziumschicht nicht entfernt wird.
  34. Verfahren nach einem der Ansprüche 11 bis 29, wobei zum Auffüllen der Grabenstrukturen (4A bis 4E) mit einem Halbleitermaterial (17) ein epitaktisches Wachstum des monokristallinen Siliziummaterials vom Grabenboden (9) aus erfolgt, wobei die erste ätzresistente und strukturierende Maskenschicht (16A bis 16E) vor dem epitaktischen Aufwachsen der monokristallinen Siliziumschicht nicht entfernt wird.
  35. Verfahren nach einem der Ansprüche 11 bis 30, wobei zum Auffüllen der Grabenstrukturen (4A bis 4E) mit einem Halbleitermaterial (17) ein epitaxiales Wachstum des monokristallinen Siliziummaterials mindestens vom Grabenboden (9) und von den Grabenwänden (5, 6) aus durchge führt wird und ein überhöhendes epitaxiales Wachstum durchgeführt wird und anschließend der Halbleiterwafer an seiner Oberseite unter Bildung einer eingeebneten weitere Epitaxieschicht (15B bis 15E) auf seiner Oberseite (22) bearbeitet wird.
DE102007026745A 2007-06-06 2007-06-06 Halbleiterbauelement und Verfahren zur Herstellung desselben Expired - Fee Related DE102007026745B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102007026745A DE102007026745B4 (de) 2007-06-06 2007-06-06 Halbleiterbauelement und Verfahren zur Herstellung desselben

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102007026745A DE102007026745B4 (de) 2007-06-06 2007-06-06 Halbleiterbauelement und Verfahren zur Herstellung desselben

Publications (2)

Publication Number Publication Date
DE102007026745A1 DE102007026745A1 (de) 2008-12-24
DE102007026745B4 true DE102007026745B4 (de) 2009-05-20

Family

ID=40030557

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007026745A Expired - Fee Related DE102007026745B4 (de) 2007-06-06 2007-06-06 Halbleiterbauelement und Verfahren zur Herstellung desselben

Country Status (1)

Country Link
DE (1) DE102007026745B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130307058A1 (en) 2012-05-18 2013-11-21 Infineon Technologies Austria Ag Semiconductor Devices Including Superjunction Structure and Method of Manufacturing
DE102017102127B4 (de) * 2017-02-03 2023-03-09 Infineon Technologies Ag Verfahren zum Herstellen von Halbleitervorrichtungen unter Verwendung einer Epitaxie und Halbleitervorrichtungen mit einer lateralen Struktur
DE102018130444A1 (de) * 2018-11-30 2020-06-04 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
DE102018132435B4 (de) * 2018-12-17 2021-01-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements
JP7092057B2 (ja) * 2019-01-28 2022-06-28 株式会社デンソー 半導体装置
EP3916761A1 (de) * 2020-05-27 2021-12-01 Infineon Technologies Austria AG Verfahren zur herstellung einer superjunction-vorrichtung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843959A1 (de) * 1998-09-24 2000-04-06 Siemens Ag Verfahren zum Herstellen eines Halbleiterbauelements
DE102006034678B3 (de) * 2006-07-24 2007-11-29 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19843959A1 (de) * 1998-09-24 2000-04-06 Siemens Ag Verfahren zum Herstellen eines Halbleiterbauelements
DE102006034678B3 (de) * 2006-07-24 2007-11-29 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben

Also Published As

Publication number Publication date
DE102007026745A1 (de) 2008-12-24

Similar Documents

Publication Publication Date Title
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102009038731B4 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE102005008495B4 (de) Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip
DE102012105685B4 (de) Halbleiterbauelement mit Spannungskompensationsstruktur
DE102012216969B4 (de) Halbleiterbauelement mit einem Halbleitervia und Verfahren zum Herstellen eines Halbleiterbauelements
DE19843959A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102011108151A1 (de) Trench - superjunction - mosfet mit dünnem epi - prozess
DE102016124968B4 (de) Ausbilden von Siliziumoxidschichten durch Oxidation mit Radikalen
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE102017115412A1 (de) Verfahren zur Herstellung eines Supberjunctionbauelements
DE102009033313A1 (de) Reduzierte Prozessempfindlichkeit von Elektroden-Halbleiter-Gleichrichtern
DE102012209429A1 (de) Leistungshalbleiterbauelement mit hoher spannungsfestigkeit
DE102007027519A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102007026745B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102014104201A1 (de) Eine Siliziumkarbidvorrichtung und ein Verfahren zum Ausbilden einer Siliziumkarbidvorrichtung
DE102017127856B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements und Leistungshalbleiterbauelement
DE102016104327A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102011053147A1 (de) Grabenstrukturen in direktem kontakt
DE102018130927A1 (de) Halbleiterbauelement mit integriertem pn-Dioden-Temperatursensor
EP1074052A1 (de) Lateraler hochvolt-seitenwandtransistor
DE102007044414A1 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE102014115321A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung mittels einer Ausrichtungsschicht
DE102005048447B4 (de) Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: DERZEIT KEIN VERTRETER BESTELLT

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee