DE102011053147A1 - Grabenstrukturen in direktem kontakt - Google Patents

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Abstract

Eine Halbleiterstruktur (10) enthält ein Halbleitersubstrat (12) von einer ersten Leitfähigkeit, eine Epitaxialschicht (14) von einer zweiten Leitfähigkeit auf dem Substrat (12) und eine zwischen dem Substrat (12) und der Epitaxialschicht (14) angeordnete vergrabene Schicht (16) von der zweiten Leitfähigkeit. Eine erste Grabenstruktur (17) erstreckt sich durch die Epitaxialschicht (14) und die vergrabene Schicht (16) zu dem Substrat (12) und enthält eine Seitenwandisolation (22) und leitendes Material (24) in elektrischem Kontakt mit dem Substrat (12) an einem Boden (26) der ersten Grabenstruktur (17). Eine zweite Grabenstruktur (18) erstreckt sich durch die Epitaxialschicht (14) zu der vergrabenen Schicht (16) und enthält eine Seitenwandisolation (28) und leitendes Material (30) in elektrischem Kontakt mit der vergrabenen Schicht (16) an einem Boden (32) der zweiten Grabenstruktur (18). Ein Gebiet (38) aus Isoliermaterial erstreckt sich seitlich von dem leitenden Material (24) der ersten Grabenstruktur (17) zu dem leitenden Material (30) der zweiten Grabenstruktur (18) und erstreckt sich in Längsrichtung zu einer wesentlichen Tiefe (DT2) der zweiten Grabenstruktur (18).

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Einige Arten von integrierten MOS-Leistungstransistoren weisen eine n-dotierte vergrabene Schicht auf, die von einem stark n-dotierten Sinker kontaktiert wird. Ein n-dotierter Sinker, der auf das Innere eines Grabens beschränkt ist und durch eine dünne Oxidschicht seitlich isoliert ist, reduziert den Zellabstand im Vergleich zu durch Diffusion ausgebildeten Sinkern. Die gleichen integrierten MOS-Leistungstransistoren weisen in der Regel einen p-dotierten Sinker- oder Substratkontakt an der Peripherie und zwischen zwei benachbarten MOS-Leistungstransistoren auf, um die Transistoren elektrisch voneinander zu isolieren. Der Substratkontakt ist ebenfalls herkömmlicherweise in einem Graben beschränkt und durch isolierte Seitenwände seitlich isoliert. Die Mesa des Halbleitermaterials zwischen den Sinkern ist jedoch potentialfrei. Somit können Kanäle sowohl vom p-Typ als auch vom n-Typ in diesen Gebieten entstehen. Die isolierten Seitenwände müssen dick genug sein, um die Höchstspannung dieser parasitären Bauelemente zu blockieren. Beispielsweise wird in der Regel eine Oxiddicke von 700 nm verwendet, um einen geeigneten Spannungsschutz sicherzustellen. Die nachfolgende Verarbeitung zum Öffnen des Oxids am Boden der Gräben führt zu einer erheblichen Verdünnung des Seitenwandoxids auf etwa 450 nm am oberen Teil der Gräben. Höhere Blockierspannungen erfordern noch dickere Oxide, die eine Beanspruchung verursachen, die zu Kristalldefekten führen kann. Die Angabe einer Grabenstruktur, die eine höhere Blockierspannung bei der gleichen Oxiddicke während der Bearbeitung gestattet, als auch ein Herstellungsverfahren einer solchen Struktur sind Aufgabe der Erfindung. Die Aufgabe wird gelöst durch die Lehre der unabhängigen Ansprüche. Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
  • Die potentialfreie Mesa des Halbleitermaterials zwischen benachbarten Sinkern vom n-Typ und vom p-Typ bewirkt ebenso parasitäre Kapazitäten zwischen den Sinkern vom n-Typ und vom p-Typ, die aufgrund der Entstehung von Inversions- und Akkumulationskanälen viel höher sind als Kapazitäten zwischen breit beabstandeten diffundierten Sinkern. Weiterhin verbrauchen die Sinkerabschlussgebiete vom n-Typ und vom p-Typ eines herkömmlichen Leistungstrasistorarrays im Allgemeinen 2 × 3 μm pro Graben und erfordern eine Beabstandung von 6 μm. Bearbeitungsbeschränkungen erfordern oftmals, dass die Sinkergräben vom n-Typ und vom p-Typ geschlossene Ringe sind. Durch Reduzieren der Anzahl von Ringen können somit der Platz und dadurch Kosten eingespart werden.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform einer Halbleiterstruktur enthält die Struktur ein Halbleitersubstrat von einer ersten Leitfähigkeit, eine Epitaxialschicht von einer zweiten Leitfähigkeit auf dem Substrat und eine zwischen dem Substrat und der Epitaxialschicht angeordnete vergrabene Schicht von der zweiten Leitfähigkeit. Eine erste Grabenstruktur erstreckt sich durch die Epitaxialschicht und die vergrabene Schicht zu dem Substrat und enthält eine Seitenwandisolation und leitendes Material im elektrischen Kontakt mit dem Substrat an einem Boden der ersten Grabenstruktur. Eine zweite Grabenstruktur erstreckt sich durch die Epitaxialschicht zu der vergrabenen Schicht und enthält eine Seitenwandisolation und leitendes Material in elektrischem Kontakt mit der vergrabenen Schicht an einem Boden der zweiten Grabenstruktur. Ein Gebiet aus Isoliermaterial erstreckt sich seitlich von dem leitenden Material der ersten Grabenstruktur zu dem leitenden Material der zweiten Grabenstruktur und erstreckt sich in Längsrichtung zu einer wesentlichen Tiefe der zweiten Grabenstruktur.
  • Gemäß einer Ausführungsform eines Verfahrens zum Ausbilden einer Halbleiterstruktur beinhaltet das Verfahren das Bereitstellen eines Halbleitersubstrats von einer ersten Leitfähigkeit, Ausbilden einer vergrabenen Schicht von einer zweiten Leitfähigkeit auf oder teilweise oder ganz in dem Substrat und Ausbilden einer Epitaxialschicht von einer zweiten Leitfähigkeit auf dem Substrat, sodass die vergrabene Schicht zwischen dem Substrat und der Epitaxialschicht angeordnet ist. Das Verfahren beinhaltet weiterhin das Ausbilden einer ersten Grabenstruktur, die sich durch die Epitaxialschicht und die vergrabenen Schicht zu dem Substrat erstreckt, wobei eine Seitenwandisolation und ein erstes leitendes Material in elektrischem Kontakt mit dem Substrat an einem Boden der ersten Grabenstruktur stehen. Das Verfahren beinhaltet weiterhin das Ausbilden einer zweiten Grabenstruktur, die sich durch die Epitaxialschicht zu der vergrabenen Schicht erstreckt, wobei eine Seitenwandisolation und ein zweites leitendes Material in elektrischem Kontakt mit der vergrabenen Schicht an einem Boden der zweiten Grabenstruktur stehen und Ausbilden eines Gebiets aus Isoliermaterial, das sich seitlich von dem ersten leitenden Material zu dem zweiten leitenden Material erstreckt und sich in Längsrichtung zu einer Tiefe in geringerer Nähe zu dem Boden der zweiten Grabenstruktur als eine obere Oberfläche der Epitaxialschicht erstreckt.
  • Gemäß einer weiteren Ausführungsform einer Halbleiterstruktur enthält die Struktur ein Substrat von einer ersten Leitfähigkeit, eine Epitaxialschicht von einer zweiten Leitfähigkeit auf dem Substrat und eine zwischen dem Substrat und der Epitaxialschicht angeordnete vergrabene Schicht von der zweiten Leitfähigkeit. Eine erste Grabenstruktur erstreckt sich durch die Epitaxialschicht und die vergrabene Schicht zu dem Substrat, wobei ein erstes leitendes Material in elektrischem Kontakt mit dem Substrat steht. Eine zweite Grabenstruktur erstreckt sich durch die Epitaxialschicht zu der vergrabenen Schicht, wobei ein zweites leitendes Material in elektrischem Kontakt mit der vergrabenen Schicht steht. Ein oxidiertes Gebiet aus Halbleitermaterial erstreckt sich seitlich von einer der zweiten Grabenstruktur zugewandten Seite des ersten leitenden Materials zu einer der ersten Grabenstruktur zugewandten Seite des zweiten leitenden Materials, sodass das Gebiet zwischen der ersten und zweiten Grabenstruktur bis zu einer wesentlichen Tiefe der zweiten Grabenstruktur im Wesentlichen von Halbleitermaterial frei ist.
  • Gemäß einer Ausführungsform einer integrierten Schaltung enthält die integrierte Schaltung ein Substrat von einer ersten Leitfähigkeit, eine Epitaxialschicht von einer zweiten Leitfähigkeit auf dem Substrat, eine zwischen dem Substrat und der Epitaxialschicht angeordnete vergrabene Schicht von der zweiten Leitfähigkeit und einen an einem Gebiet des Substrats ausgebildeten Transistor. Eine erste Grabenstruktur erstreckt sich durch die Epitaxialschicht und die vergrabene Schicht zu dem Substrat, um den Transistor elektrisch von benachbarten Transistoren zu isolieren. Die erste Grabenstruktur enthält ein erstes leitendes Material in elektrischem Kontakt mit dem Substrat. Eine zweite Grabenstruktur erstreckt sich durch die Epitaxialschicht zu der vergrabenen Schicht. Die zweite Grabenstruktur enthält ein zweites leitendes Material in elektrischem Kontakt mit der vergrabenen Schicht. Eine oxidierte Mesa aus Halbleitermaterial erstreckt sich seitlich von dem ersten leitenden Material zu dem zweiten leitenden Material und erstreckt sich in Längsrichtung zu einer Tiefe in geringerer Nähe zu dem Boden der zweiten Grabenstruktur als eine obere Oberfläche der Epitaxialschicht.
  • Gemäß einer Ausführungsform eines Leistungstransistors enthält der Leistungstransistor ein in einem Halbleitersubstrat ausgebildetes Sourcegebiet von einer ersten Leitfähigkeit, ein über dem Sourcegebiet angeordnetes Bodygebiet von einer zweiten Leitfähigkeit, ein über dem Bodygebiet angeordnetes Driftgebiet von der ersten Leitfähigkeit, sodass das Bodygebiet zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist, und eine Gatestruktur, die sich durch das Driftgebiet und das Bodygebiet in das Sourcegebiet erstreckt. Eine erste Grabenstruktur erstreckt sich durch das Driftgebiet und das Bodygebiet zu dem Sourcegebiet. Die erste Grabenstruktur enthält ein erstes leitendes Material in elektrischem Kontakt mit dem Sourcegebiet. Eine zweite Grabenstruktur erstreckt sich durch das Driftgebiet zu dem Bodygebiet. Die zweite Grabenstruktur enthält ein zweites leitendes Material in elektrischem Kontakt mit dem Bodygebiet. Ein oxidiertes Gebiet aus Halbleitermaterial erstreckt sich seitlich von einer der zweiten Grabenstruktur zugewandten Seite des ersten leitenden Materials zu einer der ersten Grabenstruktur zugewandten Seite des zweiten leitenden Materials und erstreckt sich in Längsrichtung zu einer Tiefe in geringerer Nähe zu dem Boden der zweiten Grabenstruktur als eine obere Oberfläche des Driftgebiets.
  • Der Fachmann erkennt bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu, wobei stattdessen die Betonung auf die Darstellung der Prinzipien der Erfindung gelegt wird. Zudem bezeichnen in den Figuren gleiche Referenzzahlen entsprechende Teile. Es zeigen:
  • 1 eine Draufsicht auf eine Halbleiterstruktur gemäß einer Ausführungsform von oben nach unten;
  • 2 eine schematische Querschnittsansicht der Halbleiterstruktur in 1;
  • 313 schematische Querschnittsansichten der Halbleiterstruktur in 1 während anderer Prozessschritte gemäß verschiedener Ausführungsformen;
  • 1418 Draufsichten auf verschiedene Grabenstrukturorientierungen für die Halbleiterstruktur von 1 von oben nach unten gemäß verschiedener Ausführungsformen;
  • 19 eine schematische Querschnittsansicht einer integrierten Schaltung, die die Halbleiterstruktur in 1 enthält, gemäß einer Ausführungsform;
  • 20 eine schematische Querschnittsansicht eines Leistungstransistors, der die Halbleiterstruktur in 1 enthält, gemäß einer Ausführungsform.
  • AUSFÜHRLICHE BESCHREIBUNG
  • 1 veranschaulicht eine Draufsicht auf eine Halbleiterstruktur 10 von oben nach unten, z. B. zur Verwendung beim Konstruieren von Transistoren wie etwa MOS-Leistungstransistoren. 2 veranschaulicht eine Querschnittsansicht der in 1 gezeigten Halbleiterstruktur 10 entlang der mit A-A' bezeichneten Linie mit leitenden Kontakten, die lediglich zur Vereinfachung der Darstellung in 1 nicht gezeigt sind. Die Halbleiterstruktur 10 enthält ein Halbleitersubstrat 12 von einer ersten Leitfähigkeit, z. B. p-Typ oder alternativ n-Typ. Eine Epitaxialschicht 14 von der entgegengesetzten Leitfähigkeit (n-Typ für ein Substrat vom p-Typ und p-Typ für ein Substrat vom n-Typ) wird auf dem Substrat 12 aufgewachsen. MOS-Leistungstransistoren oder andere Arten von Transistorbauelementen können mindestens teilweise in der Epitaxialschicht 14 hergestellt werden, wie hierin später beschrieben wird.
  • Zwischen der Epitaxialschicht 14 und dem Substrat 12 ist eine vergrabene Schicht 16 von der gleichen Leitfähigkeit wie die Epitaxialschicht 14 angeordnet. Die Halbleiterstruktur 10 enthält auch eine erste tiefere Grabenstruktur 17 und eine flachere Grabenstruktur 18. Die tiefere Grabenstruktur 17 enthält einen Graben, der sich durch die Epitaxialschicht 14 und die vergrabene Schicht 16 zu dem Substrat 12 in eine Tiefe DT1 von der oberen Oberfläche 20 der Epitaxialschicht 14 erstreckt. Der tiefere Graben ist oxidiert, um eine Isolation 22 auf den Seitenwänden des Grabens auszubilden. Die Isolation auf dem Boden wird beseitigt und der Graben mit leitendem Material 24 gefüllt, um einen elektrischen Kontakt mit dem Substrat 12 am Boden 26 des Grabens auszubilden. Die flachere Grabenstruktur 18 weist einen Graben auf, der sich durch die Epitaxialschicht 14 zu der vergrabenen Schicht 16 in einer Tiefe DT2 von der oberen Oberfläche 20 der Epitaxialschicht 14 erstreckt, aber nicht zu dem Substrat 12 wie der tiefere Graben. Auch der flachere Graben weist eine Seitenwandisolation 28 auf, wobei die Bodenisolation beseitigt ist. Der flachere Graben wird mit leitendem Material 30 gefüllt, sodass ein elektrischer Kontakt mit der vergrabenen Schicht 16 am Boden 32 des flacheren Grabens hergestellt wird, wo die Isolation beseitigt wurde. Ein erster leitender Kontakt 34 wird elektrisch mit dem leitenden Material 22 der tieferen Grabenstruktur 17 verbunden, und ein zweiter leitender Kontakt 36 wird elektrisch mit dem leitenden Material 30 der flacheren Grabenstruktur 18 verbunden. Der erste und zweite leitende Kontakt 34, 36 sind elektrisch voneinander isoliert.
  • Die tiefere Grabenstruktur 17 liefert einen elektrischen Leitungspfad zu dem Substrat 12, der eine Leitfähigkeit aufweist, und die flachere Grabenstruktur 18 liefert einen elektrischen Leitungspfad zu der vergrabenen Schicht 16, der die entgegengesetzte Leitfähigkeit aufweist. Die Seitenwandisolation 22 der tieferen Grabenstruktur 17 stellt sicher, dass das leitende Füllmaterial 24 in dem tieferen Graben elektrisch von der Epitaxialschicht 14 und der vergrabenen Schicht 16 isoliert ist. Die Seitenwandisolation 28 der flacheren Grabenstruktur 18 stellt analog sicher, dass das leitende Füllmaterial 30 in dem flacheren Graben elektrisch von der Epitaxialschicht 14 isoliert ist.
  • Die isolierten Seitenwände der Grabenstrukturen, die einander zugewandt sind, bilden ein Gebiet 38 aus Isoliermaterial, das sich seitlich von der Seite des leitenden Materials 24 in dem tieferen Graben zu der zugewandten Seite des leitenden Materials 28 in dem flacheren Graben erstreckt und sich in Längsrichtung zu einer wesentlichen Tiefe der flacheren Grabenstruktur 18 erstreckt. Das heißt, die benachbarten Gebiete der Grabenseitenwandisolation stehen über den größten Teil der Tiefe (DT2) der flacheren Grabenstruktur 18 in direktem Kontakt. Dieses Gebiet 38 aus Isoliermaterial wird ausgebildet, indem die Mesa aus Halbleitermaterial, die zwischen den benachbarten Gräben angeordnet ist, isoliert wird. Bei einer Ausführungsform ist das oxidierte Gebiet aus Halbleitermaterial 38 zwischen dem ersten und zweiten leitenden Material 24, 30 der Grabenstrukturen 17, 18 etwa 1,2 μm oder weniger dick. Der Abstand zwischen den Grabenstrukturen 17, 18 wird ausreichend klein gewählt, sodass die Mesa aus Halbleitermaterial zwischen den Gräben während eines folgenden thermischen Oxidationsprozesses vollständig oxidiert wird. Die Oxiddicke kann durch Prozess und Anlage innerhalb Grenzen variiert werden, indem einfach der Abstand zwischen den Gräben in dem Layout variiert wird. Beispielsweise ergibt ein Grabenabstand von 0,6 μm eine Oxiddicke von etwa 1,2 μm zwischen dem leitenden Material 24, 30 der Grabenstrukturen 17, 18 und eine Oxiddicke von zum Beispiel 0,7 μm an den äußeren Grabenseitenwänden.
  • Allgemein können die mit dem Ausbilden der Grabenstrukturen 17, 18 assoziierten Prozessparameter, wie zum Beispiel die Grabenabschrägung, so gewählt werden, dass sich das zwischen dem tieferen und flacheren Graben angeordnete Mesagebiet aus oxidiertem Halbleitermaterial 38 sich in Längsrichtung zu einer Tiefe (DMESA_OX) in geringerer Nähe zu dem Boden 32 der flacheren Grabenstruktur 18 erstreckt als die obere Oberfläche 20 der Epitaxialschicht 14. Als solches kann einiges von dem zwischen zugewandten isolierten Seitenwänden der Grabenstrukturen 17, 18 angeordnetes Halbleitermaterial zu dem Boden 32 der flacheren Grabenstruktur 18 hin unoxidiert bleiben. Alternativ wird die ganze Mesa aus Halbleitermaterial über die ganze Tiefe der flacheren Grabenstruktur 18 oxidiert, wie in 2 gezeigt. Gemäß der vorliegenden Ausführungsform erstreckt sich das oxidierte Gebiet aus Halbleitermaterial 38 in Längsrichtung von der oberen Oberfläche 20 der Epitaxialschicht 14 zu der vergrabenen Schicht 16. In jedem Fall minimiert die Halbleiterstruktur 10 elektrisch potentialfreie Gebiete aus Halbleitermaterial zwischen benachbarten Gräben und vergrößert deshalb die Durchschlagspannung. Die Halbleiterstruktur 10 reduziert auch die Transistorzelllayoutgröße durch Eliminieren der meisten oder der ganzen potentialfreien Mesa aus Halbleitermaterial zwischen benachbarten Grabenstrukturen 17, 18. Auch eine parasitäre Kapazität zwischen dem leitenden Füllmaterial 24, 20 von benachbarten Grabenstrukturen 17, 18 und den Halbleitergebieten wird reduziert.
  • Die 313 zeigen Querschnittsansichten von mehreren Ausführungsformen des Herstellens der Halbleiterstruktur 10. In 3 wird das Halbleitersubstrat 12 von der ersten Leitfähigkeit bereitgestellt, und die Epitaxialschicht 14 von der entgegengesetzten Leitfähigkeit wird auf dem Substrat 12 ausgebildet und die vergrabene Schicht 16 von der gleichen Leitfähigkeit wie die Epitaxialschicht 14 wird zwischen dem Substrat 12 und der Epitaxialschicht 14 ausgebildet. Die vergrabene Schicht 16 kann über einen beliebigen geeigneten herkömmlichen Prozess ausgebildet werden wie etwa Implantieren von Dotierstoffen vom n-Typ wie etwa Phosphor, Arsen oder Antimon in das Substrat vom p-Typ und Tempern, oder durch Ausdiffundierung, Aufwachsen der Epitaxialschicht 14 und weitere Ausdiffundierung in das Substrat 12 und die Epitaxialschicht 14 und so weiter.
  • 4 zeigt einen tieferen Graben 40 und einen flacheren Graben 42, die zur gleichen Zeit geätzt werden. Es wird eine Hartmaskenschicht 44 bereitgestellt und strukturiert, um als eine Ätzmaske zu dienen. Der tiefere und flachere Graben 40, 42 werden dann zum Beispiel über einen Prozess der Reaktiven Ionenätzung (RIE) anisotrop geätzt. Der tiefere Graben 40 für den Substratkontakt kann breiter gewählt werden, um eine größere Tiefe als der flachere Graben 42 zu erhalten, wenn die Gräben 40, 42 über den gleichen Grabenätzprozess geätzt werden. Bei einer Ausführungsform ist der tiefere Graben 40 etwa 20% bis 50% breiter als der flachere Graben 42.
  • Die 56 zeigen eine alternative Ausführungsform, bei der die Gräben 40, 42 in separaten Prozesssequenzen ausgebildet werden. Gemäß dieser Ausführungsform definiert die Hartmaskenschicht 44 Gebiete zum Ausbilden der Gräben 40, 42. Beide Gräben 40, 42 werden zur gleichen Zeit zu einer ersten Tiefe geätzt, zum Beispiel der gewünschten Tiefe DT2 des flacheren Grabens 42, wie in 5 gezeigt. Der flachere Graben 42 wird dann zum Beispiel durch Füllung des flacheren Grabens 42 mit einem geeigneten Ätzmaskenmaterial 46 wie etwa Kohlenstoff maskiert. Der Grabenätzprozess wird wieder aufgenommen, sodass der tiefere Graben 40 zu der gewünschten Tiefe (DT1) geätzt wird, während der flachere Graben 42 maskiert wird, um ein weiteres Ätzen in dem maskierten Gebiet zu verhindern, wie in 6 gezeigt. Das Ätzmaskenmaterial 46 wird von dem flacheren Graben 42 entfernt, nachdem der tiefere Graben 40 auf die gewünschte Tiefe geätzt ist. Gemäß dieser Ausführungsform ist keine präzise Steuerung verschiedener Ätztiefen für verschiedene Grabenbreiten erforderlich, da die Gräben in separaten Prozesssequenzen ausgebildet werden.
  • In jedem Fall kann eine Grabenätzung vor und nach der Ausbildung der Seitenwandisolation erfolgen. Im ersten Fall wird ein weiterer Schritt zum Bereitstellen einer Seitenwandisolation für den unteren Teil des tieferen Grabens 40 nach der in 56 gezeigten Grabenätzausführungsform durchgeführt. Gemäß jeder der Grabenätzausfühungsformen erstreckt sich der tiefere Graben 40 von der oberen Oberfläche 20 der Epitaxialschicht 14 zu dem Substrat 12, und der flachere Graben 42 erstreckt sich von der oberen Oberfläche 20 der Epitaxialschicht 14 zu der vergrabenen Schicht 16, aber nicht zu dem Substrat 12. Alternativ können die Gräben 40, 42 in zwei aufeinander folgenden Grabenätzschritten nacheinander geätzt werden.
  • 7 zeigt die Gräben 40, 42 nach einem Oxidationsprozess wie etwa thermische Oxidation. Der Oxidationsprozess oxidiert das Halbleitermaterial entlang der Seiten und dem Boden der Gräben 40, 42, um die Grabenseitenwandisolation 22, 28 bereitzustellen. Der Oxidationsprozess wird so gesteuert, dass die zwischen zugewandten Seiten der Gräben 40, 42 angeordnete Mesa aus epitaxial aufgewachsenem Halbleitermaterial von der oberen Oberfläche 20 der Epitaxialschicht 14 zu einer Tiefe (DMESA_OX) in geringerer Nähe zu dem Boden 26 der flacheren Grabenstruktur 18 als die obere Oberfläche 20 der Epitaxialschicht 14 oxidiert wird. Dementsprechend erstreckt sich das oxidierte Gebiet aus Halbleitermaterial 38 in Längsrichtung zu einer wesentlichen Tiefe der flacheren Grabenstruktur 18. Als solches kann einiges des zwischen zugewandten isolierten Seitenwänden der Grabenstrukturen 17, 18 angeordneten Halbleitermaterials z. B. infolge einer positiven Grabenabschrägung zu dem Boden 32 der flacheren Grabenstruktur 18 unoxidiert bleiben. Alternativ wird die ganze Mesa aus Halbleitermaterial über der ganzen Tiefe (DT2) der flacheren Grabenstruktur 18 oxidiert, wie in 2 und 7 gezeigt. Außerdem kann eine weitere Dielektrikumsschicht wie etwa Oxid oder Nitrid abgeschieden werden, um die Isolationsdicke weiter zu vergrößern.
  • 8 zeigt die Gräben 40, 42, nachdem das Oxid im Boden 26, 32 der Gräben 40, 42 zum Beispiel über einen anisotropen Oxidätzschritt entfernt ist. Falls die Grabenätzhartmaske 44 sich immer noch an ihrem Platz befindet, kann die Hartmaske 44 dazu verwendet werden, die obere Oberfläche 20 der Epitaxialschicht 14 während des Bodengrabenoxidbeseitungsprozesses zu schützen. Das Gebiet des Substrats 12 gerade unter dem tieferen Graben 40 kann dotiert werden, um den Kontaktwiderstand mit dem Substrat 12 zu verbessern. Auch das Gebiet der vergrabenen Schicht 16 gerade unter dem flacheren Graben 42 kann dotiert werden, um den Kontaktwiderstand mit der vergrabenen Schicht 16 zu verbessern.
  • 9 zeigt die Gräben 40, 42 während eines Implantierungsschritts. In die Grabenböden können Dotierstoffe 48, 50 vom p-Typ und/oder n-Typ implantiert werden, zum Beispiel in Abhängigkeit von dem Typ von Polysiliziumdotierung, der zum Verbessern des Kontaktwiderstands verwendet wird. Bei einer Ausführungsform werden Dotierstoffe von der ersten Leitfähigkeit in den Boden 26 des tieferen Grabens 40 implantiert, um die Leitfähigkeit des Substrats 12 in einem Gebiet 50 des Substrats 12 unter dem tieferen Graben 40 zu vergrößern, und Dotierstoffe von der entgegengesetzten Leitfähigkeit werden in den Boden 32 des flacheren Grabens 42 implantiert, um die Leitfähigkeit der vergrabenen Schicht 16 in einem Gebiet 52 der vergrabenen Schicht 16 unter dem flacheren Graben 42 zu vergrößern. Während der Implantierung kann die Oberfläche 20 durch eine Maskenschicht wie etwa einen Teil der Grabenhartmaske 44 oder eine Fotolackschicht maskiert werden.
  • 10 zeigt eine alternative Ausführungsform des Reduzierens des Kontaktwiderstands unter den Gräben 40, 42. Gemäß dieser Ausführungsform ist das den tieferen Graben 40 füllende leitende Material 24 dotiertes Polysilizium, und Dotierstoffe von dem ersten Leitfähigkeitstyp werden aus hochdotiertem Polysilizium in das darunter liegende Gebiet 50 des Substrats 12 ausdiffundiert. Das den flacheren Graben 42 füllende leitende Material 30 ist ebenfalls dotiertes Polysilizium, und Dotierstoffe von dem zweiten Leitfähigkeitstyp werden aus hochdotiertem Polysilizium in das darunter liegende Gebiet 52 der vergrabenen Schicht 16 ausdiffundiert. Beispielsweise kann der flachere Graben 42 mit phosphor- oder arsendotiertem Polysilizium gefüllt sein, das ausdiffundiert wird, um die vergrabene Schicht 16 zu kontaktieren, wenn das Substrat 12 vom p-Typ ist und die vergrabene Schicht 16 vom n-Typ ist. Der tiefere Graben 40 kann mit bordotiertem Polysilizium gefüllt werden, das ausdiffundiert wird, um das Substrat 12 vom p-Typ zu kontaktieren.
  • Bei einer Ausführungsform wird einer der Gräben während einer ersten Polysiliziumabscheidung mit einem nicht-Polysiliziummaterial wie etwa Kohlenstoff und der andere Graben mit dotiertem Polysilizium gefüllt. Der Kohlenstoff wird aus dem einen Graben entfernt, der dann mit einem mit einer geeigneten Leitfähigkeit dotierten Polysilizium gefüllt wird, während der andere Graben maskiert wird. Bei einer anderen Ausführungsform wird das abgeschiedene Polysilizium in einem nachfolgenden maskierten Ätzschritt beseitigt. Bei noch einer weiteren Ausführungsform reicht, falls in dem Bodengebiet von einem oder beiden Gräben ein Silizid oder eine dünne Metallschicht bereitgestellt wird, um ohmsche Kontakte zu dem jeweiligen darunter liegenden Halbleitermaterial bereitzustellen, ein einzelner Polysiliziumabscheidungsschritt aus. Bei noch einer weiteren Ausführungsform werden die Gräben 40, 42 mit einem Metall oder einem Silizid gefüllt.
  • Die 1113 zeigen eine alternative Grabenfüllausführungsform. Gemäß dieser Ausführungsform werden beide Gräben 40, 42 mit einem mit der gleichen Leitfähigkeit dotierten Polysilizium 54 gefüllt, zum Beispiel wie in 11 gezeigt. Das Polysilizium 54 wird dann aus einem der Gräben entfernt und der andere Graben und die Oberfläche 20 der Epitaxialschicht 14 wird mit einer Maske 56 geschützt, zum Beispiel wie in 12 gezeigt. Der unmaskierte Graben wird mit dem mit der entgegengesetzten Leitfähigkeit dotierten Polysilizium 58 gefüllt, während der andere Graben maskiert bleibt, zum Beispiel wie in 13 gezeigt, sodass das Polysilizium 54 in dem tieferen Graben 40 die gleiche Leitfähigkeit wie das Substrat 12 aufweist und das Polysilizium 58 in dem flacheren Graben 42 die gleiche Leitfähigkeit wie die vergrabene Schicht 16 zwischen dem Substrat 12 und der Epitaxialschicht 14 aufweist. Alternativ können ein oder beide Gräben 40, 42 mit einem Metall wie etwa Wolfram oder einem gut leitenden Kohlenstoff oder Kohlenstoffnanoröhren gefüllt werden. In jedem Fall können jeweilige Kontakte 34, 36 zu dem leitenden Material 24, 30 der Grabenstrukturen 17, 18 zusätzlich zu der Ausbildung von aktiven und/oder passiven Bauelementen ausgebildet werden, zum Beispiel wie in 2 gezeigt. Die Grabenstrukturen 17, 18 können in einem sehr frühen Prozessstadium ausgebildet werden, aber auch je nach Abhängigkeit von dem verfügbaren thermischen Budget in einem beliebigen späteren Stadium.
  • Die 1416 zeigen Draufsichten von verschiedenen Orientierungsausführungsformen der Grabenstrukturen 17, 18 von oben nach unten. In 14 erstrecken sich die Grabenstrukturen 17, 18 parallel zueinander. In 15 erstrecken sich die Grabenstrukturen 17, 18 senkrecht zueinander. In 16 erstrecken sich die Grabenstrukturen 17, 18 in einer geraden Linie Ende zu Ende. Eine oder beide der Grabenstrukturen 17, 18 können eine geschlossene Schleife bilden.
  • 17 zeigt eine Draufsicht einer Ausführungsform der Grabenstrukturen 17, 18 von oben nach unten zusammen mit dem Ausbilden eines geschlossenen Rings 60. 18 zeigt eine Draufsicht von oben nach unten einer Ausführungsform der einen geschlossenen Ring 62 bildenden tieferen Grabenstruktur 17 und der flacheren Grabenstruktur 18, die sich seitlich von einer Seite des geschlossenen Rings 62 zu einer gegenüberliegenden Seite des geschlossenen Rings 62 erstreckt. Unter Verwendung einer beliebigen der hierin beschriebenen Halbleiterstrukturausführungsformen können verschiedene Arten von aktiven und/oder passiven Bauelementen hergestellt werden.
  • 19 zeigt eine Querschnittsansicht einer Ausführungsform einer integrierten Schaltung 70. Die integrierte Schaltung 70 enthält das Substrat 12 von der ersten Leitfähigkeit, die Epitaxialschicht 14 von der entgegengesetzten Leitfähigkeit und die vergrabene Schicht 16 von der gleichen Leitfähigkeit wie die Epitaxialschicht 14, zwischen dem Substrat 12 und der Epitaxialschicht 14 angeordnet, wie zuvor hierin beschrieben. Ein oder mehrere Transistoren einer Leistungstransistoranordnung 72 sind in einem Gebiet des Substrats 12 ausgebildet. Zwei Transistorzellen 172 der Leistungstransistoranordnung 72 sind in 19 gezeigt, doch kann eine beliebige Anzahl von Zellen enthalten sein.
  • Die tiefere Grabenstruktur 17 erstreckt sich durch die Epitaxialschicht 14 und die vergrabene Schicht 16 zu dem Substrat 12, um jeden in diesem Gebiet des Substrats 12 angeordneten Transistor 72 elektrisch von Transistoren in (nicht sichtbaren) benachbarten Gebieten zu isolieren. Das leitende Material 24 der tieferen Grabenstruktur 17 steht in elektrischem Kontakt mit dem Substrat 12, wie hierin zuvor beschrieben. Die flachere Grabenstruktur 18 erstreckt sich durch die Epitaxialschicht 14 zu der vergrabenen Schicht 16, wobei das leitende Material 30 der flacheren Grabenstruktur 18 wie ebenfalls hierin zuvor beschrieben mit der vergrabenen Schicht 16 in elektrischem Kontakt steht.
  • Zwischen den Grabenstrukturen 17, 18 befindet sich die oxidierte Mesa aus Halbleitermaterial 38, die sich seitlich von dem leitenden Material 24 der tieferen Grabenstruktur 17 zu dem leitenden Material 30 der flacheren Grabenstruktur 18 erstreckt. Die oxidierte Mesa aus Halbleitermaterial 38 erstreckt sich in Längsrichtung zu einer Tiefe in geringerer Nähe zu dem Boden 32 der flacheren Grabenstruktur 18 als die obere Oberfläche 20 der Epitaxialschicht 14. Bei einer Ausführungsform ist jeder Transistor 72 ein vertikal diffundierter MOS-Transistor mit einem durch die vergrabene Schicht 16 gebildeten Draingebiet 74. Ein Sourcegebiet 76 und ein Bodygebiet 80 unter dem Sourcegebiet 76 sind in der Epitaxialschicht 14 ausgebildet. Eine Gateelektrode 82 ist von dem Kanalgebiet in dem Bodygebiet 80 durch einen darunter liegenden Isolator 84 beabstandet. Jeweilige Source-, Gate- und Drainkontakte 86, 88, 90 sind ebenfalls vorgesehen. Ein separater Kontakt 93 zu dem leitenden Material 24 der tieferen Grabenstruktur 17 ist ebenfalls vorgesehen. Die Kontakte 86, 88, 90 sind voneinander und der Epitaxialschicht 14, wo angebracht, durch Isolatoren 92, 94 isoliert. Eine Sperrschichtrandzone 78 kann vorgesehen werden. Die Leistungstransistoranordnung 72 kann bipolare Bauelemente, Dioden, usw., zusätzlich zu oder anstelle von MOS-Transistoren enthalten. Die Epitaxialschicht 14 kann durch einen Epitaxialprozess, durch Diffusion usw. ausgebildet werden. Das Substrat 12 kann eine in einem anderen Substrat ausgebildete Mulde sein. Die vergrabene Schicht 16 kann durch Epitaxie usw. ausgebildet werden.
  • 20 zeigt eine Querschnittsansicht einer Ausführungsform einer Leistungstransistorstruktur 100, die ein in einem Halbleitersubstrat ausgebildetes Sourcegebiet 102 von einer ersten Leitfähigkeit (zum Beispiel n-Typ) enthält. Ein Bodygebiet 104 von einer zweiten Leitfähigkeit (zum Beispiel p-Typ) ist über dem Sourcegebiet 102 angeordnet. Gewisse Gebiete 106, 108 des Body 104 können wie gewünscht mehr oder weniger stark dotiert werden. Ein Draingebiet 110 von der ersten Leitfähigkeit ist so über dem Bodygebiet 104 angeordnet, dass das Bodygebiet 104 zwischen dem Sourcegebiet 102 und dem Draingebiet 110 angeordnet ist. Eine Gatestruktur mit einem von einem Isolator 114 umgebenen Gateleiter 112 erstreckt sich durch das Draingebiet 110 und das Bodygebiet 104 in das Sourcegebiet 102. Eine zweite Gatestruktur mit einem von einem Isolator 118 umgebenen Gateleiter 116 erstreckt sich analog durch das Draingebiet 110 und das Bodygebiet 104 in das Sourcegebiet 102. Eine tiefere Grabenstruktur 120 erstreckt sich durch das Draingebiet 110 und das Bodygebiet 104 zu dem Sourcegebiet 102 und enthält leitendes Material 122 in elektrischem Kontakt mit dem Sourcegebiet 102. Das leitende Material 122 der tieferen Grabenstruktur 120 ist durch eine Seitenwandisolation 124 von dem Drain- und Bodygebiet 110, 104 getrennt. Eine flachere Grabenstruktur 126 erstreckt sich durch das Draingebiet 110 zu dem Bodygebiet 104 und enthält ein leitendes Material 128 in elektrischem Kontakt mit dem Bodygebiet 104. Das leitende Material 128 der flacheren Grabenstruktur 126 ist durch eine Seitenwandisolation 130 von dem Draingebiet 110 getrennt. Ein oxidiertes Gebiet aus Halbleitermaterial 132 erstreckt sich seitlich von einer der flacheren Grabenstruktur 126 zugewandten Seite des tieferen leitenden Materials 122 zu einer der tieferen Grabenstruktur 120 zugewandten Seite des flacheren leitenden Materials 128. Das oxidierte Gebiet aus Halbleitermaterial 132 erstreckt sich in Längsrichtung zu einer Tiefe in geringerer Nähe zu dem Boden der flacheren Grabenstruktur 126 als die obere Oberfläche des Driftgebiets 110. Ein gemeinsamer Kontakt 134 verbindet die leitenden Materialien 122, 128 der Grabenstrukturen 120, 126. Eine Drainelektrode 136 kontaktiert das Draingebiet 110, und eine Sourceelektrode 138 kontaktiert das Sourcegebiet 102. Eine Isolatorschicht 140 trennt die Drainelektrode 136 von der Gatestruktur.
  • Räumlich relative Ausdrücke wie etwa „unter”, „unterer”, „über”, „oberer” und dergleichen werden zur Erleichterung der Beschreibung verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Ausdrücke sollen verschiedene Orientierungen des Bauelements zusätzlich zu verschiedenen Orientierungen als jenen in den Figuren dargestellten einschließen. Weiterhin werden auch Ausdrücke wie etwa „erster”, „zweiter” und dergleichen zum Beschreiben verschiedener Elemente, Gebiete, Sektionen und so weiter, verwendet und sollen ebenfalls nicht beschränkend sein. Gleiche Ausdrücke beziehen sich durch die Beschreibung hinweg auf gleiche Elemente.
  • Wie hierin verwendet, sind die Ausdrücke „haben”, „enthalten”, „umfassen” und dergleichen offene Ausdrücke, die die Anwesenheit benannter Elemente oder Merkmale anzeigen, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein”, „einer/eine” und „der/die/das” sollen den Plural sowie den Singular beinhalten, sofern der Kontext nicht klar etwas anderes anzeigt.
  • Unter Berücksichtigung des obigen Bereichs von Variationen und Anwendungen ist zu verstehen, dass die vorliegende Erfindung nicht durch die vorangegangene Beschreibung beschränkt wird noch durch die beiliegenden Zeichnungen beschränkt wird. Stattdessen wird die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre legalen Äquivalente beschränkt.

Claims (31)

  1. Halbleiterstruktur (10), die Folgendes umfasst: ein Halbleitersubstrat (12) von einer ersten Leitfähigkeit; eine Epitaxialschicht (14) von einer zweiten Leitfähigkeit auf dem Substrat (12); eine zwischen dem Substrat (12) und der Epitaxialschicht (14) angeordnete vergrabene Schicht (16) von der zweiten Leitfähigkeit; eine erste Grabenstruktur (17), die sich durch die Epitaxialschicht (14) und die vergrabene Schicht (16) zu dem Substrat (12) erstreckt, wobei die erste Grabenstruktur (17) eine Seitenwandisolation (22) und leitendes Material (24) in elektrischem Kontakt mit dem Substrat (12) an einem Boden (26) der ersten Grabenstruktur (17) enthält; eine zweite Grabenstruktur (18), die sich durch die Epitaxialschicht (14) zu der vergrabenen Schicht (16) erstreckt, wobei die zweite Grabenstruktur (17) eine Seitenwandisolation (28) und leitendes Material (30) in elektrischem Kontakt mit der vergrabenen Schicht (16) an einem Boden (32) der zweiten Grabenstruktur (18) enthält; und ein Gebiet (38) aus Isoliermaterial erstreckt sich seitlich von dem leitenden Material (24) der ersten Grabenstruktur (17) zu dem leitenden Material (30) der zweiten Grabenstruktur (18) und erstreckt sich in Längsrichtung zu einer wesentlichen Tiefe (DT2) der zweiten Grabenstruktur (18).
  2. Halbleiterstruktur (10) nach Anspruch 1, wobei das Gebiet (38) aus Isoliermaterial ein oxidiertes Gebiet aus Halbleitermaterial ist, das sich in Längsrichtung von einer oberen Oberfläche der Epitaxialschicht (14) zu einer Tiefe der zweiten Grabenstruktur (18) erstreckt.
  3. Halbleiterstruktur (10) nach Anspruch 1, wobei das Gebiet (38) aus Isoliermaterial ein oxidiertes Gebiet aus Halbleitermaterial ist, das sich in Längsrichtung von einer oberen Oberfläche der Epitaxialschicht (14) zu der vergrabenen Schicht (16) erstreckt.
  4. Halbleiterstruktur (10) nach einem der vorangehenden Ansprüche, wobei ein Graben der ersten Grabenstruktur (17) 20% bis 50% breiter ist als ein Graben der zweiten Grabenstruktur (18).
  5. Halbleiterstruktur (10) nach einem der vorangehenden Ansprüche, wobei die erste Grabenstruktur (17) einen geschlossenen Ring bildet und sich die zweite Grabenstruktur (18) seitlich von einer ersten Seite des geschlossenen Rings zu einer zweiten Seite des geschlossenen Rings erstreckt.
  6. Halbleiterstruktur (10) nach einem der Ansprüche 1 bis 4, wobei die erste Grabenstruktur (17) und die zweite Grabenstruktur (18) zusammen einen geschlossenen Ring bilden.
  7. Halbleiterstruktur (10) nach einem der Ansprüche 1 bis 4, wobei sich die erste (17) und zweite (18) Grabenstruktur parallel zueinander erstrecken.
  8. Halbleiterstruktur (10) nach einem der Ansprüche 1 bis 4, wobei sich die erste (17) und zweite (18) Grabenstruktur senkrecht zueinander erstrecken.
  9. Halbleiterstruktur (10) nach einem der Ansprüche 1 bis 4, wobei sich die erste (17) und zweite (18) Grabenstruktur in einer geraden Linie Ende zu Ende erstrecken.
  10. Verfahren zum Ausbilden einer Halbleiterstruktur (10), das Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (12) von einer ersten Leitfähigkeit; Ausbilden einer vergrabenen Schicht (16) von einer zweiten Leitfähigkeit auf oder teilweise oder ganz in dem Substrat (12); Ausbilden einer Epitaxialschicht (14) von einer zweiten Leitfähigkeit auf dem Substrat (12), sodass die vergrabene Schicht (16) zwischen dem Substrat (12) und der Epitaxialschicht (14) angeordnet ist; Ausbilden einer ersten Grabenstruktur (17), die sich durch die Epitaxialschicht (14) und die vergrabene Schicht (16) zu dem Substrat (12) erstreckt, wobei eine Seitenwandisolation (22) und ein erstes leitendes Material (24) in elektrischem Kontakt mit dem Substrat (12) an einem Boden (26) der ersten Grabenstruktur (17) stehen; Ausbilden einer zweiten Grabenstruktur (18), die sich durch die Epitaxialschicht (14) zu der vergrabenen Schicht (16) erstreckt, wobei eine Seitenwandisolation (28) und ein zweites leitendes Material (30) in elektrischem Kontakt mit der vergrabenen Schicht (16) an einem Boden (32) der zweiten Grabenstruktur (18) stehen; und Ausbilden eines Gebiets (38) aus Isoliermaterial, das sich seitlich von dem ersten leitenden Material (24) zu dem zweiten leitenden Material (30) erstreckt und sich in Längsrichtung zu einer Tiefe in geringerer Nähe zu dem Boden (32) der zweiten Grabenstruktur (18) als eine obere Oberfläche der Epitaxialschicht (14) erstreckt.
  11. Verfahren nach Anspruch 10, das Folgendes umfasst: Ätzen eines ersten Grabens (40) durch die Epitaxialschicht (14) und die vergrabene Schicht (16) zu dem Substrat (12) und eines zweiten Grabens (42) durch die Epitaxialschicht (14) zu der vergrabenen Schicht (16); und Oxidieren des Bodens und der Seitenwände des ersten (17) und zweiten (18) Grabens, sodass das zwischen zugewandten Seiten des ersten (40) und zweiten (42) Grabens angeordnete Halbleitermaterial oxidiert wird.
  12. Verfahren nach Anspruch 11, das Folgendes umfasst: Ausbilden einer Öffnung durch Oxid am Boden (26, 32) des ersten (40) und zweiten (42) Grabens; und danach Füllen des ersten Grabens (40) mit dem ersten leitenden Material (24) und des zweiten Grabens (42) mit dem zweiten leitenden Material (30).
  13. Verfahren nach Anspruch 11, umfassend das Oxidieren des Bodens und der Seitenwände des ersten (40) und zweiten (42) Grabens, sodass sich das oxidierte Halbleitermaterial in Längsrichtung von einer oberen Oberfläche der Epitaxialschicht (14) zu einer Tiefe (DT2) der zweiten Grabenstruktur (18) erstreckt.
  14. Verfahren nach Anspruch 11, umfassend das Oxidieren des Bodens und der Seitenwände des ersten (40) und zweiten (42) Grabens, sodass sich das oxidierte Halbleitermaterial in Längsrichtung von der oberen Oberfläche der Epitaxialschicht (14) zu der vergrabenen Schicht (16) erstreckt.
  15. Verfahren nach einem der Ansprüche 10 bis 14, umfassend das Ätzen eines ersten Grabens (40) der ersten Grabenstruktur (17) zur gleichen Zeit wie eines zweiten Grabens (42) der zweiten Grabenstruktur (18), wobei der erste Graben (40) 20% bis 50% breiter ist als der zweite Graben (42).
  16. Verfahren nach Anspruch 10, das weiterhin Folgendes umfasst: Ätzen eines ersten Grabens (40) durch die Epitaxialschicht (14) und die vergrabene Schicht (16) zu dem Substrat (12) und eines zweiten Grabens (42) durch die Epitaxialschicht (14) zu der vergrabenen Schicht (16); Implantieren von Dotierstoffen (48) von der ersten Leitfähigkeit in den Boden (26) des ersten Grabens (40), um die Leitfähigkeit des Substrats (12) in einem Gebiet (50) des Substrats (12) unter dem ersten Graben (40) zu vergrößern; und Implantieren von Dotierstoffen (50) von der zweiten Leitfähigkeit in den Boden (32) des zweiten Grabens (42), um die Leitfähigkeit der vergrabenen Schicht (16) in einem Gebiet (52) der vergrabenen Schicht (16) unter dem zweiten Graben (42) zu vergrößern.
  17. Verfahren nach Anspruch 10, das weiterhin Folgendes umfasst: Ausdiffundieren von Dotierstoffen aus dem ersten leitenden Material (24) in das Substrat (12), um die Leitfähigkeit des Substrats (12) in einem Gebiet des Substrats unter der ersten Grabenstruktur (17) zu vergrößern; und Ausdiffundieren von Dotierstoffen aus dem zweiten leitenden Material (30) in die vergrabene Schicht (16), um die Leitfähigkeit der vergrabenen Schicht (16) in einem Gebiet der vergrabenen Schicht (16) unter der zweiten Grabenstruktur (18) zu vergrößern.
  18. Verfahren nach Anspruch 17, das Folgendes umfasst: Ätzen eines ersten Grabens (40) durch die Epitaxialschicht (14) und die vergrabene Schicht (16) zu dem Substrat (12) und eines zweiten Grabens (42) durch die Epitaxialschicht (14) zu der vergrabenen Schicht (16); Füllen des ersten Grabens (40) mit einem mit der ersten Leitfähigkeit dotierten Polysilizium und des zweiten Grabens (42) mit einem mit der zweiten Leitfähigkeit dotierten Polysilizium; Ausdiffundieren von Dotierstoffen aus dem Polysilizium in dem ersten Graben (40) in das Substrat (12), um die Leitfähigkeit des Substrats in dem Gebiet des Substrats (12) unter der ersten Grabenstruktur (17) zu vergrößern; und Ausdiffundieren von Dotierstoffen aus dem Polysilizium in dem zweiten Graben (42) in die vergrabene Schicht (16), um die Leitfähigkeit der vergrabenen Schicht (16) in dem Gebiet der vergrabenen Schicht (16) unter der zweiten Grabenstruktur (18) zu vergrößern.
  19. Verfahren nach Anspruch 18, das Folgendes umfasst: Füllen des ersten Grabens (40) mit einem mit der ersten Leitfähigkeit dotierten Polysilizium und des zweiten Grabens (42) mit Kohlenstoff; Beseitigen des Kohlenstoffs aus dem zweiten Graben (42); und Füllen des zweiten Grabens (42) mit einem mit der zweiten Leitfähigkeit dotierten Polysilizium, während der erste Graben (40) maskiert ist.
  20. Verfahren nach Anspruch 18, das Folgendes umfasst: Füllen des ersten (40) und zweiten (42) Grabens mit einem mit der ersten Leitfähigkeit dotierten Polysilizium; Beseitigen des mit der ersten Leitfähigkeit dotierten Polysiliziums aus dem zweiten Graben (42); und Füllen des zweiten Grabens (42) mit einem mit der zweiten Leitfähigkeit dotierten Polysilizium, während der erste Graben (40) maskiert ist.
  21. Verfahren nach Anspruch 10, das Folgendes umfasst: Ätzen eines ersten Grabens (40) und eines zweiten Grabens (42) zur gleichen Zeit zu einer ersten Tiefe; Ätzen des zweiten Grabens (42) zu einer zweiten, tieferen Tiefe, während der erste Graben (40) maskiert ist; und Abscheiden des ersten leitenden Materials (24) in dem ersten Graben (40) und des zweiten leitenden Materials (30) in dem zweiten Graben (42).
  22. Halbleiterstruktur (10), die Folgendes umfasst: ein Substrat (12) von einer ersten Leitfähigkeit; eine Epitaxialschicht (14) von einer zweiten Leitfähigkeit auf dem Substrat (12); eine zwischen dem Substrat (12) und der Epitaxialschicht (14) angeordnete vergrabene Schicht (16) von der zweiten Leitfähigkeit; eine erste Grabenstruktur (17), die sich durch die Epitaxialschicht (14) und die vergrabene Schicht (16) zu dem Substrat (12) erstreckt, wobei ein erstes leitendes Material (24) in elektrischem Kontakt mit dem Substrat (12) steht; eine zweite Grabenstruktur (18), die sich durch die Epitaxialschicht (14) zu der vergrabenen Schicht (16) erstreckt, wobei ein zweites leitendes Material (30) in elektrischem Kontakt mit der vergrabenen Schicht (16) steht; und ein oxidiertes Gebiet (38) aus Halbleitermaterial, das sich seitlich von einer der zweiten Grabenstruktur (18) zugewandten Seite des ersten leitenden Materials (24) zu einer der ersten Grabenstruktur (17) zugewandten Seite des zweiten leitenden Materials (30) erstreckt, sodass das Gebiet zwischen der ersten (17) und zweiten (18) Grabenstruktur bis zu einer wesentlichen Tiefe der zweiten Grabenstruktur (18) im Wesentlichen von Halbleitermaterial frei ist.
  23. Halbleiterstruktur (10) nach Anspruch 22, wobei das oxidierte Gebiet aus Halbleitermaterial sich in Längsrichtung von der oberen Oberfläche der Epitaxialschicht (14) zu einer Tiefe der zweiten Grabenstruktur (18) erstreckt.
  24. Halbleiterstruktur (10) nach Anspruch 22, wobei das oxidierte Gebiet aus Halbleitermaterial sich in Längsrichtung von der oberen Oberfläche der Epitaxialschicht (14) zu der vergrabenen Schicht (16) erstreckt.
  25. Halbleiterstruktur (10) nach einem der Ansprüche 22 bis 24, wobei das erste leitende Material (24) und/oder das zweite leitende Material (30) Metall umfasst.
  26. Halbleiterstruktur (10) nach einem der Ansprüche 22 bis 24, wobei das erste leitende Material (24) und/oder das zweite leitende Material (30) leitenden Kohlenstoff oder leitende Kohlenstoffnanoröhren umfasst.
  27. Halbleiterstruktur (10) nach einem der Ansprüche 22 bis 26, wobei das oxidierte Gebiet aus Halbleitermaterial zwischen dem ersten (24) und zweiten (30) leitenden Material 1,2 μm oder weniger dick ist.
  28. Halbleiterstruktur nach einem der Ansprüche 22 bis 27, weiterhin umfassend einen ersten leitenden Kontakt, der elektrisch mit dem ersten leitenden Material (24) verbunden ist, und einen zweiten leitenden Kontakt, der elektrisch mit dem zweiten leitenden Material (30) verbunden ist, wobei der erste und zweite leitende Kontakt elektrisch voneinander isoliert sind.
  29. Integrierte Schaltung (70), die Folgendes umfasst: ein Substrat (12) von einer ersten Leitfähigkeit; eine Epitaxialschicht (14) von einer zweiten Leitfähigkeit auf dem Substrat (12); eine zwischen dem Substrat (12) und der Epitaxialschicht (14) angeordnete vergrabene Schicht (16) von der zweiten Leitfähigkeit; einen bei einem Gebiet des Substrats ausgebildeten Transistor (172); eine erste Grabenstruktur (17), die sich durch die Epitaxialschicht (14) und die vergrabene Schicht (16) zu dem Substrat (12) erstreckt, um den Transistor (172) elektrisch von benachbarten Transistoren zu isolieren, wobei die erste Grabenstruktur (17) ein erstes leitendes Material (24) in elektrischem Kontakt mit dem Substrat (12) enthält; eine zweite Grabenstruktur (18), die sich durch die Epitaxialschicht (14) zu der vergrabenen Schicht (16) erstreckt, wobei die zweite Grabenstruktur (18) ein zweites leitendes Material (30) in elektrischem Kontakt mit der vergrabenen Schicht (16) enthält; und eine oxidierte Mesa (38) aus Halbleitermaterial, die sich seitlich von dem ersten leitenden Material (24) zu dem zweiten leitenden Material (30) erstreckt und sich in Längsrichtung zu einer Tiefe in geringerer Nähe zu dem Boden (32) der zweiten Grabenstruktur (18) als eine obere Oberfläche der Epitaxialschicht (14) erstreckt.
  30. Integrierte Schaltung (70) nach Anspruch 29, wobei der Transistor ein vertikal diffundierter MOS-Transistor ist.
  31. Leistungstransistorstruktur, die Folgendes umfasst: ein in einem Halbleitersubstrat ausgebildetes Sourcegebiet (102) von einer ersten Leitfähigkeit; ein über dem Sourcegebiet (102) angeordnetes Bodygebiet (104) von einer zweiten Leitfähigkeit; ein über dem Bodygebiet (104) angeordnetes Driftgebiet (110) von der ersten Leitfähigkeit, sodass das Bodygebiet (104) zwischen dem Sourcegebiet (102) und dem Draingebiet (110) angeordnet ist; eine Gatestruktur, die sich durch das Driftgebiet (110) und das Bodygebiet (104) in das Sourcegebiet (102) erstreckt; eine erste Grabenstruktur, die sich durch das Driftgebiet (110) und das Bodygebiet (104) zum Sourcegebiet (102) erstreckt, wobei die erste Grabenstruktur ein erstes leitendes Material (122) in elektrischem Kontakt mit dem Sourcegebiet (102) enthält; eine zweite Grabenstruktur, die sich durch das Driftgebiet (110) zu dem Bodygebiet (104) erstreckt, wobei die zweite Grabenstruktur ein zweites leitendes Material (128) in elektrischem Kontakt mit dem Bodygebiet (104) enthält; und ein oxidiertes Gebiet aus Halbleitermaterial (132), das sich seitlich von einer der zweiten Grabenstruktur zugewandten Seite des ersten leitenden Materials (122) zu einer der ersten Grabenstruktur zugewandten Seite des zweiten leitenden Materials (128) erstreckt und sich in Längsrichtung zu einer Tiefe in geringerer Nähe zu dem Boden der zweiten Grabenstruktur als eine obere Oberfläche des Driftgebiets (110) erstreckt.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8809942B2 (en) * 2011-09-21 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor device having trench structure
JP5939846B2 (ja) * 2012-03-09 2016-06-22 エスアイアイ・セミコンダクタ株式会社 半導体装置の製造方法
US8921973B2 (en) * 2013-02-27 2014-12-30 Kabushiki Kaisha Toshiba Semiconductor device
KR102057340B1 (ko) * 2013-03-29 2019-12-19 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
US9076863B2 (en) * 2013-07-17 2015-07-07 Texas Instruments Incorporated Semiconductor structure with a doped region between two deep trench isolation structures
JP6379778B2 (ja) * 2014-07-15 2018-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104465778A (zh) * 2014-12-29 2015-03-25 电子科技大学 一种槽型mos功率器件
JP6817796B2 (ja) * 2016-11-28 2021-01-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20180337228A1 (en) * 2017-05-18 2018-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Novel seal ring for iii-v compound semiconductor-based devices
US10262997B2 (en) * 2017-09-14 2019-04-16 Vanguard International Semiconductor Corporation High-voltage LDMOSFET devices having polysilicon trench-type guard rings
US10163680B1 (en) * 2017-09-19 2018-12-25 Texas Instruments Incorporated Sinker to buried layer connection region for narrow deep trenches
DE102018112866B4 (de) * 2018-05-29 2020-07-02 Infineon Technologies Ag Halbleitervorrichtung mit elektrischem Widerstand

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534619U (de) * 1978-08-25 1980-03-06
US5614750A (en) * 1995-06-29 1997-03-25 Northern Telecom Limited Buried layer contact for an integrated circuit structure
CN1174478C (zh) * 1997-03-18 2004-11-03 因芬尼昂技术股份公司 双极型器件及其制造方法
JP4171695B2 (ja) * 2003-11-06 2008-10-22 株式会社東芝 半導体装置
DE102005008354B4 (de) 2005-02-23 2007-12-27 Infineon Technologies Austria Ag Halbleiterbauteil sowie Verfahren zu dessen Herstellung
US7468307B2 (en) * 2005-06-29 2008-12-23 Infineon Technologies Ag Semiconductor structure and method
DE102006013203B3 (de) * 2006-03-22 2008-01-10 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung
EP1868239B1 (de) * 2006-06-12 2020-04-22 ams AG Verfahren zur Herstellung von Isolationsgräben in einer Halbleiterscheibe
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
DE102006029701B4 (de) * 2006-06-28 2017-06-01 Infineon Technologies Ag Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
US7749859B2 (en) * 2007-06-29 2010-07-06 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof

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