DE69924338T2 - Verfahren zur herstellung von halbleiterbauelementen mit einem graben-gate - Google Patents

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    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Description

  • Die vorliegende Erfindung bezieht sich auf Verfahren zur Herstellung einer Halbleiteranordnung mit einem Graben-Gate, zum Beispiel eines Feldeffektleistungstransistors mit isoliertem Gate (im Allgemeinen als "MOSFET" bezeichnet) oder eines Bipolartransistors mit isoliertem Gate (im Allgemeinen als "IGBT" bezeichnet).
  • Solche Halbleiteranordnungen mit einem Graben-Gate sind bekannt, wobei diese einen Source- und Drainbereich eines ersten Leitfähigkeitstyps aufweisen, welche durch einen Kanal aufnehmenden Trägerbereich des entgegengesetzten, zweiten Leitfähigkeitstyps getrennt sind. Ein vorteilhaftes Herstellungsverfahren ist in US-A 5 378 655 offenbart, in welchem die Ausbildung des Sourcebereichs zu dem Graben (auch "Vertiefung" genannt), der das Gate aufweist, selbstjustierend ist. Die Selbstjustierung wird dadurch erreicht, indem aus einer ersten Maske eine zweite Maske ausgebildet wird und auf der ersten Maske Seitenwanderweiterungen vorgesehen werden. Diese Seitenwanderweiterungen wirken als selbstjustierende Abstandsschichten. Nach dem Verfahren von US-A 5 378 655 wird
    • (a) eine Ätzmaske auf dem Bauelementträger mit einem Fenster auf einer Fläche eines Bereichs des zweiten Leitfähigkeitstyps in dem Träger, wo das Gate und der Kanal auszubilden sind, vorgesehen;
    • (b) der Graben so in den Bauelementträger an dem Fenster geätzt, dass sich dieser durch die Zone des zweiten Leitfähigkeitstyps und in einen darunter liegenden Teil des Drainbereichs erstreckt;
    • (c) ein Gate in dem Graben an der Stelle vorgesehen, an welcher die Zone des zweiten Leitfähigkeitstyps die Kanal aufnehmende Zone vorsieht, und danach eine Maske (die "erste" Maske) über dem Gate in dem Graben vorgesehen, wobei diese erste Maske eine vorspringende Stufe an der angrenzenden Oberfläche des Trägers bildet (wobei optional eine Schicht des ersten Leitfähigkeitstyps an dem Fenster in der ersten Maske ausgebildet wird);
    • (d) die zweite Maske mit einem kleineren Fenster ausgebildet, indem Seitenwanderweiterungen der ersten Maske an der Stufe vorgesehen werden;
    • (e) der Sourcebereich ausgebildet, indem die Schicht des ersten Leitfähigkeitstyps in dem Bereich des Fensters in dieser zweiten Maske weggeätzt oder ein Dotierstoff des ersten Leitfähigkeitstyps von diesen Seitenwanderweiterungen in die Zone des zweiten Leitfähigkeitstyps eingebracht wird, und anschließend
    • (f) eine Sourceelektrode auf der Oberfläche des Trägers so vorgesehen, dass diese den Sourcebereich und den angrenzenden Oberflächenbereich des zweiten Leitfähigkeitstyps kontaktiert.
  • US-A 5 665 619 beschreibt eine modifizierte Erweiterung dieses bekannten Verfahrens, wobei der Graben ausgebildet und unter Verwendung einer Ätzmaske, welche in der Fensterstruktur zu der ersten Maske komplementär ist und Siliciumnitrid aufweist, mit Siliciumgatematerial gefüllt wird. Das Siliciumnitrid maskiert darunter liegende Bereiche des Trägers gegen Oxidation, während ein oberer Teil des Gatematerials oxidiert wird, um die erste Maske auszubilden. Durch anschließendes Abätzen des Siliciumnitrids, bei welchem es sich um ein Material handelt, welches sich in der Ätzbarkeit von der ersten Maske (Siliciumdioxid) unterscheidet, verbleibt die erste Maske (Siliciumdioxid) als gewünschte vorspringende Stufe. Jedoch tritt an dem Rand des Siliciumnitrids eine laterale Oxidation der Siliciumträgeroberfläche auf, wodurch sich an dem treppenartigen Rand der ersten Maske eine sogenannte „Vogelkopf"-Form ergibt. Es ist schwierig, das laterale Ausmaß und die Stufenform dieses Vogelkopfs zu steuern. Unter Anwendung solcher Techniken, wie in US-A 5 378 655 und US-A 5 665 619 offenbart, kann die Anzahl fotolithografischer Maskierungsschritte, welche eine separate Justierung erforderlich machen, reduziert und kompakte, zellulare Bauelementstrukturen gebildet werden.
  • Halbleiteranordnungen mit einem Graben-Gate sind ebenfalls bekannt, wobei der Kanal aufnehmende Trägerbereich vom gleichen, ersten Leitfähigkeitstyp wie der Source- und der Drainbereich ist. In diesem Fall wird der leitende Kanal durch Ladungsträgerakkumulation durch das Graben-Gate gebildet. Ähnliche Betrachtungen entstehen, wie bei der gebräuchlicheren Anordnung, bei welcher die Kanal aufnehmende Zone vom entgegengesetzten, zweiten Leitfähigkeitstyp ist, im Hinblick auf die Dotierung der Bereiche und die Ätzung des Grabens.
  • Der Erfindung liegt als Aufgabe zugrunde, die Herstellung der Halbleiteranordnungen mit einem Graben-Gate so zu modifizieren, dass die Anwendung selbstjustierender Maskierungstechniken möglich ist und dabei ein flexibles Verfahren mit guter Reproduzierbarkeit bei der Dotierung des Sourcebereichs und des benachbarten Bereichs sowie in dem Kontaktbereich der Sourceelektrode sowohl bei dem Sourcebereich als auch dem angrenzenden Bereich vorgesehen wird.
  • Gemäß der vorliegenden Erfindung ist ein Herstellungsverfahren gemäß Anspruch 1 vorgesehen. Es wird ein Sourcebereich gebildet, indem ein Dotierstoff eines ersten Leitfähigkeitstyps über ein erstes Fenster in einer ersten Maske auf einer Oberfläche des Trägers in einen Bereich eines Halbleiterträgers eingebracht wird, es werden Seitenwanderweiterungen der ersten Maske an dem ersten Fenster vorgesehen, um eine zweite Maske mit einem zweiten Fenster auszubilden, welches kleiner als das erste Fenster ist, an dem zweiten Fenster wird ein Graben in den Träger geätzt, damit sich dieser durch den Sourcebereich und in einen darunter liegenden Drainbereich des ersten Leitfähigkeitstyps erstreckt, in dem Graben wird ein Gate und auf der Oberfläche des Trägers wird eine Sourceelektrode vorgesehen.
  • Das Verfahren, wie in Anspruch 1 dargelegt, sieht völlig andere Schritte (a) bis (f) als die Verfahrensschritte von US-A 5 378 655 vor. Im Einzelnen wird der Graben, entweder bevor oder nachdem der Dotierstoff für den Sourcebereich an dem Fenster in der ersten Maske vorgesehen wird, an dem kleineren Fenster in der zweiten Maske geätzt. Die verbleibende (kontaktierbare) Fläche des Sourcebereichs auf der Oberfläche des Trägers ist auf das laterale Ausmaß der Seitenwanderweiterungen der ersten Maske bezogen. Es besteht eine beträchtliche Flexibilität in der spezifischen Technologie, welche zur Ausbildung der ersten Maske und deren Seitenwanderweiterungen angewandt werden kann, so dass diese Technologie gewählt werden kann, um die Seitenwanderweiterungen mit einem genau abgegrenzten Ausmaß auf der Oberfläche des Trägers vorzusehen. Des Weiteren wird die Schnittstellenposition zwischen dem Sourcebereich und dem angrenzenden Bereich auf der Oberfläche des Trägers durch das erste Fenster in der ersten Maske definiert.
  • In den Ansprüchen 2 bis 10 sind verschiedene bevorzugte Merkmale der Erfindung dargelegt.
  • Bei der Ausbildung der ersten Maske ist es besonders vorteilhaft, eine komplementäre Maskierungstechnik anzuwenden, um die Notwendigkeit, Maskenjustierungen vorzunehmen, zu reduzieren, und die vorherige Maske komplementärer Fensterstruktur für einen früheren Verfahrensschritt zu verwenden. Somit kann zum Beispiel ein Dotierstoff eines entgegengesetzten, zweiten Leitfähigkeitstyps über das komplementäre Fenster in der vorherigen Maske vor Ausbildung der ersten Maske an dem komplementären Fenster in einen Bereich des Trägers eingebracht werden. Ein solcher Dotierungsschritt kann zum Beispiel zur Ausbildung eines lokalisierten Bereichs des zweiten Leitfähigkeitstyps, welchen die Sourceelektrode auf der Oberfläche kontaktiert, eingesetzt werden. Dieser lokalisierte Bereich, welcher über das Fenster in der vorherigen Maske ausgebildet wird, kann vor Ausbildung des Sourcebereichs tief in den Träger eindiffundiert werden. Auf diese Weise kann ein tiefer Bereich des entgegengesetzten Leitfähigkeitstyps vorgesehen werden, um die Sperr-/Durchschlageigenschaften der Anordnung zu verbessern, ohne dabei das Dotierungsprofil des (anschließend ausgebildeten) Sourcebereichs negativ zu beeinflussen.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
  • 1 bis 9 – einen Querriss von Transistorzellenflächen eines Halbleiterträgers in aufeinander folgenden Stufen der Herstellung einer Halbleiteranordnung mit einem Graben-Gate nach einem Beispiel eines Verfahrens gemäß der vorliegenden Erfindung;
  • 10 und 11 – einen Querriss der Transistorzellenflächen der 7 bis 9 in aufeinander folgenden Stufen eines modifizieren Herstellungsverfahrens gemäß der vorliegenden Erfindung; sowie
  • 12 – Querriss der Transistorzellenflächen einer Anreicherungsanordnung, welche ebenfalls durch ein modifiziertes Herstellungsverfahren gemäß der vorliegenden Erfindung hergestellt werden kann.
  • Es sei erwähnt, dass sämtliche Figuren schematisch, nicht jedoch maßstabsgetreu sind. Relative Dimensionen und Proportionen von Teilen der Zeichnung wurden zum Zwecke einer deutlicheren Darstellung in der Größe übertrieben oder reduziert wiedergegeben. Gleiche Bezugszeichen kennzeichnen im Allgemeinen entsprechende oder ähnliche Merkmale in verschiedenen Herstellungsstufen sowie in modifizierten und verschiedenen Ausführungsbeispielen.
  • 9 zeigt ein exemplarisches Ausführungsbeispiel einer Leistungshalbleiteranordnung mit einem Graben-Gate 11. In den Transistorzellenbereichen dieser Anordnung sind der Source- und Drainbereich 13 und 14, welche jeweils vom ersten Leitfähigkeitstyp (in diesem Beispiel vom n-Typ) sind, durch einen Kanal aufnehmenden Bereich 15a vom entgegengesetzten, zweiten Leitfähigkeitstyp (d.h. in diesem Beispiel vom p-Typ) getrennt. Das Gate 11 befindet sich in einem Graben 20, welcher sich durch die Zonen 13 und 15 in einen darunter liegenden Teil des Drainbereichs 14 erstreckt. Das Anlegen eines Spannungssignals an das Gate 11 in dem Einschaltzustand der Anordnung dient in bekannter Weise zur Induzierung eines Leitungskanals 12 in dem Bereich 15a und zur Regelung des Stromflusses in diesem Leitungskanal 12 zwischen dem Source- und Drainbereich 13 und 14. Der Sourcebereich 13 wird durch eine Sourceelektrode 23 auf der oberen Hauptoberfläche 10a des Bauelementträgers kontaktiert. Zum Beispiel zeigt 9 die Struktur einer Vertikalanordnung, bei welcher der Bereich 14 durch einen Drain-Drift-Bereich dargestellt sein kann, welcher durch eine Epitaxialschicht mit hohem spezifischen Widerstand auf einem Substratbereich 14a hoher Leitfähigkeit gebildet wird. Der Substratbereich 14a kann, um einen vertikalen MOSFET vorzusehen, vom gleichen Leitfähigkeitstyp (in diesem Beispiel vom n-Typ) wie der Bereich 14 oder vom entgegengesetzten Leitfähigkeitstyp (in diesem Beispiel vom p-Typ) sein, um einen vertikalen IGBT vorzusehen. Der Substratbereich 14a wird auf der unteren Hauptoberfläche 10b des Bauelementträgers durch eine Elektrode 24, Drainelektrode bei einem MOSFET und Anodenelektrode bei einem IGBT genannt, kontaktiert.
  • Die Anordnung von 9 wird durch ein Verfahren vorgesehen, wonach, wie in den 4 bis 8 dargestellt,
    • (a) auf einer Oberfläche 10a eines Halbleiterträgers 10 (typischerweise aus Silicium) eine erste Maske 51 mit einem ersten Fenster 51a in einem Bereich des Trägers ausgebildet wird;
    • (b) der Sourcebereich 13 durch Einbringen eines Dotierstoffs 63 des ersten Leitfähigkeitstyps (in diesem Beispiel ein Donatordotierstoff) über das erste Fenster 51a in diesen Bereich ausgebildet wird;
    • (c) auf dem Träger 10 eine zweite Maske 52 mit einem zweiten Fenster 52a, welches kleiner als das erste Fenster 51a ist, ausgebildet wird, indem Seitenwanderweiterungen 52b auf der ersten Maske 51 an dem ersten Fenster 51a vorgesehen werden;
    • (d) ein Graben 20 an dem zweiten Fenster 52a so in den Träger 10 geätzt wird, dass er sich durch einen Trägerbereich 15 und in einen darunter liegenden Teil des Drainbereichs 14 erstreckt;
    • (e) ein Gate 11 in dem Graben 20 in Angrenzung an die Stelle, an welcher der Kanal 12 in einem Trägerbereich 15a des zweiten Leitfähigkeitstyps (in diesem Beispiel vom p-Typ) aufgenommen wird, vorgesehen wird; und
    • (f) eine Sourceelektrode 23 auf der Oberfläche 10a des Trägers 10 vorgesehen wird, nachdem die zweite Maske 52 entfernt ist, um den Sourcebereich 13 und einen angrenzenden Bereich 15 auf der Oberfläche 10a freizulegen, damit ein Kontakt mit der Sourceelektrode 23 hergestellt wird.
  • Des Weiteren wird in diesem Ausführungsbeispiel eine komplementäre Maskierungstechnik angewandt, um die erste Maske 51 auszubilden, so dass die Notwendigkeit, separate Maskenjustierungen durchzuführen, weiter reduziert wird. Somit wird, wie in den 1 bis 4 dargestellt, eine vorherige Maske 53, welche in der Fensterstruktur zu der ersten Maske 51 komplementär ist, vor Schritt (a) auf der Oberfläche 10a des Trägers 10 ausgebildet und ein Dotierstoff 62 des zweiten Leitfähigkeitstyps (in diesem Beispiel ein Akzeptordotierstoff) über das komplementäre Fenster 53a in der Maske 53 in einen Bereich des Trägers 10 eingebracht, bevor die erste Maske 51 an diesem komplementären Fenster 53a in Schritt (a) ausgebildet wird. Das Ausführungsbeispiel von 1 bis 9 ist in der Tat so konstruiert, dass alle in den 1 bis 9 dargestellten, nachfolgenden Maskierungsschritte in den Zellenbereichen ab der Maske 53 selbstjustierend festgelegt werden können. Diese Selbstjustierung ermöglicht einen reproduzierbaren, engen Abstand der Transistorzellen, zum Beispiel mit einem Zellenabstand von weniger als 5μm, d.h. mit einem Abstand von 5μm (oder weniger) zwischen den Mittelpunkten der benachbarten Gräben 20.
  • Eine Draufsicht der Zellenanordnungsform ist in der Zeichnung nicht dargestellt, da das Verfahren der 1 bis 9 bei völlig verschiedenen, bekannten Zellenformen angewandt werden kann. Somit können zum Beispiel die Zellenformen, wie in 14 von US-A 5 378 655 dargestellt, quadratisch sein oder eine dichtgepackte, hexagonale Form oder eine längliche Streifenform aufweisen. In allen Fällen erstreckt sich der Graben 20 (mit seinem Gate 11) durch die Begrenzung jeder Zelle. 9 zeigt lediglich einige Zellen, jedoch kann die Anordnung typischerweise viele Hundert dieser parallelen Zellen zwischen den Elektroden 23 und 24 aufweisen. Die aktive Zellenfläche der Anordnung kann um den Rand des Trägers 10 durch verschiedene bekannte, periphere Abschlusskonfigurationen (ebenfalls nicht dargestellt) begrenzt sein. Solche Konfigurationen sehen vor den Herstellungsschritten der Transistorzelle normalerweise die Ausbildung einer dicken Feldoxidschicht in dem Randbereich der Trägeroberfläche 10a vor. Des Weiteren können bei der Anordnung verschiedene bekannte Schaltkreise (wie zum Beispiel Gatesteuerkreise) in einem Bereich des Trägers 10 zwischen der aktiven Zellenfläche und der peripheren Abschlusskonfiguration mit der Anordnung integriert sein. Typischerweise können deren Schaltelemente auf dieser Schaltkreisfläche unter Anwendung einiger der gleichen Maskierungs- und Dotierungsschritte, wie diese für die Transistorzellen ausgeführt werden, mit ihrer eigenen Konfiguration hergestellt werden.
  • Unter Bezugnahme auf die 1 bis 9 werden nun sukzessive Stufen der Herstellung der Transistorzellen beschrieben.
  • 1 zeigt die Stufe, in welcher durch Implantation von Akzeptordotierungsionen 61, zum Beispiel Borionen, in der schwach dotierten, n-leitenden Zone 14 eine p-leitende Zone 15 ausgebildet wird. Die Implantation wird auf der, durch ein Fenster in der dicken Feldoxidschicht (nicht dargestellt) definierten, aktiven Zellenfläche durchgeführt. Es kann vor Implantation der Ionen 61 eine dünne Schicht 16 aus Siliciumdioxid auf der Siliciumträgerfläche 10a aufgebracht werden. Es kann bei der Zone 15 in dem Träger 10 ein Erwärmungsschritt ausgeführt werden, um den implantierten Dotierstoff anschließend bis zu der gewünschten Tiefe einzudiffundieren. Dieser Erwärmungsschritt kann bis nach der in 2 dargestellten Ionenimplantation aufgeschoben werden.
  • Wie in 2 dargestellt, wird nun die Maske 53 auf der Trägeroberfläche 10a vorgesehen. Diese Maske 53 kann durch Aufbringen von Siliciumdioxid und anschließendes Öffnen der Fenster 53a unter Anwendung bekannter fotolithografischer und Ätztechniken ausgebildet werden. Auf diese Weise kann bei der Maske 53 ein genau abgegrenzter Fensterrand vorgesehen werden. Die Dicke der Oxidmaske 53 kann zum Beispiel im Bereich von 1 μm bis 1,5μm liegen. Die Maske 53 weist bei Herstellung einer Anordnung mit hexagonaler Form eine hexagonale Gitterstruktur auf. Die Fenster 53a sind schmal, zum Beispiel 0,5μm bis 1μm in der Breite.
  • Wie in 2 dargestellt, wird nun eine zweite Ionenimplantation, zum Beispiel Borionen 62, durchgeführt. Die Oxidmaske 53 ist dick genug, um den darunter liegenden Siliciumträger 10, bis auf das Fenster 53a, gegen diese Implantation zu maskieren. Der implantierte Dotierstoff bildet lokalisierte, stark dotierte, p-leitende Zonen 15b. Diese lokalisierten Zonen 15b können von der Oberfläche 10a aus in einer größeren Tiefe in dem Träger 10 als die zuvor implantierte Trägerzone 15 ausgebildet werden. Somit kann nun ein Erwärmungsschritt ausgeführt werden, um den implantierten Dotierstoff 62 (und 61) auszuheilen und bis zu der gewünschten Tiefe einzudiffundieren.
  • Sodann wird eine dicke Schicht 51' aus Siliciumnitrid, zum Beispiel unter Anwendung einer bekannten, Plasma gestützten, chemischen Aufdampfung (PECVD), aufgebracht. Wie in 3 dargestellt, wird das Siliciumnitrid in einer Dicke aufgebracht, welche ausreicht, um die schmalen Fenster 53a in der Oxidmaske 53 aufzufüllen und eine im Wesentlichen plane Oberseite vorzusehen. Die Siliciumnitridschicht 51 wird dann einer bekannten Planarisierungsätzbehandlung unterworfen, welche die Schicht 51' rückätzt, um die Oxidmaske 53 wieder freizulegen und schmale Siliciumnitridsäulen in den Fenstern 53a zu belassen. Diese Siliciumnitridsäulen bilden die nächste Maske 51 von 4.
  • Die Struktur von 4 wird durch Wegätzen der Oxidmaske 53 unter Anwendung einer bekannten, selektiven Ätzbehandlung für Siliciumdioxid erhalten. Die schmalen Siliciumnitridsäulen verbleiben dann auf der Trägeroberfläche 10a als Maske 51. Die Maske 51 weist bei Zellen hexagonaler Form zum Beispiel ein hexagonales Punktmuster auf. Es wird nun eine Implantation von Donatorionen 63 (zum Beispiel aus Phosphor oder Arsen) durchgeführt, um die n-leitenden Zonen 13 an den Fenstern 51a auszubilden. Die Siliciumnitridmaske 51 ist dick genug, um die darunter liegenden Oberflächenbereiche gegen diese Implantation der Donatorionen 63 zu maskieren. Eine Wärmebehandlung zur Ausheilung dieses Donatorimplantationsstoffs kann entweder jetzt oder später durchgeführt werden. Wie aus 4 ersichtlich, sind die n-leitenden Zonen 13 komplementär zu den tiefen, p-leitenden Zonen 15b selbstjustierend.
  • Über der Schichtstruktur auf der Oberfläche 10a wird nun eine zweite Siliciumnitridschicht 52' aufgebracht. Die Dicke der Schicht 52' kann zum Beispiel etwa 1μm oder mehr betragen. Da die Fenster 51a wesentlich breiter als die, die Maske 51 bildenden, schmalen Säulen sind, ist die Oberseite der Schicht 52' nicht plan, sondern weist eine Kontur auf, welche durch die, die Maske 51 bildenden, aufrechten Säulen auf der Oberfläche 10a bestimmt wird. Die Siliciumnitridschicht 52' wird nun gleichmäßig rückgeätzt, bis zentrale Flächen der ursprünglichen Fenster 51a erneut geöffnet werden. Durch die profilierte Oberfläche der Schicht 52' hinterlässt diese allgemeine Rückätzung Seitenwanderweiterungen 52b auf der ersten Siliciumnitridmaske 51. Somit umfasst die sich ergebende, zweite Siliciumnitridmaske 52 die erste Maske 51 zusammen mit den durch diese Seitenwanderweiterungen 52b gebildeten, selbstjustierenden Abstandsschichten. Das resultierende, kleinere Fenster 52a der Maske 52 ist daher zu den breiten Fenstern 51a der Maske 51 selbstjustierend. Diese zusammengesetzte Struktur der Maske 52 ist in 6 dargestellt.
  • Wie auch in 6 dargestellt, wird nun an den schmaleren Fenstern 52a der Maske 52 eine Ätzbehandlung durchgeführt. Sobald sich eine dünne Oxidschicht 16 zeigt, wird diese zuerst an den Fenstern 52a weggeätzt. Sodann wird unter Verwendung der Siliciumnitridmaske 52 als Ätzmaske eine Siliciumätzbehandlung in bekannter Weise durchgeführt, um an den Fenstern 52a den Graben 20 in den Siliciumträger 10 zu ätzen. Die sich ergebende Struktur ist in 6 dargestellt. Der Graben 20 weist bei Herstellung einer Anordnung mit hexagonaler Form eine hexagonale Gitterstruktur auf.
  • Der Siliciumträger 10 wird nun einer Oxidationsbehandlung unterworfen, um eine dünne Siliciumdioxidschicht 17 auf den freigelegten Flächen des Grabens 20 auszubilden, wobei die Siliciumnitridmaske 52 eingesetzt wird, um die Siliciumoberfläche 10a gegen Oxidation zu maskieren. Nun kann das Gate 11 in bekannter Weise ausgebildet werden, indem dotiertes, polykristallines Silicium aufgebracht und das aufgebrachte, polykristalline Silicium dann rückgeätzt wird, bis es nur noch in dem Graben 20 vorhanden ist. Die sich ergebende Struktur ist in 7 dargestellt.
  • Wie in 8 dargestellt, wird nun eine weitere Oxidationsbehandlung durchgeführt, um über dem Gate 11 in dem Graben 20 eine isolierende Deckschicht 18 aus Siliciumdioxid auszubilden. Die Siliciumnitridmaske 52 schützt die Siliciumträgerflächen zwischen den Gräben 20 gegen Oxidation. Die isolierende Deckschicht 18 wird durch Oxidation des oberen Teils des aufgebrachten Siliciummaterials in dem Graben 20 gebildet. Die sich ergebende Struktur ist in 8 dargestellt.
  • Die Siliciumnitridmaske 52 wird nun durch Ätzung entfernt und die Siliciumoberfläche 10a zwischen den isolierenden Deckschichten 18 auf den Graben-Gates 11 freigelegt. Sobald eine dünne Oxidschicht 16 auf der Trägeroberfläche 10a zu sehen ist, wird eine Ätzbehandlung vorgenommen, um die Schicht 16 zu entfernen. Diese Oxidätzbehandlung reduziert ebenfalls geringfügig die isolierenden Deckschichten 18.
  • Es wird nun Elektrodenmaterial (zum Beispiel Aluminium) aufgebracht, um die Sourceelektrode 23 in Kontakt mit der freigelegten Siliciumoberfläche 10a der Bereiche 13 und 15 vorzusehen. Das laterale Ausmaß der Sourceelektrode 23 wird durch fotolithografische Definition und Ätzung des aufgebrachten Elektrodenmaterials in bekannter Weise bestimmt. Wie in 9 dargestellt, kann sich die Sourceelektrode 23 ebenfalls auf der isolierenden Deckschicht 18 über dem Graben-Gate 11 erstrecken. Die stärkere Dotierung des Bereichs 15b, wie durch den implantierten Dotierstoff 62 vorgesehen, bildet einen guten Kontaktbereich auf der Siliciumträgeroberfläche 10a. Des Weiteren erstreckt sich dieser Kontaktbereich 15b in eine größere Tiefe des Trägers 10 als der Kanal aufnehmende Bereich 15a, wodurch die Sperreigenschaften des pn-Übergangs zwischen den Bereichen 14 und 15 verbessert werden. Bei der in 9 dargestellten Struktur erstreckt sich dieser Bereich 15b geringfügig tiefer in den Träger 10 als der Graben 20.
  • Es liegt auf der Hand, dass viele Variationen und Modifikationen im Rahmen der vorliegenden Erfindung möglich sind. In 8 wird die isolierende Deckschicht 18 durch Oxidieren des oberen Teils des aufgebrachten Siliciummaterials in dem Graben 20 gebildet. Eine isolierende Deckschicht 18 über dem Graben-Gate 11 kann jedoch durch Aufbringen eines isolierenden Materials, welches sich gegenüber dem Material der Maske 52 in der Ätzbarkeit unterscheidet, gebildet werden. In dem in den 2 bis 7 beschriebenen Verfahren bestand die Maske 53 aus Siliciumdioxid, die Masken 51 und 52 dagegen aus Siliciumnitrid. Es sind jedoch modifizierte Verfahren möglich, in welchen die Maske 53 aus Siliciumnitrid besteht, während eine oder mehrere der nachfolgend aufgebrachten Schichten 51' und/oder 52' sich aus Siliciumdioxid zusammensetzen. Außerdem können statt der Verwendung von Siliciumnitrid und Siliciumdioxid weitere, eine andere Ätzbarkeit vorsehende Materialien für die Masken 51, 52 und 53 eingesetzt werden.
  • Bei der in den 4 bis 8 dargestellten Form bestehen die Maske 51 und die Seitenwanderweiterungen 52b aus dem gleichen Material, und sowohl die Maske 51 als auch die Seitenwanderweiterungen 52b werden nach der aus 8 ersichtlichen Stufe entfernt. In diesem Verfahren wird der Sourcebereich 13 in 4 ausgebildet und der Graben in 6 geätzt. Diese Verfahrensfolge ist besonders günstig. Es sind jedoch Modifikationen möglich. Somit zeigen die 10 und 11 eine Modifikation, bei welcher die Maske 51 und die Seitenwanderweiterungen 52 aus, eine andere Ätzbarkeit vorsehenden Materialien bestehen und der Sourcebereich 13 später ausgebildet wird. In diesem Fall wird in dem in 4 dargestellten Stadium keine Implantation mit Ionen 62 durchgeführt, wodurch in dem in 7 dargestellten Stadium die Struktur von 10 (ohne Sourcebereich 13) erhalten wird. Danach werden die Seitenwanderweiterungen 52 weggeätzt, damit die Maske 51 auf der Oberfläche 10a verbleibt, und es wird die in 11 dargestellte Implantation von Dotierungsionen 63 durchgeführt, um den Sourcebereich 13 auszubilden. 11 zeigt die isolierende Deckschicht 18, welche sich während dieser Implantation von Dotierungsionen ergibt. Diese Deckschicht 18 kann durch Aufgingen eines, eine andere Ätzbarkeit vorsehenden Isolatormaterials an den Fenstern 52a und anschließendes Wegätzen der Seitenwanderweiterungen 52 gebildet werden. Sollte der Wunsch bestehen, die isolierende Deckschicht 18 von 11 durch Oxidation des Gatematerials auszubilden, können die Seitenwanderweiterungen 52 aus Siliciumnitrid bestehen, und die Maske 51 kann zum Beispiel eine mehrlagige Schicht aus Siliciumdioxid und Siliciumnitrid aufweisen.
  • Gewöhnlich wird das leitende Gate 11, wie oben beschrieben, aus dotiertem, polykristallinem Silicium gebildet. Es können jedoch auch andere Gatetechnologien bei den einzelnen Bauelementen angewandt werden. Somit können zum Beispiel andere Materialien für das Gate verwendet werden, wie zum Beispiel eine dünne Metallschicht, welche mit dem polykristallinen Siliciummaterial ein Silicid bildet. Alternativ kann das gesamte Gate 11 aus einem Metall statt aus polykristallinem Silicium bestehen. 9 zeigt den bevorzugten Zustand einer isolierten Gatestruktur, bei welchem das leitende Gate 11 durch eine dielektrische Schicht 17 an den Kanal aufnehmenden Bereich 15a kapazitiv gekoppelt ist. Alternativ können jedoch sogenannte Schottky-Gatetechnologien angewandt werden, bei welchen die Gateisolierungsschicht 17 nicht vorhanden ist und das leitende Gate 11 aus einem Metall besteht, welches mit dem schwach dotierten, Kanal aufnehmenden Bereich 15a eine Schottky-Barriere bildet. Das Schottky-Gate 11 ist durch die an der Schottky-Barriere vorhandene Verarmungsschicht an den Kanal aufnehmenden Bereich 15a kapazitiv gekoppelt.
  • Wie in 1 dargestellt, wird das Dotierungsprofil für den Kanal aufnehmenden Bereich 15a (durch Implantation von Dotierungsionen 61) vor Ausbildung des tiefen, lokalisierten Bereichs 15a vorgesehen. Jedoch kann das Dotierungsprofil für den Kanal aufnehmenden Bereich 15a später, zum Beispiel durch Implantation von Dotierungsionen 61 an dem Fenster 51a in der Maske 51 von 4, vorgesehen werden. Diese Implantation der Dotierungsionen 61 an dem Fenster 51a in der Maske 51 kann vor Implantieren der Sourcedotierungsionen 63 von 4 durchgeführt werden.
  • Die Verwendung separater Dosen der Ionen 61 und 62 ist von Vorteil, um die Dotierungsprofile für den Kanal aufnehmenden Bereich 15a und den tiefen, lokalisierten Bereich 15b zu optimieren. Es können jedoch modifizierte Verfahren für einige Bauelemente akzeptabel sein, in welchen zum Beispiel zur Ausbildung der Trägerzone 15 in 1 eine dotierte Epitaxialschicht aufgebracht wird. In einer weniger vorteilhaften Form kann das Dotierungsprofil für den Kanal aufnehmenden Bereich 15a sogar durch Implantation der Ionen 62 durch eine dünnere Maske gebildet werden, während der tiefere Bereich 15b gleichzeitig durch die an den Fenstern 53a implantierten Ionen 62 gebildet wird.
  • Die Anordnung von 9 weist lokalisierte, stark dotierte (p+), p-leitende Bereiche 15b auf, welche sich in eine größere Tiefe als der p-leitende, Kanal aufnehmende Bereich 15a erstrecken. Diese tiefe, lokalisierte p+-Zone 15b in jeder Zelle verbessert die Sperr-/Durchschlageigenschaften der Anordnung. Es können jedoch Anordnungen gemäß der Erfindung hergestellt werden, ohne dass die in den 2 und 3 dargestellten Stufen zur Ausbildung einer tiefen p+-Zone 15b erforderlich sind. Dieses kann in kleineren Zellen sowie einem vereinfachten Verfahren resultieren. Somit kann die Anordnung lediglich eine flache p+-Zone 15b aufweisen, welche zwischen den 8 und 9 vorgesehen werden kann; ein bekanntes Beispiel der Verwendung von lediglich einer flachen p+-Zone in einem bekannten MOSFET mit Graben-Gate ist in US-A 5 665 619 dargestellt. Die gemäß der Erfindung hergestellte Anordnung kann sogar keine zusätzliche p+-Zone 15b aufweisen; US-A 5 378 655 sieht ein bekanntes Beispiel vor, nach dem in einem bekannten MOSFET mit Graben-Gate keine zusätzliche p+-Zone vorhanden ist.
  • Das oben beschriebene, spezifische Beispiel bezieht sich auf eine n-Kanal-Anordnung, bei welcher die Bereiche 13 und 14 vom n-Leitfähigkeitstyp, die Bereiche 15a und 15b vom p-Leitfähigkeitstyp sind und in dem Bereich 15a ein Elektroneninversionskanal 12 durch das Gate 11 induziert wird. Durch Verwendung von Dotierstoffen vom entgegengesetzten Leitfähigkeitstyp kann durch ein Verfahren gemäß der Erfindung eine p-Kanal-Anordnung vorgesehen werden, bei welcher die Bereiche 13 5 und 14 vom p-Leitfähigkeitstyp, die Bereiche 15a und 15b vom n-Leitfähigkeitstyp sind und in dem Bereich 15a ein Defektelektronen-Inversionskanal 12 durch das Gate 11 induziert wird.
  • Es können ähnliche Verfahrensschritte angewandt werden, um eine Anreicherungsanordnung gemäß der Erfindung vorzusehen. 12 zeigt ein spezifisches 0 Beispiel einer solchen p-Kanal-Anordnung mit einem p-leitenden Source- und Drainbereich 13 und 14a, einem p-leitenden, Kanal aufnehmenden Bereich 15a und einem n-leitenden, tiefen, lokalisierten Bereich 15b. In diesem spezifischen Beispiel kann der Kanal aufnehmende Bereich 15a durch eine schwach dotierte (p-), p-leitende Epitaxialschicht vorgesehen werden, welche die Trägerzone 15 vom gleichen Leitfähigkeitstyp wie der Source- und Drainbereich 13 und 14a bildet. Diese Epitaxialschicht 15 kann auf einer etwas stärker dotierten (p), p-leitenden Epitaxialschicht 14' auf einem stark dotierten (p+), p-leitenden Substratbereich 14a aufgebracht werden. Der n-leitende, tiefe, lokalisierte Bereich 15b wird, ähnlich wie in den 2 und 3, durch Implantation und thermische Diffusion gebildet, erstreckt sich jedoch durch die Tiefe der p-leitenden Schicht 15 und in die p-leitende Schicht 14'. Die p-leitenden Sourcebereiche 13 und Graben-Gates 11 werden durch ähnliche Stufen, wie in den 4 bis 8 dargestellt, gebildet. Für das Gate 11 kann n-leitendes, polykristallines Silicium verwendet werden. Bei Operation wird im eingeschalteten Zustand in dem Bereich 15a durch das Gate 11 ein Defektelektronen-Anreicherungskanal 12 induziert. Die schwach dotierten, p-leitenden Bereiche 15a können durch Verarmungsschichten von dem tiefen, n-leitenden Bereich 15b und dem isoliertem Gate 11 aus im ausgeschalteten Zustand vollständig verarmt sein. Die Beibehaltung der Schicht 14' zwischen dem stark dotierten Substratbereich 14a und der Unterseite des Bereichs 15b sieht für den durch den Bereich 15b gebildeten pn-Übergang eine hohe Lawinendurchbruchspannung vor. Es ist ebenfalls eine einfachere Bauelementstruktur und ein Verfahren, bei welchem eine einzelne, schwach dotierte, p-leitende Epitaxialschicht die beiden Schichten 14' und 15 ersetzt, möglich.
  • Bei Lesen der vorliegenden Offenbarung ergeben sich für Fachkundige weitere Variationen und Modifikationen. Solche Variationen und Modifikationen können äquivalente und weitere Merkmale umfassen, welche von der Konstruktion, der Herstellung und dem Einsatz von Halbleiteranordnungen sowie Bauelementteilen derselben her bekannt sind und an Stelle oder zusätzlich zu hier bereits beschriebenen Merkmalen verwendet werden können.
  • Somit sieht zum Beispiel ein Ausführungsbeispiel der Erfindung ein Verfahren zur Herstellung einer Halbleiteranordnung mit einem Graben-Gate vor, welche einen Source- und Drainbereich 13 und 14 eines ersten Leitfähigkeitstyps, die durch einen Kanal aufnehmenden Bereich 15a, an den ein Gate 11 kapazitiv gekoppelt ist, getrennt sind, sowie einen lokalisierten Bereich 15b eines entgegengesetzten, zweiten Leitfähigkeitstyps 1 aufweist, der in Angrenzung an den Sourcebereich 13 vorgesehen ist, durch die Sourceelektrode 23 kontaktiert wird und stärker als der Kanal aufnehmende Bereich 15a dotiert ist, wonach:
    • (a) auf einer Oberfläche 10a eines Halbleiterträgers 10 eine Maske 53 mit einem Fenster 53a auf einer ersten Fläche des Trägers ausgebildet wird;
    • (b) ein lokalisierter Bereich 15a eines entgegengesetzten, zweiten Leitfähigkeitstyps durch Einbringen eines Dotierstoffs 62 des zweiten Leitfähigkeitstyps über das Fenster 53a in den ersten Bereich vorgesehen wird, wobei der lokalisierte Bereich 15b bis zu einer größeren Tiefe in dem Träger 10 als der Tiefe des Kanal aufnehmenden Bereichs 15a thermisch eindiffundiert wird;
    • (c) auf dem Träger 10 eine Maske 51 mit einer zu der Maske 53 komplementären Fensterstruktur ausgebildet wird, indem in dem Fenster 53a ein, sich in der Ätzbarkeit von der Maske 53 unterscheidendes Material 51' vorgesehen und anschließend die Maske 53 von dem Träger 10 abgeätzt wird, während die Maske 51 auf der ersten Fläche, auf der sich der lokalalisierte Bereich 15b befindet, belassen wird, wobei eine zweite Fläche des Trägers an dem komplementären Fenster 51a in der Maske vorhanden ist;
    • (d) der Sourcebereich 13 ausgebildet wird, indem ein Dotierstoff 63 des ersten Leitfähigkeitstyps nach thermischer Diffusion des lokalisierten Bereichs 15b wie in Schritt (b) und während der Maskierung der ersten Fläche mit der Maske 51 in mindestens einen Teil der zweiten Fläche eingebracht wird.
    • (e) das Gate 11 an einem anderen Abschnitt der zweiten Fläche in Angrenzung an die Stelle, an welcher eine Trägerzone 15a den Kanal 12 aufnimmt, vorgesehen wird; und
    • (f) eine Sourceelektrode 23 auf dem Träger 10 nach Entfernen der Maske 51 vorgesehen wird, um den Sourcebereich 13 des ersten Leitfähigkeitstyps und den lokalisierten Bereich 15b des zweiten Leitfähigkeitstyps auf der Oberfläche 10a zu kontaktieren.

Claims (10)

  1. Verfahren zur Herstellung einer vertikalen Halbleiteranordnung mit einem Graben-Gate, welche einen Source- (13) und einen Drainbereich (14) eines ersten Leitfähigkeitstyps aufweist, die durch einen Kanal aufnehmenden Bereich (15a) in Angrenzung an das Graben-Gate (11) getrennt sind, wonach (a) auf einer Oberfläche (10a) eines Halbleiterträgers (10) mit dem Drainbereich (14) und einem Trägerbereich (15) eine erste Maske (51) mit einem ersten Fenster (51a) in einem Bereich der Oberfläche des Trägers ausgebildet wird; (b) der Sourcebereich (13) durch Einbringen eines Dotierstoffs (63) des ersten Leitfähigkeitstyps über das erste Fenster 51a in den Bereich der genannten Oberfläche des Trägers ausgebildet wird; (c) Seitenwanderweiterungen (52b) auf der ersten Maske an dem ersten Fenster vorgesehen werden, womit eine zweite Maske (52), welche sich aus der ersten Maske und den Seitenwanderweiterungen zusammensetzt und ein zweites Fenster (52a) aufweist, welches kleiner als das erste Fenster ist, ausgebildet wird; (d) ein Graben (20) an dem zweiten Fenster so in den Träger geätzt wird, dass er sich durch den Trägerbereich (15) und in einen darunter liegenden Teil des Drainbereichs (14) erstreckt; (e) in dem Graben Material aufgebracht wird, um das Gate (11) in Angrenzung an die Stelle, an welcher der Kanal (12) in den Trägerbereich (15) aufgenommen wird, vorzusehen; und (f) eine Sourceelektrode (23) auf dem Träger nach Entfernen der zweiten Maske vorgesehen wird, um den Sourcebereich und einen angrenzenden Bereich des Trägerbereichs (15) freizulegen, damit ein Kontakt mit der Sourceelektrode 23 hergestellt wird.
  2. Verfahren nach Anspruch 1, wobei Schritt (b) vor Schritt (c) ausgeführt und der Graben in Schritt (d) durch den Sourcebereich und durch eine restliche, darunter liegende Dicke des Trägerbereichs und somit in den darunter liegenden Teil des Drainbereichs geätzt wird.
  3. Verfahren nach Anspruch 1, wobei die erste Maske und die Seitenwanderweiterungen aus unterschiedlich ätzbaren Materialien bestehen, die Seitenwanderweiterungen nach dem Schritt (e) weggeätzt werden, um zumindest einen Teil der ersten Maske auf der Oberfläche des Trägers zu belassen, und anschließend Schritt (b) ausgeführt wird, um den Sourcebereich auszubilden.
  4. Verfahren nach Anspruch 1, 2 oder 3, wobei der Kanal aufnehmende Bereich durch einen Bereich eines entgegengesetzten, zweiten Leitfähigkeitstyps dargestellt ist.
  5. Verfahren nach Anspruch 4, wobei ein Dotierstoff des zweiten Leitfähigkeitstyps vor Schritt (c) in den Träger eingebracht wird, um den Kanal aufnehmenden Bereich des zweiten Leitfähigkeitstyps vorzusehen.
  6. Verfahren nach Anspruch 1, 2, 3, 4 oder 5, wobei ein Dotierstoff (62) des zweiten Leitfähigkeitstyps vor Schritt (a) auf einer Fläche des Trägers, auf welcher in Schritt (a) die erste Maske vorgesehen wird, lokal in den Träger eingebracht wird, wobei der lokale Einbau des Dotierstoffs dazu dient, die Anordnung mit einem lokalisierten Bereich (15b) des zweiten Leitfähigkeitstyps zu versehen, welcher eine höhere Leitfähigkeit als der Kanal aufnehmende Bereich (15a) in Angrenzung an den Graben aufweist, durch den Kanal aufnehmenden Trägerbereich von dem in Schritt (d) ausgebildeten Graben getrennt ist und den angrenzenden Oberflächenbereich, welcher durch die Sourceelektrode kontaktiert wird, in Schritt (f) vorsieht.
  7. Verfahren nach Anspruch 6, wobei der den lokalisierten Bereich bildende Dotierstoff vor Ausbildung des Sourcebereichs in Schritt (b) in eine größere Tiefe in dem Träger als der Kanal aufnehmende Bereich eindiffundiert wird.
  8. Verfahren nach einem der vorangegangenen Ansprüche, wobei Siliciummaterial auf einer Isolationsschicht in dem Graben zur Ausbildung des Gates in Schritt (e) aufgebracht wird.
  9. Verfahren nach Anspruch 8, wobei die erste Maske Siliciumnitrid aufweist, Siliciumnitrid aufgebracht und rückgeätzt wird, um die Seitenwanderweiterungen der ersten Maske in Schritt (c) auszubilden, und ein oberer Teil des aufgebrachten Siliciummaterials in dem Graben oxidiert wird, um eine isolierende Deckschicht (18) über dem Gate vorzusehen, während das Siliciumnitrid der Seitenwanderweiterungen und der ersten Maske zur Maskierung darunter liegender Bereiche des Trägers gegen Oxidation verwendet wird.
  10. Verfahren nach einem der vorangegangenen Ansprüche, wobei vor Schritt (f) eine isolierende Deckschicht über dem Gate ausgebildet wird und die in Schritt (f) vorgesehene Sourceelektrode sich auf der Oberfläche des Trägers und ebenfalls auf der isolierenden Deckschicht erstreckt.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9922764D0 (en) * 1999-09-28 1999-11-24 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
EP1314195A2 (de) 2000-08-17 2003-05-28 Koninklijke Philips Electronics N.V. Verfahren zur herstellung einer halbleiteranordnung mit graben-gate und entsprechende anordnung
JP4932088B2 (ja) 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
EP1393362B1 (de) 2001-04-28 2011-12-14 Nxp B.V. Verfahren zur Herstellung einer Halbleiteranordnung mit Graben-Gate
ATE358891T1 (de) 2001-04-28 2007-04-15 Koninkl Philips Electronics Nv Halbleiteranordnungen mit graben-gateelektrode und verfahren zu deren herstellung
GB0118000D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
GB0117949D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
GB0122122D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
US7045857B2 (en) * 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
JP2007194333A (ja) * 2006-01-18 2007-08-02 Elpida Memory Inc 半導体装置の製造方法
JP5048273B2 (ja) * 2006-05-10 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置
US20080206944A1 (en) * 2007-02-23 2008-08-28 Pan-Jit International Inc. Method for fabricating trench DMOS transistors and schottky elements
JP2009141260A (ja) * 2007-12-10 2009-06-25 Elpida Memory Inc 半導体装置、及びその製造方法
JP2009302510A (ja) * 2008-03-03 2009-12-24 Fuji Electric Device Technology Co Ltd トレンチゲート型半導体装置およびその製造方法
CN105470139A (zh) * 2014-09-12 2016-04-06 上海华虹宏力半导体制造有限公司 制造沟槽型功率器件的方法
CN116646391A (zh) * 2023-07-26 2023-08-25 深圳市锐骏半导体股份有限公司 一种沟槽功率器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132238A (en) * 1989-12-28 1992-07-21 Nissan Motor Co., Ltd. Method of manufacturing semiconductor device utilizing an accumulation layer
JP2606404B2 (ja) * 1990-04-06 1997-05-07 日産自動車株式会社 半導体装置
KR940002400B1 (ko) * 1991-05-15 1994-03-24 금성일렉트론 주식회사 리세스 게이트를 갖는 반도체장치의 제조방법
US5366914A (en) * 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
GB9207860D0 (en) * 1992-04-09 1992-05-27 Philips Electronics Uk Ltd A semiconductor component
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
GB9306895D0 (en) * 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
GB9313843D0 (en) * 1993-07-05 1993-08-18 Philips Electronics Uk Ltd A semiconductor device comprising an insulated gate field effect transistor
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5972741A (en) * 1996-10-31 1999-10-26 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
GB9700923D0 (en) * 1997-01-17 1997-03-05 Philips Electronics Nv Semiconductor devices

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Publication number Publication date
EP0996969A2 (de) 2000-05-03
WO1999054918A2 (en) 1999-10-28
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KR100538603B1 (ko) 2005-12-22
EP0996969B1 (de) 2005-03-23
KR20010013955A (ko) 2001-02-26
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US6087224A (en) 2000-07-11
GB9808234D0 (en) 1998-06-17
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