CN108493258A - 一种超低正向压降的Trench肖特基器件及制造方法 - Google Patents
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Abstract
本发明属于半导体器件的制造技术领域，涉及一种超低正向压降的Trench肖特基器件，半导体基板包括位于上方的漂移区以及位于下方的衬底，衬底邻接漂移区，漂移区的上表面形成半导体基板的第一主面，衬底的下表面形成半导体基板的第二主面；在有源区内，半导体基板内设有若干个均匀分布的沟槽，沟槽从第一主面指向第二主面的方向上，穿过漂移区延伸到衬底内；在相邻的过渡区和终端区内，半导体基板内设有一个宽沟槽，宽沟槽从第一主面指向第二主面的方向上，穿过漂移区延伸到衬底内；在终端区内，半导体基板的第一主面上淀积有钝化层；本发明通过采用较深沟槽结构，使器件具有更低的正向压降，从而降低正向导通功耗和降低成本。
Description
技术领域
本发明涉及一种肖特基器件及制造方法，具体是一种超低正向压降的Trench肖特基器件及制造方法，属于半导体器件的制造技术领域。
背景技术
在功率半导体器件领域，传统肖特基二极管利用金属-半导体的肖特基接触实现了较好的整流特性，但应对中高压器件的耐压要求，传统的肖特基二极管因金属-半导体肖特基势垒较低且随温度变化较大，因此不再广泛适用，这些年出现了另一类型的肖特基二极管器件，它们采用Trench沟槽结构，在沟槽内壁生长一定厚度的绝缘氧化层，并用导电多晶硅填充沟槽，使得导电多晶硅、绝缘氧化层、半导体基板材料三者形成一个电容板结构，当器件需要耐压工作时，半导体基板施加一个相对于导电多晶硅的高电位，从而在半导体基板靠近沟槽的附近耦合出相反于半导体掺杂类型的电荷，进一步在反偏电压的作用下形成耗尽层，当相邻两个耗尽层尚未接触之前，半导体基板上施加的电压由器件的阳极金属与半导体基板形成的肖特基势垒所承担，而通过控制相邻沟槽的距离、沟槽内绝缘氧化层的厚度以及半导体基板的电阻率都可以决定相邻耗尽层在多高的电压下可以接触，一旦耗尽层接触连接在一起，那半导体基板电压则就会由耗尽层来承担，因此，Trench肖特基二极管具有较高的反向击穿电压，在保持普通肖特基二极管反向击穿电压不变的情况下，还可降低正向压降。
对于Trench肖特基二极管来说，进一步提高耐压能力，并降低正向压降，同时降低制造成本是本行业设计着致力完成的目标。
发明内容
本发明的目的是克服现有技术中存在的问题，提供一种超低正向压降的Trench肖特基器件及制造方法，通过采用较深沟槽结构，使器件具有更低的正向压降，从而降低正向导通功耗和降低成本。
为实现以上技术目的，本发明的技术方案是：一种超低正向压降的Trench肖特基器件，包括位于半导体基板的有源区和终端区，在所述肖特基器件的俯视平面上，所述有源区位于半导体基板的中心区，终端区位于有源区的外圈并环绕包围所述有源区；在所述肖特基器件的截面上，所述半导体基板包括位于上方的漂移区以及位于下方的衬底，所述衬底邻接漂移区，漂移区的上表面形成半导体基板的第一主面，衬底的下表面形成半导体基板的第二主面；其特征在于：在有源区内，半导体基板内设有若干个均匀分布的沟槽，所述沟槽从半导体基板的第一主面指向第二主面的方向上，穿过漂移区延伸到衬底内；在过渡区及与过渡区相邻的终端区内，半导体基板内设有一个宽沟槽，所述宽沟槽从半导体基板的第一主面指向第二主面的方向上，穿过漂移区延伸到衬底内；在终端区内，半导体基板的第一主面上淀积有钝化层。
进一步地，在有源区内，所述沟槽内填充有厚氧化层及厚氧化层包裹的有源区多晶硅。
进一步地，在有源区内，在半导体基板的第一主面上依次淀积有TI/TIN层和金属层，且TI/TIN层与所述沟槽内的有源区多晶硅接触。
进一步地，所述宽沟槽内填充有厚氧化层，所述厚氧化层形成的槽内填充有过渡区多晶硅及与过渡区多晶硅邻接的终端区多晶硅，且宽沟槽内的过渡区多晶硅与TI/TIN层接触。
为了进一步实现以上技术目的，本发明还提出一种超低正向压降的Trench肖特基器件的制造方法，其特征在于，包括如下步骤：
步骤一. 提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面与第二主面，在第一主面与第二主面间包括漂移区以及位于所述漂移区下方的衬底；
步骤二. 利用硬掩膜层的遮挡，对半导体基板的第一主面进行各向异性干法刻蚀，以在漂移区内形成沟槽及宽沟槽，所述沟槽和宽沟槽穿过漂移区并延伸到衬底内；
步骤三. 去除上述第一主面上的硬掩膜层，并在半导体基板的第一主面以及上述沟槽和宽沟槽内生长一层绝缘氧化层；
步骤四. 在上述第一主面上淀积导电多晶硅，所述导电多晶硅覆盖在第一主面的绝缘氧化层上，并填充在沟槽和宽沟槽内；
步骤五. 选择性地刻蚀上述导电多晶硅，去除厚氧化层上的导电多晶硅，以得到位于有源区沟槽内的有源区多晶硅、位于过渡区宽沟槽内的过渡区多晶硅及终端区宽沟槽内与过渡区多晶硅相邻的终端区多晶硅；
步骤六. 选择性地腐蚀上述绝缘氧化层，得到位于沟槽和宽沟槽内的厚氧化层；
步骤七. 在半导体基板的第一主面上淀积一层TI/TIN层，并进行退火；
步骤八. 在上述TI/TIN层上淀积一层金属层；
步骤九. 在光刻板的遮挡下，选择性刻蚀金属层和TI/TIN层，去除终端区的金属层和TI/TIN层；
步骤十. 在半导体基板的第一主面上淀积钝化层，在光刻板的遮挡下，选择性地刻蚀钝化层，以得到位于终端区和过渡区的钝化层；
步骤十一. 对半导体基板的第二主面进行减薄后，并淀积背面金属。
进一步地，刻蚀沟槽和宽沟槽的过程中，先在半导体基板的第一主面上淀积硬掩膜层，并选择性地掩蔽刻蚀所述硬掩膜层，以得到所需的硬掩膜窗口，所述硬掩膜窗口贯通硬掩膜层，利用硬掩膜窗口的的掩蔽，进行刻蚀得到沟槽和宽沟槽 。
进一步地，所述金属层包括Al层、Si层和Cu层，所述背面金属包括Ti层、Ni层和Ag层。
进一步地，所述硬掩膜层包括LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
本发明具有以下优点：
1）本发明应用电荷耦合平衡原理，通过采用较深沟槽结构，能够提高Trench肖特基二极管的反向击穿电压，在保持与现有器件的反向击穿电压相当的情况下，可采用较高的外延掺杂浓度和较薄的外延厚度，使漂移区分担较小的耐压，因此，本发明Trench肖特基器件具有更低的正向压降；
2）本发明终端区和元胞区为相同的结构，均采用深沟槽结构，深沟槽结构（沟槽和宽沟槽）与现有器件终端的多个耐压环的耐压能力相当，而终端长度大大减小，终端占整个器件的比例大大减小，（如100V器件为例，终端长度可以减少到10um以内，终端面积减少为原来的30%），从而增加有效元胞面积，进一步降低了器件的正向压降；
3）与现有肖特基器件制造工艺相比，本发明制造方法共需要3层光刻，比现有器件减少一层光刻，制造工艺更简单，有效降低了成本；
2）本发明肖特基器件制造工艺与现有半导体制造工艺兼容。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为本发明实施例1的结构示意图。
图2为本发明实施例1半导体基板的结构示意图。
图3为本发明实施例1硬掩膜层的结构示意图。
图4为本发明实施例1形成沟槽和宽沟槽的结构示意图。
图5为本发明实施例1淀积绝缘氧化层的结构示意图。
图6为本发明实施例1淀积导电多晶硅的结构示意图。
图7为本发明实施例1形成厚氧化层、有源区多晶硅、过渡区多晶硅及终端区多晶硅的结构示意图。
图8为本发明实施例1淀积Ti/TiN层和金属层的结构示意图。
图9为本发明实施例1刻蚀Ti/TiN层和金属层后的结构示意图。
图10为本发明实施例1淀积钝化层的结构示意图。
图11为本发明实施例1刻蚀钝化层后的结构示意图。
附图标记说明：001—有源区；002—终端区；003—过渡区；004—第一主面；005—第二主面；1—衬底；2—漂移区；3—沟槽；4—宽沟槽；5—厚氧化层；6—有源区多晶硅；7—TI/TIN层；8—金属层；9—终端区多晶硅；10—过渡区多晶硅；11—钝化层；12—背面金属；13—硬掩膜层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本发明的内容进行理解而设置的，即本发明不限于各图所举例的器件结构。
如图1所示，实施例1以100V Trench肖特基器件为例，一种超低正向压降的Trench肖特基器件，包括位于半导体基板的有源区001和终端区002，在所述肖特基器件的俯视平面上，所述有源区001位于半导体基板的中心区，终端区002位于有源区001的外圈并环绕包围所述有源区001；在所述肖特基器件的截面上，所述半导体基板包括位于上方的漂移区2以及位于下方的衬底1，所述衬底1邻接漂移区2，漂移区2的上表面形成半导体基板的第一主面004，衬底1的下表面形成半导体基板的第二主面005；其特征在于：
在有源区001内，半导体基板内设有若干个均匀分布的沟槽1，所述沟槽3从半导体基板的第一主面004指向第二主面005的方向上，穿过漂移区2延伸到衬底1内，所述沟槽3内填充有厚氧化层5及厚氧化层5包裹的有源区多晶硅6，在半导体基板的第一主面004上依次淀积有TI/TIN层7和金属层8，且TI/TIN层7与所述沟槽2内的有源区多晶硅6接触；
在过渡区003及与过渡区003相邻的终端区002内，半导体基板内设有一个宽沟槽4，所述宽沟槽4从半导体基板的第一主面004指向第二主面005的方向上，穿过漂移区2延伸到衬底1内；所述宽沟槽4内填充有厚氧化层5，所述厚氧化层5形成的槽内填充有过渡区多晶硅10及与过渡区多晶硅10相邻的终端区多晶硅9，且宽沟槽4内的过渡区多晶硅10与TI/TIN层7接触；所述宽沟槽4上覆盖有钝化层11；
在终端区002内，半导体基板的第一主面004上淀积有钝化层11，所述钝化层11为二氧化硅层和氮化硅层。
如上实施例一种超低正向压降的Trench肖特基器件的制造方法，其特征在于，包括如下步骤：
如图2所示，步骤一. 提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面004与第二主面005，在第一主面004与第二主面005间包括漂移区2以及位于所述漂移区2下方的衬底1；
如图3和图4所示，步骤二. 利用硬掩膜层13的遮挡，对半导体基板的第一主面004进行各向异性干法刻蚀，以在漂移区2内形成沟槽3及宽沟槽4，所述沟槽3和宽沟槽4穿过漂移区2并延伸到衬底1内；
刻蚀沟槽3和宽沟槽4的过程中，先在半导体基板的第一主面004上淀积硬掩膜层13，并选择性地掩蔽刻蚀所述硬掩膜层13，以得到所需的硬掩膜窗口，所述硬掩膜窗口贯通硬掩膜层13，利用硬掩膜窗口的的掩蔽，进行刻蚀得到沟槽3和宽沟槽4；
所述硬掩膜层13包括LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅；
如图5所示，步骤三. 去除上述第一主面上的硬掩膜层13，并在半导体基板的第一主面004以及上述沟槽3和宽沟槽4内生长一层绝缘氧化层；
如图6所示，步骤四. 在上述第一主面004上淀积导电多晶硅，所述导电多晶硅覆盖在第一主面004的绝缘氧化层上，并填充在沟槽3和宽沟槽4内；
如图7所示，步骤五. 选择性地刻蚀上述导电多晶硅，去除厚氧化层上的导电多晶硅，以得到位于有源区001沟槽3内的有源区多晶硅6、位于过渡区003宽沟槽4内的过渡区多晶硅10及终端区002宽沟槽4内与过渡区多晶硅10相邻的终端区多晶硅9；
步骤六. 选择性地腐蚀上述绝缘氧化层，得到位于沟槽3和宽沟槽4内的厚氧化层5；
如图8所示，步骤七. 在半导体基板的第一主面004上淀积一层TI/TIN层7，并进行退火；
步骤八. 在上述TI/TIN层7上淀积一层金属层8；
所述金属层8包括Al层、Si层和Cu层；
如图9所示，步骤九. 在光刻板的遮挡下，选择性刻蚀金属层8和TI/TIN层7，去除终端区002的金属层8和TI/TIN层7；
如图10所示，步骤十. 在半导体基板的第一主面004上淀积钝化层11，在光刻板的遮挡下，选择性地刻蚀钝化层11，以得到位于终端区002和过渡区003的钝化层11；
步骤十一. 对半导体基板的第二主面005进行减薄后，并淀积背面金属12，所述背面金属12包括Ti层、Ni层和Ag层。
在有源区001内，沟槽内的有源区多晶硅6通过厚氧化层5与漂移区2间形成电容结构，利用电荷耦合原理形成耗尽层来支撑电压。同时，在过渡区003内及与过渡区003相邻的终端区002内，宽沟槽4内的终端区多晶硅9及过渡区多晶硅10通过厚氧化层5与漂移区2间同样形成电容结构。由于沟槽3和宽沟槽4均深入到衬底1内，当加反向电压时，利用电荷耦合原理在耐压时形成横向耗尽层，由于沟槽3内的有源区多晶硅6保持等电位，因此，耦合出的电荷可以与漂移区2内的电荷完全达到电荷平衡，从而形成于有源区001内一致的耐压效果。
本发明应用电荷耦合平衡原理，通过采用较深沟槽结构，且沟槽结构贯穿整个漂移区2，使得沟槽内的多晶硅完全耗尽，能够提高Trench肖特基二极管的反向击穿电压，在保持与现有器件的反向击穿电压相当的情况下，可采用较高的外延掺杂浓度和较薄的外延厚度，使漂移区2分担较小的耐压，当漂移区2的掺杂浓度增高及厚度降低，可使得Trench肖特基器件具有更低的正向压降；
本发明终端区002和有源区001为相同的结构，均采用深沟槽结构，深沟槽结构（沟槽和宽沟槽）与现有器件终端的多个耐压环的耐压能力相当，而终端区002长度大大减小，使得终端占整个器件的比例大大减小，（如100V器件为例，终端长度可以减少到10um以内，终端面积减少为原来的30%），从而增加了有效元胞面积，进一步降低了器件的正向压降；
与现有肖特基器件制造工艺相比，本发明制造方法共需要3层光刻，分别为步骤二中的沟槽结构的光刻、步骤九的金属层8的光刻及钝化层11的光刻，比现有器件减少一层光刻，现有工艺制造方法中还包括孔光刻，本发明制造工艺更简单，且有效降低了成本，本发明肖特基器件制造工艺与现有半导体制造工艺兼容。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (8)
1.一种超低正向压降的Trench肖特基器件，包括位于半导体基板的有源区和终端区，在所述肖特基器件的俯视平面上，所述有源区位于半导体基板的中心区，终端区位于有源区的外圈并环绕包围所述有源区；在所述肖特基器件的截面上，所述半导体基板包括位于上方的漂移区以及位于下方的衬底，所述衬底邻接漂移区，漂移区的上表面形成半导体基板的第一主面，衬底的下表面形成半导体基板的第二主面；其特征在于：在有源区内，半导体基板内设有若干个均匀分布的沟槽，所述沟槽从半导体基板的第一主面指向第二主面的方向上，穿过漂移区延伸到衬底内；在过渡区及与过渡区相邻的终端区内，半导体基板内设有一个宽沟槽，所述宽沟槽从半导体基板的第一主面指向第二主面的方向上，穿过漂移区延伸到衬底内；在终端区内，半导体基板的第一主面上淀积有钝化层。
2.根据权利要求1所述的一种超低正向压降的Trench肖特基器件，其特征在于，在有源区内，所述沟槽内填充有厚氧化层及厚氧化层包裹的有源区多晶硅。
3.根据权利要求1所述的一种超低正向压降的Trench肖特基器件，其特征在于，在有源区内，在半导体基板的第一主面上依次淀积有TI/TIN层和金属层，且TI/TIN层与所述沟槽内的有源区多晶硅接触。
4.根据权利要求1所述的一种超低正向压降的Trench肖特基器件，其特征在于，所述宽沟槽内填充有厚氧化层，所述厚氧化层形成的槽内填充有过渡区多晶硅及与过渡区多晶硅邻接的终端区多晶硅，且宽沟槽内的过渡区多晶硅与TI/TIN层接触。
5.一种超低正向压降的Trench肖特基器件的制造方法，其特征在于，包括如下步骤：
步骤一. 提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面与第二主面，在第一主面与第二主面间包括漂移区以及位于所述漂移区下方的衬底；
步骤三. 利用硬掩膜层的遮挡，对半导体基板的第一主面进行各向异性干法刻蚀，以在漂移区内形成沟槽及宽沟槽，所述沟槽和宽沟槽穿过漂移区并延伸到衬底内；
步骤四. 去除上述第一主面上的硬掩膜层，并在半导体基板的第一主面以及上述沟槽和宽沟槽内生长一层绝缘氧化层；
步骤五. 在上述第一主面上淀积导电多晶硅，所述导电多晶硅覆盖在第一主面的绝缘氧化层上，并填充在沟槽和宽沟槽内；
步骤六. 选择性地刻蚀上述导电多晶硅，去除厚氧化层上的导电多晶硅，以得到位于有源区沟槽内的有源区多晶硅、位于过渡区宽沟槽内的过渡区多晶硅及终端区宽沟槽内与过渡区多晶硅相邻的终端区多晶硅；
步骤七. 选择性地腐蚀上述绝缘氧化层，得到位于沟槽和宽沟槽内的厚氧化层；
步骤八. 在半导体基板的第一主面上淀积一层TI/TIN层，并进行退火；
步骤九. 在上述TI/TIN层上淀积一层金属层；
步骤十. 在光刻板的遮挡下，选择性刻蚀金属层和TI/TIN层，去除终端区的金属层和TI/TIN层；
步骤十一. 在半导体基板的第一主面上淀积钝化层，在光刻板的遮挡下，选择性地刻蚀钝化层，以得到位于终端区和过渡区的钝化层；
步骤十二. 对半导体基板的第二主面进行减薄后，并淀积背面金属。
6.根据权利要求5所述的一种超低正向压降的Trench肖特基器件的制造方法，其特征在于，刻蚀沟槽和宽沟槽的过程中，先在半导体基板的第一主面上淀积硬掩膜层，并选择性地掩蔽刻蚀所述硬掩膜层，以得到所需的硬掩膜窗口，所述硬掩膜窗口贯通硬掩膜层，利用硬掩膜窗口的的掩蔽，进行刻蚀得到沟槽和宽沟槽 。
7.根据权利要求3或5所述的一种超低正向压降的Trench肖特基器件，其特征在于，所述金属层包括Al层、Si层和Cu层，所述背面金属包括Ti层、Ni层和Ag层。
8.根据权利要求5所述的一种超低正向压降的Trench肖特基器件的制造方法，其特征在于，所述硬掩膜层包括LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
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|---|---|---|---|---|
| US20010010385A1 (en) * | 2000-02-02 | 2001-08-02 | U.S. Philips Corporation | Trenched schottky rectifiers |
| CN103545381A (zh) * | 2012-07-17 | 2014-01-29 | 朱江 | 一种水平结构沟槽肖特基半导体装置及其制备方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010010385A1 (en) * | 2000-02-02 | 2001-08-02 | U.S. Philips Corporation | Trenched schottky rectifiers |
| CN103545381A (zh) * | 2012-07-17 | 2014-01-29 | 朱江 | 一种水平结构沟槽肖特基半导体装置及其制备方法 |
| CN105895709A (zh) * | 2014-05-14 | 2016-08-24 | 恩智浦有限公司 | 半导体器件和相关联的制造方法 |
| CN208173597U (zh) * | 2018-05-28 | 2018-11-30 | 江苏捷捷微电子股份有限公司 | 一种超低正向压降的Trench肖特基器件 |
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