KR20150067509A - 반도체 전력 소자 및 그 제조 방법 - Google Patents

반도체 전력 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20150067509A
KR20150067509A KR1020130152984A KR20130152984A KR20150067509A KR 20150067509 A KR20150067509 A KR 20150067509A KR 1020130152984 A KR1020130152984 A KR 1020130152984A KR 20130152984 A KR20130152984 A KR 20130152984A KR 20150067509 A KR20150067509 A KR 20150067509A
Authority
KR
South Korea
Prior art keywords
region
substrate
gate electrodes
gate
interlayer insulating
Prior art date
Application number
KR1020130152984A
Other languages
English (en)
Inventor
이재훈
김태근
박찬호
허현정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130152984A priority Critical patent/KR20150067509A/ko
Priority to US14/452,730 priority patent/US20150162443A1/en
Publication of KR20150067509A publication Critical patent/KR20150067509A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

반도체 전력 소자 및 그 제조 방법에서, 반도체 전력 소자는 액티브 영역 및 터미네이션 영역이 구분되는 기판이 마련된다. 상기 기판에 포함된 트렌치들 내에는 상기 트렌치들 사이의 기판 표면보다 낮은 상부면을 갖는 제1 및 제2 게이트 전극들이 구비된다. 상기 제1 및 제2 게이트 전극들 사이의 기판 부위에는 불순물 영역들이 배치된다. 상기 제1 및 제2 게이트 전극들 및 기판 상에는 평탄한 상부면을 갖는 층간 절연막이 구비된다. 상기 층간 절연막을 관통하여 상기 불순물 영역들과 접촉하는 제1 콘택 플러그들이 구비된다. 상기 층간 절연막 및 제1 콘택 플러그들 상에는 평탄한 상부면을 갖는 제1 금속막 패턴이 구비된다. 상기 반도체 전력 소자는 공정 불량이 감소되고 우수한 전기적 특성을 가질 수 있다.

Description

반도체 전력 소자 및 그 제조 방법{A SEMICONDUCTOR POWER DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 전력 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 IGBT(Insulated Gate Bipolar Transistor) 및 이의 제조 방법에 관한 것이다.
반도체 전력 소자는 높은 동작 전압을 가지며, 높은 항복 전압을 가져야 한다. 또한, 단위면적당 많은 수의 셀을 집적시켜 높은 전류 밀도를 갖도록 하여야 한다. 상기 반도체 전력 소자는 공정 불량이 발생되지 않도록 제조되어야 한다.
본 발명의 목적은 공정 불량이 감소되는 반도체 전력 소자를 제공하는 데 있다.
본 발명의 목적은 상기한 반도체 전력 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 전력 소자는, 액티브 영역 및 터미네이션 영역이 구분되는 기판이 마련된다. 상기 기판에 포함된 트렌치들 내부에는 상기 트렌치들 사이의 기판 표면보다 낮은 상부면을 갖는 제1 및 제2 게이트 전극들이 구비된다. 상기 제1 및 제2 게이트 전극들 사이의 기판 부위에는 불순물 영역들이 배치된다. 상기 제1 및 제2 게이트 전극들 및 기판의 표면을 덮고, 평탄한 상부면을 갖는 층간 절연막이 구비된다. 상기 층간 절연막을 관통하여 상기 불순물 영역들과 접촉하는 제1 콘택 플러그들이 구비된다. 또한, 상기 층간 절연막 및 제1 콘택 플러그들 상에는 평탄한 상부면을 갖는 제1 금속막 패턴이 구비된다.
본 발명의 일 실시예에서, 하나의 제1 게이트 전극 및 이와 이웃하는 하나의 제2 게이트 전극은 하나의 게이트 전극 군을 이루고, 각각의 게이트 전극 군들 사이의 기판 부위에는 스위칭 동작을 억제하기 위한 불순물이 도핑된 플로팅 웰 영역이 더 포함될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 전극들은 상기 액티브 영역으로부터 상기 터미네이션 영역까지 연장되고, 상기 하나의 제1 게이트 전극 및 이와 이웃하는 하나의 제2 게이트 전극은 상기 터미네이션 영역에서 라운드되어 서로 연결된 구조를 가질 수 있다.
상기 층간 절연막을 관통하고, 상기 터미네이션 영역에서 상기 제1 및 제2 게이트 전극이 연결된 부위와 접촉하는 제2 콘택 플러그들이 더 구비될 수 있다. 또한, 상기 층간 절연막 및 제2 콘택 플러그들 상에는 평탄한 상부면을 갖는 제2 금속막 패턴이 더 구비될 수 있다.
상기 제2 금속막 패턴은 상기 액티브 영역에 형성된 제1 및 제2 게이트 전극들 전체와 전기적으로 연결되는 구조를 가질 수 있다.
상기 제2 금속막 패턴은 상기 액티브 영역을 둘러싸는 형상을 가질 수 있다.
상기 제1 및 제2 콘택 플러그들은 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 기판의 터미네이션 영역에는, 상기 제1 및 제2 게이트 전극들과 이격되어 상기 액티브 영역을 둘러싸는 형상을 갖고, 전계의 집중을 억제하기 위한 제2 불순물 영역들이 더 포함될 수 있다.
본 발명의 일 실시예에서, 상기 게이트 전극들이 형성되는 기판의 표면과 반대되는 기판 표면에 필드 스톱 영역, 콜렉터 영역 및 제3 금속막이 더 포함될 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 전력 소자의 제조 방법으로, 액티브 영역 및 터미네이션 영역이 구분되는 기판에 트렌치들을 형성한다. 상기 트렌치들 내부에, 상기 트렌치들 사이의 기판 표면보다 낮은 상부면을 갖는 제1 및 제2 게이트 전극들을 형성한다. 상기 제1 및 제2 게이트 전극들 사이의 기판 부위에 불순물 영역들을 형성한다. 상기 제1 및 제2 게이트 전극들 및 기판의 표면 상에 층간 절연막을 형성한다. 상기 층간 절연막을 관통하여 상기 불순물 영역들과 접촉하는 제1 콘택 플러그들을 형성한다. 또한, 상기 층간 절연막 및 제1 콘택 플러그들 상에 평탄한 상부면을 갖는 제1 금속막 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 전극들을 형성하기 위하여, 상기 트렌치들 내부를 채우면서 상기 기판 상에 게이트 전극막을 형성한다. 상기 트렌치들 내부에만 게이트 전극막이 남도록 상기 게이트 전극막을 연마하여 예비 제1 및 제2 게이트 전극들을 형성한다. 또한, 상기 예비 제1 및 제2 게이트 전극들의 상부를 일부 식각하여 제1 및 제2 게이트 전극을 형성한다.
본 발명의 일 실시예에서, 상기 콘택 플러그들을 형성하기 위하여, 상기 층간 절연막의 일부를 식각하여 상기 불순물 영역들을 노출하는 제1 콘택홀들을 형성한다. 상기 제1 콘택홀들 내부에 도전막을 형성한다. 또한, 상기 제1 콘택홀들 내부에만 도전막이 남도록 상기 도전막을 연마하여 제1 콘택 플러그들을 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 전극들을 형성하기 위하여, 상기 제1 및 제2 게이트 전극들은 상기 액티브 영역으로부터 상기 터미네이션 영역까지 연장되고, 상기 하나의 제1 게이트 전극 및 이와 이웃하는 하나의 제2 게이트 전극은 상기 터미네이션 영역에서 라운드되어 서로 연결된 구조를 갖도록 형성할 수 있다.
상기 층간 절연막을 관통하고, 상기 터미네이션 영역에서 상기 제1 및 제2 게이트 전극이 연결된 부위와 접촉하는 제2 콘택 플러그들을 형성할 수 있다. 또한, 상기 층간 절연막 및 제2 콘택 플러그들 상에 구비되고, 평탄한 상부면을 갖는 제2 금속막 패턴을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 층간 절연막은 화학 기상 증착 공정을 통해 형성될 수 있다.
본 발명에 의하면, 본딩에 의한 크랙 발생이 감소되고, 우수한 전기적 특성을 갖는 반도체 전력 소자가 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 전력 소자의 단면도이다.
도 2 내지 도 10은 도 1에 도시된 반도체 전력 소자의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 전력 소자의 단면도이다.
도 12a는 본 발명의 일 실시예에 따른 반도체 전력 소자의 평면도이다.
도 12b는 본 발명의 일 실시예에 따른 반도체 전력 소자의 일부를 나타내는 평면도이다.
도 13 내지 20은 도 11에 도시된 반도체 전력 소자의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 전력 소자의 단면도이다.
본 실시예의 반도체 전력 소자는 IGBT(Insulated Gate Bipolar Transistor)일 수 있다. 본 실시예에서는 반도체 전력 소자의 셀들이 형성되는 액티브 영역을 설명한다. 본 실시예의 반도체 전력 소자에 사용되는 트랜지스터 구조는 전력 MOSFET의 트랜지스터 구조로도 사용될 수 있다.
도 1을 참조하면, 제1 면 및 제2 면을 갖는 기판(10)이 구비된다. 상기 제1 면은 상기 기판(10)의 상부면이 될 수 있고, 상기 제2 면은 상기 제1 면과 반대면인 기판의 하부면이 될 수 있다. 상기 기판(10)은 실리콘 기판일 수 있다.
상기 기판(10)은 N형의 불순물이 저농도로 도핑되어 있을 수 있다. 상기 기판(10)에서 상기 N형 불순물의 도핑 농도는, 예컨대, 1013 내지 1016/㎤ 정도일 수 있다. 이러한 N형 불순물의 도핑 농도를 고려하면, 상기 기판(10)은 N- 기판이라 할 수 있다. 그러나, 상기 기판(10)의 물질 및 도핑 농도 등은 이에 한정되지 않으며, 달라질 수 있다.
상기 기판(10)의 제1 면에는 트랜지스터들이 구비될 수 있다. 상기 각각의 트랜지스터들은 트렌치 게이트형(trench gate) 트랜지스터일 수 있다. 즉, 상기 기판(10)의 제1 면에서 게이트가 형성되는 부위에는 게이트 트렌치들(18a, 18b)이 구비된다. 상기 게이트 트렌치들(18a, 18b)은 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 트랜지스터는 상기 게이트 트렌치(18a, 18b)의 측벽 부위에 채널이 형성된다. 따라서, 상기 트랜지스터는 상기 기판(10)의 제1 면으로부터 게이트 트렌치(18a, 18b) 저면 부위까지 수직 채널이 생성되는 수직 채널 트랜지스터일 수 있다.
상기 트렌치 게이트형 트랜지스터는 플래너 게이트(planar gate)형 트랜지스터보다 단위 면적당 형성 가능한 셀(cell)의 개수가 많다. 그러므로, 상기 트렌치 게이트형 트랜지스터를 포함하는 반도체 전력 소자는 셀의 집적도가 증가되고 높은 전류 밀도를 갖게 되므로 우수한 전도성을 갖는다. 또한, 상기 반도체 전력 소자는 플래너 게이트형 트랜지스터에서 나타나는 기생 접합형 전계 효과 트랜지스터 영역이 발생하지 않고, 수직 방향으로 보다 큰 밀도의 채널이 형성될 수 있다. 따라서, 상기 반도체 전력 소자는 플래너 게이트형 트랜지스터를 갖는 구조보다 우수한 전기적 특성을 가질 수 있다. 상기 트렌치 게이트형 트랜지스터는 게이트 절연막 및 게이트 전극을 포함할 수 있다.
상기 게이트 전극들은 제1 방향으로 연장되는 형상을 가질 수 있다. 서로 이웃하는 한쌍의 게이트 전극은 하나의 게이트 전극 군이 된다. 상기 게이트 전극 군들은 일정 간격으로 이격되면서 반복하여 배치된다. 즉, 상기 게이트 전극 군은 하나의 제1 게이트 전극(24a)과 이와 이웃하는 하나의 제2 게이트 전극(24b)을 포함할 수 있다. 상기 제1 게이트 전극(24a)이 형성되는 부위를 제1 게이트 트렌치(18a)라고 하고, 상기 제2 게이트 전극(24b)이 형성되는 부위를 제2 게이트 트렌치(18b)라고 한다. 상기 제1 및 제2 게이트 전극(24a, 24b)은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
상기 게이트 절연막(20)은 상기 제1 및 제2 게이트 트렌치(18a, 18b) 내부 표면을 따라 구비될 수 있다. 상기 게이트 절연막(20)은 실리콘 산화물을 포함할 수 있다.
상기 제1 및 제2 게이트 전극(24a, 24b)의 상부면은 각각 상기 제1 및 제2 게이트 트렌치(18a, 18b)의 입구 부위보다 낮게 위치하도록 한다. 즉, 상기 제1 및 제2 게이트 전극(24a, 24b)은 상기 기판(10)의 제1 면 위로 돌출되지 않는다. 따라서, 상기 제1 및 제2 게이트 전극(24a, 24b)은 상기 기판(10)의 제1 면 상에서 서로 연결되는 부분이 없다.
상기 제1 및 제2 게이트 전극(24a, 24b)의 상부면이 상기 제1 및 제2 게이트 트렌치(18a, 18b)의 입구 부위보다 낮게 위치함으로써, 상기 제1 및 제2 게이트 전극의 표면에 발생되는 연마 공정에 의한 데미지를 감소시킬 수 있다. 그러므로, 상기 제1 및 제2 게이트 전극(24a, 24b)을 포함하는 트랜지스터는 게이트 누설 전류 및 트랩 전하가 감소될 수 있다.
상기 게이트 전극 군을 이루는 상기 제1 및 제2 게이트 전극들(24a, 24b)은 제1 간격만큼 서로 이격될 수 있다. 상기 제1 및 제2 게이트 전극들(24a, 24b) 사이의 기판의 제1 면 부위를 제1 부위라 하면서 설명한다. 또한, 상기 게이트 전극 군들은 제2 간격으로 이격되면서 반복적으로 배치될 수 있다. 상기 제2 간격은 상기 제1 간격보다 넓을 수 있다. 상기 게이트 전극 군들 사이의 기판의 제1 면 부위를 제2 부위라 하면서 설명한다.
상기 제1 부위에서, 상기 제1 게이트 전극(24a)의 일 측과 인접한 부위 및 상기 제2 게이트 전극(24b)의 일 측과 인접한 부위의 기판 표면에는 각각 제1 불순물 영역(12)이 구비될 수 있다. 상기 제1 불순물 영역(12)은 고농도의 N형 불순물이 도핑될 수 있다. 상기 제1 불순물 영역(12)에서 N형 불순물의 도핑 농도는, 예컨대, 1018 내지 1021/㎤ 정도일 수 있다. 상기 제1 불순물 영역(12)은 제1 정션 깊이를 가질 수 있다.
상기 제1 부위에서, 상기 제1 불순물 영역들(12)을 둘러싸면서 상기 제2 정션 깊이를 갖는 제2 불순물 영역(14)이 구비될 수 있다. 상기 제2 불순물 영역(14) 내부에, 상기 제1 불순물 영역들(12)이 구비될 수 있다. 상기 제2 정션 깊이는 상기 제1 정션 깊이보다 깊을 수 있다. 또한, 상기 제2 불순물 영역(14)의 저면은 상기 제1 및 제2 게이트 트렌치(18a, 18b) 저면보다 높을 수 있다.
상기 제2 불순물 영역(14)은 상기 제1 불순물 영역(12)과 다른 도전형의 불순물이 도핑될 수 있다. 예를들어, 상기 제2 불순물 영역(14)은 P형 불순물이 도핑될 수 있다. 상기 제2 불순물 영역(14)에서 P형 불순물의 도핑 농도는, 예컨대, 1015 내지 1019/㎤ 정도일 수 있다. 상기 P형 불순물의 도핑 농도를 고려하면, 제2 불순물 영역(14)은 P0 영역 또는 P+ 영역일 수 있다.
상기 제2 부위는 각 트랜지스터들의 스위칭 동작이 억제되는 영역일 수 있다. 즉, 상기 제1 및 제2 게이트 전극(24a, 24b)을 포함하는 각 트랜지스터는 상기 제2 부위에서 스위칭 동작이 수행되지 않으며, 전기적으로 고립되는 영역일 수 있다. 따라서, 상기 제2 간격이 상기 제1 간격보다 넓게 되도록 함으로써, 스위칭 동작을 억제하고 간섭이 발생되지 않을 수 있다.
상기 제2 부위에는 제3 정션 깊이를 갖는 제3 불순물 영역(16)이 구비될 수 있다. 상기 제3 정션 깊이는 상기 제2 정션 깊이보다 깊을 수 있다. 일 예로, 상기 제3 불순물 영역(16)의 저면은 상기 제1 및 제2 게이트 트렌치(18a, 18b) 저면보다 낮을 수 있다. 상기 제3 불순물 영역(16)은 상기 제2 불순물 영역(14)과 동일한 도전형의 불순물이 도핑될 수 있다. 상기 제3 불순물 영역(16)은 상기 제2 불순물 영역(14)보다 높은 불순물 농도를 가질 수 있다. 이와같이, 상기 제3 불순물 영역(16)은 고농도의 P형 불순물이 도핑될 수 있다. 상기 제3 불순물 영역(16)이 구비됨으로써, 상기 제1 및 제2 게이트 전극을 포함하는 각 트랜지스터들은 상기 제2 부위에서 스위칭 동작이 이루어지지 않을 수 있다. 즉, 상기 제3 불순물 영역(16)은 플로팅 P-웰이 될 수 있다.
상기 기판(10)의 제1 면과 제1 및 제2 게이트 전극들(24a, 24b) 상에는 평탄한 상부 표면을 갖는 층간 절연막(26)이 구비된다. 상기 층간 절연막(26)은 실리콘 산화물을 포함할 수 있다. 상기 층간 절연막(26)은 화학 기상 증착 공정에 의해 형성된 막일 수 있다.
상기 층간 절연막(26)을 관통하여 상기 제1 부위의 기판(10) 표면과 접촉하는 콘택 플러그들(30a)이 구비된다. 상기 콘택 플러그들(30a)은 금속 물질을 포함할 수 있다. 상기 콘택 플러그들(30a)로 사용될 수 있는 금속 물질의 예로는 W, Au, Ag, Cu, Al, TiAlN, WN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn 등을 들 수 있다. 상기 콘택 플러그들(30a)은 화학기계적 연마 공정에 적합한 강성을 갖는 금속 물질인 것이 바람직하다. 일 예로, 상기 콘택 플러그들(30a)은 텅스텐을 포함할 수 있다. 또한, 상기 콘택 플러그(30a)는 베리어 금속막을 더 포함할 수 있다. 상기 콘택 플러그들(30a) 및 층간 절연막(26)은 평탄한 상부면을 가질 수 있다.
상기 층간 절연막(26) 상에는 평탄한 상부 표면을 갖는 제1 금속막(32)이 구비된다. 상기 제1 금속막(32)은 상기 콘택 플러그들(30a)과 접촉할 수 있다. 상기 제1 금속막(32)은 와이어 본딩을 위한 막으로 제공될 수 있다. 또한, 상기 제1 금속막(32)은 에미터 전극으로 제공될 수 있다. 상기 제1 금속막(32)은 상기 콘택 플러그들(30a)에 포함되는 금속과 다른 물질을 포함할 수 있다. 상기 제1 금속막(32)은 상기 콘택 플러그들(30a)에 포함되는 금속보다 저저항을 갖는 물질을 포함할 수 있다. 일 예로, 상기 콘택 플러그들(30a)이 텅스텐을 포함하는 경우, 상기 제1 금속막(32)은 알루미늄 또는 알루미늄 합금을 포함할 수 있다.
상기 제1 금속막(32)이 평탄한 상부면을 갖기 때문에, 와이어 본딩 공정을 용이하게 할 수 있고 상기 제1 금속막(32)에 크랙이 발생되는 것을 감소시킬 수 있다.
상기 기판(10)의 제1 면과 반대면인 제2 면에는 필드 스톱 영역(34)이 구비될 수 있다. 상기 필드 스톱 영역(34)은 N형 불순물이 도핑된 영역일 수 있다. 상기 N형 불순물 농도는 상기 기판(10)의 N형 불순물 농도보다 높을 수 있다. 예컨대, 상기 필드 스톱 영역(34)의 N형 불순물 농도는 1014 내지 1018/㎤ 정도일 수 있다. 상기 필드 스톱 영역(34)의 N형 불순물 농도를 고려하면, 상기 필드 스톱 영역(34)은 N0 층이라 할 수 있다.
상기 필드 스톱 영역(34) 아래에는 콜렉터 영역(36)이 구비될 수 있다. 상기 콜렉터 영역(36)은 P형 불순물이 도핑된 영역일 수 있다.
상기 필드 스톱 영역(34) 및 콜렉터 영역(36)은 별도의 에피층에 구현되지 않고 기판의 제2 면 부위에 위치할 수 있다. 상기 필드 스톱 영역(34) 및 콜렉터 영역(36)이 에피층에 구현되지 않음으로써, 낮은 비용으로 반도체 전력 소자가 제조될 수 있다. 이와는 다른 예로, 상기 필드 스톱 영역(34) 및 콜렉터 영역(36)은 상기 기판의 제2 면에 형성되는 별도의 에피층에 구현될 수도 있다.
상기 콜렉터 영역(36) 아래에 제2 금속막(38)이 구비될 수 있다. 상기 제2 금속막은 콜렉터 전극으로 제공될 수 있다.
설명한 것과 같이, 상기 반도체 전력 소자는 제1 금속막에 크랙 발생이 감소됨으로써 우수한 전기적 특성을 가질 수 있다.
도 2 내지 도 10은 도 1에 도시된 반도체 전력 소자의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 제1 면 및 제2 면을 갖는 기판(10)을 마련한다. 상기 제1 면은 기판(10)의 상부면일 수 있고, 상기 제2 면은 기판(10)의 하부면일 수 있다. 상기 기판(10)은 예를들어 실리콘 기판일 수 있다. 또한, 상기 기판(10)은 N형 불순물이 저농도로 도핑된 기판일 수 있다.
상기 기판(10)의 제1 부위에 P형 불순물을 도핑하여 제2 불순물 영역(14)을 형성한다. 상기 제2 불순물 영역(14)은 제2 정션 깊이를 갖도록 형성한다.
상기 기판(10)의 제1 부위의 일부 영역에 고농도의 N형 불순물을 도핑하여 제1 불순물 영역(12)을 형성한다. 상기 제1 불순물 영역(12)은 상기 제2 정션 깊이보다 얕은 제1 정션 깊이를 갖도록 형성한다. 상기 제1 불순물 영역(12)은 상기 제2 불순물 영역(14) 내에 위치한다.
상기 기판(10)의 제2 부위에 고농도의 P형 불순물을 도핑하여 제3 불순물 영역(16)을 형성한다. 상기 제3 불순물 영역(16)은 상기 제2 정션 깊이보다 깊은 제3 정션 깊이를 갖도록 형성한다. 상기 제3 정션 깊이는 상기 게이트 트렌치들(18a, 18b)의 깊이보다 더 깊을 수 있다.
상기 제1 내지 제3 불순물 영역(12, 14, 16)을 형성하는 순서 및 형성 공정 단계는 이에 한정되지 않는다. 예를들어, 상기 제1 내지 제3 불순물 영역(12, 14, 16)은 현 단계에서 형성하지 않고, 예비 게이트 전극을 형성한 다음에 형성할 수도 있다. 또한, 상기 제1 내지 제3 불순물 영역(12, 14, 16)을 형성하는 순서는 변경될 수 있다.
다음에, 상기 기판(10)의 일부 영역을 식각하여 제1 및 제2 게이트 트렌치들(18a, 18b)을 각각 형성한다. 상기 제1 및 제2 게이트 트렌치들(18a, 18b)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 제1 및 제2 게이트 트렌치들(18a, 18b)은 상기 제1 간격으로 이격되면서 서로 이웃하게 배치될 수 있다. 상기 제1 및 제2 게이트 트렌치(18a, 18b)는 하나의 트렌치 군을 이루며, 상기 트렌치 군들은 제2 간격으로 이격되면서 반복 배치될 수 있다. 상기 제2 간격은 상기 제1 간격보다 더 넓을 수 있다.
상기 제1 및 제2 게이트 트렌치들(18a, 18b) 사이에는 상기 제1 및 제2 불순물 영역(12, 14)이 위치할 수 있다. 또한, 상기 트렌치 군들 사이에는 상기 제3 불순물 영역(16)이 위치할 수 있다.
도 3을 참조하면, 상기 제1 및 제2 게이트 트렌치들(18a, 18b)의 내부 및 기판(10) 상부면에 게이트 절연막(20)을 형성한다. 상기 게이트 절연막(20)은 열산화 공정 또는 화학기상증착 공정을 통해 형성할 수 있다. 상기 게이트 절연막(20)은 실리콘 산화물을 포함할 수 있다.
상기 게이트 절연막(20) 상에 상기 제1 및 제2 게이트 트렌치들(18a, 18b) 내부를 채우는 게이트 전극막(22)을 형성한다. 상기 게이트 전극막(22)은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
도 4를 참조하면, 상기 제1 및 제2 게이트 트렌치들(18a, 18b) 내부에만 게이트 전극막(22)이 남아있도록 화학 기계적 연마 공정을 통해 상기 게이트 전극막(22)을 연마한다. 따라서, 상기 제1 및 제2 게이트 트렌치(18a, 18b) 내부에 예비 게이트 전극들(22a, 22b)을 형성한다. 상기 예비 게이트 전극들(22a, 22b)의 상부면에는 연마 공정에 의한 표면 손상이 있을 수 있다.
본 발명의 다른 실시예로, 상기 예비 게이트 전극들(22a, 22b)을 형성한 다음에 상기 제1 내지 제3 불순물 영역(12, 14, 16) 중 적어도 하나를 형성하는 공정을 수행할 수도 있다.
도 5를 참조하면, 상기 예비 게이트 전극들(22a, 22b)의 상부면을 일부 식각하여 제1 및 제2 게이트 전극(24a, 24b)을 형성한다. 상기 제1 및 제2 게이트 전극(24a, 24b)의 상부면은 상기 제1 및 제2 게이트 트렌치(18a, 18b)의 입구 부위보다 낮게 위치한다. 상기 제1 및 제2 게이트 전극(24a, 24b)은 상기 기판(100)의 제1 면 위로 돌출되지 않는다.
상기 식각 공정에 의해, 화학 기계적 연마 공정에 의해 손상된 예비 게이트 전극들(22a, 22b)의 표면 부위가 제거된다. 따라서, 게이트 누설 전류 및 트랩 전하를 감소시킬 수 있다.
도 6을 참조하면, 상기 기판(10)과 제1 및 제2 게이트 전극(24a, 24b) 상에 층간 절연막(26)을 형성한다. 상기 층간 절연막(26)은 실리콘 산화물을 포함할 수 있다. 상기 층간 절연막(26)은 화학기상 증착 공정을 통해 형성할 수 있다.
상기 층간 절연막(26)의 일부분을 식각하여 상기 제1 부위의 기판(10)을 노출하는 콘택홀들(28)을 형성한다.
도 7을 참조하면, 상기 콘택홀들(28) 내부를 채우면서 상기 층간 절연막(26) 상에 금속막(30)을 형성한다. 상기 금속막(30)은 화학 기계적 연마 공정에 적합한 강성을 갖는 금속 물질을 포함할 수 있다. 상기 금속막(30)은 텅스텐을 포함할 수 있다. 또한, 상기 금속막(30)은 베리어 금속막을 더 포함할 수 있다.
도 8을 참조하면, 상기 콘택홀들(28) 내부에만 상기 금속막(30)이 남도록 상기 금속막(30)을 화학기계적 연마하여 콘택 플러그들(30a)을 형성한다.
상기 화학기계적 연마 공정에서 상기 층간 절연막(26) 상부면에 형성되어 있는 금속막은 모두 제거된다. 또한, 상기 화학 기계적 연마 공정에 의해, 상기 층간 절연막(26) 및 콘택 플러그들(30a)은 평탄한 상부면을 갖게된다.
도 9를 참조하면, 상기 층간 절연막(26) 및 콘택 플러그들(30a) 상에 제1 금속막(32)을 형성한다. 상기 층간 절연막(26) 및 콘택 플러그들(30a)이 평탄한 상부면을 가지므로, 상기 제1 금속막(32)은 평탄한 상부면을 갖는다. 상기 제1 금속막(32)은 와이어 본딩을 위한 막으로 제공될 수 있다. 또한, 상기 제1 금속막(32)은 에미터 전극의 역할을 할 수 있다.
상기 제1 금속막(32)은 상기 콘택 플러그들(30a)보다 낮은 저항을 갖는 물질을 사용하여 형성할 수 있다. 예를들어, 상기 콘택 플러그들(30a)이 텅스텐을 포함하는 경우, 상기 제1 금속막(32)은 알루미늄 또는 알루미늄 합금을 포함할 수 있다.
상기 제1 금속막(32)이 평탄한 상부면을 갖기 때문에, 와이어 본딩 시에 발생되는 본딩 데미지를 감소시킬 수 있다. 따라서, 상기 제1 금속막(32)이 평탄하지 않고 굴곡이 있을 때와 비교할 때 와이어 본딩에 따른 크랙이 감소될 수 있다. 또한, 상기 크랙 발생에 따른 반도체 전력 소자의 불량이 감소될 수 있다. 상기 본딩 데미지가 감소됨에 따라 상기 제1 금속막(32)의 두께도 감소시킬 수 있다.
도 10을 참조하면, 상기 제1 금속막(21) 상에 지지용 기판을 형성한다. 다음에, 상기 기판(10)의 제2 면을 연마하여 상기 기판(10)의 두께가 얇아지도록 한다.
이 후, 상기 기판(10)의 제2 면에 N형의 불순물을 주입하여 필드 스톱 영역(34)을 형성한다. 상기 필드 스톱 영역(34)의 불순물 농도는 상기 기판(10)에 최초 도핑된 N형 불순물 농도보다 높을 수 있다.
상기 기판(10)의 제2 면에 P형 불순물을 주입하여 상기 필드 스톱층 아래에 콜렉터 영역(36)을 형성한다. 즉, 상기 기판(10)의 제2 면으로부터 콜렉터 영역(36) 및 필드 스톱 영역(34)이 차례로 형성된다.
상기 기판(10)의 제2 면 상에 제2 금속막(38)을 형성한다. 상기 제2 금속막(38)은 상기 콜렉터 영역(36) 아래에 위치할 수 있다. 상기 제2 금속막(38)은 콜렉터 전극으로 제공될 수 있다.
이 후, 상기 지지용 기판을 제거하여 도 1에 도시된 반도체 전력 소자를 완성할 수 있다.
설명한 것과 같이, 상기 반도체 전력 소자는 평탄화 공정을 통해 평탄한 상부면을 갖는 층간 절연막 및 콘택 플러그들을 형성한다. 또한, 상기 제1 금속막의 상부면이 평탄하므로 크랙 발생이 감소된다. 따라서, 상기 반도체 전력 소자는 우수한 전기적 특성을 가질 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 전력 소자의 단면도이다. 도 12a는 본 발명의 일 실시예에 따른 반도체 전력 소자의 평면도이다. 도 12b는 본 발명의 일 실시예에 따른 반도체 전력 소자의 일부를 나타내는 평면도이다.
본 실시예의 반도체 전력 소자는 IGBT(Insulated Gate Bipolar Transistor)일 수 있다. 본 실시예에서는 반도체 전력 소자의 셀들이 형성되는 액티브 영역과 액티브 영역 가장자리를 둘러싸는 터미네이션 영역에 대해 각각 설명한다.
도 12b는 본 발명의 일 실시예에 따른 반도체 전력 소자의 가장자리 부위를 나타낸다. 도 11의 액티브 영역은 도 12b의 I-I' 부위를 나타내고, 도 11의 터미네이션 영역은 도 12b의 II-II' 영역을 나타낸다.
도 11, 12a 및 도 12b를 참조하면, 액티브 영역 및 액티브 영역 가장자리를 둘러싸는 터미네이션 영역을 포함하는 기판(100)이 마련된다. 이하에서, 상기 터미네이션 영역에서 상기 액티브 영역의 가장자리와 인접하는 영역을 제1 영역이라 하고, 상기 제1 영역의 외부를 둘러싸는 영역을 제2 영역이라 한다.
상기 기판(100)의 액티브 영역에는 도 1에서 설명한 것과 동일한 구조의 셀들이 구비될 수 있다.
상기 기판(100)의 액티브 영역 및 터미네이션 영역의 제1 영역에는 트렌치 게이트형 트랜지스터가 구비된다.
하나의 게이트 전극 군을 이루는 상기 제1 및 제2 게이트 전극들(116a, 116b)은 제1 방향으로 연장되고 서로 평행하게 배치될 수 있다. 상기 제1 및 제2 게이트 전극들(116a, 116b)은 상기 액티브 영역으로부터 상기 터미네이션 영역의 제1 영역까지 연장될 수 있다. 상기 제1 및 제2 게이트 전극(116a, 116b)은 상기 제1 영역에서 각각의 가장자리 부위가 연결된 형상을 가질 수 있다. 상기 제1 및 제2 게이트 전극(116a, 116b)을 평면도에서 보면, 끝부분이 라운드되어 서로 연결되는 형상을 가질 수 있다. 즉, 상기 제1 및 제2 게이트 전극(116a, 116b)은 평면도에서 볼 때 하나의 링 형상을 가질 수 있다. 따라서, 상기 제1 및 제2 게이트 전극(116a, 116b)의 연결 부위(116c)에서의 전계 집중을 억제할 수 있다.
상기 제1 및 제2 게이트 전극의 연결 부위(116c)와 인접하는 기판(100)에는 제4 불순물 영역(108)이 구비될 수 있다. 상기 제4 불순물 영역(108)에는 상기 기판(100)에 최초 도핑되어 있는 불순물과 다른 도전형의 불순물이 도핑될 수 있다. 상기 제4 불순물 영역(108)에는 고농도의 P형 불순물이 도핑될 수 있다. 상기 제4 불순물 영역(108)은 평면도에서 볼 때 상기 액티브 영역을 둘러싸는 링 형상을 가질 수 있다.
상기 제4 불순물 영역(108)은 가장자리 부위에서의 전계 집중을 억제하기 위한 정션 터미네이션 연장 영역(Junction termination extension, JTE)일 수 있다. 상기 전계 집중을 억제하기 위하여, 상기 제4 불순물 영역(108)은 상기 액티브 영역에 형성되는 불순물 영역들보다 깊은 정션 깊이를 가질 수 있다. 상기 제4 불순물 영역(108)이 구비됨으로써, 반도체 전력 소자의 항복 전압을 높힐 수 있다.
상기 제4 불순물 영역(108)과 이격되어 복수의 제5 불순물 영역(110)이 구비된다. 상기 제5 불순물 영역(110)은 가장자리 부위에서의 전계 집중을 억제하기 위한 정션 터미네이션 링(Junction termination ring)일 수 있다. 상기 제5 불순물 영역들(110)은 상기 액티브 영역을 둘러싸는 링 형상을 갖고, 동심원 형상으로 배치될 수 있다. 상기 제5 불순물 영역들(110)은 상기 기판에 최초 도핑된 불순물과 다른 도전형의 불순물이 도핑될 수 있다. 상기 제5 불순물 영역들(110)에는 고농도의 P형 불순물이 도핑될 수 있다. 상기 제5 불순물 영역들(110)은 전기적으로 플로팅되어 있다. 상기 제5 불순물 영역들(110)이 구비됨으로써 반도체 전력 소자의 가장자리 부위에서의 전계 집중을 감소시킬 수 있다.
상기 액티브 영역 및 터미네이션 영역의 기판(100) 상에 층간 절연막(118)이 구비된다. 상기 층간 절연막(118)은 평탄한 상부면을 갖는다. 상기 층간 절연막(118)은 실리콘 산화물을 포함할 수 있다. 상기 층간 절연막(118)은 화학 기상 증착 공정에 의해 형성된 것일 수 있다.
상기 액티브 영역의 층간 절연막(118)을 관통하여 제1 부위의 기판 표면과 접촉하는 제1 콘택 플러그들(122a)이 구비된다. 상기 터미네이션 영역에서 제1 영역의 층간 절연막(118)을 관통하여 상기 제1 및 제2 게이트 전극(116a, 116b)의 연결 부위와 접촉하는 제2 콘택 플러그들(122b)이 구비된다. 또한, 상기 터미네이션 영역에서 상기 제2 영역의 층간 절연막(118)을 관통하여 적어도 하나의 제5 불순물 영역들(110)과 접촉하는 제3 콘택 플러그들(122c)이 구비된다.
상기 제1 내지 제3 콘택 플러그들(122a, 122b, 122c)은 동일한 금속 물질을 포함할 수 있다. 상기 제1 내지 제3 콘택 플러그들(122a, 122b, 122c)로 사용될 수 있는 금속 물질의 예로는 W, Au, Ag, Cu, Al, TiAlN, WN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn 등을 들 수 있다.
상기 제1 내지 제3 콘택 플러그들(122a, 122b, 122c)은 화학기계적 연마 공정에 적합한 강성을 갖는 금속 물질인 것이 바람직하다. 일 예로, 상기 제1 내지 제3 콘택 플러그들(122a, 122b, 122c)은 베리어 금속막 및 텅스텐을 포함할 수 있다. 상기 층간 절연막(118)과 제1 내지 제3 콘택 플러그(122a, 122b, 122c)는 평탄한 상부면을 가질 수 있다.
상기 액티브 영역의 층간 절연막(118) 상에는 평탄한 상부 표면을 갖는 제1 금속막 패턴(124a)이 구비된다. 상기 제1 금속막 패턴(124a)은 상기 제1 콘택 플러그들(122a)과 접촉할 수 있다.
상기 제1 금속막 패턴(124a)은 상기 액티브 영역 상부를 대부분 덮는 형상을 가질 수 있다. 상기 제1 금속막 패턴(124a)은 와이어 본딩을 위한 막으로 제공될 수 있다. 또한, 상기 제1 금속막 패턴(124a)은 에미터 전극의 역할을 할 수 있다. 상기 제1 금속막 패턴(124a)이 평탄한 상부면을 갖기 때문에, 와이어 본딩을 용이하게 할 수 있고 상기 제1 금속막 패턴(124a)에 크랙이 발생되는 것을 감소시킬 수 있다.
상기 제1 영역의 층간 절연막(118) 상에는 상기 제2 콘택 플러그(122b)와 접촉하는 제2 금속막 패턴(124b)이 구비될 수 있다. 상기 제2 금속막 패턴(124b)을 통해 상기 액티브 영역의 제1 및 제2 게이트 전극들(116a, 116b)이 서로 전기적으로 연결된다. 즉, 상기 제2 금속막 패턴(124b)은 상기 액티브 영역의 제1 및 제2 게이트 전극들(116a, 116b) 전체와 전기적으로 연결되는 버스 라인으로 제공되며, 외부 신호가 인가되는 패드 전극과 연결될 수 있다. 상기 제2 금속막 패턴(124b)은 상기 액티브 영역을 둘러싸는 형상을 가질 수 있다. 상기 제2 금속막 패턴(124b)이 저저항의 금속을 포함하므로, 상기 반도체 전력 소자의 전기적 특성이 양호해질 수 있다. 또한, 상기 제2 금속막 패턴(124b)은 가장자리에서의 전계 집중을 감소시키기 위한 게이트 필드 플레이트 패턴으로 제공될 수 있다.
상기 제2 영역의 층간 절연막(118) 상에는 상기 제3 콘택 플러그들(122c)과 각각 접촉하는 제3 금속막 패턴들(124c)이 구비될 수 있다. 상기 터미네이션 링과 연결되는 제3 금속막 패턴(124c)이 구비됨으로써, 가장자리 부위에서의 전계 집중을 더욱 감소시킬 수 있다.
상기 제1 내지 제3 금속막 패턴(124a, 124b, 124c)은 모두 동일한 금속 물질을 포함할 수 있다. 상기 제1 내지 제3 금속막 패턴(124a, 124b, 124c)은 모두 평탄한 상부면을 갖는다. 상기 제1 내지 제3 금속막 패턴(124a, 124b, 124c)은 상기 제1 내지 제3 콘택 플러그(122a, 122b, 122c)에 포함되는 금속과 다른 물질을 포함할 수 있다. 상기 제1 내지 제3 금속막 패턴(124a, 124b, 124c)은 상기 제1 내지 제3 콘택 플러그(122a, 122b, 122c)에 포함되는 금속보다 저저항을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제1 내지 제3 콘택 플러그(122a, 122b, 122c)가 텅스텐을 포함하는 경우, 상기 제1 내지 제3 금속막 패턴(124a, 124b, 124c)은 알루미늄 또는 알루미늄 합금을 포함할 수 있다.
상기 기판(100)의 제2 면에는 도 1을 참조로 설명한 것과 같이, 필드 스톱 영역(126), 콜렉터 영역(128) 및 제2 금속막(130)이 각각 구비될 수 있다.
도 13 내지 도 20은 도 11에 도시된 반도체 전력 소자의 제조 방법을 나타내는 단면도들이다.
도 13을 참조하면, 제1 면 및 제2 면을 갖는 기판(100)을 마련한다. 상기 기판(100)의 제1 면에는 액티브 영역 및 액티브 영역 가장자리를 둘러싸는 터미네이션 영역이 구분된다. 상기 기판(100)은 예를들어 실리콘 기판일 수 있다. 또한, 상기 기판(100)은 N형 불순물이 저농도로 도핑된 기판일 수 있다.
상기 액티브 영역의 기판(100)에는 제1 내지 제3 불순물 영역(102, 104, 106)을 형성한다.
상기 기판(100)의 제1 부위에 P형 불순물을 도핑하여 제2 불순물 영역(104)을 형성한다. 상기 제2 불순물 영역(104)은 제2 정션 깊이를 갖도록 형성한다. 상기 기판(100)의 제1 부위의 일부 영역에 고농도의 N형 불순물을 도핑하여 제1 불순물 영역(102)을 형성한다. 상기 제1 불순물 영역(102)은 상기 제2 정션 깊이보다 얕은 제1 정션 깊이를 갖도록 형성한다. 상기 제1 불순물 영역(102)은 상기 제2 불순물 영역(104) 내에 위치한다. 또한, 상기 기판(100)의 제2 부위에 P형 불순물을 도핑하여 제3 불순물 영역(106)을 형성한다. 상기 제3 불순물 영역(106)은 상기 제2 정션 깊이보다 깊은 제3 정션 깊이를 갖도록 형성한다. 상기 제3 불순물 영역(106)은 플로팅 P-웰로 제공될 수 있다.
상기 터미네이션 영역의 기판에는 제4 및 제5 불순물 영역들(108, 110)을 각각 형성한다.
상기 제4 불순물 영역(108)은 상기 제1 영역에서 상기 제1 및 제2 게이트 전극의 연결 부위의 기판(100)에 고농도의 P형 불순물을 도핑하여 형성할 수 있다. 상기 제4 불순물 영역(108)은 정션 터미네이션 연장 영역(Junction termination extension, JTE)으로 제공될 수 있다. 상기 제4 불순물 영역(108)은 평면도에서 볼 때 상기 액티브 영역 외부를 둘러싸는 링 형상을 가질 수 있다. 상기 제4 불순물 영역(108)은 상기 액티브 영역에 형성되는 불순물 영역 보다 더 깊은 정션 깊이를 갖도록 형성된다.
상기 제5 불순물 영역들(110)은 상기 제2 영역의 기판(100)에 고농도의 P형 불순물을 도핑하여 형성할 수 있다. 상기 제5 불순물 영역들(110)은 평면도에서 볼 때 상기 액티브 영역 외부를 둘러싸는 링 형상을 가지면서 동심원 형상으로 배치될 수 있다. 상기 제5 불순물 영역(110)은 터미네이션 링으로 제공될 수 있다.
상기 액티브 영역 및 제1 영역의 기판(100) 일부를 식각하여 제1 및 제2 게이트 트렌치들(112a, 112b)을 각각 형성한다. 또한, 상기 제1 및 제2 게이트 트렌치(112a, 112b)가 서로 연통하게 되는 연결 트렌치(112c)를 형성한다. 상기 제1 및 제2 게이트 트렌치들(112a, 112b)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 연결 트렌치(112c)는 평면도에서 볼 때 라운드된 형상을 가질 수 있다. 상기 연결 트렌치(112c)는 상기 제1 영역에 위치할 수 있다.
상기 제1 및 제2 게이트 트렌치들(112a, 112b)은 제1 간격으로 이격되면서 서로 이웃하게 배치될 수 있다. 또한, 상기 제1 및 제2 게이트 트렌치(112a, 112b)와 연결 트렌치(112c)는 서로 연통되어 하나의 링 형상을 가질 수 있다. 상기 제1 및 제2 게이트 트렌치(112a, 112b)와 연결 트렌치(112c)는 하나의 트렌치 군을 이룬다. 상기 각각의 트렌치 군들은 제2 간격으로 이격되면서 배치될 수 있다. 상기 제2 간격은 상기 제1 간격보다 더 넓을 수 있다.
상기 제1 및 제2 게이트 트렌치들(112a, 112b) 사이에는 상기 제1 및 제2 불순물 영역(102, 104)이 위치할 수 있다. 또한, 각각의 트렌치 군들 사이에는 상기 제3 불순물 영역(106)이 위치할 수 있다.
도 14를 참조하면, 상기 제1 및 제2 게이트 트렌치들(112a, 112b)과 연결 트렌치의 내부 및 기판 상부면 상에 게이트 절연막(114)을 형성한다. 상기 게이트 절연막 (114)상에 상기 제1 및 제2 게이트 트렌치들(112a, 112b)과 연결 트렌치 내부를 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막은 폴리실리콘 또는 금속 물질을 포함할 수 있다.
상기 제1 및 제2 게이트 트렌치(112a, 112b)와 연결 트렌치 내부에만 게이트 전극막이 남아있도록 화학 기계적 연마 공정을 통해 상기 게이트 전극막을 연마한다. 따라서, 상기 제1 및 제2 게이트 트렌치(112a, 112b)와 연결 트렌치 내부에 예비 게이트 전극들을 형성한다.
이 후, 상기 예비 게이트 전극의 상부면을 일부 식각하여 제1 및 제2 게이트 전극(116a, 116b)을 형성한다. 상기 제1 및 제2 게이트 전극은 상기 제2 영역에 위치하는 연결 부위를 통해 서로 연결된 구조를 가질 수 있다.
상기 제1 및 제2 게이트 전극(116a, 116b)을 형성하는 공정은 도 4 및 도 5를 참조로 설명한 것과 동일할 수 있다.
도 15를 참조하면, 상기 기판(100) 및 제1 및 제2 게이트 전극(116a, 116b) 상에 층간 절연막(118)을 형성한다. 상기 층간 절연막(118)은 실리콘 산화물을 포함할 수 있다. 상기 층간 절연막(118)은 화학기상 증착 공정을 통해 형성할 수 있다.
상기 층간 절연막(118)의 일부분을 식각하여 상기 액티브 영역의 상기 제1 부위의 기판(100)을 노출하는 제1 콘택홀들(120a)을 형성한다. 상기 식각 공정에서, 상기 제1 영역에 위치하는 제1 및 제2 게이트 전극(116a, 116b)의 연결 부위의 상부면을 노출하는 제2 콘택홀들(120b)을 형성한다. 또한, 상기 식각 공정에서 상기 제2 영역에 위치하는 적어도 하나의 제5 불순물 영역(110)의 상부면을 노출하는 제3 콘택홀들(120c)을 형성한다.
도 16을 참조하면, 상기 제1 내지 제3 콘택홀(120a, 120b, 120c) 내부를 채우면서 상기 층간 절연막(118) 상에 금속막(122)을 형성한다. 상기 금속막(122)은 제1 내지 제3 콘택 플러그로 형성되기 위한 금속막일 수 있다. 상기 금속막(122)은 화학기계적 연마 공정에 적합한 강성을 갖는 금속 물질인 것이 바람직하다. 일 예로, 상기 금속막(122)은 베리어 금속막 및 텅스텐막을 포함할 수 있다.
도 17을 참조하면, 상기 제1 내지 제3 콘택홀(120a, 120b, 120c) 내부에만 상기 금속막(122)이 남도록 상기 금속막을 화학기계적 연마하여 제1 내지 제3 콘택 플러그(122a, 122b, 122c)를 형성한다. 이 때, 상기 층간 절연막(118)의 상부면도 일부 연마될 수 있으며, 이로인해 상기 층간 절연막(118)의 상부면이 평탄해질 수 있다.
도 18을 참조하면, 상기 층간 절연막(118)과 제1 내지 제3 콘택 플러그(122a, 122b, 122c) 상에 제1 금속막(124)을 형성한다. 상기 층간 절연막(118)과 제1 내지 제3 콘택 플러그(122a, 122b, 122c)가 평탄한 상부면을 가지므로, 상기 제1 금속막(124)은 평탄한 상부면을 갖게된다. 상기 제1 금속막(124)은 상기 제1 내지 제3 콘택 플러그들(122a, 122b, 122c)에 포함되는 금속과 다른 물질을 포함할 수 있다. 상기 제1 금속막(124)은 상기 제1 내지 제3 콘택 플러그들(122a, 122b, 122c)에 포함되는 금속보다 저저항을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제1 내지 제3 콘택 플러그들(122a, 122b, 122c)이 텅스텐을 포함하는 경우, 상기 제1 금속막(124)은 알루미늄 또는 알루미늄 합금을 포함할 수 있다.
도 19를 참조하면, 상기 제1 금속막(124)을 패터닝하여 제1 금속막 패턴(124a), 제2 금속막 패턴(124b) 및 제3 금속막 패턴(124c)을 각각 형성한다.
상기 제1 금속막 패턴(124a)은 상기 액티브 영역의 층간 절연막(118) 상에 형성된다. 상기 제1 금속막 패턴은 에미터 전극으로 제공될 수 있다.
상기 제2 금속막 패턴(124b)은 상기 제2 콘택 플러그들(122b)과 접촉하도록 형성된다. 상기 제2 금속막 패턴(124b)은 상기 제1 영역의 층간 절연막(118) 상에 형성될 수 있다. 상기 제2 금속막 패턴(124b)은 액티브 영역에 형성되는 게이트 전극들(116a, 116b) 전체와 전기적으로 연결되는 구조를 가질 수 있다. 따라서, 상기 제2 금속막 패턴(124b)은 게이트 버스 라인으로 제공될 수 있다. 상기 제2 금속막 패턴(124b)은 상기 액티브 영역을 둘러싸는 형상을 가질 수 있다. 상기 제2 금속막 패턴(124b)은 게이트 필드 플레이트 패턴으로 제공될 수 있다.
상기 제3 금속막 패턴(124c)은 상기 제3 콘택 플러그들(122c)과 접촉하도록 형성된다. 상기 제3 금속막 패턴(124c)은 상기 제2 영역의 층간 절연막(118) 상에 형성된다. 상기 제3 금속막 패턴(124c)이 구비됨으로써, 상기 액티브 영역의 가장자리 부위에서 전계가 집중되는 것을 완화시킬 수 있다.
상기 제1 금속막(124)이 평탄한 상부면을 갖기 때문에, 상기 제1 내지 제3 금속막 패턴(124a, 124b, 124c)은 평탄한 상부면을 갖는다. 따라서, 상기 제1 내지 제3 금속막 패턴(124a, 124b, 124c)이 평탄하지 않는 경우에 비해 크랙 발생과 같은 불량이 감소될 수 있다. 또한, 상기 제2 금속막 패턴(124b)이 저저항의 금속 물질을 포함하기 때문에 상기 액티브 영역에 위치하는 게이트 전극들(116a, 116b)이 저저항을 가지면서 전기적으로 연결될 수 있다.
도 20을 참조하면, 상기 기판(100)의 제1 면 상에 지지용 기판을 형성한다. 다음에, 상기 기판(100)의 제2 면을 연마하여 상기 기판(100)의 두께가 얇아지도록 한다.
상기 기판(100)의 제2 면에 필드 스톱 영역(126), 콜렉터 영역(128) 및 제2 금속막(130)을 형성한다. 이 후, 상기 지지용 기판을 제거한다.
상기 필드 스톱 영역(126), 콜렉터 영역(128) 및 제2 금속막(130)을 형성하는 공정은 도 9를 참조로 설명한 것과 동일하다.
상기 공정에 의해 형성된 반도체 전력 소자는 공정 불량이 감소되고, 전기적 특성이 양호할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 우수한 특성을 갖는 반도체 전력 소자가 제공될 수 있다. 상기 반도체 전력 소자는 고전압이 요구되는 다양한 전자 제품에 사용될 수 있다.
100 : 기판 102 : 제1 불순물 영역
104 : 제2 불순물 영역 106 : 제3 불순물 영역
108 : 제4 불순물 영역 110 : 제5 불순물 영역
112a : 제1 게이트 트렌치 112b : 제2 게이트 트렌치
114 : 게이트 절연막 116a : 제1 게이트 전극
116b : 제2 게이트 전극 118 : 층간 절연막
120a : 제1 콘택홀 120b : 제2 콘택홀
120c : 제3 콘택홀 122a : 제1 콘택 플러그
122b : 제2 콘택 플러그 122c : 제3 콘택 플러그
124 : 제1 금속막 124a : 제1 금속막 패턴
124b : 제2 금속막 패턴 124c : 제3 금속막 패턴
126 : 필드 스톱 영역 128 : 콜렉터 영역
130 : 제2 금속막

Claims (10)

  1. 액티브 영역 및 터미네이션 영역이 구분되는 기판;
    상기 기판에 포함된 트렌치들 내에 구비되고, 상기 트렌치들 사이의 기판 표면보다 낮은 상부면을 갖는 제1 및 제2 게이트 전극들;
    상기 제1 및 제2 게이트 전극들 사이의 기판 부위에 배치되는 불순물 영역들;
    상기 제1 및 제2 게이트 전극들 및 기판의 표면을 덮고, 평탄한 상부면을 갖는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 불순물 영역들과 접촉하는 제1 콘택 플러그들; 및
    상기 층간 절연막 및 제1 콘택 플러그들 상에 구비되고, 평탄한 상부면을 갖는 제1 금속막 패턴을 포함하는 반도체 전력 소자.
  2. 제1항에 있어서,
    하나의 제1 게이트 전극 및 이와 이웃하는 하나의 제2 게이트 전극은 하나의 게이트 전극 군을 이루고, 각각의 게이트 전극 군들 사이의 기판 부위에는 스위칭 동작을 억제하기 위한 불순물이 도핑된 플로팅 웰 영역을 더 포함하는 반도체 전력 소자.
  3. 제1항에 있어서,
    상기 제1 및 제2 게이트 전극들은 상기 액티브 영역으로부터 상기 터미네이션 영역까지 연장되고, 상기 하나의 제1 게이트 전극 및 이와 이웃하는 하나의 제2 게이트 전극은 상기 터미네이션 영역에서 라운드되어 서로 연결된 구조를 갖는 반도체 전력 소자.
  4. 제3항에 있어서,
    상기 층간 절연막을 관통하고, 상기 터미네이션 영역에서 상기 제1 및 제2 게이트 전극이 연결된 부위와 접촉하는 제2 콘택 플러그들; 및
    상기 층간 절연막 및 제2 콘택 플러그들 상에 구비되고, 평탄한 상부면을 갖는 제2 금속막 패턴을 포함하는 반도체 전력 소자.
  5. 제4항에 있어서, 상기 제2 금속막 패턴은 상기 액티브 영역을 둘러싸는 형상을 갖는 반도체 전력 소자.
  6. 제1항에 있어서, 상기 기판의 터미네이션 영역에서, 상기 제1 및 제2 게이트 전극들과 이격되어 상기 액티브 영역을 둘러싸는 형상을 갖고, 전계의 집중을 억제하기 위한 제2 불순물 영역들을 더 포함하는 반도체 전력 소자.
  7. 제1항에 있어서, 상기 게이트 전극들이 형성되는 기판의 표면과 반대되는 기판 표면에 필드 스톱 영역, 콜렉터 영역 및 제3 금속막이 더 포함되는 반도체 전력 소자.
  8. 액티브 영역 및 터미네이션 영역이 구분되는 기판에 트렌치들을 형성하는 단계;
    상기 트렌치들 내부에, 상기 트렌치들 사이의 기판 표면보다 낮은 상부면을 갖는 제1 및 제2 게이트 전극들을 형성하는 단계;
    상기 제1 및 제2 게이트 전극들 사이의 기판 부위에 불순물 영역들을 형성하는 단계;
    상기 제1 및 제2 게이트 전극들 및 기판의 표면 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 불순물 영역들과 접촉하는 콘택 플러그들을 형성하는 단계; 및
    상기 층간 절연막 및 콘택 플러그들 상에 평탄한 상부면을 갖는 제1 금속막 패턴을 형성하는 단계를 포함하는 반도체 전력 소자의 제조 방법.
  9. 제8항에 있어서, 상기 제1 및 제2 게이트 전극들을 형성하는 단계는,
    상기 트렌치들 내부를 채우면서 상기 기판 상에 게이트 전극막을 형성하는 단계;
    상기 트렌치들 내부에만 게이트 전극막이 남도록 상기 게이트 전극막을 연마하여 예비 제1 및 제2 게이트 전극들을 형성하는 단계; 및
    상기 예비 제1 및 제2 게이트 전극들의 상부를 일부 식각하여 제1 및 제2 게이트 전극을 형성하는 단계를 포함하는 반도체 전력 소자의 제조 방법.
  10. 제8항에 있어서, 상기 콘택 플러그들을 형성하는 단계는,
    상기 층간 절연막의 일부를 식각하여 상기 불순물 영역들을 노출하는 콘택홀들을 형성하는 단계;
    상기 콘택홀들 내부에 도전막을 형성하는 단계; 및
    상기 콘택홀들 내부에만 도전막이 남도록 상기 도전막을 연마하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 전력 소자의 제조 방법
KR1020130152984A 2013-12-10 2013-12-10 반도체 전력 소자 및 그 제조 방법 KR20150067509A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130152984A KR20150067509A (ko) 2013-12-10 2013-12-10 반도체 전력 소자 및 그 제조 방법
US14/452,730 US20150162443A1 (en) 2013-12-10 2014-08-06 Semiconductor power devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130152984A KR20150067509A (ko) 2013-12-10 2013-12-10 반도체 전력 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150067509A true KR20150067509A (ko) 2015-06-18

Family

ID=53272032

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130152984A KR20150067509A (ko) 2013-12-10 2013-12-10 반도체 전력 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20150162443A1 (ko)
KR (1) KR20150067509A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180065768A (ko) * 2016-12-08 2018-06-18 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
KR20180067133A (ko) * 2016-12-12 2018-06-20 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
JP5969771B2 (ja) * 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180065768A (ko) * 2016-12-08 2018-06-18 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
KR20180067133A (ko) * 2016-12-12 2018-06-20 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법

Also Published As

Publication number Publication date
US20150162443A1 (en) 2015-06-11

Similar Documents

Publication Publication Date Title
US8564047B2 (en) Semiconductor power devices integrated with a trenched clamp diode
US7800185B2 (en) Closed trench MOSFET with floating trench rings as termination
US8697520B2 (en) Method of forming an asymmetric poly gate for optimum termination design in trench power MOSFETS
JP6666671B2 (ja) 半導体装置
JP6092749B2 (ja) 半導体装置及び半導体装置の製造方法
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
US20210242342A1 (en) Semiconductor device and method for manufacturing same
JP2010232335A (ja) 絶縁ゲートバイポーラトランジスタ
US10340147B2 (en) Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same
US9406543B2 (en) Semiconductor power devices and methods of manufacturing the same
US20130056821A1 (en) Trenched power semiconductor device and fabrication method thereof
KR20150067509A (ko) 반도체 전력 소자 및 그 제조 방법
JP7316746B2 (ja) 半導体装置および半導体装置の製造方法
US20110084334A1 (en) Bilateral conduction semiconductor device and manufacturing method thereof
CN110504326B (zh) 萧特基二极管
KR20150068268A (ko) 반도체 전력 소자 및 이의 제조 방법
RU2810689C1 (ru) Полупроводниковая структура и способ ее изготовления
CN104425344A (zh) 半导体结构及其形成方法
US20240014298A1 (en) Semiconductor device and method of manufacturing semiconductor device
US10535765B2 (en) Power semiconductor device
JP5569526B2 (ja) 半導体装置
WO2023127253A1 (ja) 半導体装置
CN110416302B (zh) 一种半导体器件及其制造方法
JP2023128002A (ja) 半導体装置およびその製造方法
CN110875396A (zh) 沟槽式栅极金氧半场效晶体管及其制造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid