JP2023128002A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2023128002A
JP2023128002A JP2022032023A JP2022032023A JP2023128002A JP 2023128002 A JP2023128002 A JP 2023128002A JP 2022032023 A JP2022032023 A JP 2022032023A JP 2022032023 A JP2022032023 A JP 2022032023A JP 2023128002 A JP2023128002 A JP 2023128002A
Authority
JP
Japan
Prior art keywords
insulating film
region
film
conductive film
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022032023A
Other languages
English (en)
Inventor
章太郎 工藤
Shotaro Kudo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2022032023A priority Critical patent/JP2023128002A/ja
Priority to US18/061,766 priority patent/US20230282735A1/en
Priority to CN202211699822.4A priority patent/CN116705760A/zh
Publication of JP2023128002A publication Critical patent/JP2023128002A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System

Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、半導体基板ＳＵＢの内部に形成された絶縁層ＩＦＬと、絶縁層ＩＦＬ上に形成された導電性膜ＰＬと、導電性膜ＰＬを覆う層間絶縁膜ＩＬと、層間絶縁膜ＩＬ、導電性膜ＰＬおよび絶縁層ＩＦＬに形成されたコンタクトホールＣＨ１と、コンタクトホールＣＨ１内に埋め込まれたプラグＰＧ１とを備える。層間絶縁膜ＩＬの側面は、導電性膜ＰＬの上面の一部が露出するように、導電性膜ＰＬの側面から離れており、絶縁層ＩＦＬの側面は、導電性膜ＰＬの下面の一部が露出するように、導電性膜ＰＬの側面から離れている。導電性膜ＰＬの下面からコンタクトホールＣＨ１の底部までの距離（Ｌ１）は、導電性膜ＰＬの側面から層間絶縁膜ＩＬの側面までの距離（Ｌ２）よりも長い。【選択図】図５

Description

本発明は、半導体装置およびその製造方法に関し、特に、層間絶縁膜中に形成されたコンタクトホールを備えた半導体装置と、その製造方法とに関する。
パワーデバイスとして、縦型のトレンチゲート構造を適用したパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＩＧＢＴ（Insulated Gate Bipolar Transistor）が知られている。パワーデバイスを備える半導体装置（半導体チップ）には、主デバイスが形成されるセル領域の他に、抵抗領域およびダイオード領域を備えるものがある。
例えば、特許文献１には、パワーＭＯＳＦＥＴおよび保護ダイオードを備えた半導体装置が開示されている。この保護ダイオードは、素子分離部上に形成され、層間絶縁膜に覆われている。層間絶縁膜にはコンタクトホールが形成され、コンタクトホール内にゲート配線およびソース電極が埋め込まれている。保護ダイオードの一方の端部は、ゲート配線に電気的に接続され、保護ダイオードの他方の端部は、ソース電極に電気的に接続されている。
特開２００６－３２４５７０号公報
以下に図２７～図３２を用いて、本願発明者が検討した検討例１～３の半導体装置について説明する。これらの半導体装置は、パワーデバイスとしてＩＧＢＴを備えている。図２７～図３２は、ＩＧＢＴとは別の半導体素子の一例として、抵抗素子が形成された領域を示している。ここでは、導電性膜ＰＬが、抵抗素子を構成している。
図２７は、検討例１の半導体装置を示している。図２７に示されるように、検討例１では、半導体基板ＳＵＢの上面上に、絶縁膜ＩＦ２を介して導電性膜ＰＬが形成されている。絶縁膜ＩＦ２は、例えば酸化シリコン膜である。導電性膜ＰＬは、例えば多結晶シリコン膜であり、抵抗素子を構成している。また、半導体基板ＳＵＢの上面上には、導電性膜ＰＬを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えばＣＶＤ法によって形成された酸化シリコン膜である。
層間絶縁膜ＩＬには、コンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１は、ＩＧＢＴのボディ領域およびエミッタ領域に達するコンタクトホールと同じ工程で形成される。
ここで、コンタクトホールＣＨ１は、層間絶縁膜ＩＬの厚さよりも更に深くエッチングされることで形成される。このため、導電性膜ＰＬの一部にもコンタクトホールＣＨ１が形成される。導電性膜ＰＬの厚さが、例えば６００ｎｍのように十分に厚ければ、コンタクトホールＣＨ１の底部は導電性膜ＰＬの内部に位置し、コンタクトホールＣＨ１が半導体基板ＳＵＢに達することはない。
図２８は、検討例２の半導体装置を示している。検討例２は、検討例１よりも微細化が進んだデバイスとなっている。それ故、図２８に示されるように、コンタクトホールの加工精度の向上などを目的として、ＣＭＰ法によって、層間絶縁膜ＩＬの上面に対して平坦化処理が行われる。ＳＯＣ（System On Chip）のような微細なプロセスの半導体装置では、空いているスペースにダミーパターンを敷き詰めることで、層間絶縁膜ＩＬの上面を更に平坦化する手法が用いられる。一方で、ＩＧＢＴのようなパワーデバイスでは、ダミーパターンを敷き詰められるスペースが非常に少ないので、そのような手法を用いることは、あまり現実的でない。
従って、検討例２では、導電性膜ＰＬの厚さが、検討例１よりも薄く設定され、例えば２５０ｎｍのように設定される。これにより、層間絶縁膜ＩＬの上面の段差の低減を図っている。
しかしながら、導電性膜ＰＬの厚さと、導電性膜ＰＬ上の層間絶縁膜ＩＬの厚さとが薄くなっているので、コンタクトホールＣＨ１の形成時に、コンタクトホールＣＨ１の底部が、導電性膜ＰＬを貫通し、絶縁膜ＩＦ２に達する場合がある。更に、コンタクトホールＣＨ１の形成時のエッチング量によっては、コンタクトホールＣＨ１の底部が半導体基板ＳＵＢに達し、ショート不良が発生する。
このような不具合を避けるために、コンタクトホールＣＨ１を、ＩＧＢＴのボディ領域およびエミッタ領域に達するコンタクトホールとは別の製造工程で形成し、コンタクトホールＣＨ１の深さを個別に制御することも考えられる。しかし、その場合、マスクの増加および製造工程の追加を行うことになるので、製造コストが増加してしまう。
図２９～図３２は、検討例３の半導体装置を示している。検討例３では、図２９に示されるように、絶縁膜ＩＦ２下に絶縁膜ＩＦ１を形成している。絶縁膜ＩＦ１は、例えば熱酸化法によって形成された酸化シリコン膜である。このような絶縁膜ＩＦ１と絶縁膜ＩＦ２との積層膜である絶縁層ＩＦＬを導電性膜ＰＬ下に設けることで、コンタクトホールＣＨ１が絶縁膜ＩＦ２を貫通したとしても、コンタクトホールＣＨ１の底部が半導体基板ＳＵＢに達する恐れを防止できる。
近年のプロセスでは、ＩＧＢＴのコンタクトホールに埋め込まれるプラグとエミッタ領域との接触面積、および、プラグＰＧ１と導電性膜ＰＬとの接触面積を増加させる目的で、層間絶縁膜ＩＬに対して等方性エッチング処理を行う工程が行われている。この等方性エッチング処理では、フッ酸を含む溶液が用いられ、酸化シリコン膜が選択的にエッチングされる。
図３０は、等方性エッチング処理後の状態を示している。等方性エッチング処理によって、層間絶縁膜ＩＬの側面が後退し、導電性膜ＰＬの上面が露出する。同時に、酸化シリコン膜からなる絶縁膜ＩＦ２および絶縁膜ＩＦ１の一部も後退し、導電性膜ＰＬの下面が露出する。
その後、図３１に示されるように、コンタクトホールＣＨ１内にバリアメタル膜ＢＭを形成し、図３２に示されるように、コンタクトホールＣＨ１内を埋め込むように、バリアメタル膜ＢＭ上に導電性膜ＣＦを形成する。バリアメタル膜ＢＭおよび導電性膜ＣＦによって、プラグＰＧ１が構成される。バリアメタル膜ＢＭは、ＣＶＤ法によって形成され、例えばチタン膜と窒化チタンとの積層膜からなる。導電性膜ＣＦは、ＣＶＤ法によって形成され、例えばタングステン膜からなる。
上述の等方性エッチング処理によって、コンタクトホールＣＨ１内において、導電性膜ＰＬの側面から層間絶縁膜ＩＬの側面までの距離は、距離Ｌ２となる。また、導電性膜ＰＬの下面からコンタクトホールＣＨ１の底部までの距離は、距離Ｌ３となる。熱酸化法によって形成された絶縁膜ＩＦ１のエッチングレートは、ＣＶＤ法によって形成された絶縁膜ＩＦ２および層間絶縁膜ＩＬのエッチングレートよりも若干遅い。従って、距離Ｌ３は、距離Ｌ２と同じ程度か、距離Ｌ２よりも短くなる。
図３１に示されるように、距離Ｌ３が短いと、バリアメタル膜ＢＭの形成時にＣＶＤ法で使用されるガスが、導電性膜ＰＬの下面付近まで十分に供給されず、バリアメタル膜ＢＭの厚さが十分でない箇所が発生し易くなる。
バリアメタル膜ＢＭは、導電性膜ＣＦの形成時にシード膜としての役割も果たす。それ故、図３２に示されるように、バリアメタル膜ＢＭが薄い箇所において、導電性膜ＣＦが十分に成長し難くなり、コンタクトホールＣＨ１内に空隙が発生し易くなる。また、バリアメタル膜ＢＭが形成されていない箇所においては、ＷＦ６ガスが導電性膜ＣＦ（多結晶シリコン膜）と反応し、導電性膜ＣＦの一部が欠如するという不良が発生する。そのような箇所は、図３２では不良箇所２０として示されており、後の製造工程において腐蝕または変形などの原因になり易い。
距離Ｌ３を長くするために、等方性エッチング処理の時間を長くすることも考えられるが、そうすると、距離Ｌ２も更に長くなり、コンタクトホールＣＨ１の開口幅が広くなる。従って、ＩＧＢＴのコンタクトホールの開口幅も広くなりすぎてしまうので、ＩＧＢＴのゲート電極がＩＧＢＴのコンタクトホール内で露出することになる。それ故、ＩＧＢＴのゲート電極がエミッタ電極に電気的に接続されるという不具合が生じる。
本願の主な目的は、上述のような不良を抑制し、半導体装置の信頼性を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態における半導体装置は、上面および下面を有する半導体基板と、前記半導体基板の上面から前記半導体基板の内部に渡って形成された絶縁層と、前記絶縁層上に形成された第１導電性膜と、前記第１導電性膜を覆うように、前記半導体基板の上面上に形成された層間絶縁膜と、その底部が前記絶縁層中に位置するように、前記層間絶縁膜、前記第１導電性膜および前記絶縁層に形成された第１コンタクトホールと、前記第１コンタクトホール内に埋め込まれた第１プラグと、を備える。ここで、前記第１コンタクトホール内において、前記層間絶縁膜の側面は、前記第１導電性膜の上面の一部が露出するように、前記第１導電性膜の側面から離れており、前記第１コンタクトホール内において、前記絶縁層の側面は、前記第１導電性膜の下面の一部が露出するように、前記第１導電性膜の側面から離れており、前記第１導電性膜の下面から前記第１コンタクトホールの底部までの第１距離は、前記第１導電性膜の側面から前記層間絶縁膜の側面までの第２距離よりも長い。
一実施の形態における半導体装置の製造方法は、（ａ）上面および下面を有する半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記半導体基板の上面から前記半導体基板の内部に渡って第１絶縁膜を形成する工程、（ｃ）前記（ｂ）工程後、前記第１絶縁膜上に、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記第２絶縁膜上に、第１導電性膜を形成する工程、（ｅ）前記（ｄ）工程後、前記第１導電性膜を覆うように、前記半導体基板の上面上に層間絶縁膜を形成する工程、（ｆ）前記（ｅ）工程後、その底部が前記第１絶縁膜中に位置するように、前記層間絶縁膜、前記第１導電性膜、前記第２絶縁膜および前記第１絶縁膜に第１コンタクトホールを形成する工程、（ｇ）前記（ｆ）工程後、前記層間絶縁膜、前記第２絶縁膜および前記第１絶縁膜に対して、等方性エッチング処理を施す工程、（ｈ）前記（ｇ）工程後、前記第１コンタクトホール内に、第１プラグを埋め込む工程、を備える。ここで、前記（ｇ）工程によって、前記第１コンタクトホール内において、前記層間絶縁膜の側面は、前記第１導電性膜の上面の一部が露出するように、前記第１導電性膜の側面から離され、前記（ｇ）工程によって、前記第１コンタクトホール内において、前記第１絶縁膜の側面および前記第２絶縁膜の側面は、前記第１導電性膜の下面の一部が露出するように、前記第１導電性膜の側面から離され、前記第１導電性膜の下面から前記第１コンタクトホールの底部までの第１距離は、前記第１導電性膜の側面から前記層間絶縁膜の側面までの第２距離よりも長い。
一実施の形態における半導体装置の製造方法は、第１領域、および、前記第１領域と異なる第２領域を有する半導体装置の製造方法である。この半導体装置の製造方法は、（ａ）上面および下面を有する半導体基板を用意する工程、（ｂ）前記（ａ）工程後、前記第１領域において、前記半導体基板の上面よりも高い位置から前記半導体基板の内部に渡って第１絶縁膜を形成する工程、（ｃ）前記（ｂ）工程後、前記半導体基板の上面側において、前記第２領域の前記半導体基板に、トレンチを形成する工程、（ｄ）前記（ｃ）工程後、前記第１絶縁膜の厚さが薄くなるように、前記第１絶縁膜に対して等方性エッチング処理を施す工程、（ｅ）前記（ｄ）工程後、前記トレンチ内にゲート絶縁膜を形成する工程、（ｆ）前記（ｅ）工程後、前記トレンチ内を埋め込むように、前記ゲート絶縁膜上にゲート電極を形成する工程、（ｇ）前記（ｆ）工程後、前記第１領域において前記第１絶縁膜を覆い、且つ、前記第２領域において前記ゲート電極を覆うように、前記第１領域および前記第２領域の前記半導体基板の上面上に、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜を形成する工程、（ｈ）前記（ｇ）工程後、前記第１領域および前記第２領域において、前記第２絶縁膜上に、第１導電性膜を形成する工程、（ｉ）前記（ｈ）工程後、前記第１絶縁膜上に前記第１導電性膜および前記第２絶縁膜が選択的に残されるように、前記第１導電性膜および前記第２絶縁膜を除去する工程、（ｊ）前記（ｉ）工程後、その底部が前記トレンチの底部よりも上方に位置するように、前記半導体基板の上面側において、前記第２領域の前記半導体基板に第１導電型の第１不純物領域を形成する工程、（ｋ）前記（ｊ）工程後、前記第１不純物領域内に、前記第１導電型と反対の第２導電型の第２不純物領域を形成する工程、（ｌ）前記（ｋ）工程後、前記第１領域において前記第１導電性膜を覆い、且つ、前記第２領域において前記ゲート電極、前記第１不純物領域および前記第２不純物領域を覆うように、前記第１領域および前記第２領域の前記半導体基板の上面上に、層間絶縁膜を形成する工程、（ｍ）前記（ｌ）工程後、前記層間絶縁膜の上面を平坦化するために、ＣＭＰ法によって、前記第１領域および前記第２領域の前記層間絶縁膜に対して平坦化処理を施す工程、（ｎ）前記（ｍ）工程後、その底部が前記第１絶縁膜中に位置するように、前記第１領域の前記層間絶縁膜、前記第１導電性膜、前記第２絶縁膜および前記第１絶縁膜に第１コンタクトホールを形成すると共に、その底部が前記第１不純物領域中に位置するように、前記第２領域の前記層間絶縁膜、前記第２不純物領域および前記第１不純物領域に第２コンタクトホールを形成する工程、（ｏ）前記（ｎ）工程後、前記第１コンタクトホール内に第１プラグを埋め込むと共に、前記第２コンタクトホール内に第２プラグを埋め込む工程、を備える。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１における半導体装置の全体を示す平面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の一部を拡大した断面図である。 実施の形態１における半導体装置の一部を拡大した断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 図１５に続く製造工程を示す断面図である。 図１６に続く製造工程を示す断面図である。 図１７に続く製造工程を示す断面図である。 図１８に続く製造工程を示す断面図である。 図１９に続く製造工程を示す断面図である。 図２０に続く製造工程を示す断面図である。 図２１に続く製造工程を示す断面図である。 図２２に続く製造工程を示す断面図である。 図２３に続く製造工程を示す断面図である。 図２４に続く製造工程を示す断面図である。 図２５に続く製造工程を示す断面図である。 検討例１における半導体装置を示す断面図である。 検討例２における半導体装置を示す断面図である。 検討例３における半導体装置を示す断面図である。 図２９に続く製造工程を示す断面図である。 図３０に続く製造工程を示す断面図である。 図３１に続く製造工程を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図８を用いて、実施の形態１における半導体装置１００について説明する。図１は、半導体装置１００である半導体チップを示す平面図である。
図１に示されるように、半導体装置１００の大部分はエミッタ電極ＥＥで覆われており、エミッタ電極ＥＥの下部には、ＩＧＢＴを構成する複数のセルが形成されている。エミッタ電極ＥＥの周囲には、ゲート配線ＧＷが形成されている。エミッタ電極ＥＥの中央部は、エミッタパッドとなり、ゲート配線の中央部は、ゲートパッドとなる。エミッタパッド上およびゲートパッド上に、ワイヤボンディングまたはクリップ（銅板）などの外部接続用端子が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などと電気的に接続される。
半導体装置１００は、互いに異なる領域である領域１Ａ～３Ａを備える。図１の領域１Ａは、抵抗素子が形成される抵抗素子領域である。抵抗素子は、ゲート抵抗などに使用される。図１の領域２Ａは、ＩＧＢＴを構成する複数のセルが形成されるセル領域である。図１の領域３Ａは、ダイオード素子が形成されるダイオード素子領域である。ダイオード素子は、ゲート保護または温度検知などに使用される。
図２は、領域１Ａに対応した要部平面図である。図３は、領域３Ａに対応した要部平面図である。図４は、領域２Ａに対応した要部平面図である。図５は、図２のＡ－Ａ線に沿った断面図および図４のＢ－Ｂ線に沿った断面図である。図６は、図３のＣ－Ｃ線に沿った断面図である。
図２～図４に示されるように、コンタクトホールＣＨ１、ＣＨ２は、平面視において第１方向の開口幅が上記第１方向と直交する第２方向の開口幅よりも広いスリット形状を成している。すなわち、コンタクトホールＣＨ１、ＣＨ２は、平面視において長方形状を成している。
しかし、コンタクトホールＣＨ１、ＣＨ２の平面形状は、スリット形状に限られず、上記第１方向の開口幅が上記第２方向の開口幅と同じであるドット形状であってもよい。すなわち、平面視において矩形状を成すコンタクトホールＣＨ１、ＣＨ２は、上記第１方向に複数配置されていてもよい。
なお、コンタクトホールＣＨ１、ＣＨ２の平面形状は、フォトリソグラフィの解像後に角が丸められた形状となる場合が多い。従って、最終的には、コンタクトホールＣＨ１、ＣＨ２は、平面視において、長方形の角が丸められた形状または円形状になる。
図３および図６に示されるダイオード素子の主な特徴は、導電性膜ＰＬにｐ型のアノード領域ＰＬＰおよびｎ型のカソード領域ＰＬＮが形成されている点を除き、図２および図５に示される抵抗素子の主な特徴とほぼ同じである。従って、以下では、領域１Ａの抵抗素子と、領域２ＡのＩＧＢＴのセルとについて説明する。
図５および図６に示されるように、半導体装置１００は、低濃度のｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢを備える。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板と、そのシリコン基板上にエピタキシャル成長法によって燐（Ｐ）を導入しながら成長させた半導体層との積層体であってもよい。本願では、そのような積層体も半導体基板ＳＵＢであるとして説明する。
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢには、ｎ型のフィールドストップ領域（不純物領域）ＮＳが形成されている。フィールドストップ領域ＮＳは、ＩＧＢＴのターンオフ時に、半導体基板ＳＵＢの上面側のｐｎ接合から延びる空乏層が、ｐ型のコレクタ領域ＰＣに達することを抑制するために設けられている。
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢには、ｐ型のコレクタ領域（不純物領域）ＰＣが形成されている。コレクタ領域ＰＣは、フィールドストップ領域ＮＳの下方に位置している。
半導体基板ＳＵＢの下面下には、コレクタ電極ＣＥが形成されている。コレクタ電極ＣＥは、コレクタ領域ＰＣに電気的に接続され、コレクタ領域ＰＣにコレクタ電位を供給する。コレクタ電極ＣＥは、ＡｌＳｉ膜、Ｔｉ膜、ＮｉＶ膜およびＡｕ膜などの金属膜からなる。
＜抵抗素子＞
以下に領域１Ａの構造について説明する。半導体装置１００では、領域１Ａに形成される導電性膜ＰＬが、抵抗素子として使用される。
図５に示されるように、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢには、ｐ型のウェル領域ＰＷが形成されている。ウェル領域ＰＷは、領域１Ａのフローティング領域ＰＦと同じ工程で形成されるが、フローティング領域ＰＦとは物理的に分離している。
半導体基板ＳＵＢの上面から半導体基板ＳＵＢの内部に渡って、絶縁層ＩＦＬが形成されている。言い換えれば、半導体基板ＳＵＢ内には絶縁層ＩＦＬが形成され、絶縁層ＩＦＬの下面は、半導体基板ＳＵＢの上面よりも下方に位置している。
絶縁層ＩＦＬは、絶縁膜ＩＦ１および絶縁膜ＩＦ２を含む。絶縁膜ＩＦ１は、半導体基板ＳＵＢの内部に形成され、例えば酸化シリコン膜である。絶縁膜ＩＦ２は、絶縁膜ＩＦ１上に形成され、例えば酸化シリコン膜である。絶縁膜ＩＦ２は、絶縁膜ＩＦ１よりも薄い厚さを有する。絶縁膜ＩＦ１の厚さは、例えば５００～６００ｎｍである。絶縁膜ＩＦ２の厚さは、例えば５０～１００ｎｍである。
絶縁層ＩＦＬ上には、導電性膜ＰＬが形成されている。導電性膜ＰＬは、例えばｐ型の不純物が導入された多結晶シリコン膜である。導電性膜ＰＬの厚さは、例えば１５０～２５０ｎｍである。
半導体基板ＳＵＢの上面上には、導電性膜ＰＬを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。また、層間絶縁膜ＩＬには、層間絶縁膜ＩＬの上面を平坦化するための平坦化処理が施されている。そのため、半導体基板ＳＵＢの上面上の層間絶縁膜ＩＬの厚さは、例えば６００～８００ｎｍであるが、導電性膜ＰＬの上面上の層間絶縁膜ＩＬの厚さは、例えば３００～４５０ｎｍである。
層間絶縁膜ＩＬ、導電性膜ＰＬおよび絶縁層ＩＦＬには、コンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１の底部は、絶縁層ＩＦＬ中（絶縁膜ＩＦ１中）に位置している。コンタクトホールＣＨ１内には、プラグＰＧ１が埋め込まれている。プラグＰＧ１は、バリアメタル膜ＢＭと、バリアメタル膜ＢＭ上に形成された導電性膜ＣＦとを含む。バリアメタル膜ＢＭは、例えばチタン膜と、上記チタン膜上に形成された窒化チタン膜との積層膜である。導電性膜ＣＦは、例えばタングステン膜である。
層間絶縁膜ＩＬ上には、ゲート配線ＧＷが形成されている。導電性膜ＰＬは、プラグＰＧ１を介してゲート配線ＧＷに電気的に接続されている。ゲート配線ＧＷの途中の電気経路を導電性膜ＰＬによって構成することで、導電性膜ＰＬをゲート抵抗として使用できる。
実施の形態１の主な特徴は、コンタクトホールＣＨ１の形状と、コンタクトホールＣＨ１内においてプラグＰＧ１および導電性膜ＰＬが接触している点とにあるが、このような特徴については、後で詳細に説明する。
＜ＩＧＢＴのセルの構造＞
以下に領域２Ａの構造について説明する。ここでは、縦型のトレンチゲート構造が適用されたＩＧＢＴを例示する。
図５に示されるように、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢには、トレンチＴＲが形成されている。トレンチＴＲの深さは、例えば３～４μｍである。トレンチＴＲ内には、ゲート絶縁膜ＧＩが形成されている。ゲート電極ＧＥは、トレンチＴＲ内を埋め込むように、ゲート絶縁膜ＧＩ上に形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極ＧＥは、例えばｎ型の不純物が導入された多結晶シリコン膜である。
半導体基板ＳＵＢの上面側において、一対のゲート電極ＧＥの間の半導体基板ＳＵＢには、ホールバリア領域（不純物領域）ＮＨＢが形成されている。ホールバリア領域ＮＨＢには、ｐ型のベース領域（不純物領域）ＰＢが形成されている。ｐ型のベース領域ＰＢには、ｎ型のエミッタ領域（不純物領域）ＮＥが形成されている。ベース領域ＰＢの底部は、トレンチＴＲの底部よりも上方に位置し、エミッタ領域ＮＥの底部は、ベース領域ＰＢの底部よりも上方に位置している。
また、半導体基板ＳＵＢの上面側において、ホールバリア領域ＮＨＢが形成されている領域以外の半導体基板ＳＵＢには、ｐ型のフローティング領域（不純物領域）ＰＦが形成されている。フローティング領域ＰＦには、ｐ型のベース領域ＰＢが形成されている。フローティング領域ＰＦは、高耐圧特性を高めるために、トレンチＴＲの底部よりも深い位置にまで形成され、トレンチＴＲの底部を覆うように形成されている。
層間絶縁膜ＩＬは、ゲート電極ＧＥ、エミッタ領域ＮＥおよびベース領域ＰＢを覆うように、領域２Ａの半導体基板ＳＵＢの上面上にも形成されている。領域２Ａの層間絶縁膜ＩＬ、エミッタ領域ＮＥおよびベース領域ＰＢには、コンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ２の底部は、ベース領域ＰＢ中に位置している。コンタクトホールＣＨ２内には、プラグＰＧ２が埋め込まれている。プラグＰＧ２は、プラグＰＧ１と同様に構成され、バリアメタル膜ＢＭと導電性膜ＣＦとを含む。
コンタクトホールＣＨ２の底部の周囲のベース領域ＰＢには、ｐ型の高濃度拡散領域（不純物領域）ＰＲが形成されている。高濃度拡散領域ＰＲは、プラグＰＧ２との接触抵抗を低くするため、および、ラッチアップを防止するために設けられている。
領域２Ａでは、コンタクトホールＣＨ２に埋め込まれるプラグＰＧ２とエミッタ領域ＮＥとの接触面積を増加させる目的で、層間絶縁膜ＩＬに対して等方性エッチング処理が行われるので、層間絶縁膜ＩＬの側面が後退している。すなわち、コンタクトホールＣＨ２内において、層間絶縁膜ＩＬの側面は、エミッタ領域ＮＥの上面の一部が露出するように、エミッタ領域ＮＥの側面から離れている。
層間絶縁膜ＩＬ上には、エミッタ電極ＥＥが形成されている。エミッタ電極ＥＥは、プラグＰＧ２を介して、エミッタ領域ＮＥ、ベース領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらの領域にエミッタ電位を供給する。なお、ここでは図示していないが、ゲート配線ＧＷは、他のプラグを介して、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
このようなエミッタ電極ＥＥおよびゲート配線ＧＷは、例えば、ＴｉＷ膜と、上記ＴｉＷ膜上に形成されたアルミニウム膜とからなる。上記アルミニウム膜は、エミッタ電極ＥＥおよびゲート配線ＧＷの主導体膜であり、上記ＴｉＷ膜よりも十分に厚い。
＜ダイオード素子の構造＞
図６に示されるように、以下に領域３Ａの構造について説明する。半導体装置１００では、領域３Ａに形成される導電性膜ＰＬが、ダイオード素子として使用される。その他の構造は、領域１Ａと同じであるので、それらの説明を省略する。
図６に示されるダイオード素子では、導電性膜ＰＬにイオン注入が行われることで、ｐ型のアノード領域ＰＬＰおよびｎ型のカソード領域ＰＬＮが形成されている。アノード領域ＰＬＰおよびカソード領域ＰＬＮに、それぞれコンタクトホールＣＨ１が形成され、コンタクトホールＣＨ１内にプラグＰＧ１が埋め込まれている。ここでは図示していないが、領域３Ａの層間絶縁膜ＩＬ上には、エミッタ電極ＥＥおよびゲート配線ＧＷが形成されている。アノード領域ＰＬＰは、プラグＰＧ１を介してエミッタ電極ＥＥに電気的に接続され、カソード領域ＰＬＮは、プラグＰＧ１を介してゲート配線ＧＷに電気的に接続されている。
＜実施の形態１の主な特徴＞
以下に図７および図８を用いて、実施の形態１の主な特徴について説明する。図７および図８は、コンタクトホールＣＨ１の周囲を拡大した断面図である。また、図７は、プラグＰＧ１がコンタクトホールＣＨ１に埋め込まれる前の状態を示している。
領域１Ａでは、領域２ＡのコンタクトホールＣＨ２の形成工程と同じ工程で、層間絶縁膜ＩＬに対して等方性エッチング処理が行われるので、層間絶縁膜ＩＬの側面が後退している。コンタクトホールＣＨ１内において、層間絶縁膜ＩＬの側面は、導電性膜ＰＬの上面の一部が露出するように、導電性膜ＰＬの側面から離れている。これらの側面の間の距離Ｌ２は、例えば５０～１００ｎｍである。
ここで、上述の等方性エッチング処理によって絶縁層ＩＦＬも後退する。従って、コンタクトホールＣＨ１内において、絶縁層ＩＦＬの側面（絶縁膜ＩＦ１の側面、絶縁膜ＩＦ２の側面）は、導電性膜ＰＬの下面の一部が露出するように、導電性膜ＰＬの側面から離れている。言い換えれば、層間絶縁膜ＩＬに形成されているコンタクトホールＣＨ１の開口幅、および、絶縁層ＩＦＬに形成されているコンタクトホールＣＨ１の開口幅は、導電性膜ＰＬに形成されているコンタクトホールＣＨ１の開口幅よりも広くなっている。
後で説明するが、実施の形態１では、上述の等方性エッチング処理の前に、予めコンタクトホールＣＨ１の底部が絶縁層ＩＦＬ内に達するように、コンタクトホールＣＨ１の形成が行われている。その状態で上述の等方性エッチング処理が行われるので、導電性膜ＰＬの下面からコンタクトホールＣＨ１の底部までの距離Ｌ１は、検討例３の距離Ｌ３よりも長くなっており、距離Ｌ２よりも長くなっている。距離Ｌ１は、例えば１５０～２００ｎｍである。
検討例３では、距離Ｌ３が短いことで、バリアメタル膜ＢＭの厚さが十分でない箇所が発生し易くなっていた。それ故、バリアメタル膜ＢＭが薄い箇所において、導電性膜ＣＦが十分に成長し難くなり、コンタクトホールＣＨ１内に空隙が発生し易くなるという問題と、ＷＦ６ガスが導電性膜ＣＦと反応し、導電性膜ＣＦの一部が欠如するという問題とがあった。
実施の形態１では、距離Ｌ１が十分に長いので、バリアメタル膜ＢＭの形成時にＣＶＤ法で使用されるガスが、導電性膜ＰＬの下面付近まで十分に供給される。そのため、コンタクトホールＣＨ１内において十分な厚さのバリアメタル膜ＢＭが確保される。バリアメタル膜ＢＭは、導電性膜ＣＦの形成時にシード膜としての役割も果たすので、導電性膜ＣＦも十分に成長する。従って、実施の形態１では、検討例３で発生していた様々な問題が解消されるので、半導体装置の信頼性を向上させることができる。
また、バリアメタル膜ＢＭは、コンタクトホールＣＨ１内において、導電性膜ＰＬの上面の一部、導電性膜ＰＬの側面および導電性膜ＰＬの下面の一部に接している。従って、プラグＰＧ１と導電性膜ＰＬとの接触面積を増加させることができるので、プラグＰＧ１と導電性膜ＰＬとの接触抵抗を低減でき、プラグＰＧ１と導電性膜ＰＬとの密着性を向上できる。
なお、領域３Ａのダイオード素子においても、領域１Ａの抵抗素子と同様の効果を得ることができる。
＜半導体装置の製造方法＞
以下に図９～図２６を用いて、実施の形態１における半導体装置１００の製造方法について説明する。
まず、図９に示されるように、ｎ型のドリフト領域ＮＶを有する半導体基板ＳＵＢを用意する。半導体基板ＳＵＢは、上面および下面を有する。次に、半導体基板ＳＵＢの上面上に、例えば熱酸化法によって、酸化シリコン膜１０を形成する。次に、酸化シリコン膜１０上に、例えばＣＶＤ法によって、窒化シリコン膜１１を形成する。
次に、図１０に示されるように、フォトリソグラフィ技術およびドライエッチング処理によって、領域１Ａの窒化シリコン膜１１および酸化シリコン膜１０を選択的に除去し、窒化シリコン膜１１および酸化シリコン膜１０に開口部を形成する。次に、更にドライエッチング処理を行うことで、上記開口部で露出している半導体基板ＳＵＢの一部をエッチングし、半導体基板ＳＵＢに溝を形成する。
次に、図１１に示されるように、半導体基板ＳＵＢに対して熱酸化処理を行うことで、半導体基板ＳＵＢの上面から半導体基板ＳＵＢの内部に渡って絶縁膜ＩＦ１を形成する。なお、この状態では、絶縁膜ＩＦ１は、半導体基板ＳＵＢの上面よりも高い位置まで形成されている。すなわち、領域１Ａの半導体基板ＳＵＢに、ＬＯＣＯＳ構造の絶縁膜ＩＦ１を形成する。この状態で、絶縁膜ＩＦ１の厚さは、例えば７００～８００ｎｍである。
次に、図１２に示されるように、リン酸を含む溶液を用いた等方性エッチング処理によって、窒化シリコン膜１１を除去する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域１Ａの半導体基板ＳＵＢにｐ型のウェル領域ＰＷを形成し、領域２Ａの半導体基板ＳＵＢにｐ型のフローティング領域ＰＦを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、領域２Ａの半導体基板ＳＵＢにｎ型のホールバリア領域ＮＨＢを形成する。
次に、図１３に示されるように、フォトリソグラフィ技術およびドライエッチング処理によって、領域２Ａの半導体基板ＳＵＢにトレンチＴＲを形成する。
次に、図１４に示されるように、フッ酸を含む溶液を用いた等方性エッチング処理によって、酸化シリコン膜１０を除去する。この際、絶縁膜ＩＦ１も等方性エッチング処理に晒されるので、絶縁膜ＩＦ１の上面が後退し、絶縁膜ＩＦ１の厚さが薄くなる。
次に、図１５に示されるように、半導体基板ＳＵＢに対して、例えば１０００～１２００℃の熱処理を施すことで、ホールバリア領域ＮＨＢ、フローティング領域ＰＦおよびウェル領域ＰＷに含まれる不純物を拡散させる。この熱処理によって、ホールバリア領域ＮＨＢは、トレンチＴＲの底部付近にまで拡散し、フローティング領域ＰＦは、トレンチＴＲの底部を覆うように、トレンチＴＲの底部よりも深い位置まで拡散する。
なお、図示は省略しているが、この熱処理は、トレンチＴＲの内部を含む半導体基板ＳＵＢ上に犠牲酸化シリコン膜を形成した状態で行われる。熱処理後、犠牲酸化シリコン膜は、フッ酸を含む溶液を用いた等方性エッチング処理によって除去される。この際、絶縁膜ＩＦ１も等方性エッチング処理に晒されるので、絶縁膜ＩＦ１の上面が後退し、絶縁膜ＩＦ１の厚さが薄くなる。この状態で、絶縁膜ＩＦ１の厚さは、例えば５００～６００ｎｍである。
次に、図１６に示されるように、トレンチＴＲの内部および半導体基板ＳＵＢ上に、ゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの形成は、熱酸化処理によって行われる。ゲート絶縁膜ＧＩの厚さは、例えば１００ｎｍである。
次に、トレンチＴＲの内部を埋め込むように、ゲート電極ＧＥを形成する。ゲート電極ＧＥを形成するためには、まず、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、ｎ型の不純物が導入された多結晶シリコン膜を形成する。次に、ドライエッチング処理によって、トレンチＴＲの外部に形成されていた多結晶シリコン膜を除去する。トレンチＴＲの内部に形成されていた多結晶シリコン膜が、ゲート電極ＧＥとして残される。
次に、図１７に示されるように、絶縁膜ＩＦ１上、ゲート電極ＧＥ上およびトレンチＴＲの外部に形成されているゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２の厚さは、例えば５０～１００ｎｍである。次に、絶縁膜ＩＦ２上に、例えばＣＶＤ法によって、導電性膜ＰＬを形成する。導電性膜ＰＬの厚さは、例えば１５０～２５０ｎｍである。
次に、イオン注入法によって、導電性膜ＰＬにｐ型の不純物を導入する。なお、領域３Ａの導電性膜ＰＬには、フォトリソグラフィ技術およびイオン注入法によって、ｎ型およびｐ型の不純物が導入され、アノード領域ＰＬＰおよびカソード領域ＰＬＮが形成される。次に、絶縁膜ＩＦ１上に位置する導電性膜ＰＬを選択的に覆うように、領域１Ａの導電性膜ＰＬ上にレジストパターンＲＰ１を形成する。なお、アノード領域ＰＬＰおよびカソード領域ＰＬＮもレジストパターンＲＰ１によって覆われる。
次に、図１８に示されるように、レジストパターンＲＰ１をマスクとしてドライエッチング処理を行うことで、導電性膜ＰＬおよび絶縁膜ＩＦ２をパターニングする。これにより、領域１Ａにおいて抵抗素子が形成され、領域３Ａにおいてダイオード素子が形成される。また、パターニングされた絶縁膜ＩＦ２と絶縁膜ＩＦ１とで、絶縁層ＩＦＬが構成される。また、このドライエッチング処理で、トレンチＴＲの外部に形成されていたゲート絶縁膜ＧＩも除去する。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
次に、図１９に示されるように、半導体基板ＳＵＢの上面側において、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢ（フローティング領域ＰＦおよびホールバリア領域ＮＨＢ）に、ｐ型のベース領域ＰＢを形成する。ベース領域ＰＢの底部はトレンチＴＲの底部よりも上方に位置する。次に、フォトリソグラフィ技術およびイオン注入法によって、ベース領域ＰＢにｎ型のエミッタ領域ＮＥを形成する。その後、熱処理を行い、各不純物領域に含まれる不純物を活性化させる。
次に、図２０に示されるように、導電性膜ＰＬ、ゲート電極ＧＥ、ベース領域ＰＢおよびエミッタ領域ＮＥを覆うように、領域１Ａおよび領域２Ａの半導体基板ＳＵＢの上面上に層間絶縁膜ＩＬを形成する。
次に、図２１に示されるように、層間絶縁膜ＩＬの上面を平坦化するために、ＣＭＰ法によって、領域１Ａおよび領域２Ａの層間絶縁膜ＩＬに対して平坦化処理を施す。平坦化処理後、半導体基板ＳＵＢの上面上の層間絶縁膜ＩＬの厚さは、例えば６００～８００ｎｍになっており、導電性膜ＰＬの上面上の層間絶縁膜ＩＬの厚さは、例えば３００～４５０ｎｍになっている。
次に、図２２に示されるように、フォトリソグラフィ技術およびドライエッチング処理によって、領域１Ａにおいて、層間絶縁膜ＩＬ、導電性膜ＰＬ、絶縁膜ＩＦ２および絶縁膜ＩＦ１にコンタクトホールＣＨ１を形成する。同時に、領域２Ａにおいて、層間絶縁膜ＩＬ、エミッタ領域ＮＥおよびベース領域ＰＢには、コンタクトホールＣＨ２が形成される。次に、コンタクトホールＣＨ２の底部に位置するベース領域ＰＢに、イオン注入法によって、ｐ型の高濃度拡散領域ＰＲを形成する。
ここで、コンタクトホールＣＨ１の底部は、絶縁膜ＩＦ１中に位置し、コンタクトホールＣＨ２の底部は、ベース領域ＰＢ中に位置している。検討例３では、図２９に示されるように、コンタクトホールＣＨ１は導電性膜ＰＬを貫通し、コンタクトホールＣＨ１の底部は、絶縁膜ＩＦ２上に位置するか、絶縁膜ＩＦ２中に位置していた。実施の形態１では、検討例３よりもコンタクトホールＣＨ１を深く形成している。
この時点で、導電性膜ＰＬの下面からコンタクトホールＣＨ１の底部までの距離は、例えば１００～１５０ｎｍになっている。言い換えれば、図２２で絶縁層ＩＦＬをエッチングする量を、図２３の等方性エッチング処理によって層間絶縁膜ＩＬおよび絶縁層ＩＦＬをエッチングする量よりも多くしておく。
次に、図２３に示されるように、層間絶縁膜ＩＬ、絶縁層ＩＦＬ（絶縁膜ＩＦ２および絶縁膜ＩＦ１）に対して、フッ酸を含む溶液を用いた等方性エッチング処理を施す。この等方性エッチング処理によって、コンタクトホールＣＨ１内において、層間絶縁膜ＩＬの側面は、導電性膜ＰＬの上面の一部が露出するように、導電性膜ＰＬの側面から離れる。また、コンタクトホールＣＨ１内において、絶縁層ＩＦＬの側面（絶縁膜ＩＦ１の側面、絶縁膜ＩＦ２の側面）は、導電性膜ＰＬの下面の一部が露出するように、導電性膜ＰＬの側面から離れる。また、コンタクトホールＣＨ２内において、層間絶縁膜ＩＬの側面は、エミッタ領域ＮＥの上面の一部が露出するように、エミッタ領域ＮＥの側面から離れる。
そして、上述の等方性エッチング処理によって、コンタクトホールＣＨ１の深さも深くなる。すなわち、図７に示されるように、導電性膜ＰＬの下面からコンタクトホールＣＨ１の底部までの距離Ｌ１は、距離Ｌ２よりも長くなる。
次に、図２４に示されるように、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内を含む層間絶縁膜ＩＬ上に、ＣＶＤ法によってバリアメタル膜ＢＭを形成する。バリアメタル膜ＢＭは、例えばチタン膜と窒化チタン膜との積層膜である。この時点で、バリアメタル膜ＢＭは、コンタクトホールＣＨ１内において、導電性膜ＰＬの上面の一部、導電性膜ＰＬの側面および導電性膜ＰＬの下面の一部に接している。
次に、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内を埋め込むように、バリアメタル膜ＢＭ上に導電性膜ＣＦを形成する。導電性膜ＣＦは、例えばタングステン膜であり、ＷＦ６ガスを用いて形成される。
次に、図２５に示されるように、コンタクトホールＣＨ１外およびコンタクトホールＣＨ２外に形成されている導電性膜ＰＬおよびバリアメタル膜ＢＭを、ＣＭＰ法を用いた研磨処理または異方性ドライエッチング処理によって除去する。これにより、コンタクトホールＣＨ１内に、導電性膜ＰＬおよびバリアメタル膜ＢＭを含むプラグＰＧ１が埋め込まれ、コンタクトホールＣＨ２内に、導電性膜ＰＬおよびバリアメタル膜ＢＭを含むプラグＰＧ２が埋め込まれる。
次に、図２６に示されるように、領域１Ａの層間絶縁膜ＩＬ上にゲート配線ＧＷを形成すると共に、領域２Ａの層間絶縁膜ＩＬ上にエミッタ電極ＥＥを形成する。まず、例えばスパッタリング法によって、層間絶縁膜ＩＬ上にＴｉＷ膜を形成し、例えばスパッタリング法によって、上記ＴｉＷ膜上にアルミニウム膜を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、上記ＴｉＷ膜および上記アルミニウム膜をパターニングすることで、ゲート配線ＧＷおよびエミッタ電極ＥＥを形成する。
その後、半導体基板ＳＵＢの下面側に、フィールドストップ領域ＮＳ、コレクタ領域ＰＣおよびコレクタ電極ＣＥを形成することで、図５の構造が得られる。
まず、半導体基板ＳＵＢの上面側に支持テープを張り付け、半導体基板ＳＵＢの下面を研削して、半導体基板ＳＵＢの厚さを例えば８０～９０μｍまで薄くする。その後、半導体基板ＳＵＢの下面にフッ酸を含む溶液を用いたエッチング処理を施すことで、研削ダメージ層を除去する。その後、半導体基板ＳＵＢの下面側からイオン注入を行うことで、ｎ型のフィールドストップ領域ＮＳおよびｐ型のコレクタ領域ＰＣを形成する。これらのイオン注入の後に、レーザアニールを行うことで、フィールドストップ領域ＮＳおよびコレクタ領域ＰＣに含まれる不純物を活性化させる。次に、半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢの下面下に、例えばスパッタリング法によって、ＡｌＳｉ膜、Ｔｉ膜、ＮｉＶ膜およびＡｕ膜などの金属膜を形成する。この金属膜が、コレクタ電極ＣＥとなる。
以上により、実施の形態１における半導体装置１００が製造される。
実施の形態１の製造方法は、検討例２と同様に、検討例１よりも微細化が進んだデバイスに対応できる。例えば、コンタクトホールの加工精度の向上などを目的として、層間絶縁膜ＩＬの上面の段差の低減を図っている。そのために、ＣＭＰ法によって、層間絶縁膜ＩＬの上面に対して平坦化処理を行い、導電性膜ＰＬを薄膜化している。また、絶縁膜ＩＦ１の上面が半導体基板ＳＵＢの上面とほぼ面一になるように、絶縁膜ＩＦ１の厚さを薄くしていることでも、層間絶縁膜ＩＬの上面の段差の低減を図っている。
その場合でも、導電性膜ＰＬ下に絶縁層ＩＦＬを形成することで、コンタクトホールＣＨ１が導電性膜ＰＬを貫通して、半導体基板ＳＵＢに達するという不具合を解消できる。また、そのような不具合を避けるために、コンタクトホールＣＨ１を、コンタクトホールＣＨ２とは別の製造工程で形成する必要も無いので、マスクの増加および製造工程の追加を行う必要が無く、製造コストの増加を抑制できる。
また、図２２の工程でコンタクトホールＣＨ１を検討例３よりも深く形成した後、図２３の等方性エッチング処理によって、コンタクトホールＣＨ１の深さを更に深くしている。すなわち、導電性膜ＰＬの下面からコンタクトホールＣＨ１の底部までの距離Ｌ１を十分に長くしている。これにより、バリアメタル膜ＢＭが正常に形成されるので、バリアメタル膜ＢＭをシード膜として、導電性膜ＣＦが十分に成長し易くなる。また、バリアメタル膜ＢＭが非常に薄い箇所またはバリアメタル膜ＢＭが形成されていない箇所などが無いので、ＷＦ６ガスが導電性膜ＣＦと反応し、導電性膜ＣＦの一部が欠如するという問題が解消されている。従って、信頼性の高い半導体装置１００を製造することができる。
以上、本発明を上記実施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態では、領域２Ａに形成されるデバイスとしてＩＧＢＴを例示したが、上記実施の形態で開示した技術は、ＩＧＢＴに限られず、縦型のトレンチゲート構造を有するパワーＭＯＳＦＥＴにも適用できる。
１００ 半導体装置
１０ 酸化シリコン膜
１１ 窒化シリコン膜
２０ 不良箇所
１Ａ 領域（抵抗素子領域）
２Ａ 領域（セル領域）
３Ａ 領域（ダイオード素子領域）
ＢＭ バリアメタル膜
ＣＥ コレクタ電極
ＣＦ 導電性膜
ＣＨ１、ＣＨ２ コンタクトホール
ＥＥ エミッタ電極
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＷ ゲート配線
ＩＦ１、ＩＦ２ 絶縁膜
ＩＦＬ 絶縁層
ＩＬ 層間絶縁膜
ＮＥ エミッタ領域
ＮＨＢ ホールバリア領域
ＮＳ フィールドストップ領域
ＮＶ ドリフト領域
ＰＢ ベース領域
ＰＣ コレクタ領域
ＰＦ フローティング領域
ＰＧ１、ＰＧ２ プラグ
ＰＬ 導電性膜
ＰＲ 高濃度拡散領域
ＰＷ ウェル領域
ＳＵＢ 半導体基板
ＴＲ トレンチ

Claims (16)

  1. 上面および下面を有する半導体基板と、
    前記半導体基板の上面から前記半導体基板の内部に渡って形成された絶縁層と、
    前記絶縁層上に形成された第１導電性膜と、
    前記第１導電性膜を覆うように、前記半導体基板の上面上に形成された層間絶縁膜と、
    その底部が前記絶縁層中に位置するように、前記層間絶縁膜、前記第１導電性膜および前記絶縁層に形成された第１コンタクトホールと、
    前記第１コンタクトホール内に埋め込まれた第１プラグと、
    を備え、
    前記第１コンタクトホール内において、前記層間絶縁膜の側面は、前記第１導電性膜の上面の一部が露出するように、前記第１導電性膜の側面から離れており、
    前記第１コンタクトホール内において、前記絶縁層の側面は、前記第１導電性膜の下面の一部が露出するように、前記第１導電性膜の側面から離れており、
    前記第１導電性膜の下面から前記第１コンタクトホールの底部までの第１距離は、前記第１導電性膜の側面から前記層間絶縁膜の側面までの第２距離よりも長い、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１プラグは、バリアメタル膜と、前記バリアメタル膜上に形成された第２導電性膜とを含み、
    前記バリアメタル膜は、前記第１コンタクトホール内において、前記第１導電性膜の上面の一部、前記第１導電性膜の側面および前記第１導電性膜の下面の一部に接している、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記絶縁層は、前記半導体基板の内部に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、且つ、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜とを含み、
    前記第１コンタクトホールの底部は、前記第１絶縁膜中に位置している、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記層間絶縁膜、前記第１絶縁膜および前記第２絶縁膜は、酸化シリコン膜であり、
    前記第１導電性膜は、多結晶シリコン膜である、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１導電性膜が形成されている第１領域と、
    前記第１領域と異なる第２領域と、
    前記半導体基板の上面側において、前記第２領域の前記半導体基板に形成されたトレンチと、
    前記トレンチ内に形成されたゲート絶縁膜と、
    前記トレンチ内を埋め込むように、前記ゲート絶縁膜上に形成されたゲート電極と、
    その底部が前記トレンチの底部よりも上方に位置するように、前記半導体基板の上面側において、前記第２領域の前記半導体基板に形成された第１導電型の第１不純物領域と、
    前記第１不純物領域内に形成され、且つ、前記第１導電型と反対の第２導電型である第２不純物領域と、
    を更に備え、
    前記層間絶縁膜は、前記ゲート電極、前記第１不純物領域および前記第２不純物領域を覆うように、前記第２領域の前記半導体基板の上面上にも形成され、
    その底部が前記第１不純物領域中に位置するように、前記第２領域の前記層間絶縁膜、前記第２不純物領域および前記第１不純物領域には、第２コンタクトホールが形成され、
    前記第２コンタクトホール内において、前記層間絶縁膜の側面は、前記第２不純物領域の上面の一部が露出するように、前記第２不純物領域の側面から離れており、
    前記第２コンタクトホール内には、第２プラグが埋め込まれている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１領域および前記第２領域の前記層間絶縁膜には、前記層間絶縁膜の上面を平坦化するための平坦化処理が施されている、半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記第１領域の前記層間絶縁膜上に形成され、且つ、前記ゲート電極に電気的に接続されたゲート配線と、
    前記第２領域の前記層間絶縁膜上に形成されたエミッタ電極と、
    を更に備え、
    前記第１不純物領域および前記第２不純物領域は、前記第２プラグを介して前記エミッタ電極に電気的に接続され、
    前記第１導電性膜は、前記第１プラグを介して前記ゲート配線に電気的に接続され、且つ、抵抗素子またはダイオード素子として使用される、半導体装置。
  8. （ａ）上面および下面を有する半導体基板を用意する工程、
    （ｂ）前記（ａ）工程後、前記半導体基板の上面から前記半導体基板の内部に渡って第１絶縁膜を形成する工程、
    （ｃ）前記（ｂ）工程後、前記第１絶縁膜上に、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程後、前記第２絶縁膜上に、第１導電性膜を形成する工程、
    （ｅ）前記（ｄ）工程後、前記第１導電性膜を覆うように、前記半導体基板の上面上に層間絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程後、その底部が前記第１絶縁膜中に位置するように、前記層間絶縁膜、前記第１導電性膜、前記第２絶縁膜および前記第１絶縁膜に第１コンタクトホールを形成する工程、
    （ｇ）前記（ｆ）工程後、前記層間絶縁膜、前記第２絶縁膜および前記第１絶縁膜に対して、等方性エッチング処理を施す工程、
    （ｈ）前記（ｇ）工程後、前記第１コンタクトホール内に、第１プラグを埋め込む工程、
    を備え、
    前記（ｇ）工程によって、前記第１コンタクトホール内において、前記層間絶縁膜の側面は、前記第１導電性膜の上面の一部が露出するように、前記第１導電性膜の側面から離され、
    前記（ｇ）工程によって、前記第１コンタクトホール内において、前記第１絶縁膜の側面および前記第２絶縁膜の側面は、前記第１導電性膜の下面の一部が露出するように、前記第１導電性膜の側面から離され、
    前記第１導電性膜の下面から前記第１コンタクトホールの底部までの第１距離は、前記第１導電性膜の側面から前記層間絶縁膜の側面までの第２距離よりも長い、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第１プラグは、バリアメタル膜および第２導電性膜を含み、
    前記（ｈ）工程は、
    （ｈ１）ＣＶＤ法によって、前記第１コンタクトホール内に前記バリアメタル膜を形成する工程、
    （ｈ２）前記第１コンタクトホール内を埋め込むように、前記バリアメタル膜上に前記第２導電性膜を形成する工程、
    を有し、
    前記バリアメタル膜は、前記第１コンタクトホール内において、前記第１導電性膜の上面の一部、前記第１導電性膜の側面および前記第１導電性膜の下面の一部に接している、半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記第１絶縁膜は、熱酸化法によって形成された酸化シリコン膜であり、
    前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜であり、
    前記第１導電性膜は、ＣＶＤ法によって形成された多結晶シリコン膜である、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１絶縁膜は、前記半導体基板の上面よりも高い位置まで形成され、
    前記（ｂ）工程と前記（ｃ）工程との間で、前記第１絶縁膜の厚さが薄くなるように、前記第１絶縁膜に対して等方性エッチング処理が行われる、半導体装置の製造方法。
  12. 請求項８に記載の半導体装置の製造方法において、
    （ｉ）前記（ｂ）工程後であって前記（ｃ）工程前に、前記半導体基板の上面側において、前記第１導電性膜が形成される第１領域と異なる第２領域の前記半導体基板に、トレンチを形成する工程、
    （ｊ）前記（ｉ）工程後であって前記（ｃ）工程前に、前記トレンチ内にゲート絶縁膜を形成する工程、
    （ｋ）前記（ｊ）工程後であって前記（ｃ）工程前に、前記トレンチ内を埋め込むように、前記ゲート絶縁膜上にゲート電極を形成する工程、
    （ｌ）前記（ｄ）工程後であって前記（ｅ）工程前に、その底部が前記トレンチの底部よりも上方に位置するように、前記半導体基板の上面側において、前記第２領域の前記半導体基板に第１導電型の第１不純物領域を形成する工程、
    （ｍ）前記（ｌ）工程後であって前記（ｅ）工程前に、前記第１不純物領域内に、前記第１導電型と反対の第２導電型の第２不純物領域を形成する工程、
    を更に備え、
    前記（ｅ）工程では、前記層間絶縁膜は、前記ゲート電極、前記第１不純物領域および前記第２不純物領域を覆うように、前記第２領域の前記半導体基板の上面上にも形成され、
    前記（ｆ）工程では、その底部が前記第１不純物領域中に位置するように、前記第２領域の前記層間絶縁膜、前記第２不純物領域および前記第１不純物領域には、第２コンタクトホールが形成され、
    前記（ｇ）工程によって、前記第２コンタクトホール内において、前記層間絶縁膜の側面は、前記第２不純物領域の上面の一部が露出するように、前記第２不純物領域の側面から離され、
    前記（ｈ）工程では、前記第２コンタクトホール内に、第２プラグが埋め込まれる、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    （ｎ）前記（ｅ）工程後であって前記（ｆ）工程前に、前記層間絶縁膜の上面を平坦化するために、ＣＭＰ法によって、前記第１領域および前記第２領域の前記層間絶縁膜に対して平坦化処理を施す工程、
    を更に備える、半導体装置の製造方法。
  14. 請求項１２に記載の半導体装置の製造方法において、
    （ｏ）前記（ｈ）工程後、前記第１領域の前記層間絶縁膜上に、前記ゲート電極に電気的に接続されるゲート配線を形成すると共に、前記第２領域の前記層間絶縁膜上に、エミッタ電極を形成する工程、
    を更に備え、
    前記第１不純物領域および前記第２不純物領域は、前記第２プラグを介して前記エミッタ電極に電気的に接続され、
    前記第１導電性膜は、前記第１プラグを介して前記ゲート配線に電気的に接続され、且つ、抵抗素子またはダイオード素子として使用される、半導体装置の製造方法。
  15. 第１領域、および、前記第１領域と異なる第２領域を有する半導体装置の製造方法であって、
    （ａ）上面および下面を有する半導体基板を用意する工程、
    （ｂ）前記（ａ）工程後、前記第１領域において、前記半導体基板の上面よりも高い位置から前記半導体基板の内部に渡って第１絶縁膜を形成する工程、
    （ｃ）前記（ｂ）工程後、前記半導体基板の上面側において、前記第２領域の前記半導体基板に、トレンチを形成する工程、
    （ｄ）前記（ｃ）工程後、前記第１絶縁膜の厚さが薄くなるように、前記第１絶縁膜に対して等方性エッチング処理を施す工程、
    （ｅ）前記（ｄ）工程後、前記トレンチ内にゲート絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程後、前記トレンチ内を埋め込むように、前記ゲート絶縁膜上にゲート電極を形成する工程、
    （ｇ）前記（ｆ）工程後、前記第１領域において前記第１絶縁膜を覆い、且つ、前記第２領域において前記ゲート電極を覆うように、前記第１領域および前記第２領域の前記半導体基板の上面上に、前記第１絶縁膜よりも薄い厚さを有する第２絶縁膜を形成する工程、
    （ｈ）前記（ｇ）工程後、前記第１領域および前記第２領域において、前記第２絶縁膜上に、第１導電性膜を形成する工程、
    （ｉ）前記（ｈ）工程後、前記第１絶縁膜上に前記第１導電性膜および前記第２絶縁膜が選択的に残されるように、前記第１導電性膜および前記第２絶縁膜を除去する工程、
    （ｊ）前記（ｉ）工程後、その底部が前記トレンチの底部よりも上方に位置するように、前記半導体基板の上面側において、前記第２領域の前記半導体基板に第１導電型の第１不純物領域を形成する工程、
    （ｋ）前記（ｊ）工程後、前記第１不純物領域内に、前記第１導電型と反対の第２導電型の第２不純物領域を形成する工程、
    （ｌ）前記（ｋ）工程後、前記第１領域において前記第１導電性膜を覆い、且つ、前記第２領域において前記ゲート電極、前記第１不純物領域および前記第２不純物領域を覆うように、前記第１領域および前記第２領域の前記半導体基板の上面上に、層間絶縁膜を形成する工程、
    （ｍ）前記（ｌ）工程後、前記層間絶縁膜の上面を平坦化するために、ＣＭＰ法によって、前記第１領域および前記第２領域の前記層間絶縁膜に対して平坦化処理を施す工程、
    （ｎ）前記（ｍ）工程後、その底部が前記第１絶縁膜中に位置するように、前記第１領域の前記層間絶縁膜、前記第１導電性膜、前記第２絶縁膜および前記第１絶縁膜に第１コンタクトホールを形成すると共に、その底部が前記第１不純物領域中に位置するように、前記第２領域の前記層間絶縁膜、前記第２不純物領域および前記第１不純物領域に第２コンタクトホールを形成する工程、
    （ｏ）前記（ｎ）工程後、前記第１コンタクトホール内に第１プラグを埋め込むと共に、前記第２コンタクトホール内に第２プラグを埋め込む工程、
    を備える、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    （ｐ）前記（ｏ）工程後、前記層間絶縁膜、前記第２絶縁膜および前記第１絶縁膜に対して、等方性エッチング処理を施す工程、
    を更に備え、
    前記（ｐ）工程によって、前記第１コンタクトホール内において、前記層間絶縁膜の側面は、前記第１導電性膜の上面の一部が露出するように、前記第１導電性膜の側面から離され、
    前記（ｐ）工程によって、前記第１コンタクトホール内において、前記第１絶縁膜の側面および前記第２絶縁膜の側面は、前記第１導電性膜の下面の一部が露出するように、前記第１導電性膜の側面から離され、
    前記（ｐ）工程によって、前記第２コンタクトホール内において、前記層間絶縁膜の側面は、前記第２不純物領域の上面の一部が露出するように、前記第２不純物領域の側面から離され、
    前記第１導電性膜の下面から前記第１コンタクトホールの底部までの第１距離は、前記第１導電性膜の側面から前記層間絶縁膜の側面までの第２距離よりも長い、半導体装置の製造方法。
JP2022032023A 2022-03-02 2022-03-02 半導体装置およびその製造方法 Pending JP2023128002A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022032023A JP2023128002A (ja) 2022-03-02 2022-03-02 半導体装置およびその製造方法
US18/061,766 US20230282735A1 (en) 2022-03-02 2022-12-05 Semiconductor device and method of manufacturing the same
CN202211699822.4A CN116705760A (zh) 2022-03-02 2022-12-28 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022032023A JP2023128002A (ja) 2022-03-02 2022-03-02 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2023128002A true JP2023128002A (ja) 2023-09-14

Family

ID=87843987

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022032023A Pending JP2023128002A (ja) 2022-03-02 2022-03-02 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US20230282735A1 (ja)
JP (1) JP2023128002A (ja)
CN (1) CN116705760A (ja)

Also Published As

Publication number Publication date
CN116705760A (zh) 2023-09-05
US20230282735A1 (en) 2023-09-07

Similar Documents

Publication Publication Date Title
US9576841B2 (en) Semiconductor device and manufacturing method
US6410959B2 (en) Method of fabricating semiconductor device
US8609502B1 (en) Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
US7271068B2 (en) Method of manufacture of semiconductor device
US10777661B2 (en) Method of manufacturing shielded gate trench MOSFET devices
US7838909B2 (en) Semiconductor device with trench structure
US6455378B1 (en) Method of manufacturing a trench gate power transistor with a thick bottom insulator
JP2008098593A (ja) 半導体装置及びその製造方法
JP2000196075A (ja) 半導体装置及びその製造方法
CN105830209B (zh) 半导体器件及其制造方法
US8643093B2 (en) Semiconductor device and method of manufacturing the same
JP5096675B2 (ja) 半導体装置の製造方法および半導体装置
US20040140503A1 (en) Semiconductor device and method for fabricating the same
JP2023128002A (ja) 半導体装置およびその製造方法
US20240136410A1 (en) Method of manufacturing semiconductor device
US20230420556A1 (en) Semiconductor device and method of manufacturing the same
US20240079458A1 (en) Semiconductor device and method of manufacturing the same
US20240088287A1 (en) Semiconductor device and method of manufacturing the same
JP2007036299A (ja) 半導体装置及びその製造方法
JP2023083120A (ja) 半導体装置およびその製造方法
CN117917752A (zh) 制造半导体器件的方法
JP2024015543A (ja) 半導体装置およびその製造方法
JP2000183074A (ja) 半導体装置及びその製造方法