CN117917752A - 制造半导体器件的方法 - Google Patents

Abstract

本公开涉及一种制造半导体器件的方法。在半导体衬底中形成沟槽。在沟槽的内部中形成第一氧化硅膜。多晶硅膜形成在第一氧化硅膜上。通过对多晶硅膜进行热氧化处理，由多晶硅膜形成第二氧化硅膜。因此，形成包括第一氧化硅膜和第二氧化硅膜的绝缘膜。第一导电膜被形成以经由绝缘膜嵌入沟槽的内部。

Description

制造半导体器件的方法

相关申请的交叉引用

于2022年10月20日提交的日本专利申请号2022-168496的公开内容(包括说明书、附图和摘要)，通过引用以其整体并入本文。

技术领域

本公开涉及一种制造半导体器件的方法，更具体地，涉及一种制造具有在沟槽的内部中形成的绝缘膜的半导体器件的方法。

背景技术

这里，公开了下面列出的技术。

[专利文件1]日本未审专利申请公开号2009-032951

在包括诸如功率MOSFET(金属氧化物半导体场效应晶体管)的半导体元件的半导体器件中，应用了其中栅电极嵌入在沟槽中的沟槽栅结构。作为一种类型的沟槽栅结构，存在分栅结构，其中，在沟槽的内部中，场板电极形成在沟槽的下部处，栅电极形成在沟槽的上部处。与被提供给源电极的电位相同的电位将被提供给场板电极。通过利用场板电极扩展漂移区中的耗尽层，可以增加漂移区的浓度，因此，可以减小漂移区的电阻。

例如，专利文件1公开了分栅结构的MOSFET。此外，专利文件1公开了一种制造半导体器件的方法，包括以下步骤：通过热氧化处理在沟槽的内部中形成用于场板电极的绝缘膜；以及在沟槽的内部中嵌入用于场板电极的导电膜。

发明内容

根据本申请的发明人的研究，已经发现，当沉积用作场板电极的基部的导电膜时，在导电膜中可能出现称为“接缝”的间隙(空隙)，因此由于该间隙可能出现各种问题。图26至图29示出了根据本发明人研究的验证示例的半导体器件，并且示出了形成场板电极之前和之后的制造过程。将参考图26至图29描述在验证示例中出现的问题。应当注意，验证示例和这些问题在现有技术中是未知的，但是由本申请的发明人新发现。

如图26所示，在分栅结构中，首先在半导体衬底SUB中形成沟槽TR。接下来，在沟槽TR的内部中形成用于使半导体衬底SUB和场板电极彼此绝缘的绝缘膜IF3。绝缘膜IF3的厚度例如为500nm。

这里，绝缘膜IF3由通过热氧化处理形成的氧化硅膜OX4和通过CVD(化学气相沉积)方法形成的氧化硅膜OX5的层压膜构成。

尽管绝缘膜IF3可以仅通过热氧化处理来形成，但是晶片状态下的半导体衬底SUB由于来自绝缘膜IF3的应力而倾向于翘曲，由此翘曲可能妨碍后续的制造过程。因此，也可以仅通过CVD方法来形成绝缘膜IF3。然而，考虑到改善绝缘膜IF3与半导体衬底SUB之间的界面状态，优选通过热氧化处理来形成与半导体衬底SUB接触的氧化硅膜。

因此，在验证示例中，首先，相对薄的氧化硅膜OX4通过热氧化处理来形成。接下来，相对厚的氧化硅膜OX5通过CVD方法来形成。氧化硅膜OX4的厚度例如为100nm。沟槽TR的侧表面上的氧化硅膜OX5的厚度例如为400nm。考虑到CVD方法的覆盖，为了使沟槽TR的侧表面上的氧化硅膜OX5的厚度例如为约400nm，需要在半导体衬底SUB的整个表面上沉积厚度为约750nm的氧化硅膜OX5。因此，半导体衬底SUB的上表面上的绝缘膜IF3的厚度T3被形成为诸如约850nm厚。

这里，当通过CVD方法形成的厚氧化硅膜OX5被施加到绝缘膜IF3时，在沟槽TR的最上部附近的绝缘膜IF3的厚度趋于增加，因此绝缘膜IF3容易以悬垂形状来形成。图26将该部分示为悬垂部10。

接下来，如图27所示，通过CVD方法在沟槽TR的内部中沉积用于场板电极的导电膜CF1。导电膜CF1例如为n型多晶硅膜。这里，当绝缘膜IF3具有悬垂形状时，可能发生导电膜CF1的掩埋缺陷。即，可能在导电膜CF1中产生间隙20。

图28示出了场板电极FP通过处理具有间隙20的导电膜CF1来形成的状态。首先，去除在沟槽TR外部形成的导电膜CF1。接下来，通过由各向异性蚀刻处理使导电膜CF1后退而形成场板电极FP。这里，由于对具有间隙20的导电膜CF1执行各向异性蚀刻处理，所以场板电极FP的上部趋于具有异常构造。

接下来，如图29所示，通过湿法蚀刻处理来去除在沟槽TR外部形成的绝缘膜IF3，并且使在沟槽TR内部形成的绝缘膜IF3后退。接下来，通过热氧化处理，在绝缘膜IF3上的沟槽TR的内部中形成栅绝缘膜G1，并且在从绝缘膜IF3露出的场板电极FP的表面上形成绝缘膜IF2。

这里，绝缘膜IF2沿着间隙20而形成。结果，场板电极FP在场板电极FP的内部处扩展，并且应力从绝缘膜IF2被施加到沟槽TR的外部。特别地，应力趋于作用在沟槽TR的底部附近。因此，在位于沟槽TR的底部附近的半导体衬底SUB中容易发生晶体缺陷。当产生大量晶体缺陷时，这些缺陷将成为泄漏路径，这导致MOSFET的击穿电压降低。

此外，在图29所示的制造步骤之后，经由绝缘膜IF2在场板电极FP上形成栅电极。当间隙20形成时，场板电极FP的上部容易像突起部一样被处理。由于电场容易集中在这种突起部处，所以场板电极FP与栅电极之间的介电强度容易劣化。

本申请的主要目的是通过抑制间隙20的产生来解决验证示例中的问题并提高半导体器件的可靠性。根据本说明书的描述和附图，其它目的和新颖特征将变得明显。

下面将简要描述本申请中所公开的实施例中的典型实施例。

根据一个实施例的一种制造半导体器件的方法，包括以下步骤：(a)提供第一导电类型的半导体衬底，该半导体衬底具有上表面和下表面；(b)在半导体衬底的上表面处在半导体衬底中形成沟槽；(c)在沟槽的内部中形成第一氧化硅膜；(d)在第一氧化硅膜上形成多晶硅膜；(e)通过对多晶硅膜执行热氧化处理并且由此从多晶硅膜形成第二氧化硅膜，形成包括第一氧化硅膜和第二氧化硅膜的第一绝缘膜；以及(f)形成第一导电膜，以经由所述第一绝缘膜嵌入沟槽的内部。

根据一个实施例，能够提高半导体器件的可靠性。

附图说明

图1是示出了根据第一实施例的半导体器件的平面图。

图2是示出了根据第一实施例的半导体器件的平面图。

图3是示出了根据第一实施例的半导体器件的主要部分的放大平面图。

图4是示出了根据第一实施例的半导体器件的主要部分的放大平面图。

图5是示出了根据第一实施例的半导体器件的截面图。

图6是示出了根据第一实施例的半导体器件的制造过程的截面图。

图7是示出了图6之后的半导体器件的制造过程的截面图。

图8是示出了图7之后的半导体器件的制造过程的截面图。

图9是示出了图8之后的半导体器件的制造过程的截面图。

图10是示出了图9所示的半导体器件的制造过程的主要部分的放大截面图。

图11是示出了图8所示的半导体衬底的状态的截面图。

图12是示出了图9之后的半导体器件的制造过程的截面图。

图13是示出了图12之后的半导体器件的制造过程的截面图。

图14是示出了图13之后的半导体器件的制造过程的截面图。

图15是示出了图14之后的半导体器件的制造过程的截面图。

图16是示出了图15之后的半导体器件的制造过程的截面图。

图17是示出了图16之后的半导体器件的制造过程的截面图。

图18是示出了图17之后的半导体器件的制造过程的截面图。

图19是示出了图18之后的半导体器件的制造过程的截面图。

图20是示出了根据第一修改示例的半导体器件的制造过程的截面图。

图21是示出了图20之后的半导体器件的制造过程的截面图。

图22是示出了图21之后的半导体器件的制造过程的截面图。

图23是示出了根据第二修改示例的半导体器件的制造过程的截面图。

图24是示出了根据第三修改示例的半导体器件的制造过程的截面图。

图25是示出了根据第四修改示例的半导体器件的制造过程的截面图。

图26是示出了根据验证示例的半导体器件的制造过程的截面图。

图27是示出了图26之后的半导体器件的制造过程的截面图。

图28是示出了图27之后的半导体器件的制造过程的截面图。

图29是示出了图28之后的半导体器件的制造过程的截面图。

具体实施方式

下面将基于附图详细描述实施例。在用于说明实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在下面的实施例中，除了特别需要时，原则上不再重复对相同或相似部分的描述。

此外，本申请中所描述的X方向、Y方向和Z方向彼此相交并且彼此正交。在本申请中，Z方向被称为垂直方向、高度方向或某结构的方向。此外，本申请中所使用的表述“平面图”或“平面图”是指由X方向和Y方向形成的平面是“平面”，并且该“平面”是从Z方向观察的。

(第一实施例)

<半导体器件的结构>

下面将参考图1至图5描述第一实施例中的半导体器件100。本申请的主要特征是绝缘膜IF1的制造过程以及在绝缘膜IF1的制造过程之前和之后的制造过程，这种特征将在后面描述的“制造半导体器件的方法”中详细描述。

图1和图2是作为半导体器件100的半导体芯片的平面图。图3和图4是示出了图1和图2所示的区域1A的主要部分的放大平面图。图2和图4示出了图1和图3的下部结构，主要示出了形成在半导体衬底SUB中的沟槽栅的结构。图3所示的孔CH1～CH3的位置与图4所示的孔CH1～CH4的位置对应。图5是沿图3和图4所示的A-A线和B-B线的截面图。

图1示出了主要在半导体衬底SUB上方形成的布线图案。半导体器件100在平面图中具有单元区CR和围绕单元区CR的外围区OR。诸如多个MOSFET的主半导体元件形成在单元区域CR中。外围区OR例如用于将栅布线GW连接到栅电极GE，并且用于形成用作终止区的沟槽TR。

如图1和图3所示，单元区CR被覆盖有源电极SE。在平面图中，栅布线GW围绕源电极SE。尽管这里没有图示，但是源电极SE和栅布线GW被覆盖有诸如聚酰亚胺膜的保护膜。开口被设置在保护膜的部分中，并且在开口中露出的源电极SE和栅布线GW变成源焊盘SP和栅焊盘GP。外部连接构件连接到源焊盘SP和栅焊盘GP，使得半导体器件100电连接到另一半导体芯片、布线衬底等。外部连接构件例如是由金或铜制成的导线，或者是由铜板制成的夹子。

如图2和图4所示，多个沟槽TR形成在半导体衬底SUB中。形成在单元区CR中的多个沟槽TR以条状来形成，在Y方向上延伸，并且在X方向上彼此邻接。

在单元区CR中，在沟槽TR中，场板电极FP形成在沟槽TR下方，并且栅电极GE形成在沟槽TR上方。场板电极FP的部分形成接触部FPa。构成接触部FPa的场板电极FP在沟槽TR中不仅形成在沟槽TR的下部中，而且形成在沟槽TR的上部中。如图4所示，接触部FPa形成在单元区域CR的部分中。

如图2所示，形成在外围区OR中的多个沟槽TR在Y方向和X方向上延伸，以便在平面图中围绕单元区CR。在外围区OR中，沟槽TR的内部被场板电极FP掩埋。

下面将参考图5描述半导体器件100的横截面构造。

如图5所示，半导体器件100包括具有上表面和下表面的n型半导体衬底SUB。半导体衬底SUB由硅制成。半导体衬底SUB具有低浓度n型漂移区NV。这里，n型半导体衬底SUB构成漂移区NV。注意，漂移区NV可以是在n型硅衬底上生长同时通过外延生长方法引入磷(P)的n型半导体层。在本申请中，这种n型硅衬底和n型半导体层的堆叠也被描述为半导体衬底SUB。

从半导体衬底SUB的上表面达到预定深度的沟槽TR在半导体衬底SUB的上表面处形成在半导体衬底SUB中。沟槽TR的深度例如为5μm至7μm。在沟槽TR的内部中，场板电极FP经由绝缘膜IF1形成在沟槽TR的下部处，并且栅电极GE经由栅绝缘膜GI形成在沟槽TR的上部处。栅电极GE的上表面从半导体衬底SUB的上表面稍微后退。

绝缘膜IF1的上表面的位置低于场板电极FP的上表面的位置。栅绝缘膜G1形成在绝缘膜IF1上的沟槽TR的内部中。绝缘膜IF2形成在从绝缘膜IF1露出的场板电极FP的上表面和侧表面上。栅电极GE也经由栅绝缘膜G1和绝缘膜IF2形成在从绝缘膜IF1露出的场板电极FP与半导体衬底SUB之间。

绝缘膜IF1形成在半导体衬底SUB与场板电极FP之间。绝缘膜IF2形成在栅电极GE与场板电极FP之间。栅绝缘膜GI形成在半导体衬底SUB与栅电极GE之间。半导体衬底SUB、栅电极GE和场板电极FP通过绝缘膜彼此电绝缘。

栅电极GE和场板电极FP由例如多晶硅膜制成，其中掺杂(引入)了n型杂质。绝缘膜IF1、绝缘膜IF2和栅绝缘膜G1由例如氧化硅膜制成。绝缘膜IF1的厚度大于绝缘膜IF2和栅绝缘膜G1中的每一者的厚度。绝缘膜IF1的厚度例如为400nm至600nm。绝缘膜IF2和栅绝缘膜G1中的每一者的厚度例如为50nm至80nm。

p型体区域PB在半导体衬底SUB的上表面处形成在半导体衬底SUB中，以使其浅于沟槽TR的深度。n型源区NS形成在体区PB中。源区NS具有比漂移区NV更高的杂质浓度。

在半导体衬底SUB的下表面上，n型漏区ND形成在半导体衬底SUB中。漏区ND具有比漂移区NV更高的杂质浓度。漏电极DE形成在半导体衬底SUB的下表面之下。漏电极DE由单层金属膜(例如铝膜，钛膜，镍膜，金膜或银膜)构成，或者由具有相应层压的这些金属膜的层压膜构成。漏区ND和漏电极DE形成在单元区CR和外围区OR之上。漏电位从漏电极DE被提供给半导体衬底SUB(漏区ND，漂移区NV)。

层间绝缘膜IL形成在半导体衬底SUB的上表面上以覆盖沟槽TR。层间绝缘膜IL由例如氧化硅膜形成。层间绝缘膜IL的厚度例如为700nm至900nm。

到达源区NS和体区PB中的每一者的孔CH1形成在层间绝缘膜IL中。高浓度扩散区PR形成在孔CH1的底部处的体区PB中。高浓度扩散区PR具有比体区PB更高的杂质浓度。

源电极SE形成在层间绝缘层IL上。源电极SE嵌入在孔CH1中，电连接到源区NS、体区PB和高扩散区PR，并且向这些杂质区提供源电位。

如图5的B-B截面所示，场板电极FP的部分形成场板电极FP的接触部FPa。与除接触部FPa以外的场板电极FP接触的绝缘膜IF1的位置低于与接触部FPa接触的绝缘膜IF1的上表面的位置。即，A-A截面的绝缘膜IF1的上表面的位置位于距半导体衬底SUB的上表面300nm至400nm的深度处。绝缘膜IF1的上表面在B-B截面中的位置位于距半导体衬底SUB的上表面50nm至100nm的深度处。

此外，接触部FPa的上表面的位置高于半导体衬底SUB的上表面的位置，并且位于距半导体衬底SUB的上表面200nm至400nm的高度处。

到达接触部FPa的孔CH3形成在层间绝缘膜IL中。源电极SE嵌入在孔CH3中，电连接到场板电极FP，并且向场板电极FP提供源电位。外围区OR中的沟槽TR的截面构造也与B-B截面相同。孔CH3也形成在外围区OR中的场板电极FP的部分上。因此，源电极SE电连接到外围区OR的场板电极FP，并且向其提供源电位。

尽管这里没有图示，但是到达栅电极GE的孔CH2形成在层间绝缘膜IL中。此外，栅布线GW形成在层间绝缘膜IL上。栅布线GW嵌入在孔CH2中，电连接到栅电极GE，并且向栅电极GE提供栅电位。

源电极SE和栅布线GW包括例如阻挡金属膜和形成在阻挡金属膜上的导电膜。阻挡金属膜例如是氮化钛膜，导电膜例如是铝膜。

注意，源电极SE和栅布线GW可以包括填充孔CH1～CH3内部的插塞层和形成在层间绝缘膜IL上的布线层。在这种情况下，布线层包括阻挡金属膜和导电膜。插塞层例如由诸如氮化钛膜的阻挡金属膜和诸如钨膜的导电膜的堆叠膜来形成。

<制造半导体器件的方法>

下面将参考图6至图19描述在制造半导体器件100的方法中所包括的每个制造步骤(制造过程)。

如图6所示，首先，设置具有上表面和下表面的n型半导体衬底SUB。如上所述，n型半导体衬底SUB构成漂移区NV，但是漂移区NV可以是在n型硅衬底上生长同时通过外延生长方法引入磷(P)的n型半导体层。

接下来，在TR的上表面处的半导体衬底SUB中，形成沟槽。例如，为了形成沟槽TR，首先，通过例如CVD方法在半导体衬底SUB上形成氧化硅膜。接下来，通过光刻技术在氧化硅膜上形成具有开口的抗蚀剂图案。接下来，使用抗蚀剂图案作为掩模进行各向异性蚀刻处理，由此对氧化硅膜进行图案化以形成硬掩模HM。接下来，通过执行灰化处理去除抗蚀剂图案。接下来，使用硬掩模HM作为掩模进行各向异性蚀刻处理，以在半导体衬底SUB中形成沟槽TR。此后，通过例如使用含氢氟酸的溶液的湿法蚀刻处理，去除硬掩模HM。

如图7所示，通过例如热氧化处理，在沟槽TR的内部中并且在半导体衬底SUB上形成氧化硅膜OX1。这里进行的热氧化处理在1000摄氏度或更高且1100摄氏度或更低的条件下使用氧气进行。氧化硅膜OX1的厚度例如为50nm至150nm。

如图8所示，在氧化硅膜OX1上形成多晶硅膜PL。多晶硅薄膜PL中引入了n型杂质，其杂质密度例如为4.0×10²⁰cm^-3。多晶硅膜PL的厚度例如为150nm至250nm。

多晶硅膜PL可以通过例如CVD方法来形成。下面描述多晶硅膜PL的形成条件的示例。将硅烷(SiH₄)与三氢化磷(PH₃)的混合气体流入CVD设备室中的580摄氏度下的室中。因此，可以形成其中引入了n型杂质的多晶硅膜PL。

如图9所示，多晶硅膜PL经受热氧化处理以从多晶硅膜PL形成氧化硅膜OX2。热氧化处理通过使用蒸汽并且在750摄氏度至950摄氏度的条件下进行。氧化硅膜OX2的厚度例如为350nm至450nm。结果，包括氧化硅膜OX1和氧化硅膜OX2的绝缘膜IF1被形成为用于将场板电极FP和半导体衬底SUB电隔离的绝缘膜。

图10是图9所示的沟槽TR的上部的放大截面图。在绝缘膜IF1中，没有形成诸如图26的验证示例绝缘膜IF3的悬垂部10。因此，当用于后面所描述的场板电极FP的导电膜CF1形成时，可以抑制间隙20的产生。

在验证示例中，存在以下问题：由于间隙20的产生，通过处理像突起部一样的场板电极FP的上部，场板电极FP与栅电极GE之间的介电强度容易由于电场在场板电极FP的上部(具体地，在下面描述的突起部)处的集中而劣化。此外，在验证示例中，存在另一个问题，即由于在场板电极FP的内部处绝缘膜IF2沿着间隙20形成而引起的场板电极FP的扩展，在半导体衬底SUB中容易发生晶体缺陷。第一实施例可以解决这些问题，因此第一实施例可以提高半导体器件100的可靠性。

如上所述，在第一实施例中，通过CVD方法形成多晶硅膜PL。根据本申请的发明人进行的研究，已经发现，多晶硅膜PL通过CVD方法的形成比氧化硅膜OX5通过验证示例方法的形成更可能是平坦的形成，并且难以将多晶硅膜CVD像悬垂部10一样进行成形。

此外，在验证示例中，考虑到CVD方法的覆盖率，为了在沟槽TR的侧表面上形成具有例如400nm厚度的氧化硅膜OX5，需要沉积具有约750nm厚度的氧化硅膜OX5。因此，半导体衬底SUB的上表面上的氧化硅膜OX5的厚度T3变得比沟槽TR的侧表面上的氧化硅膜OX5的厚度更厚，由此可能产生悬垂部10。然而，在CVD方法中的多晶硅的覆盖率高于氧化硅的覆盖率，并且此外，在第一实施例中，多晶硅膜PL的厚度可以薄薄地被形成为例如150nm至250nm。由于通过CVD方法形成膜时的厚度在第一实施例中比在验证示例中薄，因此悬垂部10不太可能产生。通过对多晶硅膜PL进行氧化，可以形成氧化硅膜OX2，该氧化硅膜OX2具有与验证示例的沟槽TR侧壁的氧化硅膜OX5的厚度等效的厚度。

当氧化硅膜OX2通过第一实施例的方法形成时，半导体衬底SUB的上表面上的氧化硅膜OX2的厚度约等于沟槽TR内部中的氧化硅膜OX2的厚度。因此，半导体衬底SUB的上表面上的绝缘膜IF1的厚度T1具有与沟槽TR内部中的绝缘膜IF1的厚度T2基本相同的厚度。在图26的验证示例中，半导体衬底SUB的上表面上的绝缘膜IF3的厚度为厚度T3，但是厚度T1小于厚度T3。

当导电膜CF1嵌入后面描述的沟槽TR中时，半导体衬底SUB的上表面上的绝缘膜IF1的厚度T1越小，纵横比越低。因此，导电膜CF1容易被埋入沟槽TR中。

此外，当将在后面描述的绝缘膜IF1后退时，半导体衬底SUB的上表面上的绝缘膜IF1被去除，但是其厚度T1是薄的，从而可以缩短湿法蚀刻处理。

尽管在第一实施例中例示了n型多晶硅膜PL，但是多晶硅膜PL可以是非掺杂硅。即使在这种情况下，也可以通过执行上述热氧化处理来形成氧化硅膜OX2。然而，当杂质被引入多晶硅膜PL中时，可以通过使用加速氧化来形成氧化硅膜OX2。也就是说，引入杂质的多晶硅膜的氧化速率高于未引入杂质的多晶硅膜的氧化速率。因此，由于可以提高形成氧化硅膜OX2的速度，所以可以缩短上述热氧化处理的持续时间。

此外，当应用n型多晶硅膜PL时，在上述热氧化处理期间杂质可能扩散到半导体衬底SUB中。结果，漂移区NV、体区PB和源区NS的杂质分布可能变化。然而，由于氧化硅膜OX1存在于多晶硅膜PL与半导体衬底SUB之间，所以可以防止这种杂质扩散。即，氧化硅膜OX1不仅用于改善界面状态，而且用于防止杂质的扩散。

图11是示出了图8所示的半导体衬底SUB的状态的截面图。即，图11示出了在形成多晶硅膜PL之后和形成氧化硅膜OX2之前的状态。在图11中，以放大的方式示出了半导体衬底SUB的下表面附近，例如由虚线包围的区域。

氧化硅膜OX1和多晶硅膜PL实际上不仅形成在半导体衬底SUB的上表面上，而且形成在半导体衬底SUB的下表面上。当多晶硅膜PL在这种条件下经受热氧化处理时，氧化硅膜OX2也形成在半导体衬底SUB的下表面上。然后，晶片状态下的半导体衬底SUB的翘曲根据下表面上的氧化硅膜的OX2而变化。可以通过在热氧化处理之前去除半导体衬底SUB的下表面上的多晶硅膜PL来调整半导体衬底SUB的翘曲。例如，可以减小半导体衬底SUB的翘曲量。

图12是示出了图9之后的半导体器件的制造过程的截面图。如图12所示，导电膜CF1通过例如CVD方法来形成，以便经由绝缘膜IF1填充沟槽TR的内部。导电膜CF1例如是n型多晶硅膜。导电膜CF1的厚度例如为400nm至600nm。

如上所述，在第一实施例中，由于没有形成诸如验证示例绝缘膜IF3的悬垂部10，所以可以抑制当导电膜CF1形成时的间隙20的产生。此外，在第一实施例中，由于半导体衬底SUB的上表面上的绝缘膜IF1的厚度T1比在验证示例中薄，所以纵横比减小。因此，导电膜CF1容易被埋入沟槽TR中。

如图13所示，通过使用例如CMP(化学机械抛光)方法或各向异性蚀刻处理执行抛光处理来去除在沟槽TR外部形成的导电膜CF1。此时，导电膜CF1的上表面的位置与半导体衬底SUB的绝缘膜IF1的上表面的位置基本相同。

如图14所示，导电膜CF1的另一部分选择性地后退，使得导电膜CF1的部分保持为接触部FPa。首先，如B-B截面所示，抗蚀剂图案RP1被形成为选择性地覆盖将作为接触部FPa的区域。接下来，通过使用抗蚀剂图案RP1作为掩模进行各向异性蚀刻处理来对导电膜CF1进行图案化。即，如A-A截面所示，导电膜CF1的另一部分选择性地后退。结果，导电膜CF1的已后退的另一部分被形成为场板电极FP，并且导电膜CF1的未后退的部分变为接触部FPa。此后，通过执行灰化处理去除抗蚀剂图案RP1。

如图15所示，半导体衬底SUB上的绝缘膜IF1通过例如使用包含氢氟酸的溶液的湿法蚀刻处理来去除，并且绝缘膜IF1在沟槽TR的内部中后退。结果，沟槽TR中的绝缘膜IF1的上表面的位置低于场板电极FP的上表面的位置。

在A-A截面中，由于场板电极FP具有后退的上表面，绝缘膜TR具有直接暴露于湿法蚀刻处理的绝缘膜IF1，因此在湿法蚀刻处理之后，绝缘膜IF1的与接触部FPa接触的上表面的位置低于绝缘膜IF1的与除接触部OOG之外的场板电极FP接触的上表面的位置。此外，通过去除半导体衬底SUB上的绝缘膜IF1，接触部上表面的FPa的位置变得高于半导体衬底SUB的上表面的位置。

如图16所示，首先，通过热氧化处理，由氧化硅膜制成的栅绝缘膜GI形成在绝缘膜IF1上的沟槽TR的内部中并且形成在半导体衬底SUB的上表面上。同时，由氧化硅膜制成的绝缘膜IF2形成在从绝缘膜IF1露出的场板电极FP的上表面和侧表面上。

接下来，通过例如CVD，导电膜CF2形成在半导体衬底SUB上，以覆盖沟槽TR。导电膜CF2例如是n型多晶硅膜。

如图17所示，在沟槽TR外部形成的导电膜CF2通过在导电膜CF2上执行各向异性干法蚀刻处理来去除。因此，栅电极GE形成在场板电极FP上以便填充沟槽TR的内部。

通过该各向异性干法蚀刻处理，在其中形成有接触部FPa的沟槽TR的内部中去除导电膜CF2。为了防止用于栅的接触部FPa与源区NS之间的短路，由于通过过蚀刻执行各向异性干法蚀刻处理以完全去除不需要的导电膜CF2，所以栅电极GE的上表面的位置略低于半导体衬底SUB的上表面的位置。此时，半导体衬底SUB、栅电极GE和场板电极FP(接触部FPa)在沟槽TR中彼此绝缘。

如图18所示，半导体衬底SUB的上表面上的栅绝缘膜G1和场板电极FP的上表面上的绝缘膜IF2通过各向异性蚀刻处理来去除。

然后，在半导体衬底SUB中，通过光刻和离子注入将硼(B)引入到半导体衬底SUB的上表面中，选择性地形成p型体区PB。体区PB被形成为比沟槽TR的深度浅。

接下来，通过光刻和离子注入引入例如砷(As)，在单元区CR的体区PB中选择性地形成n型源区NS。注意，源区NS不形成在与接触部FPa邻接的体区PB中。此后，对半导体衬底SUB进行热处理以使在源区NS和体区PB中所包含的杂质扩散。

如图19所示，通过例如CVD方法，层间绝缘膜IL形成在半导体衬底SUB的上表面上，以便覆盖沟槽TR。层间绝缘膜IL由例如氧化硅膜形成。层间绝缘膜IL可以是通过CVD方法形成的薄氧化硅膜与通过涂覆方法形成的PSG膜的层压膜。

接下来，在层间绝缘膜IL中形成孔CH1～CH3。首先，在层间绝缘膜IL上，形成抗蚀剂图案，该抗蚀剂图案具有用于打开其中形成有源区NS的半导体衬底SUB的图案。接下来，使用抗蚀剂图案作为掩模进行各向异性蚀刻处理，以在层间绝缘膜IL中形成到达源区NS和体区PB的孔CH1。孔CH1的底部位于体区域PB中。接下来，通过离子注入方法将例如硼(B)引入到孔CH1底部处的体区PB中，形成p型高扩散区PR。此后，通过执行灰化处理来去除抗蚀剂图案。

接下来，在层间绝缘膜IL上，形成抗蚀剂图案，该抗蚀剂图案在栅电极GE和外围区OR的接触部FPa上具有图案开口。接下来，使用抗蚀剂图案作为掩模进行各向异性蚀刻处理，以在层间绝缘膜IL中形成到达栅电极GE的孔CH2和到达接触部FPa的孔CH3。此后，通过执行灰化处理来去除抗蚀剂图案。

接下来，在层间绝缘膜IL上形成源电极SE和栅布线GW。首先，通过溅射方法或CVD方法在层间绝缘膜IL上形成由例如氮化钛膜制成的阻挡金属膜与由例如铝膜制成的导电膜的堆叠膜。接下来，对堆叠膜进行图案化以形成源电极SE和栅布线GW。

栅布线GW嵌入在孔CH2中，并且电连接到栅电极GE。源电极SE嵌入在孔CH1和孔CH3中，并且电连接到源区NS、体区PB、高扩散区PR和场板电极FP。

注意，源电极SE和栅布线GW可以包括填充孔CH1～CH3内部的插塞层和在层间绝缘膜IL上形成的布线层。首先，通过溅射方法或CVD方法，在层间绝缘膜IL和孔CH1～CH3的内部上形成由例如氮化钛膜制成的第一阻挡金属膜。接下来，通过CVD方法，在第一阻挡金属膜上形成由例如钨膜制成的第一导电膜。接下来，通过CMP方法或各向异性蚀刻处理，去除在孔CH1～CH3外部形成的第一阻挡金属膜和第一导电膜。结果，第一阻挡金属膜和第一导电膜被形成以便填充孔CH1～CH3的内部。

接下来，通过溅射方法或CVD方法，在层间绝缘膜IL上形成由例如氮化钛膜制成的第二阻挡金属膜与由例如铝膜制成的第二导电膜的堆叠膜。接下来，对堆叠膜进行图案化以形成电连接到插塞层的布线层。

接下来，尽管这里未图示，但是通过例如涂覆方法在源电极SE和栅布线GW上形成由例如聚酰亚胺膜制成的保护膜。通过在保护膜的部分中形成开口，成为源焊盘SP和栅焊盘GP的源电极SE和栅布线GW的区域被露出。

此后，通过以下制造过程获得图5所示的结构。首先，根据需要对半导体衬底SUB的下表面进行抛光。接下来，通过离子注入将例如砷(As)等引入到半导体衬底SUB的下表面中来形成n型漏区ND。接下来，通过溅射方法在半导体衬底SUB的下表面下方形成漏电极DE。

(第一修改示例)

在下文中，将参考图20至图22描述在第一修改示例中的制造半导体器件100的方法中所包括的每个制造步骤(制造过程)。图20至图22是代替第一实施例中所示的图12而执行的制造步骤。

在第一实施例中，通过执行一次CVD方法，将导电膜CF1嵌入沟槽TR的内部中。在第一修改示例中，通过执行多次CVD方法，将导电膜CF1嵌入沟槽TR的内部中。

如图20所示，通过例如CVD方法，在绝缘膜IF1上形成导电膜CF1a。导电膜CF1a例如是n型多晶硅膜。此时，沟槽TR的内部没有被导电膜CF1a完全掩埋。导电膜CF1b也形成在沟槽TR外部的绝缘膜IF1上。导电膜CF1a的厚度例如为200nm至300nm。

如图21所示，通过对导电膜CF1a进行各向异性蚀刻处理，减小导电膜CF1a的厚度。由于导电膜CF1在沟槽TR的内部中被处理成侧表面形状，所以导电膜CF1a的厚度随着其接近沟槽TR的最上部而变得更薄。注意，在沟槽TR外部形成的导电膜CF1a被去除。

如图22所示，导电膜CF1b通过例如CVD方法来形成，以便经由绝缘膜IF1和导电膜CF1a填充沟槽TR的内部。导电膜CF1b也形成在沟槽TR外部的绝缘膜IF1上。导电膜CF2例如是n型多晶硅膜。导电膜CF1b的厚度例如为200nm至300nm。导电膜CF1包括以这种方式形成的导电膜CF1a和导电膜CF1b。后续的制造步骤与图13和第一实施例的后续步骤相同。

在图21的制造过程中，由于导电膜CF1a的厚度朝向沟槽TR的最上部而变薄，当导电膜CF1b形成时纵横比减小。因此，与第一实施例相比，当导电膜CF1b形成时更不可能产生间隙20，从而可以进一步提高半导体器件100的可靠性。

这里，虽然举例说明了通过两次CVD方法的制造过程，但是次数可以是三次或更多次。

另一方面，在第一实施例中，通过单个CVD过程形成导电膜CF1。因此，第一修改示例在纵横比的降低方面优于第一实施例。然而，第一实施例在制造过程的简化方面优于第一修改示例。

(第二修改示例)

在下文中，将参考图23描述在第二修改示例中的制造半导体器件100的方法中所包括的每个制造步骤(制造过程)。

在第二修改示例中，氧化硅膜OX3形成在氧化硅膜OX1与多晶硅膜PL之间。在图7的制造过程之后，通过CVD方法在氧化硅膜OX1上形成氧化硅膜OX3。此后，在图8的制造过程中，在氧化硅膜OX3上形成多晶硅膜PL。后续的制造过程与图9和第一实施例的后续步骤相同。因此，第二修改示例的绝缘膜IF1包括氧化硅膜OX1、氧化硅膜OX3以及其中多晶硅膜PL被氧化的氧化硅膜OX2。

在第二修改示例中，可以通过形成氧化硅膜OX3来调整绝缘膜IF1的厚度。

如果氧化硅膜OX3的厚度太厚，则因为氧化硅膜OX3是通过CVD方法来形成的，所以有可能形成悬垂部10。因此，将氧化硅膜OX3的厚度调整到不形成悬垂部10的程度。氧化硅膜OX3的厚度例如为50nm至150nm，并且小于氧化硅膜OX2的厚度。

第二修改示例的氧化硅膜OX3也可以应用于第一修改示例。

(第三修改示例)

在下文中，将参考图24描述在第三修改示例中的制造半导体器件100的方法中所包括的每个制造步骤(制造过程)。

在第三修改示例中，在通过对多晶硅膜PL进行氧化来形成氧化硅膜OX2之后，形成氧化硅膜OX3。在图9的制造过程之后，通过CVD方法在氧化硅膜OX2上形成氧化硅膜OX3。后续的制造过程与图12和第一实施例的后续步骤相同。因此，第三修改示例的绝缘膜IF1包括氧化硅膜OX1、氧化硅膜OX2以及氧化硅膜OX3。

在第三修改示例以及第二修改示例中，可以通过形成氧化硅膜OX3来调整绝缘膜IF1的厚度。

在第三修改示例中，将氧化硅膜OX3的厚度调整到不以与第二修改示例中相同的方式形成悬垂部10的程度。氧化硅膜OX3的厚度例如为50nm至150nm，并且小于氧化硅膜OX2的厚度。

第三修改示例的氧化硅膜OX3也可以应用于第一修改示例。

(第四修改示例)

下面将参考图25描述第四修改示例中的半导体器件100。

在第一实施例中，多个沟槽TR在Y方向上延伸并且是条状的。在第四修改示例中，在多个沟槽TR中存在在X方向上延伸的部分，并且多个沟槽TR彼此连接并且为网状。

此外，在第四修改示例的沟槽TR中，可以将通过氧化多晶硅膜PL而形成的氧化硅膜OX2施加到绝缘膜IF1，并且可以提高半导体器件100的可靠性。

注意，在第四修改示例中公开的多个网状沟槽TR也可以应用于第一修改示例至第三修改示例。

虽然已经基于上述实施例详细描述了本发明，但是本发明不限于上述实施例，并且可以在不脱离其要点的情况下进行各种修改。

Claims (10)

1.一种制造半导体器件的方法，包括以下步骤：

(a)提供第一导电类型的半导体衬底，所述半导体衬底具有上表面和下表面；

(b)在所述半导体衬底的上表面处在所述半导体衬底中形成沟槽；

(c)在所述沟槽的内部中形成第一氧化硅膜；

(d)在所述第一氧化硅膜上形成多晶硅膜；

(e)通过对所述多晶硅膜执行热氧化处理并且由此从所述多晶硅膜形成第二氧化硅膜，形成包括所述第一氧化硅膜和所述第二氧化硅膜的第一绝缘膜；以及

(f)形成第一导电膜以经由所述第一绝缘膜嵌入所述沟槽的所述内部。

2.根据权利要求1所述的方法，还包括以下步骤：

(g)在步骤(f)之后，通过使所述第一导电膜的部分后退，将被后退的所述第一导电膜形成为场板电极；

(h)在步骤(g)之后，使所述第一绝缘膜后退到低于所述场板电极的上表面的位置；

(i)在步骤(h)之后，通过热氧化处理，在位于被后退的所述第一绝缘膜上的所述沟槽的所述内部中形成栅绝缘膜，并且在从被后退的所述第一绝缘膜露出的所述场板电极的上表面和侧表面上形成第二绝缘膜；

(j)在步骤(i)之后，在所述场板电极上形成栅电极以嵌入所述沟槽的所述内部；

(k)在步骤(j)之后，在所述半导体衬底的上表面处在所述半导体衬底中形成体区，所述体区的导电类型为与所述第一导电类型相反的第二导电类型；

(l)在步骤(k)之后，在所述体区中形成源区，所述源区的导电类型为所述第一导电类型；以及

(m)在步骤(1)之后，在所述半导体衬底的下表面处在所述半导体衬底中形成漏区，所述漏区的导电类型为所述第一导电类型。

3.根据权利要求1所述的方法，其中，在步骤(d)中，通过CVD方法来形成所述第一导电类型的杂质被引入其中的所述多晶硅膜。

4.根据权利要求1所述的方法，

其中，在步骤(d)中，所述多晶硅膜不仅形成在所述第一氧化硅膜上，而且形成在所述半导体衬底的下表面上，

根据权利要求1所述的方法，还包括以下步骤：

(n)在步骤(d)之后且在步骤(e)之前，去除在所述半导体衬底的下表面上形成的所述多晶硅膜。

5.根据权利要求1所述的方法，其中，在步骤(e)中，所述热氧化处理通过使用蒸汽并在750摄氏度至950摄氏度的条件下执行。

6.根据权利要求1所述的方法，其中所述第二氧化硅膜的厚度大于所述第一氧化硅膜的厚度。

7.根据权利要求1所述的方法，

其中步骤(f)包括以下步骤：

(f1)在步骤(e)之后，在所述沟槽的所述内部中，在所述第一绝缘膜上形成第二导电膜；

(f2)在步骤(f1)之后，通过对所述第二导电膜执行各向异性蚀刻处理，减小所述第二导电膜的厚度；以及

(f3)在步骤(f2)之后，形成第三导电膜以嵌入所述沟槽的所述内部；并且

其中所述第一导电膜包括所述第二导电膜和所述第三导电膜。

8.根据权利要求1所述的方法，其中，在步骤(c)中，所述第一氧化硅膜通过热氧化处理来形成。

9.根据权利要求8所述的方法，还包括以下步骤：

(o)在步骤(c)之后且在步骤(d)之前，通过CVD方法在所述第一氧化硅膜上形成第三氧化硅膜，

其中，在步骤(d)中，所述多晶硅膜形成在所述第三氧化硅膜上，

其中所述第一绝缘膜包括所述第一氧化硅膜、所述第二氧化硅膜和所述第三氧化硅膜，并且

其中所述第二氧化硅膜的厚度大于所述第一氧化硅膜的厚度和所述第三氧化硅膜的厚度中的每一者。

10.根据权利要求8所述的方法，还包括以下步骤：

(p)在步骤(e)之后和步骤(f)之前，通过CVD方法在所述第二氧化硅膜上形成第三氧化硅膜，

其中所述第一绝缘膜包括所述第一氧化硅膜、所述第二氧化硅膜和所述第三氧化硅膜，并且

其中所述第二氧化硅膜的厚度大于所述第一氧化硅膜的厚度和所述第三氧化硅膜的厚度中的每一者。