JP2024060921A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＵＢ中に、トレンチＴＲを形成する。トレンチＴＲの内部に、酸化シリコン膜ＯＸ１を形成する。酸化シリコン膜ＯＸ１上に、多結晶シリコン膜ＰＬを形成する。多結晶シリコン膜ＰＬに対して熱酸化処理を行い、多結晶シリコン膜ＰＬから酸化シリコン膜ＯＸ２を形成する。これにより、酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２を含む絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１を介してトレンチＴＲの内部を埋め込むように、導電性膜（ＣＦ１）を形成する。【選択図】図９

Description

本発明は、半導体装置の製造方法に関し、特に、トレンチの内部に絶縁膜が形成された半導体装置の製造方法に関する。
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート構造が適用されている。トレンチゲート構造の一種として、トレンチの下部にフィールドプレート電極を形成し、トレンチの上部にゲート電極を形成したスプリットゲート構造がある。フィールドプレート電極には、ソース電極に供給される電位と同じ電位が供給される。このフィールドプレート電極によって、ドリフト領域に空乏層を広げることで、ドリフト領域を高濃度化することが可能となり、ドリフト領域の低抵抗化が可能となる。
例えば、特許文献１には、スプリットゲート構造のＭＯＳＦＥＴが開示されている。また、特許文献１には、トレンチの内部に、熱酸化処理によってフィールドプレート電極用の絶縁膜を形成し、その後、トレンチの内部に、フィールドプレート電極用の導電性膜を埋め込む方法が開示されている。
特開２００９－０３２９５１号公報
本願発明者らの検討によれば、フィールドプレート電極の基となる導電性膜を堆積する際に、導電性膜中にシームと呼ばれる空隙が発生し易く、この空隙が原因で、種々の問題が生じる場合があることが判った。図２６～図２９は、本願発明者らが検討を行った検討例の半導体装置を示しており、フィールドプレート電極の形成前後の製造工程の様子を示している。以下に図２６～図２９を用いて、検討例で発生する問題点について説明する。なお、検討例およびその問題点は、従来から知られていた知見ではなく、本願発明者らが新たに発見した知見である。
図２６に示されるように、スプリットゲート構造では、まず、半導体基板ＳＵＢにトレンチＴＲを形成する。次に、トレンチＴＲの内部に、半導体基板ＳＵＢとフィールドプレート電極とを絶縁させるための絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３の厚さは、例えば５００ｎｍである。
ここでは、絶縁膜ＩＦ３は、熱酸化処理によって形成された酸化シリコン膜ＯＸ４と、ＣＶＤ（Chemical Vapor Deposition）法によって形成された酸化シリコン膜ＯＸ５との積層膜で構成されている。
絶縁膜ＩＦ３全体を熱酸化処理によって形成することも可能であるが、その場合、絶縁膜ＩＦ３からの応力によって、ウェハ状態の半導体基板ＳＵＢが反り易くなり、その後の製造工程に支障が出る虞がある。そこで、絶縁膜ＩＦ３全体をＣＶＤ法によって形成することも考えられる。しかし、絶縁膜ＩＦ３と半導体基板ＳＵＢとの界面準位の改善という点を考慮すると、半導体基板ＳＵＢに接する酸化シリコン膜は、熱酸化処理によって形成されていることが好ましい。
従って、検討例では、まず、熱酸化処理によって、相対的に薄い酸化シリコン膜ＯＸ４を形成する。次に、ＣＶＤ法によって、相対的に厚い酸化シリコン膜ＯＸ５を形成する。酸化シリコン膜ＯＸ４の厚さは、例えば１００ｎｍである。トレンチＴＲの側面における酸化シリコン膜ＯＸ５の厚さは、例えば４００ｎｍである。ＣＶＤ法のカバレッジを考慮すると、トレンチＴＲの側面における厚さを４００ｎｍ程度にするためには、例えば７５０ｎｍ程度の膜さを半導体基板ＳＵＢの全面上に堆積させる必要がある。従って、半導体基板ＳＵＢの上面上の絶縁膜ＩＦ３の厚さＴ３は、８５０ｎｍ程度のように、厚く形成される。
ここで、絶縁膜ＩＦ３に、ＣＶＤ法による厚い酸化シリコン膜ＯＸ５を適用すると、トレンチＴＲの最上部付近で絶縁膜ＩＦ３の厚さが厚くなり易い傾向があり、絶縁膜ＩＦ３がオーバーハング状になり易い。図２６では、そのような箇所を、オーバーハング部１０として示している。
次に、図２７に示されるように、トレンチＴＲの内部に、ＣＶＤ法によって、フィールドプレート電極用の導電性膜ＣＦ１を堆積する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。ここで、絶縁膜ＩＦ３がオーバーハング状になっていると、導電性膜ＣＦ１の埋め込み不良が発生し易くなる。すなわち、導電性膜ＣＦ１中に空隙２０が発生し易くなる。
図２８は、空隙２０が発生している状態で、導電性膜ＣＦ１を加工し、フィールドプレート電極ＦＰを形成した様子を示している。まず、トレンチＴＲの外部に形成されている導電性膜ＣＦ１を除去する。次に、異方性エッチング処理によって導電性膜ＣＦ１を後退させることで、フィールドプレート電極ＦＰを形成する。ここで、空隙２０が発生している状態で、導電性膜ＣＦ１に対して異方性エッチング処理を行っているので、フィールドプレート電極ＦＰの上部が異常な形状になり易い。
次に、図２９に示されるように、ウェットエッチング処理によって、トレンチＴＲの外部に形成されている絶縁膜ＩＦ３を除去すると共に、トレンチＴＲの内部の絶縁膜ＩＦ３を後退させる。次に、熱酸化処理によって、絶縁膜ＩＦ３上のトレンチＴＲの内部にゲート絶縁膜ＧＩを形成し、絶縁膜ＩＦ３から露出しているフィールドプレート電極ＦＰの表面上に絶縁膜ＩＦ２を形成する。
ここで、絶縁膜ＩＦ２は、空隙２０に沿って形成されていく。そうすると、フィールドプレート電極ＦＰの内部で体積が膨張し、絶縁膜ＩＦ２からトレンチＴＲの外部へ応力が働く。特に、トレンチＴＲの底部付近において、応力が働きやすい。それ故、トレンチＴＲの底部付近に位置する半導体基板ＳＵＢに、結晶欠陥が発生し易くなる。結晶欠陥が多数発生すると、それらが、リークパスとなり、ＭＯＳＦＥＴの耐圧が低下する要因となる。
また、図２９の製造工程の後、フィールドプレート電極ＦＰ上には、絶縁膜ＩＦ２を介してゲート電極が形成される。空隙２０が発生していると、フィールドプレート電極ＦＰの上部が突起部のように加工され易いが、そのような突起部では電界が集中し易くなるので、フィールドプレート電極ＦＰとゲート電極との間の絶縁耐性が劣化し易くなる。
本願の主な目的は、空隙２０の発生を抑制することで、検討例の問題点を解消し、半導体装置の信頼性を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態に係る半導体装置の製造方法は、（ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、（ｂ）前記半導体基板の上面側において、前記半導体基板中に、トレンチを形成する工程、（ｃ）前記トレンチの内部に、第１酸化シリコン膜を形成する工程、（ｄ）前記第１酸化シリコン膜上に、多結晶シリコン膜を形成する工程、（ｅ）前記多結晶シリコン膜に対して熱酸化処理を行い、前記多結晶シリコン膜から第２酸化シリコン膜を形成することで、前記第１酸化シリコン膜および前記第２酸化シリコン膜を含む第１絶縁膜を形成する工程、（ｆ）前記第１絶縁膜を介して前記トレンチの内部を埋め込むように、第１導電性膜を形成する工程、を備える。
一実施の形態によれば、半導体装置の信頼性を向上できる。
実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置の要部を示す拡大平面図である。 実施の形態１における半導体装置の要部を示す拡大平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９の半導体装置の製造工程の要部を示す拡大断面図である。 図８の半導体基板の状態を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 変形例１における半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 変形例２における半導体装置の製造工程を示す断面図である。 変形例３における半導体装置の製造工程を示す断面図である。 変形例４における半導体装置の製造工程を示す断面図である。 検討例における半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図５を用いて、実施の形態１における半導体装置１００について説明する。なお、本願の主な特徴は、絶縁膜ＩＦ１の製造工程と、その前後の製造工程とにあるが、そのような特徴については、後述の「半導体装置の製造方法」で詳細に説明する。
図１および図２は、半導体装置１００である半導体チップの平面図である。図３および図４は、図１および図２に示される領域１Ａを拡大した要部平面図である。図２および図４は、図１および図３の下方の構造体を示し、主に、半導体基板ＳＵＢに形成されたトレンチゲートの構造を示している。また、図３に示される孔ＣＨ１～ＣＨ３の位置は、図４に示される孔ＣＨ１～ＣＨ４の位置と一致している。また、図５は、図３および図４に示されるＡ－Ａ線およびＢ－Ｂ線に沿った断面図である。
図１は、主に半導体基板ＳＵＢの上方に形成される配線パターンを示している。半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを有する。セル領域ＣＲには、複数のＭＯＳＦＥＴのような主要な半導体素子が形成される。外周領域ＯＲは、ゲート電極ＧＥにゲート配線ＧＷを接続させるため、および、ターミネーション領域として機能するトレンチＴＲを形成するため等に用いられる。
図１および図３に示されるように、セル領域ＣＲはソース電極ＳＥで覆われている。平面視において、ゲート配線ＧＷはソース電極ＳＥを囲んでいる。また、ここでは図示していないが、ソース電極ＳＥおよびゲート配線ＧＷは、ポリイミド膜のような保護膜で覆われている。上記保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥおよびゲート配線ＧＷが、ソースパッドＳＰおよびゲートパッドＧＰになる。ソースパッドＳＰ上およびゲートパッドＧＰ上に、外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップまたは配線基板などに電気的に接続される。なお、外部接続用部材は、例えば、金若しくは銅からなるワイヤ、または、銅板からなるクリップなどである。
図２および図４に示されるように、半導体基板ＳＵＢには複数のトレンチＴＲが形成されている。セル領域ＣＲに形成されている複数のトレンチＴＲは、ストライプ状に形成され、それぞれＹ方向に延在し、Ｘ方向において互いに隣接している。
セル領域ＣＲでは、トレンチＴＲの内部において、トレンチＴＲの下部にフィールドプレート電極ＦＰが形成され、トレンチＴＲの上部にゲート電極ＧＥが形成されている。フィールドプレート電極ＦＰの一部は、コンタクト部ＦＰａを成している。コンタクト部ＦＰａを構成するフィールドプレート電極ＦＰは、トレンチＴＲの内部において、トレンチＴＲの下部だけでなく、トレンチＴＲの上部にも形成されている。図４に示されるように、コンタクト部ＦＰａは、セル領域ＣＲの一部に形成されている。
図２に示されるように、外周領域ＯＲに形成されている複数のトレンチＴＲは、平面視においてセル領域ＣＲを囲むように、Ｙ方向およびＸ方向に延在している。外周領域ＯＲにおいて、トレンチＴＲの内部は、フィールドプレート電極ＦＰによって埋め込まれている。
以下に図５を用いて、半導体装置１００の断面構造について説明する。
図５に示されるように、半導体装置１００は、上面および下面を有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、シリコンからなる。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成している。なお、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。本願では、そのようなｎ型のシリコン基板およびｎ型の半導体層からなる積層体も半導体基板ＳＵＢであるとして説明する。
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中には、半導体基板ＳＵＢの上面から所定の深さに達するトレンチＴＲが形成されている。トレンチＴＲの深さは、例えば５μｍ以上且つ７μｍ以下である。トレンチＴＲの内部において、トレンチＴＲの下部には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成され、トレンチＴＲの上部には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ゲート電極ＧＥの上面は、半導体基板ＳＵＢの上面よりも若干後退している。
絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。ゲート絶縁膜ＧＩは、絶縁膜ＩＦ１上のトレンチＴＲの内部に形成されている。絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、絶縁膜ＩＦ２が形成されている。また、ゲート電極ＧＥは、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰと半導体基板ＳＵＢとの間にも、ゲート絶縁膜ＧＩおよび絶縁膜ＩＦ２を介して形成されている。
絶縁膜ＩＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥとフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとゲート電極ＧＥとの間に形成されている。これらの絶縁膜によって、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、互いに電気的に絶縁されている。
ゲート電極ＧＥおよびフィールドプレート電極ＦＰは、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。絶縁膜ＩＦ１、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。絶縁膜ＩＦ１の厚さは、絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さよりも厚くなっている。絶縁膜ＩＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。絶縁膜ＩＦ２およびゲート絶縁膜ＧＩの各々の厚さは、例えば５０ｎｍ以上且つ８０ｎｍ以下である。
半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中には、トレンチＴＲの深さよりも浅くなるように、ｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢ内には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有している。
半導体基板ＳＵＢの下面側において、半導体基板ＳＵＢ中には、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。ドレイン領域ＮＤおよびドレイン電極ＤＥは、セル領域ＣＲおよび外周領域ＯＲに渡って形成されている。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電位が供給される。
半導体基板ＳＵＢの上面上には、トレンチＴＲを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬの厚さは、例えば７００ｎｍ以上且つ９００ｎｍ以下である。
層間絶縁膜ＩＬ中には、ソース領域ＮＳおよびボディ領域ＰＢに達する孔ＣＨ１が形成されている。孔ＣＨ１の底部において、ボディ領域ＰＢには、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、ボディ領域ＰＢよりも高い不純物濃度を有する。
層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨ１の内部に埋め込まれ、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続され、これらの不純物領域にソース電位を供給する。
図５のＢ－Ｂ断面に示されるように、フィールドプレート電極ＦＰの一部は、フィールドプレート電極ＦＰのコンタクト部ＦＰａを成している。コンタクト部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、コンタクト部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも低くなっている。すなわち、Ａ－Ａ断面の絶縁膜ＩＦ１の上面の位置は、半導体基板ＳＵＢの上面から３００ｎｍ以上且つ４００ｎｍ以下の深さに位置する。Ｂ－Ｂ断面の絶縁膜ＩＦ１の上面の位置は、半導体基板ＳＵＢの上面から５０ｎｍ以上且つ１００ｎｍ以下の深さに位置する。
また、コンタクト部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面の位置よりも高くなっており、半導体基板ＳＵＢの上面から２００ｎｍ以上且つ４００ｎｍ以下の高さに位置する。
層間絶縁膜ＩＬ中には、コンタクト部ＦＰａに達する孔ＣＨ３が形成されている。ソース電極ＳＥは、孔ＣＨ３の内部に埋め込まれ、フィールドプレート電極ＦＰに電気的に接続され、フィールドプレート電極ＦＰにソース電位を供給する。なお、外周領域ＯＲのトレンチＴＲの断面構造も、Ｂ－Ｂ断面と同じである。外周領域ＯＲのフィールドプレート電極ＦＰの一部上にも、孔ＣＨ３が形成されている。従って、外周領域ＯＲのフィールドプレート電極ＦＰにも、ソース電極ＳＥが電気的に接続され、ソース電位が供給される。
ここでは図示していないが、層間絶縁膜ＩＬ中には、ゲート電極ＧＥに達する孔ＣＨ２が形成されている。また、層間絶縁膜ＩＬ上には、ゲート配線ＧＷが形成されている。ゲート配線ＧＷは、孔ＣＨ２の内部に埋め込まれ、ゲート電極ＧＥに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。
ソース電極ＳＥおよびゲート配線ＧＷは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えば窒化チタン膜であり、上記導電性膜は、例えばアルミニウム膜である。
なお、ソース電極ＳＥおよびゲート配線ＧＷは、孔ＣＨ１～ＣＨ３の内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、配線層は、上記バリアメタル膜および上記導電性膜によって構成される。プラグ層は、例えば、窒化チタン膜のようなバリアメタル膜と、タングステン膜のような導電性膜との積層膜によって構成される。
＜半導体装置の製造方法＞
以下に図６～図１９を用いて、半導体装置１００の製造方法に含まれる各製造工程について説明する。
図６に示されるように、まず、上面および下面を有するｎ型の半導体基板ＳＵＢを用意する。上述のように、ここでは、ｎ型の半導体基板ＳＵＢ自体がドリフト領域ＮＶを構成しているが、ドリフト領域ＮＶは、ｎ型のシリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層であってもよい。
次に、半導体基板ＳＵＢの上面側において、半導体基板ＳＵＢ中にトレンチＴＲを形成する。トレンチＴＲを形成するためには、まず、半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、上記酸化シリコン膜上に、フォトリソグラフィ技術によって、開口部を有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、上記酸化シリコン膜をパターニングし、ハードマスクＨＭを形成する。次に、アッシング処理によって上記レジストパターンを除去する。次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、半導体基板ＳＵＢ中にトレンチＴＲを形成する。その後、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、ハードマスクＨＭを除去する。
図７に示されるように、トレンチＴＲの内部および半導体基板ＳＵＢ上に、例えば熱酸化処理によって、酸化シリコン膜ＯＸ１を形成する。ここで行われる熱酸化処理は、酸素ガスを用いて、１０００℃以上且つ１１００℃以下の条件下で行われる。酸化シリコン膜ＯＸ１の厚さは、例えば５０ｎｍ以上且つ１５０ｎｍ以下である。
図８に示されるように、酸化シリコン膜ＯＸ１上に、多結晶シリコン膜ＰＬを形成する。多結晶シリコン膜ＰＬには、ｎ型の不純物が導入されており、その不純物濃度は、例えば４．０×１０２０ｃｍ－３である。多結晶シリコン膜ＰＬの厚さは、例えば１５０ｎｍ以上且つ２５０ｎｍ以下である。
また、多結晶シリコン膜ＰＬは、例えばＣＶＤ法によって形成できる。多結晶シリコン膜ＰＬの形成条件の一例を以下に記す。ＣＶＤ装置のチャンバ内の温度を５８０℃にした状態で、上記チャンバ内に、シラン（ＳｉＨ４）とホスフィン（ＰＨ３）との混合ガスを流す。これにより、ｎ型の不純物が導入された多結晶シリコン膜ＰＬを形成できる。
図９に示されるように、多結晶シリコン膜ＰＬに対して熱酸化処理を行い、多結晶シリコン膜ＰＬから酸化シリコン膜ＯＸ２を形成する。この熱酸化処理は、水蒸気を用いて、７５０℃以上且つ９５０℃以下の条件下で行われる。なお、酸化シリコン膜ＯＸ２の厚さは、例えば３５０ｎｍ以上且つ４５０ｎｍ以下である。これにより、フィールドプレート電極ＦＰおよび半導体基板ＳＵＢを電気的に分離するための絶縁膜として、酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２を含む絶縁膜ＩＦ１が形成される。
図１０は、図９のトレンチＴＲの上部を拡大した断面図である。絶縁膜ＩＦ１では、図２６の検討例の絶縁膜ＩＦ３のようなオーバーハング部１０が形成されていない。従って、後述のフィールドプレート電極ＦＰ用の導電性膜ＣＦ１を形成した際に、空隙２０の発生を抑制することができる。
検討例では、空隙２０の発生に起因して、フィールドプレート電極ＦＰの上部が突起部のように加工され、突起部において電界が集中し、フィールドプレート電極ＦＰとゲート電極ＧＥとの間の絶縁耐性が劣化し易いという問題があった。また、検討例では、空隙２０に沿って形成された絶縁膜ＩＦ２によって、フィールドプレート電極ＦＰの内部で体積が膨張し、半導体基板ＳＵＢに、結晶欠陥が発生し易くなるという問題もあった。実施の形態１では、これらの問題を解消できるので、半導体装置１００の信頼性を向上できる。
上述のように、実施の形態１では、多結晶シリコン膜ＰＬをＣＶＤ法によって形成している。本願発明者らの検討によれば、ＣＶＤ法による多結晶シリコン膜ＰＬの形成は、検討例のようなＣＶＤ法による酸化シリコン膜ＯＸ５の形成と比較して、平坦に形成され易く、オーバーハング部１０のような形状に成り難いということが判った。
また、検討例では、例えば４００ｎｍの厚さを有する酸化シリコン膜ＯＸ５をトレンチＴＲの側面に形成するためには、ＣＶＤ法でのカバレッジ等を考慮し、７５０ｎｍ程度の酸化シリコン膜ＯＸ５を堆積する必要があった。それ故、半導体基板ＳＵＢの上面上における厚さＴ３が、トレンチＴＲの側面上における厚さよりも厚くなり、オーバーハング部１０が発生し易くなっていた。しかしながら、多結晶シリコンのＣＶＤ法でのカバレッジは、酸化シリコンよりも高く、更に、実施の形態１では、多結晶シリコン膜ＰＬの厚さは、例えば１５０ｎｍ以上且つ２５０ｎｍ以下のように、薄く形成できる。ＣＶＤ法による成膜時の厚さが、実施の形態１の方が検討例よりも薄いので、更にオーバーハング部１０が発生し難くなっている。そして、多結晶シリコン膜ＰＬ自体を酸化することで、検討例のトレンチＴＲ側面上において、酸化シリコン膜ＯＸ５の厚さと同程度の厚さを有する酸化シリコン膜ＯＸ２を形成することができる。
なお、実施の形態１の方法で酸化シリコン膜ＯＸ２を形成すると、半導体基板ＳＵＢの上面上における酸化シリコン膜ＯＸ２の厚さが、トレンチＴＲの内部における酸化シリコン膜ＯＸ２の厚さと同程度になる。従って、半導体基板ＳＵＢの上面上における絶縁膜ＩＦ１の厚さＴ１が、トレンチＴＲの内部における絶縁膜ＩＦ１の厚さＴ２と同程度になる。また、図２６の検討例では、半導体基板ＳＵＢの上面上における絶縁膜ＩＦ３の厚さは、厚さＴ３であるが、厚さＴ１は、厚さＴ３よりも薄くなっている。
後述のトレンチＴＲの内部に導電性膜ＣＦ１を埋め込む際に、半導体基板ＳＵＢの上面上における絶縁膜ＩＦ１の厚さＴ１が薄い方が、アスペクト比が低減される。そのため、トレンチＴＲの内部に導電性膜ＣＦ１を良好に埋め込み易くなる。
また、後述の絶縁膜ＩＦ１を後退させる際に、半導体基板ＳＵＢの上面上における絶縁膜ＩＦ１は除去されるが、その厚さＴ１が薄いので、ウェットエッチング処理の時間を短縮できる。
また、実施の形態１ではｎ型の多結晶シリコン膜ＰＬを例示したが、多結晶シリコン膜ＰＬは、ノンドープのシリコンであってもよい。この場合でも、上述の熱酸化処理を行うことで、酸化シリコン膜ＯＸ２を形成できる。しかし、多結晶シリコン膜ＰＬに不純物が導入されている場合には、増速酸化を利用して酸化シリコン膜ＯＸ２を形成できるという利点がある。すなわち、不純物が導入された多結晶シリコン膜の酸化速度は、不純物が導入されていない多結晶シリコン膜の酸化速度よりも速い。従って、酸化シリコン膜ＯＸ２の形成速度を速めることができるので、上述の熱酸化処理の時間を短縮できるという利点がある。
また、ｎ型の多結晶シリコン膜ＰＬを適用した場合には、上述の熱酸化処理中に、不純物が半導体基板ＳＵＢ中に拡散する可能性がある。そうすると、ドリフト領域ＮＶ、ボディ領域ＰＢおよびソース領域ＮＳの各々の不純物プロファイルが変動する虞がある。しかし、多結晶シリコン膜ＰＬと半導体基板ＳＵＢとの間に酸化シリコン膜ＯＸ１が存在しているので、そのような不純物の拡散を防止できる。すなわち、酸化シリコン膜ＯＸ１は、界面準位の改善という役割だけでなく、不純物の拡散防止という役割も担う。
図１１は、図８の半導体基板ＳＵＢの状態を示す断面図である。すなわち、図１１は、多結晶シリコン膜ＰＬを形成した後であって、酸化シリコン膜ＯＸ２を形成する前の状態を示している。図１１では、破線で囲まれた領域のように、半導体基板ＳＵＢの下面付近が拡大して示されている。
酸化シリコン膜ＯＸ１および多結晶シリコン膜ＰＬは、実際には、半導体基板ＳＵＢの上面側だけでなく、半導体基板ＳＵＢの下面側にも形成される。この状態で多結晶シリコン膜ＰＬに対して熱酸化処理を行うと、半導体基板ＳＵＢの下面にも酸化シリコン膜ＯＸ２が形成される。そうすると、下面側の酸化シリコン膜ＯＸ２によって、ウェハ状態の半導体基板ＳＵＢの反り量が変動する。この熱酸化処理前に、半導体基板ＳＵＢの下面側の多結晶シリコン膜ＰＬを除去しておけば、半導体基板ＳＵＢの反り量を調整することができる。例えば、半導体基板ＳＵＢの反り量を低減することができる。
図１２は、図９に続く半導体装置の製造工程を示す断面図である。図１２に示されるように、絶縁膜ＩＦ１を介してトレンチＴＲの内部を埋め込むように、例えばＣＶＤ法によって、導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。導電性膜ＣＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。
上述のように、実施の形態１では、検討例の絶縁膜ＩＦ３のようなオーバーハング部１０が形成されていないので、導電性膜ＣＦ１の形成時に、空隙２０の発生を抑制することができる。また、実施の形態１では、検討例と比較して、半導体基板ＳＵＢの上面上における絶縁膜ＩＦ１の厚さＴ１が薄いので、アスペクト比が低減されている。そのため、トレンチＴＲの内部に導電性膜ＣＦ１を良好に埋め込み易くなっている。
図１３に示されるように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理、または、異方性エッチング処理を行うことで、トレンチＴＲの外部に形成されている導電性膜ＣＦ１を除去する。この時点で、導電性膜ＣＦ１の上面の位置は、半導体基板ＳＵＢの絶縁膜ＩＦ１の上面の位置とほぼ同じになる。
図１４に示されるように、導電性膜ＣＦ１の一部がコンタクト部ＦＰａとして残されるように、導電性膜ＣＦ１の他部を選択的に後退させる。まず、Ｂ－Ｂ断面に示されるように、コンタクト部ＦＰａとなる領域を選択的に覆うレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして異方性エッチング処理を行うことで、導電性膜ＣＦ１をパターニングする。すなわち、Ａ－Ａ断面に示されるように、導電性膜ＣＦ１の他部を選択的に後退させる。これにより、後退させた導電性膜ＣＦ１の他部がフィールドプレート電極ＦＰとして形成され、後退させなかった導電性膜ＣＦ１の一部がコンタクト部ＦＰａとなる。その後、アッシング処理によってレジストパターンＲＰ１を除去する。
図１５に示されるように、例えばフッ酸を含む溶液を用いたウェットエッチング処理によって、半導体基板ＳＵＢ上の絶縁膜ＩＦ１を除去し、トレンチＴＲの内部において、絶縁膜ＩＦ１を後退させる。これにより、トレンチＴＲの内部において、絶縁膜ＩＦ１の上面の位置が、フィールドプレート電極ＦＰの上面の位置よりも低くなる。
Ａ－Ａ断面では、フィールドプレート電極ＦＰの上面が後退しているので、トレンチＴＲの内部の絶縁膜ＩＦ１が、ウェットエッチング処理に直接晒される 従って、ウェットエッチング処理後には、コンタクト部ＦＰａ以外のフィールドプレート電極ＦＰに接している絶縁膜ＩＦ１の上面の位置は、コンタクト部ＦＰａに接している絶縁膜ＩＦ１の上面の位置よりも低くなる。また、半導体基板ＳＵＢ上の絶縁膜ＩＦ１を除去したことで、コンタクト部ＦＰａの上面の位置は、半導体基板ＳＵＢの上面の位置よりも高くなる。
図１６に示されるように、まず、絶縁膜ＩＦ１上のトレンチＴＲの内部および半導体基板ＳＵＢの上面上に、熱酸化処理によって、酸化シリコン膜からなるゲート絶縁膜ＧＩを形成する。同時に、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰの上面および側面には、酸化シリコン膜からなる絶縁膜ＩＦ２が形成される。
次に、トレンチＴＲを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢ上に、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、例えばｎ型の多結晶シリコン膜である。
図１７に示されるように、導電性膜ＣＦ２に対して異方性ドライエッチング処理を行うことで、トレンチＴＲの外部に形成されていた導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上において、トレンチＴＲの内部を埋め込むように、ゲート電極ＧＥを形成する。
なお、この異方性ドライエッチング処理によって、コンタクト部ＦＰａが形成されているトレンチＴＲの内部では、導電性膜ＣＦ２が除去される。ゲート用のコンタクト部ＦＰａとソース領域ＮＳの短絡を防止する目的で、不要な導電性膜ＣＦ２を除去するために、異方性ドライエッチング処理はオーバーエッチングで行われるので、ゲート電極ＧＥの上面の位置は、半導体基板ＳＵＢの上面の位置よりも若干低くなる。また、この時点で、トレンチＴＲの内部において、半導体基板ＳＵＢ、ゲート電極ＧＥおよびフィールドプレート電極ＦＰ（コンタクト部ＦＰａ）は、互いに絶縁されている。
図１８に示されるように、異方性エッチング処理によって、半導体基板ＳＵＢの上面上のゲート絶縁膜ＧＩと、フィールドプレート電極ＦＰの上面上の絶縁膜ＩＦ２とを除去する。
次に、半導体基板ＳＵＢの上面側において、フォトリソグラフィ技術およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、半導体基板ＳＵＢ中に、ｐ型のボディ領域ＰＢを選択的に形成する。ボディ領域ＰＢは、トレンチＴＲの深さよりも浅くなるように形成される。
次に、フォトリソグラフィ技術およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、セル領域ＣＲのボディ領域ＰＢ内に、ｎ型のソース領域ＮＳを選択的に形成する。なお、コンタクト部ＦＰａに隣接するボディ領域ＰＢ内には、ソース領域ＮＳを形成しない。その後、半導体基板ＳＵＢに対して熱処理を施すことで、ソース領域ＮＳおよびボディ領域ＰＢに含まれる不純物を拡散させる。
図１９に示されるように、トレンチＴＲを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。なお、層間絶縁膜ＩＬは、ＣＶＤ法によって形成された薄い酸化シリコン膜と、塗布法によって形成されたＰＳＧ膜との積層膜であってもよい。
次に、層間絶縁膜ＩＬ中に、孔ＣＨ１～ＣＨ３を形成する。まず、層間絶縁膜ＩＬ上に、ソース領域ＮＳが形成されている半導体基板ＳＵＢを開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬ中に、ソース領域ＮＳ中およびボディ領域ＰＢ中に達する孔ＣＨ１を形成する。孔ＣＨ１の底部は、ボディ領域ＰＢ内に位置している。次に、イオン注入法によって、孔ＣＨ１の底部におけるボディ領域ＰＢに、例えばホウ素（Ｂ）を導入することで、ｐ型の高濃度拡散領域ＰＲを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
次に、層間絶縁膜ＩＬ上に、外周領域ＯＲのゲート電極ＧＥ上およびコンタクト部ＦＰａ上を開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬに、ゲート電極ＧＥに達する孔ＣＨ２と、コンタクト部ＦＰａに達する孔ＣＨ３とを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
次に、層間絶縁膜ＩＬ上に、ソース電極ＳＥおよびゲート配線ＧＷを形成する。まず、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなるバリアメタル膜と、例えばアルミニウム膜からなる導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、ソース電極ＳＥおよびゲート配線ＧＷを形成する。
ゲート配線ＧＷは、孔ＣＨ２内に埋め込まれ、ゲート電極ＧＥに電気的に接続される。ソース電極ＳＥは、孔ＣＨ１内および孔ＣＨ３に埋め込まれ、ソース領域ＮＳ、ボディ領域ＰＢ、高濃度拡散領域ＰＲおよびフィールドプレート電極ＦＰに電気的に接続される。
なお、ソース電極ＳＥおよびゲート配線ＧＷは、孔ＣＨ１～ＣＨ３の内部を埋め込むプラグ層と、層間絶縁膜ＩＬ上に形成された配線層とから構成されていてもよい。その場合、まず、孔ＣＨ１～ＣＨ３の内部および層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなる第１バリアメタル膜を形成する。次に、上記第１バリアメタル膜上に、ＣＶＤ法によって、例えばタングステン膜からなる第１導電性膜を形成する。次に、ＣＭＰ法または異方性エッチング処理によって、孔ＣＨ１～ＣＨ３の外部に形成されている上記第１バリアメタル膜および上記第１導電性膜を除去する。これにより、孔ＣＨ１～ＣＨ３の内部を埋め込むように、上記第１バリアメタル膜および上記第１導電性膜からなるプラグ層が形成される。
次に、層間絶縁膜ＩＬ上に、スパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜からなる第２バリアメタル膜と、例えばアルミニウム膜からなる第２導電性膜との積層膜を形成する。次に、上記積層膜をパターニングすることで、上記プラグ層に電気的に接続された配線層を形成する。
次に、ここでは図示はしないが、ソース電極ＳＥ上およびゲート配線ＧＷ上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。上記保護膜の一部に開口部を形成することで、ソース電極ＳＥおよびゲート配線ＧＷのうち、ソースパッドＳＰおよびゲートパッドＧＰになる領域を露出させる。
その後、以下の製造工程を経て、図５に示される構造体が得られる。まず、必要に応じて半導体基板ＳＵＢの下面を研磨する。次に、半導体基板ＳＵＢの下面に、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。次に、半導体基板ＳＵＢの下面下に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
（変形例１）
以下に図２０～図２２を用いて、変形例１における半導体装置１００の製造方法に含まれる製造工程について説明する。図２０～図２２は、実施の形態１の図１２の代わりに行われる製造工程である。
実施の形態１では、１回のＣＶＤ法による製造工程によって、トレンチＴＲの内部に導電性膜ＣＦ１を埋め込んでいた。変形例１では、複数回のＣＶＤ法による製造工程によって、トレンチＴＲの内部に導電性膜ＣＦ１を埋め込む。
図２０に示されるように、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、導電性膜ＣＦ１ａを形成する。導電性膜ＣＦ１ａは、例えばｎ型の多結晶シリコン膜である。この際、トレンチＴＲの内部は、導電性膜ＣＦ１ａによって完全に埋め込まれていない。また、導電性膜ＣＦ１ｂは、トレンチＴＲの外部において絶縁膜ＩＦ１上にも形成される。導電性膜ＣＦ１ａの厚さは、例えば２００ｎｍ以上且つ３００ｎｍ以下である。
図２１に示されるように、導電性膜ＣＦ１ａに対して異方性エッチング処理を行うことで、導電性膜ＣＦ１ａの厚さを薄くする。導電性膜ＣＦ１ａは、トレンチＴＲの内部においてサイドウォール状に加工されるので、トレンチＴＲの最上部に近づくに連れて、導電性膜ＣＦ１ａの厚さが薄くなる。なお、トレンチＴＲの外部に形成されていた導電性膜ＣＦ１ａは、除去される。
図２２に示されるように、絶縁膜ＩＦ１および導電性膜ＣＦ１ａを介してトレンチＴＲの内部を埋め込むように、例えばＣＶＤ法によって、導電性膜ＣＦ１ｂを形成する。導電性膜ＣＦ１ｂは、トレンチＴＲの外部において絶縁膜ＩＦ１上にも形成される。導電性膜ＣＦ２は、例えばｎ型の多結晶シリコン膜である。導電性膜ＣＦ１ｂの厚さは、例えば２００ｎｍ以上且つ３００ｎｍ以下である。導電性膜ＣＦ１は、このように形成された導電性膜ＣＦ１ａおよび導電性膜ＣＦ１ｂを含む。その後の製造工程は、実施の形態１の図１３以降と同じである。
図２１の製造工程で、トレンチＴＲの最上部に近づくに連れて、導電性膜ＣＦ１ａの厚さが薄くなっているので、導電性膜ＣＦ１ｂの形成時には、アスペクト比が低減している。そのため、実施の形態１と比較して、導電性膜ＣＦ１ｂの形成時に、空隙２０が更に発生し難くなっているので、半導体装置１００の信頼性を更に向上させることができる。
なお、ここでは、２回のＣＶＤ法による製造工程を例示したが、その回数は、３回以上であってもよい。
一方で、実施の形態１では、１回のＣＶＤ法による製造工程によって導電性膜ＣＦ１を形成していた。従って、アスペクト比の低減という観点では、変形例１の方が実施の形態１よりも優れているが、製造工程の簡略化という観点では、実施の形態１の方が変形例１よりも優れている。
（変形例２）
以下に図２３を用いて、変形例２における半導体装置１００の製造方法に含まれる製造工程について説明する。
変形例２では、酸化シリコン膜ＯＸ１と多結晶シリコン膜ＰＬとの間に、酸化シリコン膜ＯＸ３が形成されている。図７の製造工程後、ＣＶＤ法によって、酸化シリコン膜ＯＸ１上に、酸化シリコン膜ＯＸ３を形成する。その後、図８の製造工程では、酸化シリコン膜ＯＸ３上に、多結晶シリコン膜ＰＬが形成される。その後の製造工程は、実施の形態１の図９以降と同じである。従って、変形例２の絶縁膜ＩＦ１は、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ３と、多結晶シリコン膜ＰＬが酸化された酸化シリコン膜ＯＸ２とを含む。
変形例２では、酸化シリコン膜ＯＸ３を形成することで、絶縁膜ＩＦ１の厚さの調整を行うことができる。
なお、酸化シリコン膜ＯＸ３はＣＶＤ法によって形成されるので、酸化シリコン膜ＯＸ３の厚さが厚すぎると、オーバーハング部１０が形成され易くなってしまう。そこで、オーバーハング部１０が形成されない程度に、酸化シリコン膜ＯＸ３の厚さを調整している。酸化シリコン膜ＯＸ３の厚さは、例えば５０ｎｍ以上且つ１５０ｎｍ以下であり、酸化シリコン膜ＯＸ２の厚さよりも薄い。
なお、変形例２の酸化シリコン膜ＯＸ３を、変形例１に適用することもできる。
（変形例３）
以下に図２４を用いて、変形例３における半導体装置１００の製造方法に含まれる製造工程について説明する。
変形例３では、多結晶シリコン膜ＰＬを酸化して酸化シリコン膜ＯＸ２を形成した後、酸化シリコン膜ＯＸ３を形成している。図９の製造工程後、ＣＶＤ法によって、酸化シリコン膜ＯＸ２上に、酸化シリコン膜ＯＸ３を形成する。その後の製造工程は、実施の形態１の図１２以降と同じである。従って、変形例３の絶縁膜ＩＦ１は、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ２と、酸化シリコン膜ＯＸ３とを含む。
変形例３でも変形例２と同様に、酸化シリコン膜ＯＸ３を形成することで、絶縁膜ＩＦ１の厚さの調整を行うことができる。
なお、変形例３でも変形例２と同様に、オーバーハング部１０が形成されない程度に、酸化シリコン膜ＯＸ３の厚さを調整している。酸化シリコン膜ＯＸ３の厚さは、例えば５０ｎｍ以上且つ１５０ｎｍ以下であり、酸化シリコン膜ＯＸ２の厚さよりも薄い。
なお、変形例３の酸化シリコン膜ＯＸ３を、変形例１に適用することもできる。
（変形例４）
以下に図２５を用いて、変形例４における半導体装置１００について説明する。
実施の形態１では、複数のトレンチＴＲが、それぞれＹ方向に延在し、ストライプ形状になっていた。変形例４では、複数のトレンチＴＲにＸ方向に延在する箇所が存在し、複数のトレンチＴＲが、互いに接続され、メッシュ状になっている。
変形例４のトレンチＴＲの構造においても、絶縁膜ＩＦ１に、多結晶シリコン膜ＰＬを酸化することで形成された酸化シリコン膜ＯＸ２を適用でき、半導体装置１００の信頼性を向上させることができる。
なお、変形例４に開示されたメッシュ状の複数のトレンチＴＲを、変形例１～３に適用することもできる。
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１００ 半導体装置
１０ オーバーハング部
２０ 空隙
１Ａ 領域
ＣＦ１、ＣＦ１ａ、ＣＦ１ｂ、ＣＦ２ 導電性膜
ＣＨ１～ＣＨ３ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＦＰａ コンタクト部
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ ゲート配線
ＨＭ ハードマスク
ＩＦ１～ＩＦ３ 絶縁膜
ＩＬ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＯＸ１～ＯＸ５ 酸化シリコン膜
ＰＢ ボディ領域
ＰＬ 多結晶シリコン膜
ＰＲ 高濃度拡散領域
ＲＰ１ レジストパターン
ＳＥ ソース電極
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＴＲ トレンチ

Claims (10)

  1. （ａ）上面および下面を有する第１導電型の半導体基板を用意する工程、
    （ｂ）前記半導体基板の上面側において、前記半導体基板中に、トレンチを形成する工程、
    （ｃ）前記トレンチの内部に、第１酸化シリコン膜を形成する工程、
    （ｄ）前記第１酸化シリコン膜上に、多結晶シリコン膜を形成する工程、
    （ｅ）前記多結晶シリコン膜に対して熱酸化処理を行い、前記多結晶シリコン膜から第２酸化シリコン膜を形成することで、前記第１酸化シリコン膜および前記第２酸化シリコン膜を含む第１絶縁膜を形成する工程、
    （ｆ）前記第１絶縁膜を介して前記トレンチの内部を埋め込むように、第１導電性膜を形成する工程、
    を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    （ｇ）前記（ｆ）工程後、前記第１導電性膜の一部を後退させることで、後退させた前記第１導電性膜をフィールドプレート電極として形成する工程、
    （ｈ）前記（ｇ）工程後、前記フィールドプレート電極の上面よりも低い位置まで前記第１絶縁膜を後退させる工程、
    （ｉ）前記（ｈ）工程後、熱酸化処理によって、前記第１絶縁膜上の前記トレンチの内部に、ゲート絶縁膜を形成すると共に、前記第１絶縁膜から露出している前記フィールドプレート電極の上面上および側面上に、第２絶縁膜を形成する工程、
    （ｊ）前記（ｉ）工程後、前記フィールドプレート電極上において、前記トレンチの内部を埋め込むように、ゲート電極を形成する工程、
    （ｋ）前記（ｊ）工程後、前記半導体基板の上面側において、前記半導体基板中に、前記第１導電型と反対の第２導電型のボディ領域を形成する工程、
    （ｌ）前記（ｋ）工程後、前記ボディ領域内に、前記第１導電型のソース領域を形成する工程、
    （ｍ）前記（ｌ）工程後、前記半導体基板の下面側において、前記半導体基板中に、前記第１導電型のドレイン領域を形成する工程、
    を更に備える、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、ＣＶＤ法によって、前記第１導電型の不純物が導入された前記多結晶シリコン膜が形成される、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記半導体基板の下面下にも前記多結晶シリコン膜が形成され、
    （ｎ）前記（ｄ）工程と前記（ｅ）工程との間に、前記半導体基板の下面下の前記多結晶シリコン膜を除去する工程、
    を更に備える、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記熱酸化処理は、水蒸気を用いて、７５０℃以上且つ９５０℃以下の条件下で行われる、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記第２酸化シリコン膜の厚さは、前記第１酸化シリコン膜の厚さよりも厚い、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記（ｆ）工程は、
    （ｆ１）前記（ｅ）工程後、前記トレンチの内部において、前記第１絶縁膜上に、第２導電性膜を形成する工程、
    （ｆ２）前記（ｆ１）工程後、前記第２導電性膜に対して異方性エッチング処理を行うことで、前記第２導電性膜の厚さを薄くする工程、
    （ｆ３）前記（ｆ２）工程後、前記トレンチの内部を埋め込むように、第３導電性膜を形成する工程、
    を有し、
    前記第１導電性膜は、前記第２導電性膜および前記第３導電性膜を含む、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、熱酸化処理によって前記第１酸化シリコン膜が形成される、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    （ｏ）前記（ｃ）工程と前記（ｄ）工程の間に、ＣＶＤ法によって、前記第１酸化シリコン膜上に、第３酸化シリコン膜を形成する工程、
    を更に備え、
    前記（ｄ）工程では、前記第３酸化シリコン膜上に、前記多結晶シリコン膜が形成され、
    前記第１絶縁膜は、前記第１酸化シリコン膜、前記第２酸化シリコン膜および前記第３酸化シリコン膜を含み、
    前記第２酸化シリコン膜の厚さは、前記第１酸化シリコン膜および前記第３酸化シリコン膜の各々の厚さよりも厚い、半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    （ｐ）前記（ｅ）工程と前記（ｆ）工程の間に、ＣＶＤ法によって、前記第２酸化シリコン膜上に、第３酸化シリコン膜を形成する工程、
    を更に備え、
    前記第１絶縁膜は、前記第１酸化シリコン膜、前記第２酸化シリコン膜および前記第３酸化シリコン膜を含み、
    前記第２酸化シリコン膜の厚さは、前記第１酸化シリコン膜および前記第３酸化シリコン膜の各々の厚さよりも厚い、半導体装置の製造方法。
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