TW202412075A - 半導體裝置及其製造方法 - Google Patents

Abstract

在半導體基板中形成了溝槽。在該溝槽中並且在該半導體基板的上表面上形成絕緣膜。對該絕緣膜執行離子注入。對該絕緣膜執行蝕刻處理，由此減小該絕緣膜的厚度。經由該絕緣膜在該溝槽中形成導電膜。在平面視圖中，該溝槽沿Y方向延伸。以從相對於該半導體基板的該上表面的法線的延伸方向傾斜預定角度的方向，執行上述離子注入。

Description

半導體裝置及其製造方法

[相關申請的交叉引用]於2022年9月2日提交的日本專利申請號2022-139774的公開內容，包括說明書、附圖和摘要通過引用以其整體併入本文。

本發明涉及半導體裝置及其製造方法，並且具體地涉及在溝槽中包括柵極電極和場板電極的半導體裝置及其製造方法。

在包括諸如功率MOSFET（金屬氧化物半導體場效應晶體管）的半導體元件的半導體裝置中，應用了其中柵極電極被嵌入在溝槽中的溝槽柵極結構。作為溝槽柵極結構的一種類型，存在分裂柵極結構，其中場板電極在溝槽的下部處形成並且柵極電極在溝槽的上部處形成。場板電極電連接到源極電極。通過該場板電極，耗盡層在漂移區中擴展，使得能夠增加漂移區的濃度並且能夠減小漂移區的電阻。

公開了下面列出的技術。

[專利文獻1]日本未審查專利公開號2011-199109

例如，專利文獻1公開了具有柵極電極和場板電極的分裂柵極結構所應用於的半導體裝置。

根據本申請的發明人所進行的研究，已經發現，在沉積將作為場板電極的基部的導電膜時，在導電膜中有可能出現被稱為接縫的空隙，並且這種空隙導致各種問題。圖25至圖27示出了本申請的發明人研究的研究示例中的半導體裝置，並且示出了形成場板電極的製造步驟之前和之後的狀態。下面將參考圖25至圖27描述研究示例中出現的問題。研究示例及其問題不是迄今為止已知的發現，而是本申請的發明人新發現的發現。

如圖25所示，在分裂柵極結構中，首先在半導體基板SUB中形成溝槽TR1。接下來，在溝槽TR1中形成用於使半導體基板SUB和場板電極絕緣的絕緣膜IF1。絕緣膜IF1是通過CVD（化學氣相沉積）方法形成的氧化矽膜。

當通過CVD方法形成絕緣膜IF1時，絕緣膜IF1的厚度在溝槽TR1的最上部（開口）處傾向為大的，並且絕緣膜IF1可能懸突（overhang）。例如，在半導體基板SUB的上表面的位置處的絕緣膜IF1的厚度T4大於在從半導體基板SUB的上表面到溝槽TR1的最深部的深度的一半處的絕緣膜IF1的厚度T3。本文中提到的“厚度”是基於溝槽TR1的側表面（內壁表面）的厚度，而不是基於溝槽TR1的底表面的厚度。

如圖26所示，通過CVD方法在溝槽TR1中沉積用於場板電極的導電膜CF1。導電膜CF1例如是n型多晶矽膜。這裡，如果絕緣膜IF1懸突，則可能發生導電膜CF1的填充故障。也就是說，在導電膜CF1中容易出現空隙20。

圖27示出了當存在空隙20時處理導電膜CF1以形成場板電極FP的狀態。首先，移除在溝槽TR1外部形成的導電膜CF1，並且在此之後，通過蝕刻處理使導電膜CF1後退，使得形成了場板電極FP。接下來，通過濕法蝕刻處理，移除了在溝槽TR1外部形成的絕緣膜IF1，並且使溝槽TR1中的絕緣膜IF1後退。接下來，通過熱氧化方法，在溝槽TR1中在絕緣膜IF1上形成柵極絕緣膜GI，並且在從絕緣膜IF1暴露的場板電極FP的表面上形成絕緣膜IF2。

這裡，在其中存在空隙20的狀態下對導電膜CF1執行蝕刻處理，並且因此，場板電極FP的上部的形狀可能異常。此外，絕緣膜IF2將沿著空隙20形成。然後，場板電極FP內部的體積膨脹，並且應力從絕緣膜IF2施加到溝槽TR1的外部。具體地，應力很可能施加在溝槽TR1的角部附近。因此，晶體缺陷30可能出現在位於溝槽TR1的角部附近的半導體基板SUB中。當出現大量晶體缺陷30時，這些缺陷成為洩漏路徑，從而導致MOSFET的耐受電壓的降低。

此外，在圖27中的製造步驟之後，經由絕緣膜IF2在場板電極FP上形成柵極電極。當存在空隙20時，場板電極FP的上部可能被加工成類似突出部。電場容易被集中在此類突出部處，並且因此，場板電極FP與柵極電極之間的絕緣電阻容易劣化。

本申請的主要目的是解決研究示例的問題並且通過抑制空隙20的出現來增強半導體裝置的可靠性。其他目的和新穎特徵將從本說明書的描述和附圖中顯而易見。

下面將簡要描述本申請中公開的代表性實施例的概要。

根據一個實施例的製造半導體裝置的方法包括：（a）製備第一導電類型的半導體基板，半導體基板具有上表面和下表面；（b）在半導體基板的上表面中形成第一溝槽；（c）在第一溝槽中以及在半導體基板的上表面上形成第一絕緣膜；（d）對第一絕緣膜執行第一離子注入；（e）在（d）之後，通過對第一絕緣膜執行蝕刻處理來減小第一絕緣膜的厚度；以及（f）在（e）之後，經由第一絕緣膜在第一溝槽中形成第一導電膜。在本文中，第一溝槽在平面視圖中在第一方向上延伸，並且在（d）中，在截面視圖中，以從相對於半導體基板的上表面的法線方向傾斜第一角度的方向，執行第一離子注入。

根據一個實施例的半導體裝置包括：半導體基板，具有上表面和下表面；第一溝槽，形成在半導體基板的上表面中以在平面視圖中在第一方向上延伸；場板電極，在第一溝槽的下部處形成在第一溝槽內；和柵極電極，在第一溝槽的上部處形成在第一溝槽內並且與場板電極電絕緣。在本文中，場板電極的一部分不僅形成在第一溝槽的下部處，而且還形成在第一溝槽的上部處，並且構成場板電極的接觸部。而且，在截面視圖中，在半導體基板的上表面的位置處的接觸部的寬度，比在從半導體基板的上表面到第一溝槽的最深部的深度的一半處的接觸部的寬度大。

根據一個實施例，可增強半導體裝置的可靠性。

下面，將參考附圖詳細描述實施例。應當注意，在用於描述實施例的所有附圖中，具有相同功能的構件由相同的附圖標記表示，並且將省略其重複描述。並且，在以下實施例中，除非特別必要，否則原則上不再重複對相同或類似部分的描述。

另外，本申請中描述的X方向、Y方向和Z方向相互交叉並且相互垂直。在本申請中，Z方向將被描述為特定結構的上下方向、高度方向或厚度方向。另外，用於在本申請中使用的諸如“平面視圖”、“在平面視圖中”的表述是指由X方向和Y方向形成的平面被定義為“平坦平面”，並且該“平坦平面”是從Z方向看的。

第一實施例

半導體裝置的結構

下面將參考圖1至圖4描述第一實施例中的半導體裝置100。半導體裝置100包括作為半導體元件的具有溝槽柵極結構的MOSFET。此外，第一實施例的MOSFET形成包括柵極電極GE和場板電極（固定電位電極）FP的分裂柵極結構。

圖1是作為半導體裝置100的半導體芯片的平面視圖。圖1主要示出了形成在半導體基板SUB上方的佈線圖案。圖2是其中放大圖1所示的區1A的主要部分平面視圖。圖3示出了圖2的結構，並且示出了形成在半導體基板SUB中的溝槽柵極的結構。

如圖1所示，半導體裝置100的大部分被源極電極（固定電位供給佈線）SE覆蓋。柵極佈線GW沿著半導體裝置100的外周設置，並且在平面視圖中圍繞源極電極SE。儘管本文中未示出，但源極電極SE和柵極佈線GW被保護膜（諸如聚醯亞胺膜）覆蓋。保護膜的一部分被設置有開口，並且在這些開口處暴露的源極電極SE和柵極佈線GW用作源極焊盤SP和柵極焊盤GP。諸如導線或夾具（銅板）的外部連接構件連接到源極焊盤SP和柵極焊盤GP上，使得半導體裝置100電連接到其他半導體芯片或佈線板。

此外，在平面視圖中，半導體裝置100包括單元區CR和圍繞單元區CR的外周區OR。在單元區CR中，形成了諸如多個MOSFET的主要半導體元件。使用外周區OR以將柵極佈線GW連接到柵極電極GE，以形成用作終止區等的溝槽TR2。

圖3所示的孔CH1至CH4的位置與圖2所示的孔CH1至CH4的位置一致。如圖3所示，在單元區CR中，多個溝槽TR1在Y方向上延伸並且在X方向上彼此相鄰。溝槽TR1中的每一者在X方向上的寬度例如為1.5μm或大於1.5μm且1.8μm或小於1.8μm。此外，在X方向上，溝槽TR1中的每個溝槽TR1以0.7μm或大於0.7μm且1.0μm或小於1.0μm的間隔彼此分離。

在溝槽TR1內，場板電極FP形成在溝槽TR1的下部（下部分）處，並且柵極電極GE形成在溝槽TR1的上部（上部分）處。場板電極FP和柵極電極GE沿著溝槽TR1在Y方向上延伸。

場板電極FP的一部分形成接觸部FPa。在單元區CR中的溝槽TR1內，構成接觸部FPa的場板電極FP不僅形成在溝槽TR1的下部處，而且還形成在溝槽TR1的上部處。

在外周區OR中，形成了溝槽（終止溝槽）TR2。溝槽TR2在Y方向和X方向上延伸以圍繞單元區CR。溝槽TR2的寬度與溝槽TR1的寬度類似。在溝槽TR2中的每個溝槽TR2內，形成了場板電極FP。

如圖3所示，溝槽TR2中的柵極電極GE、接觸部FPa和場板電極FP被暴露。在外周區OR中，孔CH2在柵極電極GE上形成，並且柵極電極GE通過孔CH2電連接到柵極佈線GW。在單元區CR中，孔CH3在接觸部FPa上形成，並且接觸部FPa通過孔CH3電連接到源極電極SE。在外周區OR中，在場板電極FP的一部分上形成了孔CH4，並且場板電極FP通過孔CH4電連接到源極電極SE。

參考圖4，下面將描述半導體裝置100的截面結構。圖4是沿圖2和圖3所示的線A-A和線B-B截取的截面視圖。

首先，參考圖4中的A-A截面，將描述MOSFET的基本結構。半導體裝置100包括具有上表面TS和下表面BS的半導體基板SUB。半導體基板SUB具有n型漂移區NV，n型漂移區NV具有低濃度。在本文中，n型半導體基板SUB本身構成漂移區NV。應當注意，漂移區NV可以是在通過外延生長將磷（P）引入到n型矽基板中的同時生長的n型半導體層。在本申請中，將基於由此類n型矽基板和n型半導體層構成的堆疊主體也是半導體基板SUB的假設來給出描述。

在半導體基板SUB的上表面TS中，形成了從半導體基板SUB的上表面TS達到預定深度的多個溝槽TR1。溝槽TR1中的每個溝槽TR1的深度例如為5μm或以上且7μm或以下。此外，圖3所示的溝槽TR2的深度也與溝槽TR1中的每個溝槽TR1的深度類似。在溝槽TR1內，場板電極FP經由絕緣膜IF1形成在溝槽TR1的下部處，並且柵極電極GE經由柵極絕緣膜GI形成在溝槽TR1的上部處。

絕緣膜IF1的上表面的位置低於場板電極FP的上表面的位置。柵極絕緣膜GI形成在溝槽TR1中的絕緣膜IF1上。在從絕緣膜IF1暴露的場板電極FP的上表面和側表面上，形成了絕緣膜IF2。此外，柵極電極GE還經由柵極絕緣膜GI和絕緣膜IF2形成在從絕緣膜IF1暴露的場板電極FP與半導體基板SUB之間。

絕緣膜IF1形成在半導體基板SUB與場板電極FP之間。絕緣膜IF2形成在柵極電極GE與場板電極FP之間。柵極絕緣膜GI形成在半導體基板SUB與柵極電極GE之間。通過這些絕緣膜，半導體基板SUB、柵極電極GE和場板電極FP彼此電絕緣。

柵極電極GE的上表面從半導體基板SUB的上表面TS稍微後退。在柵極電極GE的一部分的上表面上，絕緣膜IF3被形成為與柵極絕緣膜GI接觸。

柵極電極GE和場板電極FP中的每一者例如由向其引入n型雜質的多晶矽膜製成。絕緣膜IF1、絕緣膜IF2、絕緣膜IF3和柵極絕緣膜GI中的每一者例如由氧化矽膜製成。

絕緣膜IF1的厚度大於絕緣膜IF2、絕緣膜IF3和柵極絕緣膜GI中的每一者的厚度。例如，絕緣膜IF1的厚度為400nm或大於400nm且600nm或小於600nm。例如，絕緣膜IF2和柵極絕緣膜中的每一者的厚度為50nm或大於50nm且80nm或小於80nm。例如，絕緣膜IF3的厚度為30nm或大於30nm且80nm或小於80nm。

在半導體基板SUB中（具體地，與半導體基板SUB的下表面BS相比更靠近半導體基板SUB的上表面的位置），p型體區PB被形成為比溝槽TR1更淺。n型源極區NS形成在體區PB中。源極區NS具有比漂移區NV高的雜質濃度。

在靠近半導體基板SUB的下表面BS的一側上，n型汲極區ND在半導體基板SUB中形成。汲極區ND的雜質濃度高於漂移區NV的雜質濃度。在半導體基板SUB的下表面BS下方，形成了汲極電極DE。例如，汲極電極DE由諸如鋁膜、鈦膜、鎳膜、金膜或銀膜的單個金屬膜，或通過適當沉積這些金屬膜而形成的堆疊膜製成。

在半導體基板SUB的上表面TS上，形成層間絕緣膜IL以覆蓋溝槽TR1。層間絕緣膜IL例如由氧化矽膜製成。例如，層間絕緣膜IL的厚度為700nm或大於700nm且900nm或小於900nm。應當注意，層間絕緣膜IL可以是含磷的薄氧化矽膜和厚氧化矽膜的堆疊膜（PSG：磷矽酸鹽玻璃膜）。

在層間絕緣膜IL中，形成了到達源極區NS和體區PB的孔CH1。在孔CH1的底部處，高濃度擴散區PR在體區PB中形成。高濃度擴散區PR具有比體區PB高的雜質濃度。

在層間絕緣膜IL上，形成了源極電極SE。源極電極SE嵌入在孔CH1中。此外，源極電極SE電連接到源極區NS、體區PB和高濃度擴散區PR並且向它們供給源極電位（固定電位）。

此外，儘管在本文中未示出，在層間絕緣膜IL中，形成了圖2和圖3所示的孔CH2，並且柵極佈線GW在層間絕緣膜IL上形成。孔CH2到達柵極電極GE，並且柵極佈線GW被嵌入在孔CH2中。柵極佈線GW電連接到柵極電極GE並且向柵極電極GE供應柵極電位。

如圖4的B-B截面所示，場板電極FP的一部分構成場板電極FP的接觸部FPa。絕緣膜IF1的上表面的與除了接觸部FPa之外的場板電極FP接觸的位置低於絕緣膜IF1的上表面的與接觸部FPa接觸的位置。即，A-A截面上的絕緣膜IF1的上表面的位置被定位在與半導體基板SUB的上表面TS相距1.2μm或大於或以上且1.5μm或小於1.5μm的深度處。B-B截面上的絕緣膜IF1的上表面的位置被定位在與半導體基板SUB的上表面TS相距50nm或大於50nm且500nm或小於500nm的深度處。

此外，接觸部FPa的上表面的位置高於半導體基板SUB的上表面TS的位置，並且被定位在與半導體基板SUB的上表面TS相距200nm或以上且400nm或以下的高度處。

在層間絕緣膜IL中，形成了到達接觸部FPa的孔CH3。源極電極SE被嵌入在孔CH3中。源極電極SE電連接到場板電極FP，並且將源極電位供應到場板電極FP。

此外，雖然在本文中未示出，但場板電極FP也經由絕緣膜IF1形成在圖3所示的溝槽TR2中。在層間絕緣膜IL中，形成了到達溝槽TR2中的場板電極FP的一部分的孔CH4。源極電極SE被嵌入在孔CH4中。源極電極SE電連接到溝槽TR2中的場板電極FP，並且將源極電位供應到溝槽TR2中的場板電極FP。也就是說，圖3中的孔CH4所位於的部分的截面視圖與圖4中的B-B截面的結構的截面視圖相同。

此外，源極電極SE和柵極佈線GW中的每一者例如由勢壘金屬膜和形成在勢壘金屬膜上的導電膜製成。勢壘金屬膜例如是氮化鈦膜，並且導電膜例如是鋁膜。

應當注意，源極電極SE和柵極佈線GW中的每一者可由填充孔CH1至CH4中的每一者的內部的插塞層和形成在層間絕緣膜IL上的佈線層製成。在這種情況下，佈線層由上述勢壘金屬膜和導電膜製成。插塞層例如由勢壘金屬膜（諸如氮化鈦膜）和導電膜（諸如鎢膜）的堆疊膜製成。

製造半導體裝置的方法

參考圖5至圖20，下面將描述製造半導體裝置100的方法中包括的相應製造步驟。在下面的描述中，將使用圖4中的A-A截面和B-B截面。應當注意，外周區OR中的溝槽TR2、孔CH4及其附近的截面結構與上述圖4中的B-B截面的結構基本上相同。另外，由於這些截面結構的製造步驟的描述也與B-B截面的製造步驟的描述基本上相同，因此將省略其詳細描述。

此外，第一實施例中的製造半導體裝置100的方法的主要特徵在於用於形成絕緣膜IF1和場板電極FP的製造步驟。將在與上述研究示例進行比較的同時適當地描述此類特徵。

首先，如圖5所示，製備了具有上表面TS和下表面BS的n型半導體基板SUB。儘管如上所述，n型半導體基板SUB本身構成本文的漂移區NV，但漂移區NV可以是在通過外延生長將磷（P）引入到n型矽基板中的同時生長的此類n型半導體層。

接下來，溝槽TR1在半導體基板SUB的上表面TS中形成。為了形成溝槽TR1，例如，通過例如CVD方法在半導體基板SUB上形成氧化矽膜。接下來，在氧化物膜上，通過光刻技術形成具有開口的抗蝕劑圖案。接下來，執行使用抗蝕劑圖案作為掩模的蝕刻處理（例如，幹法蝕刻處理），使得氧化矽膜被圖案化以形成硬掩模HM。接下來，通過灰化處理來移除抗蝕劑圖案。接下來，執行使用硬掩模HM作為掩模的蝕刻處理（例如，幹法蝕刻處理），使得在半導體基板SUB中形成溝槽TR1。此後，通過使用包含例如氫氟酸的溶液的蝕刻處理（例如，濕法蝕刻處理）來移除硬掩模HM。

應當注意，在外周區OR中，通過與用於形成溝槽TR1的步驟相同的步驟來形成溝槽TR2。

接下來，如圖6所示，在溝槽TR1中並且在半導體基板SUB上形成例如由氧化矽膜製成的絕緣膜IF1。首先，通過熱氧化方法在溝槽TR1中並且在半導體基板SUB上形成第一氧化矽膜IF1a。接下來，在第一氧化矽膜IF1a上，通過CVD方法形成第二氧化矽膜IF1b。絕緣膜IF1被配置為包括第一氧化矽膜IF1a和第二氧化矽膜IF1b。例如，第一氧化矽膜IF1a的厚度為100nm或大於100nm且200nm或小於200nm。例如，第二氧化矽膜IF1b的厚度為300nm或大於300nm且400nm或小於400nm。

雖然也可以通過熱氧化方法形成整個絕緣膜IF1，但在這種情況下，來自絕緣膜IF1的應力使得處於晶片狀態的半導體基板SUB可能翹曲，從而對後續製造步驟造成不利影響。同時，考慮到絕緣膜IF1和半導體基板SUB之間的界面狀態的改進，與半導體基板SUB接觸的氧化矽膜優選地通過熱氧化方法來形成。因此，在第一實施例中，絕緣膜IF1由第一氧化矽膜IF1a和第二氧化矽膜IF1b的堆疊膜構成，第一氧化矽膜IF1a通過熱氧化方法形成並且相對較薄，，第二氧化矽膜IF1b通過CVD方法形成並且相對較厚。

在本文中，當應用CVD方法以形成絕緣膜IF1時，如研究示例中參考圖25所述，絕緣膜IF1的厚度趨於在溝槽TR1的最上部分（開口）處為大的，並且絕緣膜IF1可能懸突。然後，如在研究示例中參考圖26所描述的，在形成導電膜CF1時，在導電膜CF1中有可能出現空隙20。

到絕緣膜IF1的離子注入過程

因此，為了解決上述問題，本申請的發明人設計了用於通過對溝槽TR1的上部處的絕緣膜IF1執行離子注入並且部分地改變蝕刻處理的蝕刻速率來抑制絕緣膜懸突的技術。

具體地，首先，如圖6所示，對絕緣膜IF1執行離子注入。該離子注入是以從相對於半導體基板SUB的上表面TS的法線10的延伸方向（下文中稱為“法線方向”）傾斜預定角度的方向執行的。在本文中，圖示了執行兩次離子注入的情況。第一離子注入是以從與法線方向傾斜角度θ1的方向執行的，第二離子注入是以從與法線方向傾斜角度θ2的方向執行的。角度θ1和角度θ2是彼此不同的角度。

隨著這種注入角度越大，更容易將離子注入到靠近溝槽TR1的最上部（開口）的絕緣膜IF1中。通過減小注入角度，不僅可將離子注入到溝槽TR1的最上部附近，而且還可將離子注入到遠離溝槽TR1的最上部定位的絕緣膜IF1中。

例如，可應用砷（As）、磷（P）或二氟化硼（BF ₂）作為用於離子注入的離子種類。離子注入中的總注入量優選為1x10 ¹³/cm ²或大於1x10 ¹³/cm ²。此外，離子注入中的注入角度（角度θ1和角度θ2）被優選地設置在20度或以上且60度或以下的範圍內。

應當注意，雖然本文示出了執行兩次離子注入的情況，但可以彼此不同的角度執行三次或更多次離子注入。此外，離子注入不一定需要執行多次，並且只需要執行至少一次。

蝕刻處理的蝕刻速率在注入離子的部位和未注入離子的部位之間不同。在注入離子的部位處，與其中未注入離子的部位相比，蝕刻處理的蝕刻速率變得更快。在注入較大數量的離子的這種部位處，蝕刻速率變得更快。

在對絕緣膜IF1執行上述離子注入後，對絕緣膜IF1執行刻蝕處理以減小絕緣膜IF1的厚度。應當注意，在對絕緣膜IF1執行離子注入之後，與各向異性分量相比具有更大各向同性分量的蝕刻處理用於對該絕緣膜執行的蝕刻處理。具體地，例如，採用使用含有氫氟酸的溶液的濕法蝕刻處理。由此，對絕緣膜IF的蝕刻作用不僅作用於半導體基板SUB的厚度方向（圖7所示的Z方向），而且還作用於沿著半導體基板SUB的上表面TS（或下表面BS）的方向（圖7所示的X方向，水平方向）。

圖7示出了在蝕刻處理之後的絕緣膜IF1的狀態。絕緣膜IF1通常變薄，並且絕緣膜IF1的厚度在離子注入到的溝槽TR1的最上部（開口）TOP附近進一步減小。例如，在圖7所示的X方向上，在半導體基板SUB的上表面TS的位置處的絕緣膜IF1的厚度T2小於在從半導體基板SUB的上表面TS到溝槽TR1的最深部的深度的一半處的絕緣膜IF1的厚度T1。因此，消除了絕緣膜IF1的懸突並且改進了其縱橫比，並且因此，在下一步驟中形成導電膜CF1時，在導電膜CF1中不太可能出現空隙20。

換句話說，例如，關於絕緣膜IF1的厚度T1和厚度T2的特徵如下。在截面視圖中，溝槽TR具有底表面TR1b和側表面（內壁表面）TR1s。應當注意，溝槽TR1的最深部存在於底表面TR1b的一部分中。也就是說，底表面TR1b和側表面TR1s彼此不以直角相交，但嚴格來說是圓形的，如圖7所示。在截面視圖中，絕緣膜IF1具有形成在側表面TR1s上並且位於溝槽TR1的最上部（開口）TOP處的第一部分，以及形成在側表面TR1s上並且比溝槽TR1的最上部TOP更靠近底表面TR1b定位的第二部分。第一部分的厚度小於第二部分的厚度。應當注意，本文提到的“厚度”是基於側面TR1s的厚度（圖7所示的X方向上的厚度），而不是基於底面TR1b的厚度。

例如，第一部分的厚度對應於絕緣膜IF1的厚度T2。此外，對於第二部分，絕緣膜IF1的厚度T1被包括在第二部分的厚度中。

場板電極FP的形成步驟

在對經受離子注入的絕緣膜IF1進行蝕刻處理之後，如圖8至圖11所示，形成場板電極FP以經由絕緣膜IF1填充溝槽TR1的內部。

首先，如圖8所示，在絕緣膜IF1上，通過例如CVD方法形成導電膜CF1。導電膜CF1例如是n型多晶矽膜。此時，溝槽TR1的內部沒有被導電膜CF1完全填充。例如，導電膜CF1的厚度為200nm或大於200nm且300nm或小於300nm。

接下來，如圖9所示，對導電膜CF1執行蝕刻處理，使得減小了導電膜CF1的厚度。應當注意，與各向同性分量相比具有更大各向異性分量的蝕刻處理用於對該導電膜CF1執行的蝕刻處理。由於導電膜CF1在溝槽TR1中被處理成側壁形狀，因此導電膜CF1的厚度隨著接近溝槽TR1的最上部而變得更小。

接下來，如圖10所示，通過例如CVD方法形成導電膜CF2以經由絕緣膜IF1和導電膜CF1填充溝槽TR1的內部。導電膜CF2還形成在溝槽TR1外部的絕緣膜IF1上。例如，導電膜CF2是n型多晶矽膜。例如，導電膜CF2的厚度為800nm或大於800nm且1200nm或小於1200nm。在圖9中的製造步驟中，由於導電膜CF1的厚度隨著接近溝槽TR1的最上部而變得更小，因此在形成導電膜CF2時在導電膜CF2中不太可能出現空隙20。

接下來，如圖11所示，通過執行例如使用CMP（化學機械拋光）方法的拋光處理或蝕刻處理來移除形成在溝槽TR1外部的導電膜CF2。由此，形成了包括在溝槽TR1中形成的導電膜CF1和CF2的場板電極FP。此時，場板電極FP的上表面的位置高於半導體基板SUB的上表面TS的位置。

如上所述，可形成其中抑制了空隙20的出現的場板電極FP。應當注意，即使不執行圖6中的離子注入和蝕刻處理中的每一者並且絕緣膜IF1的厚度不滿足圖7中的關係（“T2＜T1”），參考圖8至圖11描述的場板電極FP的形成方法有效地作為用於抑制空隙20的出現的方法。

接下來，如圖12所示，為了使場板電極FP的一部分留下作為接觸部FPa（B-B截面），場板電極FP的其他部分選擇性地後退（A-A截面）。首先，形成選擇性地覆蓋用作接觸部FPa的區的抗蝕劑圖案RP1。接下來，執行使用抗蝕劑圖案RP1作為掩模的蝕刻處理（例如，幹法蝕刻處理）。由此，除了接觸部FPa之外的場板電極FP選擇性地後退。此後，通過灰化處理來移除抗蝕劑圖案RP1。

接下來，如圖13所示，通過蝕刻處理（例如，濕法蝕刻處理）來移除絕緣膜IF1的一部分。由此，半導體基板SUB上的絕緣膜IF1被移除，並且此外，絕緣膜IF1的上表面的位置變得低於溝槽TR1中的場板電極FP的上表面的位置。也就是說，絕緣膜IF1後退。此外，在場板電極FP後退的區（A-A截面）中，絕緣膜IF1的一部分暴露在溝槽TR1中，並且因此對絕緣膜IF1的蝕刻進展得很快。

此時，絕緣膜IF1的上表面的與除了接觸部FPa之外的場板電極FP接觸的位置低於絕緣膜IF1的上表面的與接觸部FPa接觸的位置。此外，由於移除了半導體基板SUB上的絕緣膜IF1，因此接觸部FPa的上表面的位置高於半導體基板SUB的上表面TS的位置。

而且，由於場板電極FP沿絕緣膜IF1的形狀形成，因此接觸部FPa的上部的寬度W2大於接觸部FPa的下部的寬度W1，如B-B截面所示。例如，在X方向上，半導體基板SUB的上表面TS的位置處的接觸部FPa的寬度W2大於在從半導體基板SUB的上表面TS到溝槽TR1的最深部的深度的一半處的接觸部FPa的寬度W1。

接下來，如圖14所示，通過熱氧化方法在絕緣膜IF1上並且在半導體基板SUB上在溝槽TR1中形成由例如氧化矽膜製成的柵極絕緣膜GI。同時，絕緣膜IF2形成在從絕緣膜IF1暴露的場板電極FP的上表面和側表面上。

接下來，在圖12中的製造步驟中後退的場板電極FP上，通過例如CVD方法在溝槽TR1中並且在半導體基板SUB上形成導電膜CF3以填充溝槽TR1的內部（A-A截面）。這裡，導電膜CF3也形成在其中形成接觸部FPa的溝槽TR1中（B-B截面）。例如，導電膜CF3是n型多晶矽膜。例如，導電膜CF3的厚度為800nm或大於800nm且1200nm或小於1200nm。

接下來，如圖15所示，對導電膜CF3執行蝕刻處理（例如，幹法蝕刻處理），使得移除了形成在溝槽TR1外部的導電膜CF3，並且在溝槽TR1中形成柵極電極GE（A-A截面）。通過該蝕刻處理，在其中形成接觸部FPa的溝槽TR1中移除了導電膜CF3（B-B截面）。

應當注意，為了完全移除其中形成接觸部FPa的溝槽TR1中的導電膜CF3以及溝槽TR1外部的導電膜CF3，在該蝕刻處理中對導電膜CF3實現過蝕刻。因此，如圖15的A-A截面所示，柵極電極GE的上表面的位置變得比半導體基板SUB的上表面TS的位置稍低。

接下來，如圖16所示，通過例如CVD方法在半導體基板SUB的上表面TS上形成絕緣膜IF3以覆蓋溝槽TR1。例如，絕緣膜IF3由例如氧化矽膜或氮化矽膜形成。

接下來，如圖17所示，首先對絕緣膜IF3執行蝕刻處理（例如，幹法蝕刻處理）。由此，在柵極電極GE的一部分的上表面上，使絕緣膜IF3留下以便與柵極絕緣膜GI接觸（A-A截面）。此外，在接觸部FPa的側面上，經由絕緣膜IF2使絕緣膜IF3留下（B-B截面）。

接下來，如圖17所示，在與半導體基板SUB的下表面BS相比更靠近半導體基板SUB的上表面TS的位置處，例如，通過離子注入方法引入硼（B），使得p型體區PB形成在半導體基板SUB中。體區PB被形成為比溝槽TR1更淺。接下來，在用抗蝕劑圖案覆蓋接觸部FPa的周邊之後，例如通過離子注入方法將砷（As）引入其中，使得在體區PB中形成n型源極區NS。接下來，通過灰化處理來移除抗蝕劑圖案。此後，對半導體基板SUB實現熱處理，使得包含在源極區NS和體區PB中的雜質擴散。

應當注意，在離子注入到源極區NS和體區PB中之前，可在半導體基板SUB上預先形成薄氧化矽膜作為貫通膜。該貫通膜可在離子注入之後被移除，或者可以作為層間絕緣膜IL的一部分而被留下。

接下來，如圖18所示，通過例如CVD方法在半導體基板SUB的上表面TS上形成層間絕緣膜IL以覆蓋溝槽TR1。例如，層間絕緣膜IL由氧化矽膜製成。應當注意，層間絕緣膜IL可以是通過CVD方法形成的薄氧化矽膜和通過塗覆方法形成的PSG膜的堆疊膜。

接下來，如圖19所示，在層間絕緣膜IL中形成孔CH1至CH4。儘管未示出孔CH2和孔CH4，但在與形成孔CH3的步驟相同的步驟中形成孔CH2和孔CH4。

首先，在層間絕緣膜IL上形成抗蝕劑圖案，該抗蝕劑圖案具有使其中形成源極區NS的半導體基板SUB開放的圖案。接下來，執行使用上述抗蝕劑圖案作為掩模的蝕刻處理（例如，幹法蝕刻處理），使得在層間絕緣膜IL中形成了到達源極區NS的內部以及體區PB的內部的孔CH1。孔CH1的底部位於體區PB中。接下來，例如，通過離子注入方法將硼（B）引入到孔CH1底部處的體區PB中，使得形成了p型高濃度擴散區PR。此後，通過灰化處理來移除抗蝕劑圖案。

接下來，在層間絕緣膜IL上形成具有使外周區OR中的柵極電極GE、單元區CR中的接觸部FPa和外周區OR中的場板電極FP開放的圖案的抗蝕劑圖案。接下來，執行使用抗蝕劑圖案作為掩模的蝕刻處理（例如，幹法蝕刻處理），使得在層間絕緣膜IL中形成了到達柵極電極GE的孔CH2、到達接觸部FPa的孔CH3和到達外周區OR的場板電極FP的孔CH4。此後，通過灰化處理來移除抗蝕劑圖案。

應當注意，可首先執行用於形成孔CH1的步驟和用於形成孔CH2至CH4的步驟中的任一步驟。

接下來，如圖20所示，在層間絕緣膜IL上形成源極電極SE和在平面視圖中圍繞源極電極SE的柵極佈線GW。首先，在層間絕緣膜IL上，通過濺射方法或CVD方法形成由例如氮化鈦膜製成的勢壘金屬膜和由例如鋁膜製成的導電膜的堆疊膜。接下來，通過對堆疊膜進行圖案化來形成源極電極SE和柵極佈線GW。

柵極佈線GW被嵌入到孔CH2中並且電連接到柵極電極GE。源極電極SE嵌入到孔CH1、孔CH3和孔CH4中，並且電連接到源極區NS、體區PB、高濃度擴散區PR和場板電極FP。

接下來，雖然在本文中未示出，但通過例如塗覆方法在源極電極SE和柵極佈線GW上形成例如由聚醯亞胺膜製成的保護膜。通過使保護膜的一部分開放來暴露源極電極SE和柵極佈線GW中的將成為源極焊盤SP和柵極焊盤GP的區域。

此後，通過以下製造步驟，製造了圖4所示的半導體裝置100。首先，根據需要對半導體基板SUB的下表面BS進行拋光。接下來，例如，通過離子注入方法將砷（As）等引入到半導體基板SUB的下表面BS中，使得形成了n型汲極區ND。接下來，通過濺射方法在半導體基板SUB的下表面BS下方形成汲極電極DE。

半導體裝置的結構特徵

如參考圖8至圖11所述，在第一實施例中，在場板電極FP中未形成空隙20。因此，即使形成了絕緣膜IF2，如研究示例中那樣，在場板電極FP內部發生體積膨脹並且在位於溝槽TR1的角部附近的半導體基板SUB中發生晶體缺陷30的問題不太可能發生。

此外，空隙20的存在導致以下問題：場板電極FP的上部可能被處理成類似突出部，電場被集中在此類突出部處，以及場板電極FP和柵極電極GE之間的絕緣電阻變得可能劣化。在第一實施例中，也抑制了此類問題。因此，根據第一實施例，可以抑制MOSFET的耐受電壓的減少的問題，並且可以增強半導體裝置100的可靠性。

此外，如參考圖13所描述的，接觸部FPa的上部的寬度W2大於接觸部FPa的下部的寬度W1。該關係也適用於示出最終結構的圖4。

此外，關於絕緣膜IF1，在圖7的階段，在半導體基板SUB的上表面TS的位置處的絕緣膜IF1的厚度T2小於在從半導體基板SUB的上表面TS到溝槽TR1的最深部的深度的一半處的絕緣膜IF1的厚度T1。儘管絕緣膜IF1在圖4中後退，但絕緣膜IF1的一部分留存並且保持這種關係。例如，如圖4的B-B截面所示，與接觸部FPa接觸的絕緣膜IF1的厚度在最接近接觸部FPa的上表面的絕緣膜IF1的部分處最小。

在第一實施例中，由於接觸部FPa的上部的寬度W2為大的，因此在形成孔CH3時的未對準的裕度增加。也就是說，容易將孔CH3定位在接觸部FPa上。

第二實施例

下面將參考圖21描述第二實施例中的半導體裝置。應當注意，在下面的描述中，將主要描述與第一實施例的不同之處，並且將省略與第一實施例重複的點的描述。

在第二實施例中，與第一實施例中一樣，在圖6的離子注入過程中，以從與法線方向傾斜預定角度的方向將離子注入到絕緣膜IF1中。此外，在第二實施例中，如圖21所示，分別在平面視圖中以從與溝槽TR1的延伸方向（Y方向）傾斜不同角度的方向執行多次離子注入。圖21示出了在平面視圖中以從彼此傾斜不同角度的方向分別執行十二次離子注入IMP1至IMP12的情況。

當從平面視圖中的與溝槽TR1的延伸方向（Y方向）相同的方向執行離子注入時，離子也被注入到位於溝槽TR1的底部的絕緣膜IF1中。因此，位於溝槽TR1的底部處的絕緣膜IF1的蝕刻速率通過下一步驟中的蝕刻處理（例如，濕法蝕刻處理）而增加，並且其中絕緣膜IF1的厚度減小的部分是局部形成的。因此，擔心可能發生絕緣耐受電壓劣化的問題。

此外，當半導體裝置100包括溝槽TR2作為外周區OR中的終止區時，此類問題也可在溝槽TR2中發生。如圖3所示，溝槽TR2被形成為在平面視圖中圍繞單元區CR，並且包括沿Y方向延伸的部分和沿X方向延伸的部分。

因此，圖21中的多個離子注入IMP1至IMP12需要分別從除Y方向之外的方向和除X方向之外的方向執行。換句話說，分別以從除溝槽TR1的延伸方向之外的方向以及除與溝槽TR1的延伸方向傾斜作為90度的倍數的角度的方向之外的方向執行多個離子注入IMP1至IMP12。

此外，如圖3所示，溝槽TR2有時被設置有將沿Y方向延伸的部分和沿X方向延伸的部分彼此耦合的角部TR2a。角部TR2a在平面視圖中沿從Y方向或X方向傾斜45度的方向延伸。雖然提供角部TR2a不是必須的，但如果不提供此類角部TR2a，則沿Y方向延伸的部分和沿X方向延伸的部分以直角彼此耦合。因此，絕緣膜IF1的厚度可能變化並且導電膜CF1的填充失敗可能發生在直角部分處。因此，優選的是，溝槽TR2被設置有角部TR2a以便使此類故障不太可能發生。

當角部TR2a被設置在溝槽TR2中時，還需要防止離子被注入到位於角部TR2a的底部處的絕緣膜IF1中。因此，圖21中的多個離子注入IMP1至IMP12需要分別以從除Y方向之外的方向、除X方向之外的方向、和除從Y方向或X方向傾斜45度的方向之外的方向執行。換句話說，分別以從除溝槽TR1的延伸方向之外的方向以及除與溝槽TR1的延伸方向傾斜作為45度的倍數的角度的方向之外的方向執行多個離子注入IMP1至IMP12。

將描述在其中在截面視圖中觀察的第二實施例中的多個離子注入IMP1至IMP12的情況下的離子注入IMP1至IMP12的深度。例如，假設在截面視圖中的離子注入IMP1至IMP12的注入角度分別是與圖6中的注入角度θ1相同的角度。在這種情況下，在諸如離子注入IMP2和離子注入IMP8的彼此傾斜180度的離子注入中，注入到絕緣膜IF1中的離子的深度變為相同深度。

此外，例如，離子注入IMP1、離子注入IMP2和離子注入IMP3在平面視圖中以彼此不同的角度執行，並且因此，這些離子注入的深度變得彼此不同。在其中與溝槽TR1的延伸方向的傾斜角較小的離子注入IMP1中，注入到絕緣膜IF1中的離子的深度變得最大。在其中與溝槽TR1的延伸方向的傾斜角接近90度的離子注入IMP3中，注入到絕緣膜IF1中的離子的深度變得最小。在離子注入IMP2中，注入到絕緣膜IF1中的離子的深度變為離子注入IMP1中的深度和離子注入IMP3中的深度之間的深度。

如上所述，即使截面視圖中的注入角度與θ1相同，也可通過使平面視圖中的注入角度彼此不同來控制注入到絕緣膜IF1中的離子的深度分佈。除了圖6中以注入角度θ1執行的多個離子注入IMP1至IMP12之外，還可以各種其他注入角度（諸如圖6中的注入角度θ2）執行多個離子注入IMP1至IMP12。由此，可更詳細地控制離子的深度分佈。

儘管第二實施例示出了執行十二次離子注入IMP1至IMP12的情況，但第二實施例中的離子注入的次數不限於十二，並且可適當地設置為必要的次數。

第三實施例

下面將參考圖22描述第三實施例中的半導體裝置。應當注意，在下面的描述中，將主要描述與第一實施例的不同之處，並且將省略與第一實施例重複的點的描述。

在第一實施例中已經描述了其中對絕緣膜IF1執行離子注入的情況，但在第三實施例中對導電膜CF1執行離子注入。

圖22示出了在圖8中形成導電膜CF1之後並且在圖9中執行蝕刻處理之前的對導電膜CF1執行離子注入的狀態。對於該離子注入中的離子種類，表現出n型導電類型的雜質是優選的，並且例如，離子種類為砷（As）或磷（P）。也就是說，該離子注入中的離子種類優選為與具有場板電極FP（導電膜CF1、導電膜CF2）的導電類型相同的導電類型的雜質。

對導電膜CF1進行的離子注入以與對絕緣膜IF1進行的離子注入相同的方式執行。也就是說，如圖22所示，也以從與相對於上表面TS的法線方向傾斜預定角度（角度θ1、角度θ2等）的方向對導電膜CF1執行離子注入，半導體基板SUB的離子注入類似於對絕緣膜IF1的離子注入。隨著注入角度變大，更容易將離子注入到靠近溝槽TR1的最上部的導電膜CF1中。通過減小注入角度，不僅可將離子注入到溝槽TR1的最上部附近，而且還可將離子注入到遠離溝槽TR1的最上部定位的導電膜CF1中。

圖9中的蝕刻處理的蝕刻速率在注入離子的部位和未注入離子的部位之間不同。在注入離子的部位處，與其中未注入離子的部位相比，蝕刻處理的蝕刻速率變得更快。在注入較大數量的離子的這種部位處，蝕刻速率變得更快。

因此，在第三實施例中，在圖9中的蝕刻處理之後，位於溝槽TR1的最上部處的導電膜CF1與第一實施例中的導電膜相比變薄。通過在這種狀態下形成圖10中的導電膜CF2，可將導電膜CF2令人滿意地嵌入到溝槽TR1中，並且可進一步抑制空隙20的出現。

此外，也在第三實施例中，通過使用與第二實施例中的技術思想類似的技術思想，以從平面視圖中與溝槽TR1的延伸方向（Y方向）傾斜不同角度的方向分別執行多個離子注入。

此外，如第一實施例中所述，即使不對絕緣膜IF1執行圖6中的離子注入和蝕刻處理中的每一者，參考圖8至圖11描述的場板電極FP的形成方法有效地作為用於抑制空隙20的出現的方法。這也適用於第三實施例。

修改

下面將參考圖23和圖24描述第三實施例的修改中的半導體裝置。圖23和圖24示出了在圖22中的離子注入之後以及在執行圖9中的蝕刻處理之前的在導電膜CF1的表面上形成氧化物膜並且移除該氧化物膜的狀態。

如圖23所示，對導電膜CF1執行熱氧化處理。通過該熱氧化處理，在導電膜CF1的表面上形成氧化物膜OX1。此時，已經對導電膜CF1的上部執行了圖22中的離子注入。也就是說，導電膜CF1的上部中包含的n型雜質的量比導電膜CF1的下部中包含的n型雜質的量多。當在這種狀態下執行熱氧化處理時，由於加速氧化的影響，在其中包含較大量雜質的此類部分中，氧化的進展變得更快。因此，在導電膜CF1的上部上形成的氧化物膜OX1比在導電膜CF1的下部上形成的氧化物膜更厚。

此後，如圖24所示，通過蝕刻處理移除氧化物膜OX1。由此留下的導電膜CF1在溝槽TR1的上部處的厚度比在溝槽TR1的下部處的厚度更小。例如，針對該蝕刻處理使用了使用包含氫氟酸的溶液的濕法蝕刻。

通過在這種狀態下對導電膜CF1執行蝕刻處理（例如，幹法蝕刻處理），位於溝槽TR1的上部附近的導電膜CF1的厚度可比圖9中的厚度減小更多。因此，可將導電膜CF2更令人滿意地嵌入到溝槽TR1中，並且可進一步抑制空隙20的出現。

以上，基於實施方案對本發明進行了具體說明。然而，本發明不限於這些實施例並且可在不脫離其主旨的範圍內以各種方式進行修改。

100:半導體裝置 20:空隙 1A:區 CF1~CF3:導電膜 CH1~CH4:孔 CR:單元區 DE:汲極電極 FP:場板電極 FPa:接觸部 GE:柵極電極 GI:柵極絕緣膜 GW:柵極佈線 HM:硬掩模 IF1~IF3:絕緣膜 IF1a:第一氧化矽膜 IF1b:第二氧化矽膜 IL:層間絕緣膜 ND:汲極區 NS:源極區 NV:漂移區 OR:外周區 OX1:氧化膜 PB:體區 PR:高濃度擴散區 SP:源極焊盤 GP:柵極焊盤 SUB:半導體基板 SE:源極電極 TOP:最上部 TR1、TR2:溝槽 TR2a:角部 TS:上表面 BS:下表面

圖1是示出第一實施例中的半導體裝置的平面視圖。

圖2是示出第一實施例中的半導體裝置的主要部分的放大平面視圖。

圖3是示出第一實施例中的半導體裝置的主要部分的放大平面視圖。

圖4是示出第一實施例中的半導體裝置的截面視圖。

圖5是示出第一實施例中的半導體裝置的製造步驟的截面視圖。

圖6是示出圖5之後的製造步驟的截面視圖。

圖7是示出圖6之後的製造步驟的截面視圖。

圖8是示出圖7之後的製造步驟的截面視圖。

圖9是示出圖8之後的製造步驟的截面視圖。

圖10是示出圖9之後的製造步驟的截面視圖。

圖11是示出圖10之後的製造步驟的截面視圖。

圖12是示出圖11之後的製造步驟的截面視圖。

圖13是示出圖12之後的製造步驟的截面視圖。

圖14是示出圖13之後的製造步驟的截面視圖。

圖15是示出圖14之後的製造步驟的截面視圖。

圖16是示出圖15之後的製造步驟的截面視圖。

圖17是示出圖16之後的製造步驟的截面視圖。

圖18是示出圖17之後的製造步驟的截面視圖。

圖19是示出圖18之後的製造步驟的截面視圖。

圖20是示出圖19之後的製造步驟的截面視圖。

圖21是示出第二實施例中的半導體裝置的製造步驟的放大平面視圖。

圖22是示出第三實施例中的半導體裝置的製造步驟的截面視圖。

圖23是示出修改中的半導體裝置的製造步驟的截面視圖。

圖24是示出圖23之後的製造步驟的截面視圖。

圖25是示出研究示例中的半導體裝置的製造步驟的截面視圖。

圖26是示出圖25之後的製造步驟的截面視圖。

圖27是示出圖26之後的製造步驟的截面視圖。

100:半導體裝置

1A:區

CR:單元區

OR:外周區

GP:柵極焊盤

GW:柵極佈線

SE:源極電極

SP:源極焊盤

Claims (17)

1. 一種製造半導體裝置的方法，該方法包括： （a）製備第一導電類型的半導體基板，該半導體基板具有上表面和下表面； （b）在該半導體基板的該上表面中形成第一溝槽； （c）在該第一溝槽中以及在該半導體基板的該上表面上形成第一絕緣膜； （d）對該第一絕緣膜執行第一離子注入； （e）在該（d）之後，通過對該第一絕緣膜執行蝕刻處理來減小該第一絕緣膜的厚度；以及 （f）在該（e）之後，經由該第一絕緣膜在該第一溝槽中形成第一導電膜， 其中，該第一溝槽於平面視圖中是在第一方向上延伸，並且 其中，在該（d）中，在截面視圖中，以從相對於該半導體基板的該上表面的法線方向傾斜第一角度的方向，執行該第一離子注入。
2. 如請求項1所述之製造半導體裝置的方法， 其中，在截面視圖中，該第一溝槽包括： 底表面；以及 側表面， 其中，在截面視圖中，該第一絕緣膜包括： 第一部分，該第一部分形成在該第一溝槽的該側表面上並且位於該第一溝槽的開口處；以及 第二部分，該第二部分形成在該第一溝槽的該側表面上，並且被定位成與該第一溝槽的該開口相比更靠近該第一溝槽的該底表面， 其中，在該（e）之後，該第一部分的厚度小於該第二部分的厚度，並且 其中該第一部分和該第二部分中的每一者的該厚度為基於該第一溝槽的該側表面的厚度，而非為基於該第一溝槽的該底表面的厚度。
3. 如請求項1所述之製造半導體裝置的方法， 其中在該（d）中的該第一離子注入之後執行第二離子注入，並且 其中在截面視圖中，以從該法線方向傾斜第二角度的方向執行該第二離子注入，該第二角度與該第一角度不同。
4. 如請求項1所述之製造半導體裝置的方法， 其中在該（d）中的該第一離子注入之後執行第二離子注入， 其中在平面視圖中，以從該第一方向傾斜第三角度的方向執行該第一離子注入，並且 其中在平面視圖中，以從該第一方向傾斜第四角度的方向執行該第二離子注入，該第四角度與該第三角度不同。
5. 如請求項4所述之製造半導體裝置的方法， 其中該半導體裝置包括其中形成多個MOSFET的單元區和在平面視圖中圍繞該單元區的外周區， 其中該多個MOSFET中的每一者包括： 該第一溝槽； 該第一絕緣膜；以及 由該第一導電膜製成的場板電極， 其中，在該（b）中，在位於該外周區中的該半導體基板的該上表面中形成第二溝槽， 其中該第二溝槽在平面視圖中沿該第一方向和與該第一方向垂直的第二方向延伸，以便在平面視圖中圍繞該單元區，並且 其中在平面視圖中，以除該第一方向之外的方向、以及除從該第一方向傾斜90度之倍數的角度的方向之外的方向，執行該第一離子注入和該第二離子注入中的每一者。
6. 如請求項5所述之製造半導體裝置的方法， 其中該第二溝槽具有角部，該角部將在該第一方向上延伸的部分與在該第二方向上延伸的部分彼此耦合， 其中在平面視圖中，該角部在從該第一方向或從該第二方向傾斜45度的角度的方向延伸，並且 其中在平面視圖中，以除該第一方向之外的該方向、以及除從該第一方向傾斜45度之倍數的角度的方向之外的方向，執行該第一離子注入和該第二離子注入中的每一者。
7. 如請求項1所述之製造半導體裝置的方法， 其中該（f）包括： （f1）在該（e）之後，在該第一絕緣膜上形成該第一導電膜； （f2）在該（f1）之後，通過對該第一絕緣膜執行蝕刻處理來減小該第一導電膜的厚度；以及 （f3）在該（f2）之後，經由該第一絕緣膜和該第一導電膜，在該第一溝槽中形成第二導電膜，以填充該第一溝槽。
8. 如請求項7所述之製造半導體裝置的方法， 其中該（f）還包括： （f4）在該（f1）和該（f2）之間，以從相對於該半導體基板的該上表面的該法線方向傾斜第五角度的方向，對該第一導電膜執行離子注入。
9. 如請求項8所述之製造半導體裝置的方法， 其中該（f）還包括： （f5）在該（f4）和該（f2）之間，通過熱氧化處理在該第一導電膜的表面上形成氧化物膜；以及 （f6）在該（f5）和該（f2）之間，通過該蝕刻處理來移除該氧化物膜。
10. 如請求項7所述之製造半導體裝置的方法，還包括： （g）在該（f）之後，使由該第一導電膜和在該（f3）之後形成在該第一溝槽中的該第二導電膜組成的場板電極的部分選擇性地後退，使得該場板電極的一部分被留下作為接觸部； （h）在該（g）之後，使該第一絕緣膜後退，使得該第一絕緣膜的上表面的位置比該第一溝槽中的該場板電極的上表面的位置低； （i）在該（h）之後，在該第一絕緣膜上在該第一溝槽中形成柵極絕緣膜，並且在從該第一絕緣膜暴露的該場板電極的該上表面和側表面上形成第二絕緣膜；以及 （j）在該（i）之後，在該（g）中後退的該場板電極上形成柵極電極以填充該第一溝槽。
11. 如請求項10所述之製造半導體裝置的方法， 其中，在該（g）之後，於截面視圖中，在該半導體基板的該上表面的位置處的該接觸部的寬度，是比從該半導體基板的該上表面到該第一溝槽之最深部的深度的一半處的該接觸部的寬度大。
12. 如請求項10所述之製造半導體裝置的方法，還包括： （k）在該（j）之後，在該半導體基板中形成與該第一導電類型相反的第二導電類型的體區，使得該體區在截面視圖中是比該第一溝槽淺； （l）在該（k）之後，在該體區中形成該第一導電類型的源極區； （m）在該（l）之後，在該半導體基板的該上表面上形成層間絕緣膜以覆蓋該第一溝槽； （n）在該（m）之後，在該層間絕緣膜中形成到達該源極區和該體區的第一孔、到達該柵極電極的第二孔、以及到達該接觸部的第三孔； （o）在該（n）之後，在該層間絕緣膜上形成源極電極和在平面視圖中圍繞該源極電極的柵極佈線；以及 （p）在該（o）之後，在該半導體基板的該下表面下方形成汲極電極， 其中該柵極佈線被嵌入在該第二孔中並且電連接到該柵極電極，並且 其中該源極電極被嵌入在該第一孔和該第三孔中並且電連接到該源極區、該體區、以及該場板電極。
13. 如請求項1所述之製造半導體裝置的方法， 其中該（c）包括： （c1）通過熱氧化方法在該第一溝槽中並且在該半導體基板的該上表面上形成第一氧化矽膜；以及 （c2）通過CVD方法在該第一氧化矽膜上形成第二氧化矽膜，並且 其中該第一絕緣膜包括該第一氧化矽膜和該第二氧化矽膜。
14. 如請求項13所述之製造半導體裝置的方法， 其中，在該（c1）中，形成該第一氧化矽膜以使得該第一氧化矽膜的厚度小於該第二氧化矽膜的厚度。
15. 一種半導體裝置，包括： 半導體基板，具有上表面和下表面； 第一溝槽，形成在該半導體基板的該上表面中，以在平面視圖中於第一方向上延伸； 場板電極，在該第一溝槽的下部處形成在該第一溝槽內；以及 柵極電極，在該第一溝槽的上部處形成在該第一溝槽內，並且與該場板電極電絕緣， 其中該場板電極的一部分不僅形成在該第一溝槽的該下部處，而且還形成在該第一溝槽的該上部處，並且構成該場板電極的接觸部，並且 其中，在截面視圖中，在該半導體基板的該上表面的位置處的該接觸部的寬度，是比在從該半導體基板的該上表面到該第一溝槽之最深部的深度的一半處的該接觸部的寬度大。
16. 如請求項15所述的半導體裝置， 其中第一絕緣膜形成在該半導體基板和該第一溝槽中的該場板電極之間， 其中具有比該第一絕緣膜的厚度小的厚度的第二絕緣膜，形成在該第一溝槽中的該柵極電極和該場板電極之間， 其中具有比該第一絕緣膜的厚度小的厚度的柵極絕緣膜，形成在該半導體基板和該第一溝槽中的該柵極電極之間，並且 其中與該接觸部接觸的該第一絕緣膜的厚度，在該第一絕緣膜的最靠近該接觸部的上表面的部分處為最小。
17. 如請求項15所述的半導體裝置， 其中柵極電位被供應到該柵極電極，並且 其中源極電位被供應到該場板電極。