CN112993024A - 半导体装置及其形成方法 - Google Patents

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新里昌弘
松本将太
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Abstract

本申请实施例提供一种半导体装置及其形成方法。所述半导体装置具有：半导体基板；多个第1沟槽，其形成在半导体基板的表面，在第1沟槽内经由第1绝缘膜配置有第1导电体；多个第2沟槽，其形成在比第1沟槽靠外侧的半导体基板的表面；在第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及肖特基电极，其与第1沟槽之间和第2沟槽之间的半导体基板的表面连接。由此，即使在产生击穿时也能够减小对半导体装置的破坏。

Description

半导体装置及其形成方法
技术领域
本申请实施例涉及半导体技术领域。
背景技术
双扩散型金属氧化物半导体场效应晶体管(DMOSFET)、绝缘栅双极型晶体管(IGBT)和肖特基二极管等均是重要的功率器件，在开关电源等设备中被广泛地应用。
例如，在现有的肖特基二极管中设置有多个沟槽，这些沟槽形成在n型半导体基板的上表面；在每个沟槽的侧面和底面形成有绝缘膜，在沟槽内经由绝缘膜形成有导电体；并且，在相邻的沟槽之间夹持的n型半导体区域的上表面，设置有与n型半导体区域接合的肖特基电极。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
但是，发明人发现：在目前的肖特基二极管中，在被外侧相邻的沟槽所夹持的区域内或者其附近区域，容易发生击穿(breakdown)的情况。因为该区域与半导体装置整体相比是十分狭窄的区域，在该区域发生击穿的情况下，存在半导体装置容易被破坏的问题。
针对上述问题的至少之一，本申请实施例提供一种半导体装置及其形成方法。
根据本申请实施例的一个方面，提供一种半导体装置，具有：
半导体基板；
多个第1沟槽，其形成在所述半导体基板的表面，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；
多个第2沟槽，其形成在比所述第1沟槽靠外侧的所述半导体基板的表面；在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及
肖特基电极，其与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。
根据本申请实施例的另一个方面，提供一种半导体装置的形成方法，包括：
形成半导体基板；
在所述半导体基板的表面上形成多个第1沟槽，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；
在比所述第1沟槽靠外侧的所述半导体基板的表面上形成多个第2沟槽，在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及
形成肖特基电极，所述肖特基电极与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。
本申请实施例的有益效果之一在于：半导体装置具有多个第1沟槽以及比所述第1沟槽靠外侧的多个第2沟槽，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔。由此，能够使得击穿容易发生在半导体装置整体中比较宽广的区域，抑制在被外侧相邻的沟槽所夹持的区域内或者其附近区域发生击穿的情况，因此即使在产生击穿时也能够减小对半导体装置的破坏。
参照后文的说明和附图，详细公开了本申请的特定实施方式，指明了本申请的原理可以被采用的方式。应该理解，本申请的实施方式在范围上并不因而受到限制。在所附权利要求的精神和条款的范围内，本申请的实施方式包括许多改变、修改和等同。
针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
附图说明
在本申请实施例的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。此外，在附图中，类似的标号表示几个附图中对应的部件，并可用于指示多于一种实施方式中使用的对应部件。
图1是本申请实施例的半导体装置的一部分示意图；
图2是本申请实施例的半导体装置的一个截面示意图；
图3是本申请实施例的另一半导体装置的一部分示意图；
图4是比较例的模拟结果示例图；
图5是本申请实施例的模拟结果示例图；
图6是本申请实施例的半导体装置的形成方法的一个示意图。
具体实施方式
参照附图，通过下面的说明书，本申请的前述以及其它特征将变得明显。在说明书和附图中，具体公开了本申请的特定实施方式，其表明了其中可以采用本申请的原则的部分实施方式，应了解的是，本申请不限于所描述的实施方式，相反，本申请包括落入所附权利要求的范围内的全部修改、变型以及等同物。
在本申请实施例中，术语“第一”、“第二”等用于对不同元素从称谓上进行区分，但并不表示这些元素的空间排列或时间顺序等，这些元素不应被这些术语所限制。术语“和/或”包括相关联列出的术语的一种或多个中的任何一个和所有组合。术语“包含”、“包括”、“具有”等是指所陈述的特征、元素、元件或组件的存在，但并不排除存在或添加一个或多个其他特征、元素、元件或组件。
在本申请实施例中，单数形式“一”、“该”等包括复数形式，应广义地理解为“一种”或“一类”而并不是限定为“一个”的含义；此外术语“所述”应理解为既包括单数形式也包括复数形式，除非上下文另外明确指出。此外术语“根据”应理解为“至少部分根据……”，术语“基于”应理解为“至少部分基于……”，除非上下文另外明确指出。
在本申请实施例的下述说明中，为了说明的方便，将半导体装置的配置有沟槽的表面称为“上表面”，将相反的另一表面称为“下表面”，将连接上表面和下表面的表面称为“侧面”，将沿与上表面或下表面平行的方向离开该半导体装置的一侧称为“外侧”，将沿与上表面或下表面平行的方向靠近该半导体装置的一侧称为“里侧”。但值得注意的是，这些只是为了说明的方便，并不限定半导体装置使用和制造时的朝向。
在本申请实施例中，以肖特基电极为例进行说明，本申请可以适用于肖特基二极管、DMOS或IGBT等各种沟道MOS器件，本申请对此不进行限制。
第一方面的实施例
本申请实施例提供一种半导体装置。
图1是本申请实施例的半导体装置的一部分示意图，示出了从上方对没有保护膜的半导体装置进行观察的情况。图2是本申请实施例的半导体装置的一个截面示意图，示出了从AA’线剖开并进行观察的情况。
如图1和2所示，半导体装置100具有：
半导体基板101；
多个第1沟槽102，其形成在所述半导体基板101的表面，在所述第1沟槽102内经由第1绝缘膜1021配置有第1导电体1022；
多个第2沟槽103，其形成在比所述第1沟槽102靠外侧的所述半导体基板101的表面；在所述第2沟槽103内经由第2绝缘膜1031配置有第2导电体1032；其中，相邻两个第1沟槽102之间的第一间隔W1小于相邻两个第2沟槽103之间的第二间隔W2；以及
肖特基电极104，其与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。
值得注意的是，图1和图2仅对本申请实施例的半导体装置的一部分进行了示意性说明，其中图1和图2也并不完全对应，例如图1省略了图2所示的第3沟槽的部分；再例如由于绘图因素的影响，各种宽度的具体尺寸也并不完全精确，但并不影响对本申请的理解。
以上图1和2仅对本申请实施例的半导体装置进行了示意性说明，但本申请不限于此。例如可以在半导体基板101的上表面设置保护膜，可以适当地调整各个模块或部件之间的连接关系，此外还可以增加其他的一些模块或部件，或者减少其中的某些模块或部件。本领域的技术人员可以根据上述内容进行适当地变型，而不仅限于上述附图1和2的记载。
在一些实施例中，作为半导体装置一例的肖特基二极管是采用了4H-SiC的元件。另外，在肖特基二极管中采用的半导体材料不限于SiC，例如也可以是GaN、金刚石等等；本申请不限于此。
在本申请实施例中，半导体装置具有多个第1沟槽102以及比所述第1沟槽102靠外侧的多个第2沟槽103，相邻两个第1沟槽102之间的第一间隔W1小于相邻两个第2沟槽103之间的第二间隔W2。
例如，相邻两个第1沟槽102之间的第一间隔W1大致为0.8μm～1.3μm；相邻两个第2沟槽103之间的第二间隔W2大致为1.4μm～2.0μm；本申请不限制具体的大小，只要W2大于W1即可。
由此，能够使得击穿容易发生在半导体装置整体中比较宽广的区域，抑制在被外侧相邻的沟槽所夹持的区域内或者其附近区域发生击穿的情况，因此即使在产生击穿时也能够减小对半导体装置的破坏。
在一些实施例中，如图2所示，半导体基板101可以包括：n型的第1半导体区域1011，以及位于第1半导体区域1011上并且比第1半导体区域1011的杂质浓度低的n型的第2半导体区域1012。如图2所示，在第1半导体区域1011的背面形成有阴极电极1013，而肖特基电极104可以作为阳极电极。
在一些实施例中，第1沟槽102的数量大于第2沟槽103的数量。例如，在俯视观察半导体装置时，第1沟槽102例如是由40条左右的多个沟槽以分开的方式形成的，第2沟槽103例如是由3条左右的多个沟槽以与第1沟槽102并行分离的方式形成的。
如图2所示，在俯视观察半导体装置时，第1沟槽102可以形成为格子状(例如第1沟槽102是连续的)。但本申请不限于此，例如在俯视观察半导体装置时，第1沟槽102也可以形成为圆点(dot)状(例如第1沟槽102不是连续的)。
如图2所示，在俯视观察半导体装置时，第2沟槽103可以形成为格子状(例如第2沟槽103是连续的)，形成为包围第1沟槽102的配置。但本申请不限于此，例如在俯视观察半导体装置时，第2沟槽103也可以形成为圆点(dot)状(例如第2沟槽103不是连续的)。
图3是本申请实施例的另一半导体装置的一部分示意图，示出了从上方对没有保护膜的半导体装置进行观察的情况。如图3所示，与图1中形成为第2沟槽103包围第1沟槽102的配置相比，第2沟槽103也可以不包围第1沟槽102，即第2沟槽103设置在第1沟槽102的外侧即可。
在一些实施例中，第1沟槽的槽宽度D1与第2沟槽的槽宽度D2可以相同，例如是0.5μm～1μm。第2绝缘膜1031和第1绝缘膜1021可以使用相同的绝缘材料形成，第2导电体1032和第1导电体1022可以使用相同的导电材料形成。本申请不限于此，第1沟槽102的槽宽度、绝缘材料、导电材料等与第2沟槽103的可以大致相同，也可以不同。
在一些实施例中，如图2所示，相邻的第1沟槽102与第2沟槽103之间的第三间隔W3大于第一间隔W1。例如，W3＝W2，但本申请不限于此。
在一些实施例中，如图2所示，肖特基电极104与第1沟槽102之间夹持的第2半导体区域1012的上表面连接，并与第2沟槽103之间夹持的第2半导体区域1012的上表面连接。如图2所示，肖特基电极104还可以与第1导电体1022和第2导电体1032电连接。
在一些实施例中，如图2所示，多个第1沟槽102所在的区域和多个第2沟槽103所在的区域包括在有源区域中。
如图2所示，半导体装置100还包括终端区域，在终端区域中可以设置一个或多个第3沟槽105，其形成在比所述第2沟槽103靠外侧的所述半导体基板101的表面上，在所述第3沟槽105内经由第3绝缘膜1051配置有第3导电体1052。
在一些实施例中，第3沟槽105的槽宽度D3大于第1沟槽102的槽宽度D1或者第2沟槽103的槽宽度D2；例如D3可以是5μm～20μm；但本申请不限于此。一般情况下，可以设置一个第3沟槽。
在一些实施例中，如图2所示，相邻的第2沟槽103与第3沟槽105之间的第四间隔W4大于第一间隔W1。例如，W4＝W2，但本申请不限于此。此外，肖特基电极104还可以与第3导电体1052电连接。
在一些实施例中，在第3沟槽105的外侧，半导体基板101与肖特基电极104不接触。由此，肖特基电极104可以作为场板(field plate)发挥作用。
例如，如图2所示，在第3沟槽105的外侧的侧面上，第3绝缘膜1051直接延伸到半导体装置100的外侧，即不存在半导体基板101的侧面。或者，也可以在第3沟槽105的外侧的半导体基板101的上表面与肖特基电极104之间形成有绝缘膜。
在一些实施例中，半导体装置100还可以具有：一个或多个第4沟槽，其形成在比第3沟槽105靠外侧的半导体基板101的表面上，在第4沟槽内经由第4绝缘膜配置有第4导电体。第4导电体与肖特基电极104不电连接，即第4导电体可以是浮动电位。
以上对于本申请实施例的半导体装置进行了示意性说明，以下对于本申请实施例的模拟结果进行说明。
图4是比较例的模拟结果示例图，示出了相邻沟槽的槽间的宽度大致相同的情况下发生击穿时的泄露电流(如左边所示)和电场分布(如右边所示)的情况。
如图4所示，在该比较例的半导体装置中，外侧(图4所示的R侧)的槽间的宽度(以W表示)与里侧(图4所示的L侧)的槽间的宽度相同，或者甚至外侧的槽间的宽度小于里侧的槽间的宽度。
当槽间的宽度较窄时，半导体基板表面侧的电场会缓和，但槽的底部的端部附近的电场增强。如图4的左边所示，泄露电流集中在外侧；如图4的右边所示，在外侧的槽的底部的端部附近电场容易集中。
因此，在该比较例中，在被外侧相邻的沟槽所夹持的区域内或者其附近区域容易发生击穿的情况。因为该区域与半导体装置整体相比是十分狭窄的区域，在该区域发生击穿的情况下，存在半导体装置容易被破坏的问题。
图5是本申请实施例的模拟结果示例图，示出了相邻第1沟槽的槽间的宽度小于相邻第2沟槽的槽间宽度的情况下，发生击穿时的泄露电流(如左边所示)和电场分布(如右边所示)的情况。
如图5所示，在本申请实施例的半导体装置中，外侧(图5所示的R侧)的槽间的宽度(以W2表示，可能还包括W3和/或W4，在此不再区分)大于里侧(图5所示的L侧)的槽间的宽度(以W1表示)。
当槽间的宽度较窄时，半导体基板表面侧的电场会缓和，但槽的底部的端部附近的电场增强。如图5的左边所示，泄露电流集中在里侧；如图5的右边所示，在里侧的槽的底部的端部附近电场容易集中。
因此，在本申请实施例中，在里侧的区域容易发生击穿的情况。因为该区域与半导体装置整体相比是比较宽广的区域，在该区域发生击穿的情况下，能够抑制半导体装置容易被破坏的问题。
以上各个实施例仅对本申请实施例进行了示例性说明，但本申请不限于此，还可以在以上各个实施例的基础上进行适当的变型。例如，可以单独使用上述各个实施例，也可以将以上各个实施例中的一种或多种结合起来。
由上述实施例可知，半导体装置具有多个第1沟槽以及比所述第1沟槽靠外侧的多个第2沟槽，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔。由此，能够使得击穿容易发生在半导体装置整体中比较宽广的区域，抑制在被外侧相邻的沟槽所夹持的区域内或者其附近区域发生击穿的情况，因此即使在产生击穿时也能够减小对半导体装置的破坏。
第二方面的实施例
本申请实施例还提供一种半导体装置的形成方法。由于第一方面实施例已经对半导体装置进行了说明，其内容被包含于此，相同的内容在此不再赘述。
图6是本申请实施例的半导体装置的形成方法的一个示意图，如图6所示，该方法包括：
601，形成半导体基板；
602，在所述半导体基板的表面上形成多个第1沟槽，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；
603，在比所述第1沟槽靠外侧的所述半导体基板的表面上形成多个第2沟槽，在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及
604，形成肖特基电极，所述肖特基电极与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。
值得注意的是，以上图6仅对本申请实施例进行了示意性说明，但本申请不限于此。例如可以适当地调整各个操作之间的执行顺序，此外还可以增加其他的一些操作，或者减少其中的某些操作。本领域的技术人员可以根据上述内容进行适当地变型，而不仅限于上述附图6的记载。
本申请以上的装置和方法可以由硬件实现，也可以由硬件结合软件实现。本申请涉及这样的计算机可读程序，当该程序被逻辑部件所执行时，能够使该逻辑部件实现上文所述的装置或构成部件，或使该逻辑部件实现上文所述的各种方法或步骤。本申请还涉及用于存储以上程序的存储介质，如硬盘、磁盘、光盘、DVD、flash存储器等。
结合本申请实施例描述的方法/装置可直接体现为硬件、由处理器执行的软件模块或二者组合。例如，图中所示的功能框图中的一个或多个和/或功能框图的一个或多个组合，既可以对应于计算机程序流程的各个软件模块，亦可以对应于各个硬件模块。这些软件模块，可以分别对应于图中所示的各个步骤。这些硬件模块例如可利用现场可编程门阵列(FPGA)将这些软件模块固化而实现。
软件模块可以位于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、移动磁盘、CD-ROM或者本领域已知的任何其它形式的存储介质。可以将一种存储介质耦接至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息；或者该存储介质可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。该软件模块可以存储在移动终端的存储器中，也可以存储在可插入移动终端的存储卡中。例如，若设备(如移动终端)采用的是较大容量的MEGA-SIM卡或者大容量的闪存装置，则该软件模块可存储在该MEGA-SIM卡或者大容量的闪存装置中。
针对附图中描述的功能方框中的一个或多个和/或功能方框的一个或多个组合，可以实现为用于执行本申请所描述功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其它可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件或者其任意适当组合。针对附图描述的功能方框中的一个或多个和/或功能方框的一个或多个组合，还可以实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、与DSP通信结合的一个或多个微处理器或者任何其它这种配置。
以上结合具体的实施方式对本申请进行了描述，但本领域技术人员应该清楚，这些描述都是示例性的，并不是对本申请保护范围的限制。本领域技术人员可以根据本申请的精神和原理对本申请做出各种变型和修改，这些变型和修改也在本申请的范围内。

Claims (10)

1.一种半导体装置，其特征在于，所述半导体装置具有：
半导体基板；
多个第1沟槽，其形成在所述半导体基板的表面，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；
多个第2沟槽，其形成在比所述第1沟槽靠外侧的所述半导体基板的表面；在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及
肖特基电极，其与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。
2.根据权利要求1所述的半导体装置，其特征在于，所述第1沟槽的数量大于所述第2沟槽的数量；所述第1沟槽的槽宽度与所述第2沟槽的槽宽度相同；相邻的第1沟槽与第2沟槽之间的第三间隔大于所述第一间隔。
3.根据权利要求1所述的半导体装置，其特征在于，所述多个第1沟槽所在的区域和所述多个第2沟槽所在的区域包括在有源区域中；所述肖特基电极还与所述第1导电体和所述第2导电体电连接。
4.根据权利要求1至3任一项所述的半导体装置，其特征在于，所述半导体装置还具有：
一个或多个第3沟槽，其形成在比所述第2沟槽靠外侧的所述半导体基板的表面上，在所述第3沟槽内经由第3绝缘膜配置有第3导电体。
5.根据权利要求4所述的半导体装置，其特征在于，所述一个或多个第3沟槽所在的区域包括在终端区域中；所述肖特基电极还与所述第3导电体电连接。
6.根据权利要求4所述的半导体装置，其特征在于，所述第3沟槽的槽宽度大于所述第1沟槽或者所述第2沟槽的槽宽度；相邻的第2沟槽与第3沟槽之间的第四间隔大于所述第一间隔。
7.根据权利要求4所述的半导体装置，其特征在于，在所述第3沟槽的外侧，所述半导体基板与所述肖特基电极不接触。
8.根据权利要求7所述的半导体装置，其特征在于，在所述第3沟槽的外侧的侧面上不存在所述半导体基板的侧面；或者
在所述第3沟槽的外侧的所述半导体基板的上表面与所述肖特基电极之间形成有绝缘膜。
9.根据权利要求4所述的半导体装置，其特征在于，所述半导体装置还具有：
一个或多个第4沟槽，其形成在比所述第3沟槽靠外侧的所述半导体基板的表面上，在所述第4沟槽内经由第4绝缘膜配置有第4导电体；所述第4导电体与所述肖特基电极不电连接。
10.一种半导体装置的形成方法，其特征在于，所述方法包括：
形成半导体基板；
在所述半导体装置的表面上形成多个第1沟槽，在所述第1沟槽内经由第1绝缘膜配置有第1导电体；
在比所述第1沟槽靠外侧的所述半导体基板的表面上形成多个第2沟槽，在所述第2沟槽内经由第2绝缘膜配置有第2导电体；其中，相邻两个第1沟槽之间的第一间隔小于相邻两个第2沟槽之间的第二间隔；以及
形成肖特基电极，所述肖特基电极与所述第1沟槽之间和所述第2沟槽之间的所述半导体基板的表面连接。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581510A (zh) * 2003-08-04 2005-02-16 国际整流器公司 集成的场效应晶体管和肖特基器件
US20050062124A1 (en) * 2003-09-08 2005-03-24 Davide Chiola Thick field oxide termination for trench schottky device and process for manufacture
JP2008244371A (ja) * 2007-03-29 2008-10-09 Matsushita Electric Ind Co Ltd ショットキバリア半導体装置とその製造方法
JP2012204795A (ja) * 2011-03-28 2012-10-22 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法
CN102789977A (zh) * 2011-05-20 2012-11-21 英属维京群岛商节能元件股份有限公司 直立式金属氧化物半导体整流二极管及其制作方法
US20140175457A1 (en) * 2012-12-20 2014-06-26 Industrial Technology Research Institute Sic-based trench-type schottky device
CN105895709A (zh) * 2014-05-14 2016-08-24 恩智浦有限公司 半导体器件和相关联的制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581510A (zh) * 2003-08-04 2005-02-16 国际整流器公司 集成的场效应晶体管和肖特基器件
US20050062124A1 (en) * 2003-09-08 2005-03-24 Davide Chiola Thick field oxide termination for trench schottky device and process for manufacture
JP2008244371A (ja) * 2007-03-29 2008-10-09 Matsushita Electric Ind Co Ltd ショットキバリア半導体装置とその製造方法
JP2012204795A (ja) * 2011-03-28 2012-10-22 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法
CN102789977A (zh) * 2011-05-20 2012-11-21 英属维京群岛商节能元件股份有限公司 直立式金属氧化物半导体整流二极管及其制作方法
US20140175457A1 (en) * 2012-12-20 2014-06-26 Industrial Technology Research Institute Sic-based trench-type schottky device
CN105895709A (zh) * 2014-05-14 2016-08-24 恩智浦有限公司 半导体器件和相关联的制造方法

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